JP4637456B2 - 自動プリチャージ制御回路及びその方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、特に、書き込み回復時間を制御する自動プリチャージ制御信号発生回路及びその方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭにおけるプリチャージ動作は、プリチャージ命令によりアクティブバンクまたはチップ上で実行される。プリチャージ命令は、アクティブ命令の後に与えられる。プリチャージ動作は、また自動プリチャージ命令により実行される。典型的には、自動プリチャージ命令は、バースト読み出し命令（ｂｕｒｓｔ ｒｅａｄ ｃｏｍｍａｎｄ）またはバースト書き込み命令（ｂｕｒｓｔ ｗｒｉｔｅ ｃｏｍｍａｎｄ）と共に与えられる。これは、主に、アドレス１０番目のピンまたはＡＰピンをロジックハイレベルにすることによって実現される。バースト書き込み動作をともなう自動プリチャージは、読み出し／書き込み命令と共に提供されるバーストの長さに相当する量のデータを書き込んだ後であって、最後のデータの入力から与えられた書き込み回復時間ｔＷＲが経過した後に、自動的にプリチャージ動作を実行するために使われる。
【０００３】
書き込み回復時間ｔＷＲは、最後の入力データの書き込み動作を完了するのに必要な最小限のクロックサイクル数として定義され、書き込み回復時間ｔＷＲをクロックサイクル時間で割り、その結果を次に大きな整数にまるめることにより計算する。
【０００４】
図１は従来のＳＤＲＡＭでのプリチャージ動作を説明するブロックダイアグラムを示す図面である。図１において、ＳＤＲＡＭ１００は、メモリセルアレイ１１０、ワードラインドライバ１２０、及びプリチャージ制御回路１３０を含む。メモリセルアレイ１１０はワードライン信号ＷＬを受信し、データＤＡＴＡを出力する。ワードラインドライバ１２０はアクティブ命令またはプリチャージ命令から発生するアクティブ信号ＡＣＴＩＶＥによりワードライン信号ＷＬを出力する。プリチャージ制御回路１３０はアクティブ信号ＡＣＴＩＶＥ、書き込み命令から発生する書き込み信号ＷＲＩＴＥ、自動プリチャージ命令から発生する自動プリチャージ信号ＡＵＴＯ＿ＰＲＣ、及びクロック信号ＣＬＯＣＫを受信する。
【０００５】
アクティブ信号ＡＣＴＩＶＥはアクティブ命令またはプリチャージ命令により発生する。アクティブ信号ＡＣＴＩＶＥは、またプリチャージ制御回路１３０により発生する。クロック信号ＣＬＯＣＫはすべてのＳＤＲＡＭ動作のための基準信号として使用される。すべての動作は、クロック信号ＣＬＯＣＫの上昇エッジに同期する。
【０００６】
図２は図１の従来のＳＤＲＡＭの動作を説明するタイミングダイアグラムを示す図面である。Ｃ１クロックで、内部動作活性化を指示するアクティブ信号ＡＣＴＩＶＥがメモリセルアレイ選択動作スタート指示信号として活性化されるアクティブ命令が入力される。行関連回路として動作するワードラインドライバ回路１２０はアクティブ信号ＡＣＴＩＶＥに応答してワードライン信号ＷＬを活性化させるためにセッティングされる。
【０００７】
Ｃ３クロックで、第１入力データＤＡＴＡ１が書き込み命令ＷＲＩＴＥと共に印加される。図２は、モードレジスタセット命令タイミングでプログラムされて、決められるバーストの長さが４（ＢＬ４）である場合を示している。バースト書き込み動作は、バーストの長さとバーストシーケンスにより内部列アドレス発生部から発生する隣接した内部列アドレスに連続的なクロックサイクルごとに、ＳＤＲＡＭ内にデータを書き込むために使用される。有効な外部列アドレスをともなう書き込み命令によって、バースト書き込み動作が初期化される。データ入力がバースト書き込み命令のようなクロックサイクルで、初期列アドレスのために提供される。内部列アドレス発生部は内部書き込み動作が完了しなくても、バーストの長さの最後で非選択される。この書き込み命令により書き込み動作を指示する書き込み信号ＷＲＩＴＥは活性化され、アクティブ状態のハイレベルに駆動される。所定のバーストの長さをともなう書き込み命令の後に、書き込み信号ＷＲＩＴＥは非活性化状態のローレベルに駆動される。アクティブ信号ＡＣＴＩＶＥがディセーブルされれば、ワードライン信号ＷＬもディセーブルされ、メモリセルアレイ１１０上の書き込み動作は実行されない。
【０００８】
Ｃ７クロックで、プリチャージ命令ＰＲＥＣＨＡＲＧＥが印加される。アクティブ信号ＡＣＴＩＶＥは非活性状態のローレベルに駆動され、ワードライン信号ＷＬは非活性化状態のローレベルに駆動される。最後のデータＤＡＴＡ４が入力されるＣ６クロックからプリチャージ命令ＰＥＲＣＨＡＲＧＥのＣ７クロックまでの時間を書き込み回復時間ｔＷＲという。ＤＡＴＡ１からＤＡＴＡ３までのデータは、メモリセルアレイブロック１３０に書き込まれる。しかし、最後のデータＤＡＴＡ４を書き込むために、ワードライン信号ＷＬが遮断される前に、固定された書き込み時間が必要である。一般的に、この書き込み時間はデータ入力バッファ（図示せず）を通過するのにかかる時間と抵抗とキャパシタンス成分を有するデータラインとビットライン（図示せず）を通過するのにかかる時間とを含む。最後のデータＤＡＴＡ４を書き込むことによって、少なくとも１０ｎｓ程度の時間がかかる。
【０００９】
図３は図１のブロックダイアグラムの従来のプリチャージ動作を説明する二番目のタイミングダイアグラムを示す図面である。図３はクロック周期ｔＣＣが１０ｎｓ以下である高周波動作を説明する。最小書き込み時間１０ｎｓはクロック周期より長いので、ｔＷＲは二クロックサイクルに決められる。
【００１０】
図４は図１のブロックダイアグラムの従来のプリチャージ動作を説明する三番目のタイミングダイアグラムを示す図面である。図４はクロック周期ｔＣＣが１０ｎｓ以上である低周波動作を説明する。最小書き込み時間１０ｎｓはクロック周期より短いので、ｔＷＲは一クロックサイクルに決められる。図３に示したように、Ｃ７クロックは余分であるのでＳＤＲＡＭ性能を低下させる。
【００１１】
図５は図１のブロックダイアグラムの従来の自動プリチャージ動作を説明する四番目のタイミングダイアグラムを示す図面である。Ｃ３クロックで、自動プリチャージ命令ＡＵＴＯ＿ＰＲＥＣＨＡＲＧＥと共に書き込み命令ＷＲＩＴＥが印加される。自動プリチャージ動作はＣ８クロックでスタートする。図５はクロック周期ｔＣＣが１０ｎｓ以下である高周波動作を説明する。最小書き込み時間１０ｎｓはクロック周期より長いので、ｔＷＲは二クロックサイクルに決められる。
【００１２】
図６は図１のブロックダイアグラムの従来の自動プリチャージ動作を説明する五番目のタイミングダイアグラムを示す図面である。図６はクロック周期ｔＣＣが１０ｎｓ以上である低周波動作を説明する。最小書き込み時間１０ｎｓはクロック周期より短いので、ｔＷＲは一クロックサイクルに決められる。図５に示したように、Ｃ７クロックは余分であるのでＳＤＲＡＭ性能を低下させる。
【００１３】
従来の他の自動プリチャージ動作を採用するＤＲＡＭが米国特許第６，３４３，０４０号、第６，２１５，７１１号、第５，７４８，５６０号及びＲｅ３６，５３２に記載されている。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、半導体メモリ装置の動作周波数に従ってｔＷＲ時間マージンを確保しつつ、余分なクロックサイクルなしにプリチャージ動作を実行する自動プリチャージ制御回路を提供することにある。
【００１５】
本発明の他の目的は、半導体メモリ装置の自動プリチャージ制御方法を提供することにある。
【００１６】
【課題を解決するための手段】
前述の目的を達成するために、本発明の第１実施形態は、自動プリチャージスタート点が変化する、半導体メモリ装置における自動プリチャージ制御回路及び自動プリチャージ方法を提供する。
【００１７】
本発明の第２実施形態は、クロック周波数情報を含む少なくとも一つの制御信号に応答して、半導体メモリ装置の最小書き込み時間がクロック周期より短い場合に、書き込み回復時間を一クロックサイクルでセッティングし、前記クロックサイクル後のクロック信号の立ち下がりエッジから自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供し、前記書き込み回復時間は、前記半導体メモリ装置の最小書き込み時間がクロック周期より長い場合にはｎクロックサイクル（ｎは２以上の整数）でセッティングし、前記クロックサイクル後に自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供する半導体メモリ装置における自動プリチャージ制御回路及び自動プリチャージ方法を提供する。
【００１８】
本発明の第３実施形態は、レイテンシ信号（ＬＡＴＥＮＣＹ）に応答して、半導体メモリ装置の最小書き込み時間がクロック周期より短い場合に、書き込み回復時間を一クロックサイクルでセッティングし、前記クロックサイクル後のクロック信号の立ち下がりエッジから自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供し、前記書き込み回復時間は、前記半導体メモリ装置の最小書き込み時間がクロック周期より長い場合にｎクロックサイクル（ｎは２以上の整数）でセッティングすることを特徴とする半導体メモリ装置における自動プリチャージ制御回路及び自動プリチャージ方法を提供する。
【００１９】
本発明の第４実施形態は、モードレジスタセッティングＭＲＳ命令に従って自動プリチャージスタート点が変化する、半導体メモリ装置における自動プリチャージ制御回路及び自動プリチャージ方法を提供する。
【００２０】
本発明の一実施形態は、書き込み信号、クロック信号、そして少なくとも一つのクロック周波数情報及びレイテンシ情報を含む少なくとも一つの制御信号を受信して少なくとも一つの経路信号を発生する制御回路、前記少なくとも一つの経路信号、前記書き込み信号及びイネーブル信号を受信して自動プリチャージ動作のためのスタート点を示す自動プリチャージパルス信号を提供する自動プリチャージパルス信号ドライバ、そして前記クロック信号、自動プリチャージ命令、アクティブ信号及び自動プリチャージパルス信号を受信して前記イネーブル信号を発生する自動プリチャージモードイネーブル回路とを含む。
【００２１】
本発明の他の実施形態は、自動プリチャージ方法において、書き込み信号、クロック信号、そして少なくとも一つのクロック周波数情報及びレイテンシ情報を含む少なくとも一つの制御信号を受信して少なくとも一つの経路信号を発生する自動プリチャージ制御段階、前記少なくとも一つの経路信号、前記書き込み信号、そしてイネーブル信号を受信して自動プリチャージ動作のためのスタート点を示す自動プリチャージパルス信号を提供する自動プリチャージパルス信号ドライビング段階、そして前記クロック信号、自動プリチャージ命令、アクティブ信号及び自動プリチャージパルス信号を受信して、前記イネーブル信号を発生する自動プリチャージモードイネーブル段階を含む。
【００２２】
本発明の実施形態は添付した図面の参照符号と共に説明される。本発明は多様な形態で実現されうる。
【００２３】
本発明の実施形態では、自動プリチャージスタート点が周波数及び／またはレイテンシに従って変化する。
【００２４】
【発明の実施の形態】
図７は本発明の一実施形態によるＳＤＲＡＭ４００を説明するブロックダイアグラムである。ＳＤＲＡＭ４００は、メモリセルアレイブロック１１０、ワードラインドライバ１２０、及び自動プリチャージ制御回路４３０を含む。ＳＤＲＡＭ４０は外部から印加される命令を受信する。これら命令は、アクティブ命令、プリチャージ命令、書き込み命令、自動プリチャージ命令、クロック命令及びモードレジスタセッティングＭＲＳ命令を含む。
【００２５】
ＳＤＲＡＭ４００は、ＳＤＲＡＭ４００内の一つ以上の構成要素に提供される命令から一以上の信号を発生する。例えば、ＳＤＲＡＭ４００は、アクティブ信号ＡＣＴＩＶＥを発生し、アクティブ命令及び／またはプリチャージ命令に応答してアクティブ信号ＡＣＴＩＶＥをワードラインドライバ１２０及び／または自動プリチャージ制御回路４３０に提供する。ＳＤＲＡＭ４００はまた、書き込み信号ＷＲＩＴＥを発生し、書き込み命令に応答して書き込み信号ＷＲＩＴＥを自動プリチャージ制御回路４３０に提供する。ＳＤＲＡＭ４００はまた、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣを発生し、自動プリチャージ命令に応答して自動プリチャージ信号ＡＵＴＯ＿ＰＲＣを自動プリチャージ制御回路４３０に提供する。ＳＤＲＡＭ４００はまた、レイテンシ信号ＬＡＴＥＮＣＹを発生し、ＭＲＳ命令に応答してレイテンシ信号ＬＡＴＥＮＣＹを自動プリチャージ制御回路４３０に提供する。
【００２６】
ワードラインドライバ１２０は、ワードライン信号ＷＬを発生してメモリセルアレイブロック１００に提供する。メモリセルアレイブロック１１０は、データＤＡＴＡを読み出してデータＤＡＴＡを書き込む。
【００２７】
レイテンシ信号ＬＡＴＥＮＣＹは、ＤＲＡＭまたはＳＤＲＡＭのような半導体メモリ装置の動作周波数、ＣＡＳレイテンシと呼ばれる情報を有する。表１はＣＡＳレイテンシ（ＣＬ）と書き込み回復時間（ｔＷＲ）の間の関係を一例として説明する。
【００２８】
【表１】
【００２９】
本発明の一実施形態では、自動プリチャージ動作と関連して、自動プリチャージスタート点はＭＲＳ命令に含まれるレイテンシ信号ＬＡＴＥＮＣＹに従って多様に変更されうる。本実施形態による自動プリチャージ制御回路４３０は、レイテンシ信号ＬＡＴＥＮＣＹに応答する。レイテンシ信号ＬＡＴＥＮＣＹが第１ロジックレベルであれば高周波数に決められ、第２ロジックレベルであれば低周波数に決められる。例えば、レイテンシ信号ＬＡＴＥＮＣＹが第１ロジックレベルである場合、自動プリチャージスタート点は、図８に示したように、最後のデータＤＡＴＡ４の入力が完了した後の次のクロックである。レイテンシ信号ＬＡＴＥＮＣＹが第２ロジックレベルであれば、自動プリチャージスタート点は、図９に示したように、最後のデータＤＡＴＡの入力が完了した後の二番目のクロックである。
【００３０】
図１０は図７の自動プリチャージ制御回路４３０を具体的に説明する回路図である。図１０の回路図は本発明の多様な実施形態による自動プリチャージ機能を実現する例示的な回路図である。図１０の回路図に示したように、自動プリチャージ制御回路４３０は、第１回路経路５１０、第２回路経路５２０、自動プリチャージ動作選択部５３０、自動プリチャージイネーブル部５４０、自動プリチャージパルスＡＰ信号発生部５５０及びフィードバック信号発生部５６０を含む。
【００３１】
図７及び図１０において、書き込み信号ＷＲＩＴＥ、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣ、レイテンシ信号ＬＡＴＥＮＣＹ、アクティブ信号ＡＣＴＩＶＥ及びクロック信号ＣＬＯＣＫは、すべて自動プリチャージ制御回路４３０に入力される。また、図１０に示したように、第１回路経路５１０は、書き込み信号ＷＲＩＴＥを入力して反転させるインバーター５０２、クロック信号ＣＬＯＣＫにトリガーされるスイッチ５０６、及びレジスタに動作するラッチ回路５０８を含み、クロック信号ＣＬＯＣＫに応答して出力信号Ｐ１を発生する。スイッチ５０６は、クロック信号ＣＬＯＣＫの下降エッジによりトリガーされる。
【００３２】
第２回路経路５２０は、第１回路経路５１０、二つのインバーター５１２、５１９、クロック信号ＣＬＯＣＫにトリガーされるスイッチ５１４、レジスタに動作するラッチ５１６、及びレイテンシ信号ＬＡＴＥＮＣＹとラッチ回路５１６からラッチ信号を受信するＮＡＮＤゲート５１８を含む。第２回路経路５２０は、クロック信号ＣＬＯＣＫに応答して出力信号Ｐ２を発生する。スイッチ５１４は、クロック信号ＣＬＯＣＫの上昇エッジによりトリガーされる。
【００３３】
自動プリチャージ動作は、ｔＷＲに従って固定されたクロックサイクル数によるバーストの長さに相当する時間だけ書き込み信号ＷＲＩＴＥを遅延させる。そして、自動プリチャージ動作は、第１回路経路５１０及び／または第２回路経路５２０の遅延信号と書き込み信号ＷＲＩＴＥの結合によって、自動プリチャージ制御信号ＡＰを発生する。
【００３４】
自動プリチャージパルス信号（ＡＰ）発生部５５０は、第１回路経路５１０及び／または第２回路経路５２０の遅延信号と書き込み信号ＷＲＩＴＥを受信するＮＯＲゲート５５２、ＮＯＲゲート５５２出力と自動プリチャージイネーブル回路５４０からのイネーブル信号ＥＮを受信するＮＡＮＤゲート５５４、及びＮＡＮＤゲート５５４出力を反転して自動プリチャージパルス信号ＡＰを発生するインバーター５５６を含む。
【００３５】
自動プリチャージ動作選択部５３０は、反転された書き込み信号ＷＲＩＴＥを発生するインバーター５３２とＮＯＲゲート５３４出力によりトリガーされるスイッチ５３８を含む。ＮＯＲゲート５３４は、反転された書き込み信号ＷＲＩＴＥ、クロック信号ＣＬＯＣＫ、及び自動プリチャージイネーブル回路５４０からの入力信号を受信する。ＮＯＲゲート５３４のすべての入力信号が全部ローレベルであれば、スイッチ５３８はターンオンされ、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣを自動プリチャージイネーブル回路５４０の反転されたラッチ回路５４２に伝達する。
【００３６】
自動プリチャージイネーブル回路５４０は、アクティブ信号ＡＣＴＩＶＥをラッチして反転アクティブ信号／ＡＣＴＩＶＥを発生するラッチ回路５４６、そのゲートがラッチ回路５４６の出力である反転アクティブ信号／ＡＣＴＩＶＥに連結され、そのソースが接地電圧ＶＳＳに連結されるＮＭＯＳトランジスタ５４８、及びスイッチ５３８を通じて伝達された自動プリチャージ信号ＡＵＴＯ＿ＰＲＣをラッチし、インバーター５４４を通じてイネーブル信号ＥＮを発生する第２ラッチ回路５４２を含む。
【００３７】
フィードバック信号発生部５６０は、そのゲートが自動プリチャージパルス信号発生部５５０で発生した自動プリチャージパルス信号ＡＰに連結され、そのソースが接地電圧ＶＳＳに連結されるＮＭＯＳトランジスタ５６２を含む。自動プリチャージパルス信号ＡＰがハイレベルである時に、ＮＭＯＳトランジスタ５６２はターンオンされ、アクティブ信号ＡＣＴＩＶＥはローレベルになる。
【００３８】
図８は本発明の実施形態での１００ＭＨｚ以上のクロック、バーストの長さ４、及びレイテンシ信号ＬＡＴＥＮＣＹがハイレベルである条件で動作する自動プリチャージ方法を示すタイミングダイアグラムである。パワーアップシーケンスのＣ１クロックで、ＭＲＳ命令がＳＤＲＡＭ４００に印加され、ＳＤＲＡＭ４００はレイテンシ信号ＬＡＴＥＮＣＹがハイレベルであることに従って高周波数で動作する。
【００３９】
モードレジスタ（図示せず）は、ＳＤＲＡＭ４００の多様な動作モードを制御するためのデータを保持する。モードレジスタは、ＣＡＳレイテンシ、バーストタイプ、バーストの長さ、テストモード、及びＳＤＲＡＭ４００を他の応用に使用するための多様なベンダー特有のオプションをプログラムする。モードレジスタのデフォルト値は典型的には定義されていないので、ＳＤＲＡＭ４００動作のためのパワーアップの後に、モードレジスタに所望の値が書き込まれる。モードレジスタの書き込み動作を完了するために、一般的に二クロックサイクルが要求される。モードレジスタの内部は、すべてのバンクがアイドル状態にある場合には、同様の命令を使って動作中のクロックサイクル要求仕様に従って変更することができる。モードレジスタは、パワーオンの後であて通常動作の前にプログラムされうる。追加的に、モードレジスタは、通常動作の間においても変更されうる。
【００４０】
図８はレイテンシ信号ＬＡＴＥＮＣＹがハイレベルである場合を示す。例えば、周波数が１００ＭＨｚ以上（ｔＣＣは１０ｎｓ以下）である場合、レイテンシ信号ＬＡＴＥＮＣＹはハイレベルである。動作モードのうちＣ３クロックで、アクティブ命令が印加され、アクティブ信号が発生し、ワードライン信号ＷＬがハイレベル（アクティブ状態）にイネーブルされる。アクティブ命令の印加から二クロックサイクル後であるＣ５クロックで、自動プリチャージ命令ＡＵＴＯ＿ＰＲＥＣＨＡＲＧＥと共に書き込み命令ＷＲＩＴＥが印加される。この時に、書き込み信号ＷＲＩＴＥはハイレベルに活性化される。バーストデータＤＡＴＡ１乃至ＤＡＴＡ４の入力の後に、書き込み信号ＷＲＩＴＥはローレベル（非活性化）になる。
【００４１】
書き込み信号ＷＲＩＴＥがローレベルに遷移した後の次のクロック上昇エッジで自動プリチャージパルス信号ＡＰはハイレベルになる。自動プリチャージパルス信号ＡＰはＮＭＯＳトランジスタ５６２をターンオンさせ、アクティブ信号ＡＣＴＩＶＥはローレベルになる。ラッチ回路５４６出力はハイレベルになって、ＮＭＯＳトランジスタ５４８をターンオンさせる。ラッチ回路５４２の入力はローレベルになり、イネーブル信号ＥＮはローレベルになる。自動プリチャージパルス信号ＡＰもローレベルになる。図８に示したように、自動プリチャージパルス信号ＡＰはパルス形態の信号である。アクティブ信号ＡＣＴＩＶＥはローレベルになり、これに応答してワードライン信号ＷＬはローレベルになる。自動プリチャージスタート点は最後のデータＤＡＴＡ４の入力が完了した後の次のクロックであるＣ１０クロックになる。自動プリチャージ動作はまたＳＤＲＡＭ４００内の内部的にイネーブルされたワードラインを非活性化させる動作を続行する。
【００４２】
図９はレイテンシ信号ＬＡＴＥＮＣＹがローレベルである場合を示す。例えば、周波数が１００ＭＨｚ以下（ｔＣＣは１０ｎｓ以上）である時に、レイテンシ信号ＬＡＴＥＮＣＹはローレベルである。図９のタイミングダイアグラムは１００ＭＨｚ以下のクロック、バーストの長さ４、及びレイテンシ信号ＬＡＴＥＮＣＹがローレベルである条件で動作する本発明の一実施形態による自動プリチャージ動作を説明する。図９の動作の大部分は図８と類似している。但し、ＭＲＳ命令からのレイテンシ信号ＬＡＴＥＮＣＹのみがローレベルにセッティングされる。クロックサイクルがｔＷＲ１０ｎｓより長いので、ｔＷＲは一クロックサイクル内に含まれる。したがって、図９は自動プリチャージ動作のスタート点が図８と異なる。すなわち、図８ではＣ１０クロックであるに対して、図９ではＣ９クロックである。図１０で説明したように、レイテンシ信号ＬＡＴＥＮＣＹがローレベルであるので、Ｐ２信号はローレベルにセッティングされる。したがって、クロック信号ＣＬＯＣＫに応答してＰ１信号がローレベルであれば、自動プリチャージパルス信号ＡＰは、図９に示したように、ハイレベルにイネーブルされる。
【００４３】
本発明の図８と図９を従来の図３乃至図６と比較すれば、本発明の多様な実施形態により実現された改善点が明らかである。本発明の多様な実施形態の動作は、従来の技術の高周波数モード時の動作と同一である。すなわち、高周波数モード時では、双方とも最初の使用可能なサイクルで自動プリチャージ動作がスタートされる。本発明と従来技術との差は、低周波数モードにある。
【００４４】
図９、図４及び図６と比較すれば、Ｃ７クロックが図４と図６では余分でありＳＤＲＡＭの性能を低下させる。一方、図９の低周波数である時には、Ｃ９クロックが余分に使われることがないので、ＳＤＲＡＭ４００の性能が向上する。このような結果は、例えば、周波数及び／レイテンシによりメモリ装置のメモリ書き込み回復時間を変化させる自動プリチャージ制御回路により部分的に獲得される。周波数及び／またはメモリ装置のレイテンシによってメモリ書き込み回復時間を変化させ、それに従って自動プリチャージスタート点を変化させることは、メモリ装置の全般的な性能を向上させる。
【００４５】
図１２は図７の自動プリチャージ制御回路４３０を詳細に説明する他の実施形態の回路図である。図１２の実施形態は、図１０の実施形態と類似であり、同一の構成要素は同一の参照符号を有する。説明の重複を避けるために、具体的な説明は省略する。
【００４６】
図１２の実施形態は、第２回路経路５２０の回路構成が図１０の実施形態と異なる。一つ以上の遅延ユニット７１６が追加され、図１０のインバーター５１２、５１９が取り除かれている。遅延ユニット７１６の例示的な回路図が図１０に示されており、インバーター８０２、８０８、抵抗８０４及びキャパシタ８０６を含む。
【００４７】
図１１は本発明の他の実施形態の１００ＭＨｚ以上のクロック、バーストの長さ４、及びレイテンシ信号ＬＡＴＥＮＣＹがハイレベルである条件で動作する自動プリチャージ方法を示すタイミングダイアグラムである。遅延ユニット７１６の遅延時間は図１１の△Ｔに示されている。△Ｔの追加は、最後のデータＤＡＴＡ４入力の書き込み動作を保証する。最後の入力データＤＡＴＡ４の書き込み動作のための最小遅延時間が高周波動作である時に追加される。
【００４８】
上述のように、図８、９及び図１０で示した実施形態を参考にすると、書き込み回復時間ｔＷＲは、表１で示した全体周波数範囲にわたって一クロックサイクルに決定されることができる。
【００４９】
図１４は図１０及び図１２の自動プリチャージ制御回路４３０の第１回路経路５１０と第２回路経路５２０の変化を説明する他の例示的な回路図である。図１０及び図１２で示したように、ＮＯＲゲート５５２に入力される経路数は二つである。本発明の実施形態での経路数は二つに制限されず、多様な個数であることは明らかである。
【００５０】
図１４は図１０及び図１２の自動プリチャージ制御回路４３０の第１回路経路５１０と第２回路経路５２０の変形を説明することであり、多数のレイテンシ信号を入力し、選択されるレイテンシ信号に従って一つの出力信号ＭＰを発生する。図１４に示したように、レイテンシが長ければ長いほど周波数が高くなる。
【００５１】
Ｎ個（＞１）のレイテンシ信号を受信する経路回路１０００は、Ｎ個の回路１０１０、１０２０、１０３０、１０４０を含む。図１４の実施形態では、Ｎ＝４である経路回路１００を示す。
【００５２】
ＳＤＲＡＭ４００の現在のクロック周波数条件のうちの一つに対応し、レイテンシ信号ＬＡＴＥＮＣＹ１乃至ＬＡＴＥＮＣＹ４のうち一つがハイレベルに、残りはローレベルにセッティングされる。
【００５３】
上述のように、経路回路１０００は、書き込み信号ＷＲＩＴＥ、クロック信号ＣＬＯＣ及びレイテンシ信号ＬＡＴＥＮＣＹ１〜ＬＡＴＥＮＣＹ４を受信する。経路回路１０００は、書き込み信号ＷＲＩＴＥとクロック信号ＣＬＯＣＫを反転する二つのインバーター１００２、１００４と直列連結された四つの回路１０１０、１０２０、１０３０、１０４０を含む。四番目の回路１０１０は、反転された書き込み信号ＷＲＩＴＥと第４レイテンシ信号ＬＡＴＥＮＣＹ４を入力し、その出力をインバーター１０１４に伝達するＮＡＮＤゲート１０１２を含む。インバーター１０１４の出力は、スイッチ１０１６を通じてラッチ回路１０１８に伝達される。スイッチ１０１６は、反転されたクロック信号／ＣＬＯＣＫの下降エッジによりトリガーされる。ラッチ回路１０１８の出力は、出力信号ＰＬ１として三番目の回路１０２０のＮＡＮＤゲート１０２４に伝達される。ラッチ回路１０１８は、クロック信号ＣＬＯＣＫの上昇エッジでトリガーされる。
【００５４】
三番目の回路１０２０のＮＡＮＤゲート１０２４はまた、／ＷＲＩＴＥ信号と第３レイテンシ信号ＬＡＴＥＮＣＹ３をＮＡＮＤ演算するＮＡＮＤゲート１０２２の出力を受信する。三番目の回路１０２０の残りの構成要素は、上述の四番目の回路１０１０の構成とほとんど同一である。
【００５５】
三番目の回路１０２０から出力される出力信号ＰＬ２は、／ＷＲＩＴＥ信号と第２レイテンシ信号ＬＡＴＥＮＣＹ２のＮＡＮＤした結果と共に二番目の回路１０３０に伝達される。
【００５６】
二番目の回路１０３０から出力される出力信号ＰＬ３は、／ＷＲＩＴＥ信号と第１レイテンシ信号ＬＡＴＥＮＣＹ１のＮＡＮＤした結果と共に一番目の回路１０４０に伝達される。一番目の回路１０４０から出力信号ＭＰが出力される。出力信号ＭＰは、ＳＤＲＡＭにより採用された現在の動作周波数を示し、現在の動作周波数に合う自動プリチャージ動作をスタートするための適切なサイクルを決めるために、図１０乃至図１２のＮＯＲゲート５５２に入力される。
【００５７】
図１４を参照すると、第１レイテンシ信号ＬＡＴＥＮＣＹ１がハイレベルであり、第２乃至第４レイテンシ信号ＬＡＴＥＮＣＹ〜ＬＡＴＥＮＣＹ４がローレベルである時に、書き込み信号ＷＲＩＴＥのローレベルはスイッチ１０４６を通じて出力信号ＭＰに伝達される。
【００５８】
第２レイテンシ信号ＬＡＴＥＮＣＹ２がハイレベルであり、第１、第３及び第４レイテンシ信号ＬＡＴＥＮＣＹ１、ＬＡＴＥＮＣＹ３、ＬＡＴＥＮＣＹ４がローレベルである時に、書き込み信号ＷＲＴＩＥのローレベルはスイッチ１０３６、１０３９、１０４６を通じて出力信号ＭＰに伝達される。すなわち、第２レイテンシの場合に、書き込み信号ＷＲＩＴＥは二クロックサイクルの間遅延される。
【００５９】
第３レイテンシ信号ＬＡＴＥＮＣＹ３がハイレベルであり、第１、第２及び第４レイテンシ信号ＬＡＴＥＮＣＹ１、ＬＡＴＥＮＣＹ２、ＬＡＴＥＮＣＹ４がローレベルである時に、書き込み信号ＷＲＩＴＥのローレベルはスイッチ１０２６、１０２９、１０３９、１０４６を通じて出力信号ＭＰに伝達される。すなわち、第３レイテンシの場合に、書き込み信号ＷＲＩＴＥは三クロックサイクルの間遅延される。
【００６０】
第４レイテンシ信号ＬＡＴＥＮＣＹ４がハイレベルであり、第１乃至第３レイテンシ信号ＬＡＴＥＮＣＹ１〜ＬＡＴＥＮＣＹ３がローレベルである時に、書き込み信号ＷＲＩＴＥのローレベルはスイッチ１０１６、１０１９、１０２６、１０２９、１０３６、１０３９、１０４６を通じて出力信号ＭＰに伝達される。すなわち、第４レイテンシの場合に、書き込み信号ＷＲＩＴＥは４クロックサイクルの間遅延される。
【００６１】
上述のように、メモリ装置の書き込み時間は決められている。しかし、本発明の多様な実施形態で説明したように、外部入力クロックサイクルは変更することができ、書き込み回復時間ｔＷＲ及び／またはクロックサイクル数は与えられた周波数または周波数の全範囲にわたって適切に調節されることができる。
【００６２】
さらに、上述のように、本発明の多様な実施形態によると、メモリ装置を高周波数で動作させても、データ書き込み時間が正確に得られる。これによって、データ書き込み動作が確実に完了する。
【００６３】
さらに、上述のように、本発明の多様な実施形態によると、半導体メモリ装置を低周波数で動作させる時に、書き込み回復時間ｔＷＲは一クロックサイクルでセッティングされることができる。これにより、半導体メモリ装置の性能が向上する。
【００６４】
上述の多様な実施形態は、他の方法で改良し及び拡張することができる。例えば、ＳＤＲＡＭ４００は他のタイプのＤＲＡＭまたは半導体メモリ装置に変更されてもよい。
【００６５】
本発明は自動プリチャージ動作を適用した実施形態で説明しているが、図２、３、及び４に示したプリチャージ動作が適用可能なことはもちろんである。
【００６６】
本発明の多様な実施形態では使用される信号がハイレベルとローレベルの特定レベルを有すると説明されているが、これらのレベルを容易に反対にすることができることは当業者に明らかである。
【００６７】
図１０及び図１２の実施形態は例示的なことであって、多様な方法に変更可能である。例えば、図１０及び図１２において、二つの経路以外の他の個数の経路を使用することができる。これと同様に、図１４の実施形態でも他の個数のレイテンシ信号と他の個数の回路を使用することができる。
【００６８】
以上で、本発明をいくつかの実施形態を挙げて説明したが、これは例示的な説明に過ぎず、本発明の技術的思想及び範囲を制限または限定することを意図したものではない。したがって、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変更及び変更が可能であることはもちろんである。
【００６９】
【発明の効果】
上述の本発明によると、外部入力クロックサイクルを変更することができ、書き込み回復時間ｔＷＲ及び／またはクロックサイクル数を与えられた周波数または周波数全範囲にわたって適切に調整することができる。さらに、メモリ装置を高周波数で動作させても、データ書き込み時間が正確に得られて、データ書き込み動作が確実に完了する。
【図面の簡単な説明】
【図１】従来のＳＤＲＡＭのプリチャージ動作を説明するブロックダイアグラムを示す図面である。
【図２】図１の従来のＳＤＲＡＭの動作を説明するタイミングダイアグラムを示す図面である。
【図３】高周波動作時における図１のブロックダイアグラムの従来のプリチャージ動作を説明する二番目のタイミングダイアグラムである。
【図４】低周波動作時における図１のブロックダイアグラムの従来のプリチャージ動作を説明する三番目のタイミングダイアグラムである。
【図５】高周波動作時における図１のブロックダイアグラムの従来の自動プリチャージ動作を説明する四番目のタイミングダイアグラムである。
【図６】低周波動作時における図１のブロックダイアグラムの従来のプリチャージ動作を説明する五番目のタイミングダイアグラムである。
【図７】本発明の一実施形態によるＳＤＲＡＭを説明するブロックダイアグラムを示す図面である。
【図８】本発明の一実施形態による高周波動作時における図７のブロックダイアグラムの自動プリチャージ動作を説明するタイミングダイアグラムである。
【図９】本発明の一実施形態による低周波動作時における図７のブロックダイアグラムの自動プリチャージ動作を説明するタイミングダイアグラムである。
【図１０】本発明の一実施形態による図７の自動プリチャージ制御回路を示す図面である。
【図１１】本発明の他の実施形態による自動プリチャージ動作を説明するタイミングダイアグラムである。
【図１２】本発明の他の実施形態による図７の自動プリチャージ制御回路を示す図面である。
【図１３】本発明の一実施形態による遅延ユニットの回路を示す図面である。
【図１４】本発明の一実施形態による図１０及び図１２の自動プリチャージ制御回路の第１経路ユニットと第２経路ユニットの変化を説明する回路図である。
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、特に、書き込み回復時間を制御する自動プリチャージ制御信号発生回路及びその方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭにおけるプリチャージ動作は、プリチャージ命令によりアクティブバンクまたはチップ上で実行される。プリチャージ命令は、アクティブ命令の後に与えられる。プリチャージ動作は、また自動プリチャージ命令により実行される。典型的には、自動プリチャージ命令は、バースト読み出し命令（ｂｕｒｓｔ ｒｅａｄ ｃｏｍｍａｎｄ）またはバースト書き込み命令（ｂｕｒｓｔ ｗｒｉｔｅ ｃｏｍｍａｎｄ）と共に与えられる。これは、主に、アドレス１０番目のピンまたはＡＰピンをロジックハイレベルにすることによって実現される。バースト書き込み動作をともなう自動プリチャージは、読み出し／書き込み命令と共に提供されるバーストの長さに相当する量のデータを書き込んだ後であって、最後のデータの入力から与えられた書き込み回復時間ｔＷＲが経過した後に、自動的にプリチャージ動作を実行するために使われる。
【０００３】
書き込み回復時間ｔＷＲは、最後の入力データの書き込み動作を完了するのに必要な最小限のクロックサイクル数として定義され、書き込み回復時間ｔＷＲをクロックサイクル時間で割り、その結果を次に大きな整数にまるめることにより計算する。
【０００４】
図１は従来のＳＤＲＡＭでのプリチャージ動作を説明するブロックダイアグラムを示す図面である。図１において、ＳＤＲＡＭ１００は、メモリセルアレイ１１０、ワードラインドライバ１２０、及びプリチャージ制御回路１３０を含む。メモリセルアレイ１１０はワードライン信号ＷＬを受信し、データＤＡＴＡを出力する。ワードラインドライバ１２０はアクティブ命令またはプリチャージ命令から発生するアクティブ信号ＡＣＴＩＶＥによりワードライン信号ＷＬを出力する。プリチャージ制御回路１３０はアクティブ信号ＡＣＴＩＶＥ、書き込み命令から発生する書き込み信号ＷＲＩＴＥ、自動プリチャージ命令から発生する自動プリチャージ信号ＡＵＴＯ＿ＰＲＣ、及びクロック信号ＣＬＯＣＫを受信する。
【０００５】
アクティブ信号ＡＣＴＩＶＥはアクティブ命令またはプリチャージ命令により発生する。アクティブ信号ＡＣＴＩＶＥは、またプリチャージ制御回路１３０により発生する。クロック信号ＣＬＯＣＫはすべてのＳＤＲＡＭ動作のための基準信号として使用される。すべての動作は、クロック信号ＣＬＯＣＫの上昇エッジに同期する。
【０００６】
図２は図１の従来のＳＤＲＡＭの動作を説明するタイミングダイアグラムを示す図面である。Ｃ１クロックで、内部動作活性化を指示するアクティブ信号ＡＣＴＩＶＥがメモリセルアレイ選択動作スタート指示信号として活性化されるアクティブ命令が入力される。行関連回路として動作するワードラインドライバ回路１２０はアクティブ信号ＡＣＴＩＶＥに応答してワードライン信号ＷＬを活性化させるためにセッティングされる。
【０００７】
Ｃ３クロックで、第１入力データＤＡＴＡ１が書き込み命令ＷＲＩＴＥと共に印加される。図２は、モードレジスタセット命令タイミングでプログラムされて、決められるバーストの長さが４（ＢＬ４）である場合を示している。バースト書き込み動作は、バーストの長さとバーストシーケンスにより内部列アドレス発生部から発生する隣接した内部列アドレスに連続的なクロックサイクルごとに、ＳＤＲＡＭ内にデータを書き込むために使用される。有効な外部列アドレスをともなう書き込み命令によって、バースト書き込み動作が初期化される。データ入力がバースト書き込み命令のようなクロックサイクルで、初期列アドレスのために提供される。内部列アドレス発生部は内部書き込み動作が完了しなくても、バーストの長さの最後で非選択される。この書き込み命令により書き込み動作を指示する書き込み信号ＷＲＩＴＥは活性化され、アクティブ状態のハイレベルに駆動される。所定のバーストの長さをともなう書き込み命令の後に、書き込み信号ＷＲＩＴＥは非活性化状態のローレベルに駆動される。アクティブ信号ＡＣＴＩＶＥがディセーブルされれば、ワードライン信号ＷＬもディセーブルされ、メモリセルアレイ１１０上の書き込み動作は実行されない。
【０００８】
Ｃ７クロックで、プリチャージ命令ＰＲＥＣＨＡＲＧＥが印加される。アクティブ信号ＡＣＴＩＶＥは非活性状態のローレベルに駆動され、ワードライン信号ＷＬは非活性化状態のローレベルに駆動される。最後のデータＤＡＴＡ４が入力されるＣ６クロックからプリチャージ命令ＰＥＲＣＨＡＲＧＥのＣ７クロックまでの時間を書き込み回復時間ｔＷＲという。ＤＡＴＡ１からＤＡＴＡ３までのデータは、メモリセルアレイブロック１３０に書き込まれる。しかし、最後のデータＤＡＴＡ４を書き込むために、ワードライン信号ＷＬが遮断される前に、固定された書き込み時間が必要である。一般的に、この書き込み時間はデータ入力バッファ（図示せず）を通過するのにかかる時間と抵抗とキャパシタンス成分を有するデータラインとビットライン（図示せず）を通過するのにかかる時間とを含む。最後のデータＤＡＴＡ４を書き込むことによって、少なくとも１０ｎｓ程度の時間がかかる。
【０００９】
図３は図１のブロックダイアグラムの従来のプリチャージ動作を説明する二番目のタイミングダイアグラムを示す図面である。図３はクロック周期ｔＣＣが１０ｎｓ以下である高周波動作を説明する。最小書き込み時間１０ｎｓはクロック周期より長いので、ｔＷＲは二クロックサイクルに決められる。
【００１０】
図４は図１のブロックダイアグラムの従来のプリチャージ動作を説明する三番目のタイミングダイアグラムを示す図面である。図４はクロック周期ｔＣＣが１０ｎｓ以上である低周波動作を説明する。最小書き込み時間１０ｎｓはクロック周期より短いので、ｔＷＲは一クロックサイクルに決められる。図３に示したように、Ｃ７クロックは余分であるのでＳＤＲＡＭ性能を低下させる。
【００１１】
図５は図１のブロックダイアグラムの従来の自動プリチャージ動作を説明する四番目のタイミングダイアグラムを示す図面である。Ｃ３クロックで、自動プリチャージ命令ＡＵＴＯ＿ＰＲＥＣＨＡＲＧＥと共に書き込み命令ＷＲＩＴＥが印加される。自動プリチャージ動作はＣ８クロックでスタートする。図５はクロック周期ｔＣＣが１０ｎｓ以下である高周波動作を説明する。最小書き込み時間１０ｎｓはクロック周期より長いので、ｔＷＲは二クロックサイクルに決められる。
【００１２】
図６は図１のブロックダイアグラムの従来の自動プリチャージ動作を説明する五番目のタイミングダイアグラムを示す図面である。図６はクロック周期ｔＣＣが１０ｎｓ以上である低周波動作を説明する。最小書き込み時間１０ｎｓはクロック周期より短いので、ｔＷＲは一クロックサイクルに決められる。図５に示したように、Ｃ７クロックは余分であるのでＳＤＲＡＭ性能を低下させる。
【００１３】
従来の他の自動プリチャージ動作を採用するＤＲＡＭが米国特許第６，３４３，０４０号、第６，２１５，７１１号、第５，７４８，５６０号及びＲｅ３６，５３２に記載されている。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、半導体メモリ装置の動作周波数に従ってｔＷＲ時間マージンを確保しつつ、余分なクロックサイクルなしにプリチャージ動作を実行する自動プリチャージ制御回路を提供することにある。
【００１５】
本発明の他の目的は、半導体メモリ装置の自動プリチャージ制御方法を提供することにある。
【００１６】
【課題を解決するための手段】
前述の目的を達成するために、本発明の第１実施形態は、自動プリチャージスタート点が変化する、半導体メモリ装置における自動プリチャージ制御回路及び自動プリチャージ方法を提供する。
【００１７】
本発明の第２実施形態は、クロック周波数情報を含む少なくとも一つの制御信号に応答して、半導体メモリ装置の最小書き込み時間がクロック周期より短い場合に、書き込み回復時間を一クロックサイクルでセッティングし、前記クロックサイクル後のクロック信号の立ち下がりエッジから自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供し、前記書き込み回復時間は、前記半導体メモリ装置の最小書き込み時間がクロック周期より長い場合にはｎクロックサイクル（ｎは２以上の整数）でセッティングし、前記クロックサイクル後に自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供する半導体メモリ装置における自動プリチャージ制御回路及び自動プリチャージ方法を提供する。
【００１８】
本発明の第３実施形態は、レイテンシ信号（ＬＡＴＥＮＣＹ）に応答して、半導体メモリ装置の最小書き込み時間がクロック周期より短い場合に、書き込み回復時間を一クロックサイクルでセッティングし、前記クロックサイクル後のクロック信号の立ち下がりエッジから自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供し、前記書き込み回復時間は、前記半導体メモリ装置の最小書き込み時間がクロック周期より長い場合にｎクロックサイクル（ｎは２以上の整数）でセッティングすることを特徴とする半導体メモリ装置における自動プリチャージ制御回路及び自動プリチャージ方法を提供する。
【００１９】
本発明の第４実施形態は、モードレジスタセッティングＭＲＳ命令に従って自動プリチャージスタート点が変化する、半導体メモリ装置における自動プリチャージ制御回路及び自動プリチャージ方法を提供する。
【００２０】
本発明の一実施形態は、書き込み信号、クロック信号、そして少なくとも一つのクロック周波数情報及びレイテンシ情報を含む少なくとも一つの制御信号を受信して少なくとも一つの経路信号を発生する制御回路、前記少なくとも一つの経路信号、前記書き込み信号及びイネーブル信号を受信して自動プリチャージ動作のためのスタート点を示す自動プリチャージパルス信号を提供する自動プリチャージパルス信号ドライバ、そして前記クロック信号、自動プリチャージ命令、アクティブ信号及び自動プリチャージパルス信号を受信して前記イネーブル信号を発生する自動プリチャージモードイネーブル回路とを含む。
【００２１】
本発明の他の実施形態は、自動プリチャージ方法において、書き込み信号、クロック信号、そして少なくとも一つのクロック周波数情報及びレイテンシ情報を含む少なくとも一つの制御信号を受信して少なくとも一つの経路信号を発生する自動プリチャージ制御段階、前記少なくとも一つの経路信号、前記書き込み信号、そしてイネーブル信号を受信して自動プリチャージ動作のためのスタート点を示す自動プリチャージパルス信号を提供する自動プリチャージパルス信号ドライビング段階、そして前記クロック信号、自動プリチャージ命令、アクティブ信号及び自動プリチャージパルス信号を受信して、前記イネーブル信号を発生する自動プリチャージモードイネーブル段階を含む。
【００２２】
本発明の実施形態は添付した図面の参照符号と共に説明される。本発明は多様な形態で実現されうる。
【００２３】
本発明の実施形態では、自動プリチャージスタート点が周波数及び／またはレイテンシに従って変化する。
【００２４】
【発明の実施の形態】
図７は本発明の一実施形態によるＳＤＲＡＭ４００を説明するブロックダイアグラムである。ＳＤＲＡＭ４００は、メモリセルアレイブロック１１０、ワードラインドライバ１２０、及び自動プリチャージ制御回路４３０を含む。ＳＤＲＡＭ４０は外部から印加される命令を受信する。これら命令は、アクティブ命令、プリチャージ命令、書き込み命令、自動プリチャージ命令、クロック命令及びモードレジスタセッティングＭＲＳ命令を含む。
【００２５】
ＳＤＲＡＭ４００は、ＳＤＲＡＭ４００内の一つ以上の構成要素に提供される命令から一以上の信号を発生する。例えば、ＳＤＲＡＭ４００は、アクティブ信号ＡＣＴＩＶＥを発生し、アクティブ命令及び／またはプリチャージ命令に応答してアクティブ信号ＡＣＴＩＶＥをワードラインドライバ１２０及び／または自動プリチャージ制御回路４３０に提供する。ＳＤＲＡＭ４００はまた、書き込み信号ＷＲＩＴＥを発生し、書き込み命令に応答して書き込み信号ＷＲＩＴＥを自動プリチャージ制御回路４３０に提供する。ＳＤＲＡＭ４００はまた、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣを発生し、自動プリチャージ命令に応答して自動プリチャージ信号ＡＵＴＯ＿ＰＲＣを自動プリチャージ制御回路４３０に提供する。ＳＤＲＡＭ４００はまた、レイテンシ信号ＬＡＴＥＮＣＹを発生し、ＭＲＳ命令に応答してレイテンシ信号ＬＡＴＥＮＣＹを自動プリチャージ制御回路４３０に提供する。
【００２６】
ワードラインドライバ１２０は、ワードライン信号ＷＬを発生してメモリセルアレイブロック１００に提供する。メモリセルアレイブロック１１０は、データＤＡＴＡを読み出してデータＤＡＴＡを書き込む。
【００２７】
レイテンシ信号ＬＡＴＥＮＣＹは、ＤＲＡＭまたはＳＤＲＡＭのような半導体メモリ装置の動作周波数、ＣＡＳレイテンシと呼ばれる情報を有する。表１はＣＡＳレイテンシ（ＣＬ）と書き込み回復時間（ｔＷＲ）の間の関係を一例として説明する。
【００２８】
【表１】
本発明の一実施形態では、自動プリチャージ動作と関連して、自動プリチャージスタート点はＭＲＳ命令に含まれるレイテンシ信号ＬＡＴＥＮＣＹに従って多様に変更されうる。本実施形態による自動プリチャージ制御回路４３０は、レイテンシ信号ＬＡＴＥＮＣＹに応答する。レイテンシ信号ＬＡＴＥＮＣＹが第１ロジックレベルであれば高周波数に決められ、第２ロジックレベルであれば低周波数に決められる。例えば、レイテンシ信号ＬＡＴＥＮＣＹが第１ロジックレベルである場合、自動プリチャージスタート点は、図８に示したように、最後のデータＤＡＴＡ４の入力が完了した後の次のクロックである。レイテンシ信号ＬＡＴＥＮＣＹが第２ロジックレベルであれば、自動プリチャージスタート点は、図９に示したように、最後のデータＤＡＴＡの入力が完了した後の二番目のクロックである。
【００３０】
図１０は図７の自動プリチャージ制御回路４３０を具体的に説明する回路図である。図１０の回路図は本発明の多様な実施形態による自動プリチャージ機能を実現する例示的な回路図である。図１０の回路図に示したように、自動プリチャージ制御回路４３０は、第１回路経路５１０、第２回路経路５２０、自動プリチャージ動作選択部５３０、自動プリチャージイネーブル部５４０、自動プリチャージパルスＡＰ信号発生部５５０及びフィードバック信号発生部５６０を含む。
【００３１】
図７及び図１０において、書き込み信号ＷＲＩＴＥ、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣ、レイテンシ信号ＬＡＴＥＮＣＹ、アクティブ信号ＡＣＴＩＶＥ及びクロック信号ＣＬＯＣＫは、すべて自動プリチャージ制御回路４３０に入力される。また、図１０に示したように、第１回路経路５１０は、書き込み信号ＷＲＩＴＥを入力して反転させるインバーター５０２、クロック信号ＣＬＯＣＫにトリガーされるスイッチ５０６、及びレジスタに動作するラッチ回路５０８を含み、クロック信号ＣＬＯＣＫに応答して出力信号Ｐ１を発生する。スイッチ５０６は、クロック信号ＣＬＯＣＫの下降エッジによりトリガーされる。
【００３２】
第２回路経路５２０は、第１回路経路５１０、二つのインバーター５１２、５１９、クロック信号ＣＬＯＣＫにトリガーされるスイッチ５１４、レジスタに動作するラッチ５１６、及びレイテンシ信号ＬＡＴＥＮＣＹとラッチ回路５１６からラッチ信号を受信するＮＡＮＤゲート５１８を含む。第２回路経路５２０は、クロック信号ＣＬＯＣＫに応答して出力信号Ｐ２を発生する。スイッチ５１４は、クロック信号ＣＬＯＣＫの上昇エッジによりトリガーされる。
【００３３】
自動プリチャージ動作は、ｔＷＲに従って固定されたクロックサイクル数によるバーストの長さに相当する時間だけ書き込み信号ＷＲＩＴＥを遅延させる。そして、自動プリチャージ動作は、第１回路経路５１０及び／または第２回路経路５２０の遅延信号と書き込み信号ＷＲＩＴＥの結合によって、自動プリチャージ制御信号ＡＰを発生する。
【００３４】
自動プリチャージパルス信号（ＡＰ）発生部５５０は、第１回路経路５１０及び／または第２回路経路５２０の遅延信号と書き込み信号ＷＲＩＴＥを受信するＮＯＲゲート５５２、ＮＯＲゲート５５２出力と自動プリチャージイネーブル回路５４０からのイネーブル信号ＥＮを受信するＮＡＮＤゲート５５４、及びＮＡＮＤゲート５５４出力を反転して自動プリチャージパルス信号ＡＰを発生するインバーター５５６を含む。
【００３５】
自動プリチャージ動作選択部５３０は、反転された書き込み信号ＷＲＩＴＥを発生するインバーター５３２とＮＯＲゲート５３４出力によりトリガーされるスイッチ５３８を含む。ＮＯＲゲート５３４は、反転された書き込み信号ＷＲＩＴＥ、クロック信号ＣＬＯＣＫ、及び自動プリチャージイネーブル回路５４０からの入力信号を受信する。ＮＯＲゲート５３４のすべての入力信号が全部ローレベルであれば、スイッチ５３８はターンオンされ、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣを自動プリチャージイネーブル回路５４０の反転されたラッチ回路５４２に伝達する。
【００３６】
自動プリチャージイネーブル回路５４０は、アクティブ信号ＡＣＴＩＶＥをラッチして反転アクティブ信号／ＡＣＴＩＶＥを発生するラッチ回路５４６、そのゲートがラッチ回路５４６の出力である反転アクティブ信号／ＡＣＴＩＶＥに連結され、そのソースが接地電圧ＶＳＳに連結されるＮＭＯＳトランジスタ５４８、及びスイッチ５３８を通じて伝達された自動プリチャージ信号ＡＵＴＯ＿ＰＲＣをラッチし、インバーター５４４を通じてイネーブル信号ＥＮを発生する第２ラッチ回路５４２を含む。
【００３７】
フィードバック信号発生部５６０は、そのゲートが自動プリチャージパルス信号発生部５５０で発生した自動プリチャージパルス信号ＡＰに連結され、そのソースが接地電圧ＶＳＳに連結されるＮＭＯＳトランジスタ５６２を含む。自動プリチャージパルス信号ＡＰがハイレベルである時に、ＮＭＯＳトランジスタ５６２はターンオンされ、アクティブ信号ＡＣＴＩＶＥはローレベルになる。
【００３８】
図８は本発明の実施形態での１００ＭＨｚ以上のクロック、バーストの長さ４、及びレイテンシ信号ＬＡＴＥＮＣＹがハイレベルである条件で動作する自動プリチャージ方法を示すタイミングダイアグラムである。パワーアップシーケンスのＣ１クロックで、ＭＲＳ命令がＳＤＲＡＭ４００に印加され、ＳＤＲＡＭ４００はレイテンシ信号ＬＡＴＥＮＣＹがハイレベルであることに従って高周波数で動作する。
【００３９】
モードレジスタ（図示せず）は、ＳＤＲＡＭ４００の多様な動作モードを制御するためのデータを保持する。モードレジスタは、ＣＡＳレイテンシ、バーストタイプ、バーストの長さ、テストモード、及びＳＤＲＡＭ４００を他の応用に使用するための多様なベンダー特有のオプションをプログラムする。モードレジスタのデフォルト値は典型的には定義されていないので、ＳＤＲＡＭ４００動作のためのパワーアップの後に、モードレジスタに所望の値が書き込まれる。モードレジスタの書き込み動作を完了するために、一般的に二クロックサイクルが要求される。モードレジスタの内部は、すべてのバンクがアイドル状態にある場合には、同様の命令を使って動作中のクロックサイクル要求仕様に従って変更することができる。モードレジスタは、パワーオンの後であて通常動作の前にプログラムされうる。追加的に、モードレジスタは、通常動作の間においても変更されうる。
【００４０】
図８はレイテンシ信号ＬＡＴＥＮＣＹがハイレベルである場合を示す。例えば、周波数が１００ＭＨｚ以上（ｔＣＣは１０ｎｓ以下）である場合、レイテンシ信号ＬＡＴＥＮＣＹはハイレベルである。動作モードのうちＣ３クロックで、アクティブ命令が印加され、アクティブ信号が発生し、ワードライン信号ＷＬがハイレベル（アクティブ状態）にイネーブルされる。アクティブ命令の印加から二クロックサイクル後であるＣ５クロックで、自動プリチャージ命令ＡＵＴＯ＿ＰＲＥＣＨＡＲＧＥと共に書き込み命令ＷＲＩＴＥが印加される。この時に、書き込み信号ＷＲＩＴＥはハイレベルに活性化される。バーストデータＤＡＴＡ１乃至ＤＡＴＡ４の入力の後に、書き込み信号ＷＲＩＴＥはローレベル（非活性化）になる。
【００４１】
書き込み信号ＷＲＩＴＥがローレベルに遷移した後の次のクロック上昇エッジで自動プリチャージパルス信号ＡＰはハイレベルになる。自動プリチャージパルス信号ＡＰはＮＭＯＳトランジスタ５６２をターンオンさせ、アクティブ信号ＡＣＴＩＶＥはローレベルになる。ラッチ回路５４６出力はハイレベルになって、ＮＭＯＳトランジスタ５４８をターンオンさせる。ラッチ回路５４２の入力はローレベルになり、イネーブル信号ＥＮはローレベルになる。自動プリチャージパルス信号ＡＰもローレベルになる。図８に示したように、自動プリチャージパルス信号ＡＰはパルス形態の信号である。アクティブ信号ＡＣＴＩＶＥはローレベルになり、これに応答してワードライン信号ＷＬはローレベルになる。自動プリチャージスタート点は最後のデータＤＡＴＡ４の入力が完了した後の次のクロックであるＣ１０クロックになる。自動プリチャージ動作はまたＳＤＲＡＭ４００内の内部的にイネーブルされたワードラインを非活性化させる動作を続行する。
【００４２】
図９はレイテンシ信号ＬＡＴＥＮＣＹがローレベルである場合を示す。例えば、周波数が１００ＭＨｚ以下（ｔＣＣは１０ｎｓ以上）である時に、レイテンシ信号ＬＡＴＥＮＣＹはローレベルである。図９のタイミングダイアグラムは１００ＭＨｚ以下のクロック、バーストの長さ４、及びレイテンシ信号ＬＡＴＥＮＣＹがローレベルである条件で動作する本発明の一実施形態による自動プリチャージ動作を説明する。図９の動作の大部分は図８と類似している。但し、ＭＲＳ命令からのレイテンシ信号ＬＡＴＥＮＣＹのみがローレベルにセッティングされる。クロックサイクルがｔＷＲ１０ｎｓより長いので、ｔＷＲは一クロックサイクル内に含まれる。したがって、図９は自動プリチャージ動作のスタート点が図８と異なる。すなわち、図８ではＣ１０クロックであるに対して、図９ではＣ９クロックである。図１０で説明したように、レイテンシ信号ＬＡＴＥＮＣＹがローレベルであるので、Ｐ２信号はローレベルにセッティングされる。したがって、クロック信号ＣＬＯＣＫに応答してＰ１信号がローレベルであれば、自動プリチャージパルス信号ＡＰは、図９に示したように、ハイレベルにイネーブルされる。
【００４３】
本発明の図８と図９を従来の図３乃至図６と比較すれば、本発明の多様な実施形態により実現された改善点が明らかである。本発明の多様な実施形態の動作は、従来の技術の高周波数モード時の動作と同一である。すなわち、高周波数モード時では、双方とも最初の使用可能なサイクルで自動プリチャージ動作がスタートされる。本発明と従来技術との差は、低周波数モードにある。
【００４４】
図９、図４及び図６と比較すれば、Ｃ７クロックが図４と図６では余分でありＳＤＲＡＭの性能を低下させる。一方、図９の低周波数である時には、Ｃ９クロックが余分に使われることがないので、ＳＤＲＡＭ４００の性能が向上する。このような結果は、例えば、周波数及び／レイテンシによりメモリ装置のメモリ書き込み回復時間を変化させる自動プリチャージ制御回路により部分的に獲得される。周波数及び／またはメモリ装置のレイテンシによってメモリ書き込み回復時間を変化させ、それに従って自動プリチャージスタート点を変化させることは、メモリ装置の全般的な性能を向上させる。
【００４５】
図１２は図７の自動プリチャージ制御回路４３０を詳細に説明する他の実施形態の回路図である。図１２の実施形態は、図１０の実施形態と類似であり、同一の構成要素は同一の参照符号を有する。説明の重複を避けるために、具体的な説明は省略する。
【００４６】
図１２の実施形態は、第２回路経路５２０の回路構成が図１０の実施形態と異なる。一つ以上の遅延ユニット７１６が追加され、図１０のインバーター５１２、５１９が取り除かれている。遅延ユニット７１６の例示的な回路図が図１０に示されており、インバーター８０２、８０８、抵抗８０４及びキャパシタ８０６を含む。
【００４７】
図１１は本発明の他の実施形態の１００ＭＨｚ以上のクロック、バーストの長さ４、及びレイテンシ信号ＬＡＴＥＮＣＹがハイレベルである条件で動作する自動プリチャージ方法を示すタイミングダイアグラムである。遅延ユニット７１６の遅延時間は図１１の△Ｔに示されている。△Ｔの追加は、最後のデータＤＡＴＡ４入力の書き込み動作を保証する。最後の入力データＤＡＴＡ４の書き込み動作のための最小遅延時間が高周波動作である時に追加される。
【００４８】
上述のように、図８、９及び図１０で示した実施形態を参考にすると、書き込み回復時間ｔＷＲは、表１で示した全体周波数範囲にわたって一クロックサイクルに決定されることができる。
【００４９】
図１４は図１０及び図１２の自動プリチャージ制御回路４３０の第１回路経路５１０と第２回路経路５２０の変化を説明する他の例示的な回路図である。図１０及び図１２で示したように、ＮＯＲゲート５５２に入力される経路数は二つである。本発明の実施形態での経路数は二つに制限されず、多様な個数であることは明らかである。
【００５０】
図１４は図１０及び図１２の自動プリチャージ制御回路４３０の第１回路経路５１０と第２回路経路５２０の変形を説明することであり、多数のレイテンシ信号を入力し、選択されるレイテンシ信号に従って一つの出力信号ＭＰを発生する。図１４に示したように、レイテンシが長ければ長いほど周波数が高くなる。
【００５１】
Ｎ個（＞１）のレイテンシ信号を受信する経路回路１０００は、Ｎ個の回路１０１０、１０２０、１０３０、１０４０を含む。図１４の実施形態では、Ｎ＝４である経路回路１００を示す。
【００５２】
ＳＤＲＡＭ４００の現在のクロック周波数条件のうちの一つに対応し、レイテンシ信号ＬＡＴＥＮＣＹ１乃至ＬＡＴＥＮＣＹ４のうち一つがハイレベルに、残りはローレベルにセッティングされる。
【００５３】
上述のように、経路回路１０００は、書き込み信号ＷＲＩＴＥ、クロック信号ＣＬＯＣ及びレイテンシ信号ＬＡＴＥＮＣＹ１〜ＬＡＴＥＮＣＹ４を受信する。経路回路１０００は、書き込み信号ＷＲＩＴＥとクロック信号ＣＬＯＣＫを反転する二つのインバーター１００２、１００４と直列連結された四つの回路１０１０、１０２０、１０３０、１０４０を含む。四番目の回路１０１０は、反転された書き込み信号ＷＲＩＴＥと第４レイテンシ信号ＬＡＴＥＮＣＹ４を入力し、その出力をインバーター１０１４に伝達するＮＡＮＤゲート１０１２を含む。インバーター１０１４の出力は、スイッチ１０１６を通じてラッチ回路１０１８に伝達される。スイッチ１０１６は、反転されたクロック信号／ＣＬＯＣＫの下降エッジによりトリガーされる。ラッチ回路１０１８の出力は、出力信号ＰＬ１として三番目の回路１０２０のＮＡＮＤゲート１０２４に伝達される。ラッチ回路１０１８は、クロック信号ＣＬＯＣＫの上昇エッジでトリガーされる。
【００５４】
三番目の回路１０２０のＮＡＮＤゲート１０２４はまた、／ＷＲＩＴＥ信号と第３レイテンシ信号ＬＡＴＥＮＣＹ３をＮＡＮＤ演算するＮＡＮＤゲート１０２２の出力を受信する。三番目の回路１０２０の残りの構成要素は、上述の四番目の回路１０１０の構成とほとんど同一である。
【００５５】
三番目の回路１０２０から出力される出力信号ＰＬ２は、／ＷＲＩＴＥ信号と第２レイテンシ信号ＬＡＴＥＮＣＹ２のＮＡＮＤした結果と共に二番目の回路１０３０に伝達される。
【００５６】
二番目の回路１０３０から出力される出力信号ＰＬ３は、／ＷＲＩＴＥ信号と第１レイテンシ信号ＬＡＴＥＮＣＹ１のＮＡＮＤした結果と共に一番目の回路１０４０に伝達される。一番目の回路１０４０から出力信号ＭＰが出力される。出力信号ＭＰは、ＳＤＲＡＭにより採用された現在の動作周波数を示し、現在の動作周波数に合う自動プリチャージ動作をスタートするための適切なサイクルを決めるために、図１０乃至図１２のＮＯＲゲート５５２に入力される。
【００５７】
図１４を参照すると、第１レイテンシ信号ＬＡＴＥＮＣＹ１がハイレベルであり、第２乃至第４レイテンシ信号ＬＡＴＥＮＣＹ〜ＬＡＴＥＮＣＹ４がローレベルである時に、書き込み信号ＷＲＩＴＥのローレベルはスイッチ１０４６を通じて出力信号ＭＰに伝達される。
【００５８】
第２レイテンシ信号ＬＡＴＥＮＣＹ２がハイレベルであり、第１、第３及び第４レイテンシ信号ＬＡＴＥＮＣＹ１、ＬＡＴＥＮＣＹ３、ＬＡＴＥＮＣＹ４がローレベルである時に、書き込み信号ＷＲＴＩＥのローレベルはスイッチ１０３６、１０３９、１０４６を通じて出力信号ＭＰに伝達される。すなわち、第２レイテンシの場合に、書き込み信号ＷＲＩＴＥは二クロックサイクルの間遅延される。
【００５９】
第３レイテンシ信号ＬＡＴＥＮＣＹ３がハイレベルであり、第１、第２及び第４レイテンシ信号ＬＡＴＥＮＣＹ１、ＬＡＴＥＮＣＹ２、ＬＡＴＥＮＣＹ４がローレベルである時に、書き込み信号ＷＲＩＴＥのローレベルはスイッチ１０２６、１０２９、１０３９、１０４６を通じて出力信号ＭＰに伝達される。すなわち、第３レイテンシの場合に、書き込み信号ＷＲＩＴＥは三クロックサイクルの間遅延される。
【００６０】
第４レイテンシ信号ＬＡＴＥＮＣＹ４がハイレベルであり、第１乃至第３レイテンシ信号ＬＡＴＥＮＣＹ１〜ＬＡＴＥＮＣＹ３がローレベルである時に、書き込み信号ＷＲＩＴＥのローレベルはスイッチ１０１６、１０１９、１０２６、１０２９、１０３６、１０３９、１０４６を通じて出力信号ＭＰに伝達される。すなわち、第４レイテンシの場合に、書き込み信号ＷＲＩＴＥは４クロックサイクルの間遅延される。
【００６１】
上述のように、メモリ装置の書き込み時間は決められている。しかし、本発明の多様な実施形態で説明したように、外部入力クロックサイクルは変更することができ、書き込み回復時間ｔＷＲ及び／またはクロックサイクル数は与えられた周波数または周波数の全範囲にわたって適切に調節されることができる。
【００６２】
さらに、上述のように、本発明の多様な実施形態によると、メモリ装置を高周波数で動作させても、データ書き込み時間が正確に得られる。これによって、データ書き込み動作が確実に完了する。
【００６３】
さらに、上述のように、本発明の多様な実施形態によると、半導体メモリ装置を低周波数で動作させる時に、書き込み回復時間ｔＷＲは一クロックサイクルでセッティングされることができる。これにより、半導体メモリ装置の性能が向上する。
【００６４】
上述の多様な実施形態は、他の方法で改良し及び拡張することができる。例えば、ＳＤＲＡＭ４００は他のタイプのＤＲＡＭまたは半導体メモリ装置に変更されてもよい。
【００６５】
本発明は自動プリチャージ動作を適用した実施形態で説明しているが、図２、３、及び４に示したプリチャージ動作が適用可能なことはもちろんである。
【００６６】
本発明の多様な実施形態では使用される信号がハイレベルとローレベルの特定レベルを有すると説明されているが、これらのレベルを容易に反対にすることができることは当業者に明らかである。
【００６７】
図１０及び図１２の実施形態は例示的なことであって、多様な方法に変更可能である。例えば、図１０及び図１２において、二つの経路以外の他の個数の経路を使用することができる。これと同様に、図１４の実施形態でも他の個数のレイテンシ信号と他の個数の回路を使用することができる。
【００６８】
以上で、本発明をいくつかの実施形態を挙げて説明したが、これは例示的な説明に過ぎず、本発明の技術的思想及び範囲を制限または限定することを意図したものではない。したがって、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変更及び変更が可能であることはもちろんである。
【００６９】
【発明の効果】
上述の本発明によると、外部入力クロックサイクルを変更することができ、書き込み回復時間ｔＷＲ及び／またはクロックサイクル数を与えられた周波数または周波数全範囲にわたって適切に調整することができる。さらに、メモリ装置を高周波数で動作させても、データ書き込み時間が正確に得られて、データ書き込み動作が確実に完了する。
【図面の簡単な説明】
【図１】従来のＳＤＲＡＭのプリチャージ動作を説明するブロックダイアグラムを示す図面である。
【図２】図１の従来のＳＤＲＡＭの動作を説明するタイミングダイアグラムを示す図面である。
【図３】高周波動作時における図１のブロックダイアグラムの従来のプリチャージ動作を説明する二番目のタイミングダイアグラムである。
【図４】低周波動作時における図１のブロックダイアグラムの従来のプリチャージ動作を説明する三番目のタイミングダイアグラムである。
【図５】高周波動作時における図１のブロックダイアグラムの従来の自動プリチャージ動作を説明する四番目のタイミングダイアグラムである。
【図６】低周波動作時における図１のブロックダイアグラムの従来のプリチャージ動作を説明する五番目のタイミングダイアグラムである。
【図７】本発明の一実施形態によるＳＤＲＡＭを説明するブロックダイアグラムを示す図面である。
【図８】本発明の一実施形態による高周波動作時における図７のブロックダイアグラムの自動プリチャージ動作を説明するタイミングダイアグラムである。
【図９】本発明の一実施形態による低周波動作時における図７のブロックダイアグラムの自動プリチャージ動作を説明するタイミングダイアグラムである。
【図１０】本発明の一実施形態による図７の自動プリチャージ制御回路を示す図面である。
【図１１】本発明の他の実施形態による自動プリチャージ動作を説明するタイミングダイアグラムである。
【図１２】本発明の他の実施形態による図７の自動プリチャージ制御回路を示す図面である。
【図１３】本発明の一実施形態による遅延ユニットの回路を示す図面である。
【図１４】本発明の一実施形態による図１０及び図１２の自動プリチャージ制御回路の第１経路ユニットと第２経路ユニットの変化を説明する回路図である。
Claims (40)
- クロック周波数情報を含む少なくとも一つの制御信号に応答して、半導体メモリ装置の最小書き込み時間がクロック周期より短い場合に、書き込み回復時間を一クロックサイクルでセッティングし、前記クロックサイクル後のクロック信号の立ち下がりエッジから自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供し、前記書き込み回復時間は、前記半導体メモリ装置の最小書き込み時間がクロック周期より長い場合にはｎクロックサイクル（ｎは２以上の整数）でセッティングし、前記クロックサイクル後に自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供することを特徴とする自動プリチャージ制御回路。
- 前記自動プリチャージ制御回路は、クロック信号、書き込み信号、自動プリチャージ命令、アクティブ信号及び前記少なくとも一つの制御信号を受信し、自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供することを特徴とする請求項１に記載の自動プリチャージ制御回路。
- 前記自動プリチャージ制御回路は、前記書き込み信号と前記少なくとも一つの制御信号を受信する制御回路を含み、前記クロック周波数情報を含む前記少なくとも一つの制御信号に従って前記自動プリチャージ動作のための前記スタート点を選択することを特徴とする請求項２に記載の自動プリチャージ制御回路。
- 前記自動プリチャージ制御回路は、前記自動プリチャージパルス信号を受信して前記アクティブ信号をディセーブルさせ、これにより前記自動プリチャージ動作をスタートさせる自動プリチャージイネーブル回路を含むことを特徴とする請求項２に記載の自動プリチャージ制御回路。
- 前記少なくとも一つの制御信号は、外部から提供されるモードレジスタセッティング（ＭＲＳ）命令から発生することを特徴とする請求項２に記載の自動プリチャージ制御回路。
- 前記ＭＲＳ命令は、モード情報、バーストタイプ情報及びバースト長情報の少なくとも一つを含むことを特徴とする請求項５に記載の自動プリチャージ制御回路。
- レイテンシ信号（ＬＡＴＥＮＣＹ）に応答して、半導体メモリ装置の最小書き込み時間がクロック周期より短い場合に、書き込み回復時間を一クロックサイクルでセッティングし、前記クロックサイクル後のクロック信号の立ち下がりエッジから自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供し、前記書き込み回復時間は、前記半導体メモリ装置の最小書き込み時間がクロック周期より長い場合にｎクロックサイクル（ｎは２以上の整数）でセッティングすることを特徴とする自動プリチャージ制御回路。
- 前記自動プリチャージ制御回路は、クロック信号、書き込み信号、自動プリチャージ命令、アクティブ信号及び前記レイテンシ信号を受信し、自動プリチャージのスタート点を示す自動プリチャージパルス信号を発生することを特徴とする請求項７に記載の自動プリチャージ制御回路。
- 前記自動プリチャージ制御回路は、前記書き込み信号と前記レイテンシ信号を受信する制御回路を含み、クロック情報を含む前記レイテンシ信号に従って前記自動プリチャージ動作のための前記スタート点を選択することを特徴とする請求項７に記載の自動プリチャージ制御回路。
- 前記自動プリチャージ制御回路は、前記自動プリチャージパルス信号を受信して前記アクティブ信号をディセーブルさせ、これにより前記自動プリチャージ動作をスタートさせる自動プリチャージイネーブル回路を含むことを特徴とする請求項８に記載の自動プリチャージ制御回路。
- 前記レイテンシ信号には、ＣＡＳレイテンシ情報が含まれることを特徴とする請求項７に記載の自動プリチャージ制御回路。
- 前記レイテンシ信号は、外部から提供されるモードレジスタセッティングＭＲＳ命令により発生することを特徴とする請求項７に記載の自動プリチャージ制御回路。
- 前記ＭＲＳ命令は、モード情報、バーストタイプ情報及びバースト長情報の少なくとも一つを含むことを特徴とする請求項１２に記載の自動プリチャージ制御回路。
- 書き込み信号、クロック信号、そして少なくとも一つのクロック周波数情報及びレイテンシ情報を含む少なくとも一つの制御信号を受信し、少なくとも二つの経路信号を発生する制御回路と、前記少なくとも二つ経路信号、前記書き込み信号、そしてイネーブル信号を受信して、自動プリチャージ動作のためのスタート点を示す自動プリチャージパルス信号を提供する自動プリチャージパルス信号ドライバと、前記クロック信号、自動プリチャージ命令、アクティブ信号及び自動プリチャージパルス信号を受信し、前記イネーブル信号を発生する自動プリチャージモードイネーブル回路とを具備し、
半導体メモリ装置の最小書き込み時間がクロック周期より短い場合に、書き込み回復時間を一クロックサイクルでセッティングし、前記クロックサイクル後のクロック信号の立ち下がりエッジから自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供し、前記書き込み回復時間は、前記半導体メモリ装置の最小書き込み時間がクロック周期より長い場合にはｎクロックサイクル（ｎは２以上の整数）でセッティングし、前記クロックサイクル後に自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供することを特徴とする自動プリチャージ制御回路。 - 前記自動プリチャージモードイネーブル回路は、前記自動プリチャージパルス信号を受信して前記アクティブ信号をディセーブルさせて、これにより前記自動プリチャージ動作をスタートさせるフィードバック信号を出力するフィードバック信号発生部と、前記クロック信号、前記書き込み信号、及び前記アクティブ信号に応答して前記自動プリチャージ命令を伝達する自動プリチャージ動作選択部と、前記アクティブ信号及び前記自動プリチャージ命令を受信し、前記自動プリチャージパルス信号ドライバの前記イネーブル信号に伝達する自動プリチャージイネーブル回路とを具備することを特徴とする請求項１４に記載の自動プリチャージ制御回路。
- 前記制御回路は、前記書き込み信号を受信しかつ前記クロック信号の立ち下がりエッジによりトリガーされる第１スイッチと第１経路信号を発生する第１ラッチ回路とを含む第１経路と、前記第１経路の前記第１スイッチと前記第１ラッチ回路とを含み、更に前記クロック信号の立ち上がりエッジによりトリガーされる第２スイッチと、ラッチ信号を出力する第２ラッチ回路と、前記ラッチ信号と前記少なくとも一つの制御信号を受信して第２経路信号を発生するロジック回路とをさらに含むことを特徴とする請求項１４に記載の自動プリチャージ制御回路。
- 前記制御回路は、前記クロック信号の立ち下がりエッジによりトリガーされるスイッチと第１経路信号を発生するラッチ回路とを含む少なくとも一つの第１経路と、前記第１経路の前記スイッチと前記ラッチ回路とを含み、前記ラッチ回路からの信号と前記少なくとも一つの制御信号を受信するロジック回路と前記第１経路信号を遅延させ、第２経路信号を発生する遅延回路をさらに含む第２経路とを具備することを特徴とする請求項１４に記載の自動プリチャージ制御回路。
- 前記遅延回路は、前記第２経路信号を出力するために、インバーター、抵抗及びキャパシタを含むことを特徴とする請求項１７に記載の自動プリチャージ制御回路。
- 前記制御回路は、前記クロック信号の立ち下がりエッジによりトリガーされるスイッチと第１経路信号を発生するラッチ回路とを含む少なくとも一つの第１経路と、前記書き込み信号、前記クロック信号及び前記少なくとも一つの制御信号を受信し、前記少なくとも一つの制御信号に従って前記書き込み信号を互いに異なる遅延時間だけ遅延させ、少なくとも一つの他の経路信号を出力する直列連結された回路ユニットを具備することを特徴とする請求項１４に記載の自動プリチャージ制御回路。
- 前記直列連結された回路ユニットは、経路信号を発生して連続する次の回路に出力するために、ＮＡＮＤゲート、インバーター、スイッチ（１０１６）、ラッチ回路（１０１８）及びスイッチ（１０１９）を含む第１回路と、第１ＮＡＮＤゲート、第２ＮＡＮＤゲート、第１スイッチ、ラッチ回路（１０２８）及び第２スイッチを含んで経路信号を連続する次の回路に出力する後続回路と、第３ＮＡＮＤゲート、第４ＮＡＮＤゲート、スイッチ（１０３６）及びラッチ回路（１０３９）を含む最後の回路とを具備することを特徴とする請求項１９に記載の自動プリチャージ制御回路。
- クロック周波数情報を含む少なくとも一つの制御信号に応答して、半導体メモリ装置の最小書き込み時間がクロック周期より短い場合に、書き込み回復時間を一クロックサイクルでセッティングし、前記クロックサイクル後のクロック信号の立ち下がりエッジから自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供し、前記書き込み回復時間は、前記半導体メモリ装置の最小書き込み時間がクロック周期より長い場合にはｎクロックサイクル（ｎは２以上の整数）でセッティングし、前記クロックサイクル後に自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供することを含むことを特徴とする自動プリチャージ方法。
- 前記自動プリチャージ方法は、クロック信号、書き込み信号、自動プリチャージ命令、アクティブ信号及び前記少なくとも一つの制御信号を受信し、自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供することをさらに具備することを特徴とする請求項２１に記載の自動プリチャージ方法。
- 前記自動プリチャージ方法は、前記書き込み信号と前記少なくとも一つの制御信号を受信し、前記クロック周波数情報を含む前記少なくとも一つの制御信号に従って前記自動プリチャージ動作のための前記スタート点を選択することをさらに具備することを特徴とする請求項２１に記載の自動プリチャージ方法。
- 前記自動プリチャージ方法は、前記自動プリチャージパルス信号を受信して前記アクティブ信号をディセーブルさせて、これにより前記自動プリチャージ動作をスタートさせることをさらに具備することを特徴とする請求項２１に記載の自動プリチャージ方法。
- 前記少なくとも一つの制御信号は、外部から提供されるモードレジスタセッティングＭＲＳ命令から発生することを特徴とする請求項２１に記載の自動プリチャージ方法。
- 前記ＭＲＳ命令は、少なくとも一つのモード情報、バーストタイプ情報及びバースト長情報の少なくとも一つを含むことを特徴とする請求項２５に記載の自動プリチャージ方法。
- レイテンシ信号（ＬＡＴＥＮＣＹ）に応答して、半導体メモリ装置の最小書き込み時間がクロック周期より短い場合に、書き込み回復時間を一クロックサイクルでセッティングし、前記クロックサイクル後のクロック信号の立ち下がりエッジから自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供し、前記書き込み回復時間は、前記半導体メモリ装置の最小書き込み時間がクロック周期より長い場合にｎクロックサイクル（ｎは２以上の整数）でセッティングすることを特徴とする自動プリチャージ方法。
- 前記自動プリチャージ方法は、クロック信号、書き込み信号、自動プリチャージ命令、アクティブ信号及び前記レイテンシ信号を受信し、自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供することをさらに含むことを特徴とする請求項２７に記載の自動プリチャージ方法。
- 前記自動プリチャージ方法は、前記書き込み信号と前記レイテンシ信号を受信し、クロック周波数情報を含む前記レイテンシ信号に従って前記自動プリチャージ動作のための前記スタート点を選択することをさらに含むことを特徴とする請求項２７に記載の自動プリチャージ方法。
- 前記自動プリチャージ方法は、前記自動プリチャージパルス信号を受信して前記アクティブ信号をディセーブルさせて、これにより前記自動プリチャージ動作をスタートさせることをさらに含むことを特徴とする請求項２８に記載の自動プリチャージ方法。
- 前記レイテンシ信号には、
ＣＡＳレイテンシ情報が含まれることを特徴とする請求項２７に記載の自動プリチャージ方法。 - 前記レイテンシ信号は、外部から提供されるモードレジスタセッティングＭＲＳ命令により発生することを特徴とする請求項２７に記載の自動プリチャージ方法。
- 前記ＭＲＳ命令は、モード情報、バーストタイプ情報及びバースト長情報の少なくとも一つを含むことを特徴とする請求項３２に記載の自動プリチャージ方法。
- 書き込み信号、クロック信号、及び少なくとも一つのクロック周波数情報及びレイテンシ情報を含む少なくとも一つの制御信号を受信して、少なくとも二つの経路信号を発生する自動プリチャージ制御段階と、前記少なくとも二つの経路信号、前記書き込み信号、及びイネーブル信号を受信して、自動プリチャージ動作のためのスタート点を示す自動プリチャージパルス信号を提供する自動プリチャージパルス信号ドライビング段階と、前記クロック信号、自動プリチャージ命令、アクティブ信号及び自動プリチャージパルス信号を受信して、前記イネーブル信号を発生する自動プリチャージモードイネーブル段階とを含み、半導体メモリ装置の最小書き込み時間がクロック周期より短い場合に、書き込み回復時間を一クロックサイクルでセッティングし、前記クロックサイクル後のクロック信号の立ち下がりエッジから自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供し、前記書き込み回復時間は、前記半導体メモリ装置の最小書き込み時間がクロック周期より長い場合にはｎクロックサイクル（ｎは２以上の整数）でセッティングし、前記クロックサイクル後に自動プリチャージのスタート点を示す自動プリチャージパルス信号を提供することを特徴とする自動プリチャージ方法。
- 前記自動プリチャージモードイネーブル段階は、前記自動プリチャージパルス信号を受信して前記アクティブ信号をディセーブルさせて、これにより前記自動プリチャージ動作をスタートさせるフィードバック信号発生段階と、前記クロック信号、前記書き込み信号、及び前記アクティブ信号に応答して、前記自動プリチャージ命令を伝達する自動プリチャージ動作選択段階と、前記アクティブ信号及び前記自動プリチャージ命令を受信して、前記自動プリチャージパルス信号ドライバの前記イネーブル信号に伝達する自動プリチャージイネーブル段階とをさらに含むことを特徴とする請求項３４に記載の自動プリチャージ方法。
- 前記自動プリチャージ制御段階は、前記書き込み信号を受信し、前記クロック信号の立ち下がりエッジによってトリガーされる第１スイッチと第１ラッチ回路を通じて第１経路信号を発生する段階と、前記書き込み信号を受信し、前記クロック信号の立ち下がりエッジによりトリガーされる第１スイッチ、第１ラッチ回路、前記クロック信号の立ち上がりエッジによりトリガーされる第２スイッチ、及び第２ラッチ回路を通じて第２経路信号を発生する段階とを含むことを特徴とする請求項３４に記載の自動プリチャージ方法。
- 前記自動プリチャージ制御段階は、前記書き込み信号を受信しかつ前記クロック信号の立ち下がりエッジによりトリガーされるスイッチとラッチ回路を通じて第１経路信号を発生する段階と、前記書き込み信号を受信しかつ前記クロック信号の立ち下がりエッジによりトリガーされる前記スイッチ、前記ラッチ回路、前記ラッチ回路からの信号と前記少なくとも一つの制御信号を受信するロジック回路、及び前記第１経路信号を遅延させて第２経路信号を発生する遅延回路を通じて前記第２経路信号を発生する段階とをさらに含むことを特徴とする請求項３４に記載の自動プリチャージ方法。
- 前記遅延回路は、前記第２経路信号を出力するために、インバーター、抵抗及びキャパシタをさらに含むことを特徴とする請求項３７に記載の自動プリチャージ方法。
- 前記自動プリチャージ制御段階は、前記書き込み信号を受信しかつ前記クロック信号の立ち下がりエッジによりトリガーされるスイッチとラッチ回路を通じて第１経路信号を発生する段階と、前記書き込み信号、前記クロック信号及び前記少なくとも一つの制御信号を直列連結された回路ユニット各々に受信し、前記少なくとも一つの制御信号に従って前記直列連結された回路ユニットにおいて、前記書き込み信号を互いに異なる遅延時間だけ遅延させ、少なくとも一つの他の経路信号を出力する段階を含むことを特徴とする請求項３４に記載の自動プリチャージ方法。
- 前記直列連結された回路ユニットは、経路信号を発生して連続する次の回路に出力するために、ＮＡＮＤゲート、インバーター、スイッチ、ラッチ回路及びスイッチを含む第１回路と、第１ＮＡＮＤゲート、第２ＮＡＮＤゲート、第１スイッチ、ラッチ回路及び第２スイッチを含んで経路信号を連続する次の回路に出力する後続回路と、第３ＮＡＮＤゲート、第４ＮＡＮＤゲート、スイッチ、及びラッチ回路を含む最後の回路を具備することを特徴とする請求項３９に記載の自動プリチャージ方法。
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