JP2003297084A - 自動プリチャージ制御回路及びその方法 - Google Patents
自動プリチャージ制御回路及びその方法Info
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】半導体メモリ装置の自動プリチャージ制御回路
と自動プリチャージスタート点の変更方法が開示され
る。 【解決手段】本発明による自動プリチャージスタート点
は、少なくとも一つの制御信号に応答し、周波数及び／
またはレイテンシ情報に従って、またはモードレジスタ
セッティングＭＲＳ命令に従って変更することができ
る。本発明の自動プリチャージ制御回路は、書き込み信
号、クロック信号、そして少なくとも一つのクロック周
波数情報及びレイテンシ情報を含む少なくとも一つの制
御信号を受信して少なくとも一つの経路信号を発生する
制御回路と、少なくとも一つの経路信号、書き込み信号
及びイネーブル信号を受信して自動プリチャージ動作の
ためのスタート点を示す自動プリチャージパルス信号を
提供する自動プリチャージパルス信号ドライバと、クロ
ック信号、自動プリチャージ命令、アクティブ信号及び
自動プリチャージパルス信号を受信してイネーブル信号
を発生する自動プリチャージモードイネーブル回路を含
む。
と自動プリチャージスタート点の変更方法が開示され
る。 【解決手段】本発明による自動プリチャージスタート点
は、少なくとも一つの制御信号に応答し、周波数及び／
またはレイテンシ情報に従って、またはモードレジスタ
セッティングＭＲＳ命令に従って変更することができ
る。本発明の自動プリチャージ制御回路は、書き込み信
号、クロック信号、そして少なくとも一つのクロック周
波数情報及びレイテンシ情報を含む少なくとも一つの制
御信号を受信して少なくとも一つの経路信号を発生する
制御回路と、少なくとも一つの経路信号、書き込み信号
及びイネーブル信号を受信して自動プリチャージ動作の
ためのスタート点を示す自動プリチャージパルス信号を
提供する自動プリチャージパルス信号ドライバと、クロ
ック信号、自動プリチャージ命令、アクティブ信号及び
自動プリチャージパルス信号を受信してイネーブル信号
を発生する自動プリチャージモードイネーブル回路を含
む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、特に、書き込み回復時間を制御する
自動プリチャージ制御信号発生回路及びその方法に関す
るものである。
関するものであり、特に、書き込み回復時間を制御する
自動プリチャージ制御信号発生回路及びその方法に関す
るものである。
【０００２】
【従来の技術】ＤＲＡＭにおけるプリチャージ動作は、
プリチャージ命令によりアクティブバンクまたはチップ
上で実行される。プリチャージ命令は、アクティブ命令
の後に与えられる。プリチャージ動作は、また自動プリ
チャージ命令により実行される。典型的には、自動プリ
チャージ命令は、バースト読み出し命令（ｂｕｒｓｔｒ
ｅａｄ ｃｏｍｍａｎｄ）またはバースト書き込み命令
（ｂｕｒｓｔ ｗｒｉｔｅ ｃｏｍｍａｎｄ）と共に与
えられる。これは、主に、アドレス１０番目のピンまた
はＡＰピンをロジックハイレベルにすることによって実
現される。バースト書き込み動作をともなう自動プリチ
ャージは、読み出し／書き込み命令と共に提供されるバ
ーストの長さに相当する量のデータを書き込んだ後であ
って、最後のデータの入力から与えられた書き込み回復
時間ｔＷＲが経過した後に、自動的にプリチャージ動作
を実行するために使われる。
プリチャージ命令によりアクティブバンクまたはチップ
上で実行される。プリチャージ命令は、アクティブ命令
の後に与えられる。プリチャージ動作は、また自動プリ
チャージ命令により実行される。典型的には、自動プリ
チャージ命令は、バースト読み出し命令（ｂｕｒｓｔｒ
ｅａｄ ｃｏｍｍａｎｄ）またはバースト書き込み命令
（ｂｕｒｓｔ ｗｒｉｔｅ ｃｏｍｍａｎｄ）と共に与
えられる。これは、主に、アドレス１０番目のピンまた
はＡＰピンをロジックハイレベルにすることによって実
現される。バースト書き込み動作をともなう自動プリチ
ャージは、読み出し／書き込み命令と共に提供されるバ
ーストの長さに相当する量のデータを書き込んだ後であ
って、最後のデータの入力から与えられた書き込み回復
時間ｔＷＲが経過した後に、自動的にプリチャージ動作
を実行するために使われる。
【０００３】書き込み回復時間ｔＷＲは、最後の入力デ
ータの書き込み動作を完了するのに必要な最小限のクロ
ックサイクル数として定義され、書き込み回復時間ｔＷ
Ｒをクロックサイクル時間で割り、その結果を次に大き
な整数にまるめることにより計算する。
ータの書き込み動作を完了するのに必要な最小限のクロ
ックサイクル数として定義され、書き込み回復時間ｔＷ
Ｒをクロックサイクル時間で割り、その結果を次に大き
な整数にまるめることにより計算する。
【０００４】図１は従来のＳＤＲＡＭでのプリチャージ
動作を説明するブロックダイアグラムを示す図面であ
る。図１において、ＳＤＲＡＭ１００は、メモリセルア
レイ１１０、ワードラインドライバ１２０、及びプリチ
ャージ制御回路１３０を含む。メモリセルアレイ１１０
はワードライン信号ＷＬを受信し、データＤＡＴＡを出
力する。ワードラインドライバ１２０はアクティブ命令
またはプリチャージ命令から発生するアクティブ信号Ａ
ＣＴＩＶＥによりワードライン信号ＷＬを出力する。プ
リチャージ制御回路１３０はアクティブ信号ＡＣＴＩＶ
Ｅ、書き込み命令から発生する書き込み信号ＷＲＩＴ
Ｅ、自動プリチャージ命令から発生する自動プリチャー
ジ信号ＡＵＴＯ＿ＰＲＣ、及びクロック信号ＣＬＯＣＫ
を受信する。
動作を説明するブロックダイアグラムを示す図面であ
る。図１において、ＳＤＲＡＭ１００は、メモリセルア
レイ１１０、ワードラインドライバ１２０、及びプリチ
ャージ制御回路１３０を含む。メモリセルアレイ１１０
はワードライン信号ＷＬを受信し、データＤＡＴＡを出
力する。ワードラインドライバ１２０はアクティブ命令
またはプリチャージ命令から発生するアクティブ信号Ａ
ＣＴＩＶＥによりワードライン信号ＷＬを出力する。プ
リチャージ制御回路１３０はアクティブ信号ＡＣＴＩＶ
Ｅ、書き込み命令から発生する書き込み信号ＷＲＩＴ
Ｅ、自動プリチャージ命令から発生する自動プリチャー
ジ信号ＡＵＴＯ＿ＰＲＣ、及びクロック信号ＣＬＯＣＫ
を受信する。
【０００５】アクティブ信号ＡＣＴＩＶＥはアクティブ
命令またはプリチャージ命令により発生する。アクティ
ブ信号ＡＣＴＩＶＥは、またプリチャージ制御回路１３
０により発生する。クロック信号ＣＬＯＣＫはすべての
ＳＤＲＡＭ動作のための基準信号として使用される。す
べての動作は、クロック信号ＣＬＯＣＫの上昇エッジに
同期する。
命令またはプリチャージ命令により発生する。アクティ
ブ信号ＡＣＴＩＶＥは、またプリチャージ制御回路１３
０により発生する。クロック信号ＣＬＯＣＫはすべての
ＳＤＲＡＭ動作のための基準信号として使用される。す
べての動作は、クロック信号ＣＬＯＣＫの上昇エッジに
同期する。
【０００６】図２は図１の従来のＳＤＲＡＭの動作を説
明するタイミングダイアグラムを示す図面である。Ｃ１
クロックで、内部動作活性化を指示するアクティブ信号
ＡＣＴＩＶＥがメモリセルアレイ選択動作スタート指示
信号として活性化されるアクティブ命令が入力される。
行関連回路として動作するワードラインドライバ回路１
２０はアクティブ信号ＡＣＴＩＶＥに応答してワードラ
イン信号ＷＬを活性化させるためにセッティングされ
る。
明するタイミングダイアグラムを示す図面である。Ｃ１
クロックで、内部動作活性化を指示するアクティブ信号
ＡＣＴＩＶＥがメモリセルアレイ選択動作スタート指示
信号として活性化されるアクティブ命令が入力される。
行関連回路として動作するワードラインドライバ回路１
２０はアクティブ信号ＡＣＴＩＶＥに応答してワードラ
イン信号ＷＬを活性化させるためにセッティングされ
る。
【０００７】Ｃ３クロックで、第１入力データＤＡＴＡ
１が書き込み命令ＷＲＩＴＥと共に印加される。図２
は、モードレジスタセット命令タイミングでプログラム
されて、決められるバーストの長さが４（ＢＬ４）であ
る場合を示している。バースト書き込み動作は、バース
トの長さとバーストシーケンスにより内部列アドレス発
生部から発生する隣接した内部列アドレスに連続的なク
ロックサイクルごとに、ＳＤＲＡＭ内にデータを書き込
むために使用される。有効な外部列アドレスをともなう
書き込み命令によって、バースト書き込み動作が初期化
される。データ入力がバースト書き込み命令のようなク
ロックサイクルで、初期列アドレスのために提供され
る。内部列アドレス発生部は内部書き込み動作が完了し
なくても、バーストの長さの最後で非選択される。この
書き込み命令により書き込み動作を指示する書き込み信
号ＷＲＩＴＥは活性化され、アクティブ状態のハイレベ
ルに駆動される。所定のバーストの長さをともなう書き
込み命令の後に、書き込み信号ＷＲＩＴＥは非活性化状
態のローレベルに駆動される。アクティブ信号ＡＣＴＩ
ＶＥがディセーブルされれば、ワードライン信号ＷＬも
ディセーブルされ、メモリセルアレイ１１０上の書き込
み動作は実行されない。
１が書き込み命令ＷＲＩＴＥと共に印加される。図２
は、モードレジスタセット命令タイミングでプログラム
されて、決められるバーストの長さが４（ＢＬ４）であ
る場合を示している。バースト書き込み動作は、バース
トの長さとバーストシーケンスにより内部列アドレス発
生部から発生する隣接した内部列アドレスに連続的なク
ロックサイクルごとに、ＳＤＲＡＭ内にデータを書き込
むために使用される。有効な外部列アドレスをともなう
書き込み命令によって、バースト書き込み動作が初期化
される。データ入力がバースト書き込み命令のようなク
ロックサイクルで、初期列アドレスのために提供され
る。内部列アドレス発生部は内部書き込み動作が完了し
なくても、バーストの長さの最後で非選択される。この
書き込み命令により書き込み動作を指示する書き込み信
号ＷＲＩＴＥは活性化され、アクティブ状態のハイレベ
ルに駆動される。所定のバーストの長さをともなう書き
込み命令の後に、書き込み信号ＷＲＩＴＥは非活性化状
態のローレベルに駆動される。アクティブ信号ＡＣＴＩ
ＶＥがディセーブルされれば、ワードライン信号ＷＬも
ディセーブルされ、メモリセルアレイ１１０上の書き込
み動作は実行されない。
【０００８】Ｃ７クロックで、プリチャージ命令ＰＲＥ
ＣＨＡＲＧＥが印加される。アクティブ信号ＡＣＴＩＶ
Ｅは非活性状態のローレベルに駆動され、ワードライン
信号ＷＬは非活性化状態のローレベルに駆動される。最
後のデータＤＡＴＡ４が入力されるＣ６クロックからプ
リチャージ命令ＰＥＲＣＨＡＲＧＥのＣ７クロックまで
の時間を書き込み回復時間ｔＷＲという。ＤＡＴＡ１か
らＤＡＴＡ３までのデータは、メモリセルアレイブロッ
ク１３０に書き込まれる。しかし、最後のデータＤＡＴ
Ａ４を書き込むために、ワードライン信号ＷＬが遮断さ
れる前に、固定された書き込み時間が必要である。一般
的に、この書き込み時間はデータ入力バッファ（図示せ
ず）を通過するのにかかる時間と抵抗とキャパシタンス
成分を有するデータラインとビットライン（図示せず）
を通過するのにかかる時間とを含む。最後のデータＤＡ
ＴＡ４を書き込むことによって、少なくとも１０ｎｓ程
度の時間がかかる。
ＣＨＡＲＧＥが印加される。アクティブ信号ＡＣＴＩＶ
Ｅは非活性状態のローレベルに駆動され、ワードライン
信号ＷＬは非活性化状態のローレベルに駆動される。最
後のデータＤＡＴＡ４が入力されるＣ６クロックからプ
リチャージ命令ＰＥＲＣＨＡＲＧＥのＣ７クロックまで
の時間を書き込み回復時間ｔＷＲという。ＤＡＴＡ１か
らＤＡＴＡ３までのデータは、メモリセルアレイブロッ
ク１３０に書き込まれる。しかし、最後のデータＤＡＴ
Ａ４を書き込むために、ワードライン信号ＷＬが遮断さ
れる前に、固定された書き込み時間が必要である。一般
的に、この書き込み時間はデータ入力バッファ（図示せ
ず）を通過するのにかかる時間と抵抗とキャパシタンス
成分を有するデータラインとビットライン（図示せず）
を通過するのにかかる時間とを含む。最後のデータＤＡ
ＴＡ４を書き込むことによって、少なくとも１０ｎｓ程
度の時間がかかる。
【０００９】図３は図１のブロックダイアグラムの従来
のプリチャージ動作を説明する二番目のタイミングダイ
アグラムを示す図面である。図３はクロック周期ｔＣＣ
が１０ｎｓ以下である高周波動作を説明する。最小書き
込み時間１０ｎｓはクロック周期より長いので、ｔＷＲ
は二クロックサイクルに決められる。
のプリチャージ動作を説明する二番目のタイミングダイ
アグラムを示す図面である。図３はクロック周期ｔＣＣ
が１０ｎｓ以下である高周波動作を説明する。最小書き
込み時間１０ｎｓはクロック周期より長いので、ｔＷＲ
は二クロックサイクルに決められる。
【００１０】図４は図１のブロックダイアグラムの従来
のプリチャージ動作を説明する三番目のタイミングダイ
アグラムを示す図面である。図４はクロック周期ｔＣＣ
が１０ｎｓ以上である低周波動作を説明する。最小書き
込み時間１０ｎｓはクロック周期より短いので、ｔＷＲ
は一クロックサイクルに決められる。図３に示したよう
に、Ｃ７クロックは余分であるのでＳＤＲＡＭ性能を低
下させる。
のプリチャージ動作を説明する三番目のタイミングダイ
アグラムを示す図面である。図４はクロック周期ｔＣＣ
が１０ｎｓ以上である低周波動作を説明する。最小書き
込み時間１０ｎｓはクロック周期より短いので、ｔＷＲ
は一クロックサイクルに決められる。図３に示したよう
に、Ｃ７クロックは余分であるのでＳＤＲＡＭ性能を低
下させる。
【００１１】図５は図１のブロックダイアグラムの従来
の自動プリチャージ動作を説明する四番目のタイミング
ダイアグラムを示す図面である。Ｃ３クロックで、自動
プリチャージ命令ＡＵＴＯ＿ＰＲＥＣＨＡＲＧＥと共に
書き込み命令ＷＲＩＴＥが印加される。自動プリチャー
ジ動作はＣ８クロックでスタートする。図５はクロック
周期ｔＣＣが１０ｎｓ以下である高周波動作を説明す
る。最小書き込み時間１０ｎｓはクロック周期より長い
ので、ｔＷＲは二クロックサイクルに決められる。
の自動プリチャージ動作を説明する四番目のタイミング
ダイアグラムを示す図面である。Ｃ３クロックで、自動
プリチャージ命令ＡＵＴＯ＿ＰＲＥＣＨＡＲＧＥと共に
書き込み命令ＷＲＩＴＥが印加される。自動プリチャー
ジ動作はＣ８クロックでスタートする。図５はクロック
周期ｔＣＣが１０ｎｓ以下である高周波動作を説明す
る。最小書き込み時間１０ｎｓはクロック周期より長い
ので、ｔＷＲは二クロックサイクルに決められる。
【００１２】図６は図１のブロックダイアグラムの従来
の自動プリチャージ動作を説明する五番目のタイミング
ダイアグラムを示す図面である。図６はクロック周期ｔ
ＣＣが１０ｎｓ以上である低周波動作を説明する。最小
書き込み時間１０ｎｓはクロック周期より短いので、ｔ
ＷＲは一クロックサイクルに決められる。図５に示した
ように、Ｃ７クロックは余分であるのでＳＤＲＡＭ性能
を低下させる。
の自動プリチャージ動作を説明する五番目のタイミング
ダイアグラムを示す図面である。図６はクロック周期ｔ
ＣＣが１０ｎｓ以上である低周波動作を説明する。最小
書き込み時間１０ｎｓはクロック周期より短いので、ｔ
ＷＲは一クロックサイクルに決められる。図５に示した
ように、Ｃ７クロックは余分であるのでＳＤＲＡＭ性能
を低下させる。
【００１３】従来の他の自動プリチャージ動作を採用す
るＤＲＡＭが米国特許第６，３４３，０４０号、第６，
２１５，７１１号、第５，７４８，５６０号及びＲｅ３
６，５３２に記載されている。
るＤＲＡＭが米国特許第６，３４３，０４０号、第６，
２１５，７１１号、第５，７４８，５６０号及びＲｅ３
６，５３２に記載されている。
【００１４】
【発明が解決しようとする課題】本発明の目的は、半導
体メモリ装置の動作周波数に従ってｔＷＲ時間マージン
を確保しつつ、余分なクロックサイクルなしにプリチャ
ージ動作を実行する自動プリチャージ制御回路を提供す
ることにある。
体メモリ装置の動作周波数に従ってｔＷＲ時間マージン
を確保しつつ、余分なクロックサイクルなしにプリチャ
ージ動作を実行する自動プリチャージ制御回路を提供す
ることにある。
【００１５】本発明の他の目的は、半導体メモリ装置の
自動プリチャージ制御方法を提供することにある。
自動プリチャージ制御方法を提供することにある。
【００１６】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明の第１実施形態は、自動プリチャージスタ
ート点が変化する、半導体メモリ装置における自動プリ
チャージ回路及び自動プリチャージ方法を提供する。
めに、本発明の第１実施形態は、自動プリチャージスタ
ート点が変化する、半導体メモリ装置における自動プリ
チャージ回路及び自動プリチャージ方法を提供する。
【００１７】本発明の第２実施形態は、少なくとも一つ
の制御信号に応答して自動プリチャージスタート点が変
化する、半導体メモリ装置における自動プリチャージ回
路及び自動プリチャージ方法を提供する。
の制御信号に応答して自動プリチャージスタート点が変
化する、半導体メモリ装置における自動プリチャージ回
路及び自動プリチャージ方法を提供する。
【００１８】本発明の第３実施形態は、周波数及び／ま
たはレイテンシ情報に従って自動プリチャージスタート
点が変化する、半導体メモリ装置における自動プリチャ
ージ回路及び自動プリチャージ方法を提供する。
たはレイテンシ情報に従って自動プリチャージスタート
点が変化する、半導体メモリ装置における自動プリチャ
ージ回路及び自動プリチャージ方法を提供する。
【００１９】本発明の第４実施形態は、モードレジスタ
セッティングＭＲＳ命令に従って自動プリチャージスタ
ート点が変化する、半導体メモリ装置における自動プリ
チャージ回路及び自動プリチャージ方法を提供する。
セッティングＭＲＳ命令に従って自動プリチャージスタ
ート点が変化する、半導体メモリ装置における自動プリ
チャージ回路及び自動プリチャージ方法を提供する。
【００２０】本発明の一実施形態は、書き込み信号、ク
ロック信号、そして少なくとも一つのクロック周波数情
報及びレイテンシ情報を含む少なくとも一つの制御信号
を受信して少なくとも一つの経路信号を発生する制御回
路、前記少なくとも一つの経路信号、前記書き込み信号
及びイネーブル信号を受信して自動プリチャージ動作の
ためのスタート点を示す自動プリチャージパルス信号を
提供する自動プリチャージパルス信号ドライバ、そして
前記クロック信号、自動プリチャージ命令、アクティブ
信号及び自動プリチャージパルス信号を受信して前記イ
ネーブル信号を発生する自動プリチャージモードイネー
ブル回路とを含む。
ロック信号、そして少なくとも一つのクロック周波数情
報及びレイテンシ情報を含む少なくとも一つの制御信号
を受信して少なくとも一つの経路信号を発生する制御回
路、前記少なくとも一つの経路信号、前記書き込み信号
及びイネーブル信号を受信して自動プリチャージ動作の
ためのスタート点を示す自動プリチャージパルス信号を
提供する自動プリチャージパルス信号ドライバ、そして
前記クロック信号、自動プリチャージ命令、アクティブ
信号及び自動プリチャージパルス信号を受信して前記イ
ネーブル信号を発生する自動プリチャージモードイネー
ブル回路とを含む。
【００２１】本発明の他の実施形態は、自動プリチャー
ジ方法において、書き込み信号、クロック信号、そして
少なくとも一つのクロック周波数情報及びレイテンシ情
報を含む少なくとも一つの制御信号を受信して少なくと
も一つの経路信号を発生する自動プリチャージ制御段
階、前記少なくとも一つの経路信号、前記書き込み信
号、そしてイネーブル信号を受信して自動プリチャージ
動作のためのスタート点を示す自動プリチャージパルス
信号を提供する自動プリチャージパルス信号ドライビン
グ段階、そして前記クロック信号、自動プリチャージ命
令、アクティブ信号及び自動プリチャージパルス信号を
受信して、前記イネーブル信号を発生する自動プリチャ
ージモードイネーブル段階を含む。
ジ方法において、書き込み信号、クロック信号、そして
少なくとも一つのクロック周波数情報及びレイテンシ情
報を含む少なくとも一つの制御信号を受信して少なくと
も一つの経路信号を発生する自動プリチャージ制御段
階、前記少なくとも一つの経路信号、前記書き込み信
号、そしてイネーブル信号を受信して自動プリチャージ
動作のためのスタート点を示す自動プリチャージパルス
信号を提供する自動プリチャージパルス信号ドライビン
グ段階、そして前記クロック信号、自動プリチャージ命
令、アクティブ信号及び自動プリチャージパルス信号を
受信して、前記イネーブル信号を発生する自動プリチャ
ージモードイネーブル段階を含む。
【００２２】本発明の実施形態は添付した図面の参照符
号と共に説明される。本発明は多様な形態で実現されう
る。
号と共に説明される。本発明は多様な形態で実現されう
る。
【００２３】本発明の実施形態では、自動プリチャージ
スタート点が周波数及び／またはレイテンシに従って変
化する。
スタート点が周波数及び／またはレイテンシに従って変
化する。
【００２４】
【発明の実施の形態】図７は本発明の一実施形態による
ＳＤＲＡＭ４００を説明するブロックダイアグラムであ
る。ＳＤＲＡＭ４００は、メモリセルアレイブロック１
１０、ワードラインドライバ１２０、及び自動プリチャ
ージ制御回路４３０を含む。ＳＤＲＡＭ４０は外部から
印加される命令を受信する。これら命令は、アクティブ
命令、プリチャージ命令、書き込み命令、自動プリチャ
ージ命令、クロック命令及びモードレジスタセッティン
グＭＲＳ命令を含む。
ＳＤＲＡＭ４００を説明するブロックダイアグラムであ
る。ＳＤＲＡＭ４００は、メモリセルアレイブロック１
１０、ワードラインドライバ１２０、及び自動プリチャ
ージ制御回路４３０を含む。ＳＤＲＡＭ４０は外部から
印加される命令を受信する。これら命令は、アクティブ
命令、プリチャージ命令、書き込み命令、自動プリチャ
ージ命令、クロック命令及びモードレジスタセッティン
グＭＲＳ命令を含む。
【００２５】ＳＤＲＡＭ４００は、ＳＤＲＡＭ４００内
の一つ以上の構成要素に提供される命令から一以上の信
号を発生する。例えば、ＳＤＲＡＭ４００は、アクティ
ブ信号ＡＣＴＩＶＥを発生し、アクティブ命令及び／ま
たはプリチャージ命令に応答してアクティブ信号ＡＣＴ
ＩＶＥをワードラインドライバ１２０及び／または自動
プリチャージ制御回路４３０に提供する。ＳＤＲＡＭ４
００はまた、書き込み信号ＷＲＩＴＥを発生し、書き込
み命令に応答して書き込み信号ＷＲＩＴＥを自動プリチ
ャージ制御回路４３０に提供する。ＳＤＲＡＭ４００は
また、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣを発生
し、自動プリチャージ命令に応答して自動プリチャージ
信号ＡＵＴＯ＿ＰＲＣを自動プリチャージ制御回路４３
０に提供する。ＳＤＲＡＭ４００はまた、レイテンシ信
号ＬＡＴＥＮＣＹを発生し、ＭＲＳ命令に応答してレイ
テンシ信号ＬＡＴＥＮＣＹを自動プリチャージ制御回路
４３０に提供する。
の一つ以上の構成要素に提供される命令から一以上の信
号を発生する。例えば、ＳＤＲＡＭ４００は、アクティ
ブ信号ＡＣＴＩＶＥを発生し、アクティブ命令及び／ま
たはプリチャージ命令に応答してアクティブ信号ＡＣＴ
ＩＶＥをワードラインドライバ１２０及び／または自動
プリチャージ制御回路４３０に提供する。ＳＤＲＡＭ４
００はまた、書き込み信号ＷＲＩＴＥを発生し、書き込
み命令に応答して書き込み信号ＷＲＩＴＥを自動プリチ
ャージ制御回路４３０に提供する。ＳＤＲＡＭ４００は
また、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣを発生
し、自動プリチャージ命令に応答して自動プリチャージ
信号ＡＵＴＯ＿ＰＲＣを自動プリチャージ制御回路４３
０に提供する。ＳＤＲＡＭ４００はまた、レイテンシ信
号ＬＡＴＥＮＣＹを発生し、ＭＲＳ命令に応答してレイ
テンシ信号ＬＡＴＥＮＣＹを自動プリチャージ制御回路
４３０に提供する。
【００２６】ワードラインドライバ１２０は、ワードラ
イン信号ＷＬを発生してメモリセルアレイブロック１０
０に提供する。メモリセルアレイブロック１１０は、デ
ータＤＡＴＡを読み出してデータＤＡＴＡを書き込む。
イン信号ＷＬを発生してメモリセルアレイブロック１０
０に提供する。メモリセルアレイブロック１１０は、デ
ータＤＡＴＡを読み出してデータＤＡＴＡを書き込む。
【００２７】レイテンシ信号ＬＡＴＥＮＣＹは、ＤＲＡ
ＭまたはＳＤＲＡＭのような半導体メモリ装置の動作周
波数、ＣＡＳレイテンシと呼ばれる情報を有する。表１
はＣＡＳレイテンシ（ＣＬ）と書き込み回復時間（ｔＷ
Ｒ）の間の関係を一例として説明する。
ＭまたはＳＤＲＡＭのような半導体メモリ装置の動作周
波数、ＣＡＳレイテンシと呼ばれる情報を有する。表１
はＣＡＳレイテンシ（ＣＬ）と書き込み回復時間（ｔＷ
Ｒ）の間の関係を一例として説明する。
【００２８】
【表１】
【００２９】本発明の一実施形態では、自動プリチャー
ジ動作と関連して、自動プリチャージスタート点はＭＲ
Ｓ命令に含まれるレイテンシ信号ＬＡＴＥＮＣＹに従っ
て多様に変更されうる。本実施形態による自動プリチャ
ージ制御回路４３０は、レイテンシ信号ＬＡＴＥＮＣＹ
に応答する。レイテンシ信号ＬＡＴＥＮＣＹが第１ロジ
ックレベルであれば高周波数に決められ、第２ロジック
レベルであれば低周波数に決められる。例えば、レイテ
ンシ信号ＬＡＴＥＮＣＹが第１ロジックレベルである場
合、自動プリチャージスタート点は、図８に示したよう
に、最後のデータＤＡＴＡ４の入力が完了した後の次の
クロックである。レイテンシ信号ＬＡＴＥＮＣＹが第２
ロジックレベルであれば、自動プリチャージスタート点
は、図９に示したように、最後のデータＤＡＴＡの入力
が完了した後の二番目のクロックである。
ジ動作と関連して、自動プリチャージスタート点はＭＲ
Ｓ命令に含まれるレイテンシ信号ＬＡＴＥＮＣＹに従っ
て多様に変更されうる。本実施形態による自動プリチャ
ージ制御回路４３０は、レイテンシ信号ＬＡＴＥＮＣＹ
に応答する。レイテンシ信号ＬＡＴＥＮＣＹが第１ロジ
ックレベルであれば高周波数に決められ、第２ロジック
レベルであれば低周波数に決められる。例えば、レイテ
ンシ信号ＬＡＴＥＮＣＹが第１ロジックレベルである場
合、自動プリチャージスタート点は、図８に示したよう
に、最後のデータＤＡＴＡ４の入力が完了した後の次の
クロックである。レイテンシ信号ＬＡＴＥＮＣＹが第２
ロジックレベルであれば、自動プリチャージスタート点
は、図９に示したように、最後のデータＤＡＴＡの入力
が完了した後の二番目のクロックである。
【００３０】図１０は図７の自動プリチャージ制御回路
４３０を具体的に説明する回路図である。図１０の回路
図は本発明の多様な実施形態による自動プリチャージ機
能を実現する例示的な回路図である。図１０の回路図に
示したように、自動プリチャージ制御回路４３０は、第
１回路経路５１０、第２回路経路５２０、自動プリチャ
ージ動作選択部５３０、自動プリチャージイネーブル部
５４０、自動プリチャージパルスＡＰ信号発生部５５０
及びフィードバック信号発生部５６０を含む。
４３０を具体的に説明する回路図である。図１０の回路
図は本発明の多様な実施形態による自動プリチャージ機
能を実現する例示的な回路図である。図１０の回路図に
示したように、自動プリチャージ制御回路４３０は、第
１回路経路５１０、第２回路経路５２０、自動プリチャ
ージ動作選択部５３０、自動プリチャージイネーブル部
５４０、自動プリチャージパルスＡＰ信号発生部５５０
及びフィードバック信号発生部５６０を含む。
【００３１】図７及び図１０において、書き込み信号Ｗ
ＲＩＴＥ、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣ、レ
イテンシ信号ＬＡＴＥＮＣＹ、アクティブ信号ＡＣＴＩ
ＶＥ及びクロック信号ＣＬＯＣＫは、すべて自動プリチ
ャージ制御回路４３０に入力される。また、図１０に示
したように、第１回路経路５１０は、書き込み信号ＷＲ
ＩＴＥを入力して反転させるインバーター５０２、クロ
ック信号ＣＬＯＣＫにトリガーされるスイッチ５０６、
及びレジスタに動作するラッチ回路５０８を含み、クロ
ック信号ＣＬＯＣＫに応答して出力信号Ｐ１を発生す
る。スイッチ５０６は、クロック信号ＣＬＯＣＫの下降
エッジによりトリガーされる。
ＲＩＴＥ、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣ、レ
イテンシ信号ＬＡＴＥＮＣＹ、アクティブ信号ＡＣＴＩ
ＶＥ及びクロック信号ＣＬＯＣＫは、すべて自動プリチ
ャージ制御回路４３０に入力される。また、図１０に示
したように、第１回路経路５１０は、書き込み信号ＷＲ
ＩＴＥを入力して反転させるインバーター５０２、クロ
ック信号ＣＬＯＣＫにトリガーされるスイッチ５０６、
及びレジスタに動作するラッチ回路５０８を含み、クロ
ック信号ＣＬＯＣＫに応答して出力信号Ｐ１を発生す
る。スイッチ５０６は、クロック信号ＣＬＯＣＫの下降
エッジによりトリガーされる。
【００３２】第２回路経路５２０は、第１回路経路５１
０、二つのインバーター５１２、５１９、クロック信号
ＣＬＯＣＫにトリガーされるスイッチ５１４、レジスタ
に動作するラッチ５１６、及びレイテンシ信号ＬＡＴＥ
ＮＣＹとラッチ回路５１６からラッチ信号を受信するＮ
ＡＮＤゲート５１８を含む。第２回路経路５２０は、ク
ロック信号ＣＬＯＣＫに応答して出力信号Ｐ２を発生す
る。スイッチ５１４は、クロック信号ＣＬＯＣＫの上昇
エッジによりトリガーされる。
０、二つのインバーター５１２、５１９、クロック信号
ＣＬＯＣＫにトリガーされるスイッチ５１４、レジスタ
に動作するラッチ５１６、及びレイテンシ信号ＬＡＴＥ
ＮＣＹとラッチ回路５１６からラッチ信号を受信するＮ
ＡＮＤゲート５１８を含む。第２回路経路５２０は、ク
ロック信号ＣＬＯＣＫに応答して出力信号Ｐ２を発生す
る。スイッチ５１４は、クロック信号ＣＬＯＣＫの上昇
エッジによりトリガーされる。
【００３３】自動プリチャージ動作は、ｔＷＲに従って
固定されたクロックサイクル数によるバーストの長さに
相当する時間だけ書き込み信号ＷＲＩＴＥを遅延させ
る。そして、自動プリチャージ動作は、第１回路経路５
１０及び／または第２回路経路５２０の遅延信号と書き
込み信号ＷＲＩＴＥの結合によって、自動プリチャージ
制御信号ＡＰを発生する。
固定されたクロックサイクル数によるバーストの長さに
相当する時間だけ書き込み信号ＷＲＩＴＥを遅延させ
る。そして、自動プリチャージ動作は、第１回路経路５
１０及び／または第２回路経路５２０の遅延信号と書き
込み信号ＷＲＩＴＥの結合によって、自動プリチャージ
制御信号ＡＰを発生する。
【００３４】自動プリチャージパルス信号（ＡＰ）発生
部５５０は、第１回路経路５１０及び／または第２回路
経路５２０の遅延信号と書き込み信号ＷＲＩＴＥを受信
するＮＯＲゲート５５２、ＮＯＲゲート５５２出力と自
動プリチャージイネーブル回路５４０からのイネーブル
信号ＥＮを受信するＮＡＮＤゲート５５４、及びＮＡＮ
Ｄゲート５５４出力を反転して自動プリチャージパルス
信号ＡＰを発生するインバーター５５６を含む。
部５５０は、第１回路経路５１０及び／または第２回路
経路５２０の遅延信号と書き込み信号ＷＲＩＴＥを受信
するＮＯＲゲート５５２、ＮＯＲゲート５５２出力と自
動プリチャージイネーブル回路５４０からのイネーブル
信号ＥＮを受信するＮＡＮＤゲート５５４、及びＮＡＮ
Ｄゲート５５４出力を反転して自動プリチャージパルス
信号ＡＰを発生するインバーター５５６を含む。
【００３５】自動プリチャージ動作選択部５３０は、反
転された書き込み信号ＷＲＩＴＥを発生するインバータ
ー５３２とＮＯＲゲート５３４出力によりトリガーされ
るスイッチ５３８を含む。ＮＯＲゲート５３４は、反転
された書き込み信号ＷＲＩＴＥ、クロック信号ＣＬＯＣ
Ｋ、及び自動プリチャージイネーブル回路５４０からの
入力信号を受信する。ＮＯＲゲート５３４のすべての入
力信号が全部ローレベルであれば、スイッチ５３８はタ
ーンオンされ、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣ
を自動プリチャージイネーブル回路５４０の反転された
ラッチ回路５４２に伝達する。
転された書き込み信号ＷＲＩＴＥを発生するインバータ
ー５３２とＮＯＲゲート５３４出力によりトリガーされ
るスイッチ５３８を含む。ＮＯＲゲート５３４は、反転
された書き込み信号ＷＲＩＴＥ、クロック信号ＣＬＯＣ
Ｋ、及び自動プリチャージイネーブル回路５４０からの
入力信号を受信する。ＮＯＲゲート５３４のすべての入
力信号が全部ローレベルであれば、スイッチ５３８はタ
ーンオンされ、自動プリチャージ信号ＡＵＴＯ＿ＰＲＣ
を自動プリチャージイネーブル回路５４０の反転された
ラッチ回路５４２に伝達する。
【００３６】自動プリチャージイネーブル回路５４０
は、アクティブ信号ＡＣＴＩＶＥをラッチして反転アク
ティブ信号／ＡＣＴＩＶＥを発生するラッチ回路５４
６、そのゲートがラッチ回路５４６の出力である反転ア
クティブ信号／ＡＣＴＩＶＥに連結され、そのソースが
接地電圧ＶＳＳに連結されるＮＭＯＳトランジスタ５４
８、及びスイッチ５３８を通じて伝達された自動プリチ
ャージ信号ＡＵＴＯ＿ＰＲＣをラッチし、インバーター
５４４を通じてイネーブル信号ＥＮを発生する第２ラッ
チ回路５４２を含む。
は、アクティブ信号ＡＣＴＩＶＥをラッチして反転アク
ティブ信号／ＡＣＴＩＶＥを発生するラッチ回路５４
６、そのゲートがラッチ回路５４６の出力である反転ア
クティブ信号／ＡＣＴＩＶＥに連結され、そのソースが
接地電圧ＶＳＳに連結されるＮＭＯＳトランジスタ５４
８、及びスイッチ５３８を通じて伝達された自動プリチ
ャージ信号ＡＵＴＯ＿ＰＲＣをラッチし、インバーター
５４４を通じてイネーブル信号ＥＮを発生する第２ラッ
チ回路５４２を含む。
【００３７】フィードバック信号発生部５６０は、その
ゲートが自動プリチャージパルス信号発生部５５０で発
生した自動プリチャージパルス信号ＡＰに連結され、そ
のソースが接地電圧ＶＳＳに連結されるＮＭＯＳトラン
ジスタ５６２を含む。自動プリチャージパルス信号ＡＰ
がハイレベルである時に、ＮＭＯＳトランジスタ５６２
はターンオンされ、アクティブ信号ＡＣＴＩＶＥはロー
レベルになる。
ゲートが自動プリチャージパルス信号発生部５５０で発
生した自動プリチャージパルス信号ＡＰに連結され、そ
のソースが接地電圧ＶＳＳに連結されるＮＭＯＳトラン
ジスタ５６２を含む。自動プリチャージパルス信号ＡＰ
がハイレベルである時に、ＮＭＯＳトランジスタ５６２
はターンオンされ、アクティブ信号ＡＣＴＩＶＥはロー
レベルになる。
【００３８】図８は本発明の実施形態での１００ＭＨｚ
以上のクロック、バーストの長さ４、及びレイテンシ信
号ＬＡＴＥＮＣＹがハイレベルである条件で動作する自
動プリチャージ方法を示すタイミングダイアグラムであ
る。パワーアップシーケンスのＣ１クロックで、ＭＲＳ
命令がＳＤＲＡＭ４００に印加され、ＳＤＲＡＭ４００
はレイテンシ信号ＬＡＴＥＮＣＹがハイレベルであるこ
とに従って高周波数で動作する。
以上のクロック、バーストの長さ４、及びレイテンシ信
号ＬＡＴＥＮＣＹがハイレベルである条件で動作する自
動プリチャージ方法を示すタイミングダイアグラムであ
る。パワーアップシーケンスのＣ１クロックで、ＭＲＳ
命令がＳＤＲＡＭ４００に印加され、ＳＤＲＡＭ４００
はレイテンシ信号ＬＡＴＥＮＣＹがハイレベルであるこ
とに従って高周波数で動作する。
【００３９】モードレジスタ（図示せず）は、ＳＤＲＡ
Ｍ４００の多様な動作モードを制御するためのデータを
保持する。モードレジスタは、ＣＡＳレイテンシ、バー
ストタイプ、バーストの長さ、テストモード、及びＳＤ
ＲＡＭ４００を他の応用に使用するための多様なベンダ
ー特有のオプションをプログラムする。モードレジスタ
のデフォルト値は典型的には定義されていないので、Ｓ
ＤＲＡＭ４００動作のためのパワーアップの後に、モー
ドレジスタに所望の値が書き込まれる。モードレジスタ
の書き込み動作を完了するために、一般的に二クロック
サイクルが要求される。モードレジスタの内部は、すべ
てのバンクがアイドル状態にある場合には、同様の命令
を使って動作中のクロックサイクル要求仕様に従って変
更することができる。モードレジスタは、パワーオンの
後であて通常動作の前にプログラムされうる。追加的
に、モードレジスタは、通常動作の間においても変更さ
れうる。
Ｍ４００の多様な動作モードを制御するためのデータを
保持する。モードレジスタは、ＣＡＳレイテンシ、バー
ストタイプ、バーストの長さ、テストモード、及びＳＤ
ＲＡＭ４００を他の応用に使用するための多様なベンダ
ー特有のオプションをプログラムする。モードレジスタ
のデフォルト値は典型的には定義されていないので、Ｓ
ＤＲＡＭ４００動作のためのパワーアップの後に、モー
ドレジスタに所望の値が書き込まれる。モードレジスタ
の書き込み動作を完了するために、一般的に二クロック
サイクルが要求される。モードレジスタの内部は、すべ
てのバンクがアイドル状態にある場合には、同様の命令
を使って動作中のクロックサイクル要求仕様に従って変
更することができる。モードレジスタは、パワーオンの
後であて通常動作の前にプログラムされうる。追加的
に、モードレジスタは、通常動作の間においても変更さ
れうる。
【００４０】図８はレイテンシ信号ＬＡＴＥＮＣＹがハ
イレベルである場合を示す。例えば、周波数が１００Ｍ
Ｈｚ以上（ｔＣＣは１０ｎｓ以下）である場合、レイテ
ンシ信号ＬＡＴＥＮＣＹはハイレベルである。動作モー
ドのうちＣ３クロックで、アクティブ命令が印加され、
アクティブ信号が発生し、ワードライン信号ＷＬがハイ
レベル（アクティブ状態）にイネーブルされる。アクテ
ィブ命令の印加から二クロックサイクル後であるＣ５ク
ロックで、自動プリチャージ命令ＡＵＴＯ＿ＰＲＥＣＨ
ＡＲＧＥと共に書き込み命令ＷＲＩＴＥが印加される。
この時に、書き込み信号ＷＲＩＴＥはハイレベルに活性
化される。バーストデータＤＡＴＡ１乃至ＤＡＴＡ４の
入力の後に、書き込み信号ＷＲＩＴＥはローレベル（非
活性化）になる。
イレベルである場合を示す。例えば、周波数が１００Ｍ
Ｈｚ以上（ｔＣＣは１０ｎｓ以下）である場合、レイテ
ンシ信号ＬＡＴＥＮＣＹはハイレベルである。動作モー
ドのうちＣ３クロックで、アクティブ命令が印加され、
アクティブ信号が発生し、ワードライン信号ＷＬがハイ
レベル（アクティブ状態）にイネーブルされる。アクテ
ィブ命令の印加から二クロックサイクル後であるＣ５ク
ロックで、自動プリチャージ命令ＡＵＴＯ＿ＰＲＥＣＨ
ＡＲＧＥと共に書き込み命令ＷＲＩＴＥが印加される。
この時に、書き込み信号ＷＲＩＴＥはハイレベルに活性
化される。バーストデータＤＡＴＡ１乃至ＤＡＴＡ４の
入力の後に、書き込み信号ＷＲＩＴＥはローレベル（非
活性化）になる。
【００４１】書き込み信号ＷＲＩＴＥがローレベルに遷
移した後の次のクロック上昇エッジで自動プリチャージ
パルス信号ＡＰはハイレベルになる。自動プリチャージ
パルス信号ＡＰはＮＭＯＳトランジスタ５６２をターン
オンさせ、アクティブ信号ＡＣＴＩＶＥはローレベルに
なる。ラッチ回路５４６出力はハイレベルになって、Ｎ
ＭＯＳトランジスタ５４８をターンオンさせる。ラッチ
回路５４２の入力はローレベルになり、イネーブル信号
ＥＮはローレベルになる。自動プリチャージパルス信号
ＡＰもローレベルになる。図８に示したように、自動プ
リチャージパルス信号ＡＰはパルス形態の信号である。
アクティブ信号ＡＣＴＩＶＥはローレベルになり、これ
に応答してワードライン信号ＷＬはローレベルになる。
自動プリチャージスタート点は最後のデータＤＡＴＡ４
の入力が完了した後の次のクロックであるＣ１０クロッ
クになる。自動プリチャージ動作はまたＳＤＲＡＭ４０
０内の内部的にイネーブルされたワードラインを非活性
化させる動作を続行する。
移した後の次のクロック上昇エッジで自動プリチャージ
パルス信号ＡＰはハイレベルになる。自動プリチャージ
パルス信号ＡＰはＮＭＯＳトランジスタ５６２をターン
オンさせ、アクティブ信号ＡＣＴＩＶＥはローレベルに
なる。ラッチ回路５４６出力はハイレベルになって、Ｎ
ＭＯＳトランジスタ５４８をターンオンさせる。ラッチ
回路５４２の入力はローレベルになり、イネーブル信号
ＥＮはローレベルになる。自動プリチャージパルス信号
ＡＰもローレベルになる。図８に示したように、自動プ
リチャージパルス信号ＡＰはパルス形態の信号である。
アクティブ信号ＡＣＴＩＶＥはローレベルになり、これ
に応答してワードライン信号ＷＬはローレベルになる。
自動プリチャージスタート点は最後のデータＤＡＴＡ４
の入力が完了した後の次のクロックであるＣ１０クロッ
クになる。自動プリチャージ動作はまたＳＤＲＡＭ４０
０内の内部的にイネーブルされたワードラインを非活性
化させる動作を続行する。
【００４２】図９はレイテンシ信号ＬＡＴＥＮＣＹがロ
ーレベルである場合を示す。例えば、周波数が１００Ｍ
Ｈｚ以下（ｔＣＣは１０ｎｓ以上）である時に、レイテ
ンシ信号ＬＡＴＥＮＣＹはローレベルである。図９のタ
イミングダイアグラムは１００ＭＨｚ以下のクロック、
バーストの長さ４、及びレイテンシ信号ＬＡＴＥＮＣＹ
がローレベルである条件で動作する本発明の一実施形態
による自動プリチャージ動作を説明する。図９の動作の
大部分は図８と類似している。但し、ＭＲＳ命令からの
レイテンシ信号ＬＡＴＥＮＣＹのみがローレベルにセッ
ティングされる。クロックサイクルがｔＷＲ１０ｎｓよ
り長いので、ｔＷＲは一クロックサイクル内に含まれ
る。したがって、図９は自動プリチャージ動作のスター
ト点が図８と異なる。すなわち、図８ではＣ１０クロッ
クであるに対して、図９ではＣ９クロックである。図１
０で説明したように、レイテンシ信号ＬＡＴＥＮＣＹが
ローレベルであるので、Ｐ２信号はローレベルにセッテ
ィングされる。したがって、クロック信号ＣＬＯＣＫに
応答してＰ１信号がローレベルであれば、自動プリチャ
ージパルス信号ＡＰは、図９に示したように、ハイレベ
ルにイネーブルされる。
ーレベルである場合を示す。例えば、周波数が１００Ｍ
Ｈｚ以下（ｔＣＣは１０ｎｓ以上）である時に、レイテ
ンシ信号ＬＡＴＥＮＣＹはローレベルである。図９のタ
イミングダイアグラムは１００ＭＨｚ以下のクロック、
バーストの長さ４、及びレイテンシ信号ＬＡＴＥＮＣＹ
がローレベルである条件で動作する本発明の一実施形態
による自動プリチャージ動作を説明する。図９の動作の
大部分は図８と類似している。但し、ＭＲＳ命令からの
レイテンシ信号ＬＡＴＥＮＣＹのみがローレベルにセッ
ティングされる。クロックサイクルがｔＷＲ１０ｎｓよ
り長いので、ｔＷＲは一クロックサイクル内に含まれ
る。したがって、図９は自動プリチャージ動作のスター
ト点が図８と異なる。すなわち、図８ではＣ１０クロッ
クであるに対して、図９ではＣ９クロックである。図１
０で説明したように、レイテンシ信号ＬＡＴＥＮＣＹが
ローレベルであるので、Ｐ２信号はローレベルにセッテ
ィングされる。したがって、クロック信号ＣＬＯＣＫに
応答してＰ１信号がローレベルであれば、自動プリチャ
ージパルス信号ＡＰは、図９に示したように、ハイレベ
ルにイネーブルされる。
【００４３】本発明の図８と図９を従来の図３乃至図６
と比較すれば、本発明の多様な実施形態により実現され
た改善点が明らかである。本発明の多様な実施形態の動
作は、従来の技術の高周波数モード時の動作と同一であ
る。すなわち、高周波数モード時では、双方とも最初の
使用可能なサイクルで自動プリチャージ動作がスタート
される。本発明と従来技術との差は、低周波数モードに
ある。
と比較すれば、本発明の多様な実施形態により実現され
た改善点が明らかである。本発明の多様な実施形態の動
作は、従来の技術の高周波数モード時の動作と同一であ
る。すなわち、高周波数モード時では、双方とも最初の
使用可能なサイクルで自動プリチャージ動作がスタート
される。本発明と従来技術との差は、低周波数モードに
ある。
【００４４】図９、図４及び図６と比較すれば、Ｃ７ク
ロックが図４と図６では余分でありＳＤＲＡＭの性能を
低下させる。一方、図９の低周波数である時には、Ｃ９
クロックが余分に使われることがないので、ＳＤＲＡＭ
４００の性能が向上する。このような結果は、例えば、
周波数及び／レイテンシによりメモリ装置のメモリ書き
込み回復時間を変化させる自動プリチャージ制御回路に
より部分的に獲得される。周波数及び／またはメモリ装
置のレイテンシによってメモリ書き込み回復時間を変化
させ、それに従って自動プリチャージスタート点を変化
させることは、メモリ装置の全般的な性能を向上させ
る。
ロックが図４と図６では余分でありＳＤＲＡＭの性能を
低下させる。一方、図９の低周波数である時には、Ｃ９
クロックが余分に使われることがないので、ＳＤＲＡＭ
４００の性能が向上する。このような結果は、例えば、
周波数及び／レイテンシによりメモリ装置のメモリ書き
込み回復時間を変化させる自動プリチャージ制御回路に
より部分的に獲得される。周波数及び／またはメモリ装
置のレイテンシによってメモリ書き込み回復時間を変化
させ、それに従って自動プリチャージスタート点を変化
させることは、メモリ装置の全般的な性能を向上させ
る。
【００４５】図１２は図７の自動プリチャージ制御回路
４３０を詳細に説明する他の実施形態の回路図である。
図１２の実施形態は、図１０の実施形態と類似であり、
同一の構成要素は同一の参照符号を有する。説明の重複
を避けるために、具体的な説明は省略する。
４３０を詳細に説明する他の実施形態の回路図である。
図１２の実施形態は、図１０の実施形態と類似であり、
同一の構成要素は同一の参照符号を有する。説明の重複
を避けるために、具体的な説明は省略する。
【００４６】図１２の実施形態は、第２回路経路５２０
の回路構成が図１０の実施形態と異なる。一つ以上の遅
延ユニット７１６が追加され、図１０のインバーター５
１２、５１９が取り除かれている。遅延ユニット７１６
の例示的な回路図が図１０に示されており、インバータ
ー８０２、８０８、抵抗８０４及びキャパシタ８０６を
含む。
の回路構成が図１０の実施形態と異なる。一つ以上の遅
延ユニット７１６が追加され、図１０のインバーター５
１２、５１９が取り除かれている。遅延ユニット７１６
の例示的な回路図が図１０に示されており、インバータ
ー８０２、８０８、抵抗８０４及びキャパシタ８０６を
含む。
【００４７】図１１は本発明の他の実施形態の１００Ｍ
Ｈｚ以上のクロック、バーストの長さ４、及びレイテン
シ信号ＬＡＴＥＮＣＹがハイレベルである条件で動作す
る自動プリチャージ方法を示すタイミングダイアグラム
である。遅延ユニット７１６の遅延時間は図１１の△Ｔ
に示されている。△Ｔの追加は、最後のデータＤＡＴＡ
４入力の書き込み動作を保証する。最後の入力データＤ
ＡＴＡ４の書き込み動作のための最小遅延時間が高周波
動作である時に追加される。
Ｈｚ以上のクロック、バーストの長さ４、及びレイテン
シ信号ＬＡＴＥＮＣＹがハイレベルである条件で動作す
る自動プリチャージ方法を示すタイミングダイアグラム
である。遅延ユニット７１６の遅延時間は図１１の△Ｔ
に示されている。△Ｔの追加は、最後のデータＤＡＴＡ
４入力の書き込み動作を保証する。最後の入力データＤ
ＡＴＡ４の書き込み動作のための最小遅延時間が高周波
動作である時に追加される。
【００４８】上述のように、図８、９及び図１０で示し
た実施形態を参考にすると、書き込み回復時間ｔＷＲ
は、表１で示した全体周波数範囲にわたって一クロック
サイクルに決定されることができる。
た実施形態を参考にすると、書き込み回復時間ｔＷＲ
は、表１で示した全体周波数範囲にわたって一クロック
サイクルに決定されることができる。
【００４９】図１４は図１０及び図１２の自動プリチャ
ージ制御回路４３０の第１回路経路５１０と第２回路経
路５２０の変化を説明する他の例示的な回路図である。
図１０及び図１２で示したように、ＮＯＲゲート５５２
に入力される経路数は二つである。本発明の実施形態で
の経路数は二つに制限されず、多様な個数であることは
明らかである。
ージ制御回路４３０の第１回路経路５１０と第２回路経
路５２０の変化を説明する他の例示的な回路図である。
図１０及び図１２で示したように、ＮＯＲゲート５５２
に入力される経路数は二つである。本発明の実施形態で
の経路数は二つに制限されず、多様な個数であることは
明らかである。
【００５０】図１４は図１０及び図１２の自動プリチャ
ージ制御回路４３０の第１回路経路５１０と第２回路経
路５２０の変形を説明することであり、多数のレイテン
シ信号を入力し、選択されるレイテンシ信号に従って一
つの出力信号ＭＰを発生する。図１４に示したように、
レイテンシが長ければ長いほど周波数が高くなる。
ージ制御回路４３０の第１回路経路５１０と第２回路経
路５２０の変形を説明することであり、多数のレイテン
シ信号を入力し、選択されるレイテンシ信号に従って一
つの出力信号ＭＰを発生する。図１４に示したように、
レイテンシが長ければ長いほど周波数が高くなる。
【００５１】Ｎ個（＞１）のレイテンシ信号を受信する
経路回路１０００は、Ｎ個の回路１０１０、１０２０、
１０３０、１０４０を含む。図１４の実施形態では、Ｎ
＝４である経路回路１００を示す。
経路回路１０００は、Ｎ個の回路１０１０、１０２０、
１０３０、１０４０を含む。図１４の実施形態では、Ｎ
＝４である経路回路１００を示す。
【００５２】ＳＤＲＡＭ４００の現在のクロック周波数
条件のうちの一つに対応し、レイテンシ信号ＬＡＴＥＮ
ＣＹ１乃至ＬＡＴＥＮＣＹ４のうち一つがハイレベル
に、残りはローレベルにセッティングされる。
条件のうちの一つに対応し、レイテンシ信号ＬＡＴＥＮ
ＣＹ１乃至ＬＡＴＥＮＣＹ４のうち一つがハイレベル
に、残りはローレベルにセッティングされる。
【００５３】上述のように、経路回路１０００は、書き
込み信号ＷＲＩＴＥ、クロック信号ＣＬＯＣ及びレイテ
ンシ信号ＬＡＴＥＮＣＹ１〜ＬＡＴＥＮＣＹ４を受信す
る。経路回路１０００は、書き込み信号ＷＲＩＴＥとク
ロック信号ＣＬＯＣＫを反転する二つのインバーター１
００２、１００４と直列連結された四つの回路１０１
０、１０２０、１０３０、１０４０を含む。四番目の回
路１０１０は、反転された書き込み信号ＷＲＩＴＥと第
４レイテンシ信号ＬＡＴＥＮＣＹ４を入力し、その出力
をインバーター１０１４に伝達するＮＡＮＤゲート１０
１２を含む。インバーター１０１４の出力は、スイッチ
１０１６を通じてラッチ回路１０１８に伝達される。ス
イッチ１０１６は、反転されたクロック信号／ＣＬＯＣ
Ｋの下降エッジによりトリガーされる。ラッチ回路１０
１８の出力は、出力信号ＰＬ１として三番目の回路１０
２０のＮＡＮＤゲート１０２４に伝達される。ラッチ回
路１０１８は、クロック信号ＣＬＯＣＫの上昇エッジで
トリガーされる。
込み信号ＷＲＩＴＥ、クロック信号ＣＬＯＣ及びレイテ
ンシ信号ＬＡＴＥＮＣＹ１〜ＬＡＴＥＮＣＹ４を受信す
る。経路回路１０００は、書き込み信号ＷＲＩＴＥとク
ロック信号ＣＬＯＣＫを反転する二つのインバーター１
００２、１００４と直列連結された四つの回路１０１
０、１０２０、１０３０、１０４０を含む。四番目の回
路１０１０は、反転された書き込み信号ＷＲＩＴＥと第
４レイテンシ信号ＬＡＴＥＮＣＹ４を入力し、その出力
をインバーター１０１４に伝達するＮＡＮＤゲート１０
１２を含む。インバーター１０１４の出力は、スイッチ
１０１６を通じてラッチ回路１０１８に伝達される。ス
イッチ１０１６は、反転されたクロック信号／ＣＬＯＣ
Ｋの下降エッジによりトリガーされる。ラッチ回路１０
１８の出力は、出力信号ＰＬ１として三番目の回路１０
２０のＮＡＮＤゲート１０２４に伝達される。ラッチ回
路１０１８は、クロック信号ＣＬＯＣＫの上昇エッジで
トリガーされる。
【００５４】三番目の回路１０２０のＮＡＮＤゲート１
０２４はまた、／ＷＲＩＴＥ信号と第３レイテンシ信号
ＬＡＴＥＮＣＹ３をＮＡＮＤ演算するＮＡＮＤゲート１
０２２の出力を受信する。三番目の回路１０２０の残り
の構成要素は、上述の四番目の回路１０１０の構成とほ
とんど同一である。
０２４はまた、／ＷＲＩＴＥ信号と第３レイテンシ信号
ＬＡＴＥＮＣＹ３をＮＡＮＤ演算するＮＡＮＤゲート１
０２２の出力を受信する。三番目の回路１０２０の残り
の構成要素は、上述の四番目の回路１０１０の構成とほ
とんど同一である。
【００５５】三番目の回路１０２０から出力される出力
信号ＰＬ２は、／ＷＲＩＴＥ信号と第２レイテンシ信号
ＬＡＴＥＮＣＹ２のＮＡＮＤした結果と共に二番目の回
路１０３０に伝達される。
信号ＰＬ２は、／ＷＲＩＴＥ信号と第２レイテンシ信号
ＬＡＴＥＮＣＹ２のＮＡＮＤした結果と共に二番目の回
路１０３０に伝達される。
【００５６】二番目の回路１０３０から出力される出力
信号ＰＬ３は、／ＷＲＩＴＥ信号と第１レイテンシ信号
ＬＡＴＥＮＣＹ１のＮＡＮＤした結果と共に一番目の回
路１０４０に伝達される。一番目の回路１０４０から出
力信号ＭＰが出力される。出力信号ＭＰは、ＳＤＲＡＭ
により採用された現在の動作周波数を示し、現在の動作
周波数に合う自動プリチャージ動作をスタートするため
の適切なサイクルを決めるために、図１０乃至図１２の
ＮＯＲゲート５５２に入力される。
信号ＰＬ３は、／ＷＲＩＴＥ信号と第１レイテンシ信号
ＬＡＴＥＮＣＹ１のＮＡＮＤした結果と共に一番目の回
路１０４０に伝達される。一番目の回路１０４０から出
力信号ＭＰが出力される。出力信号ＭＰは、ＳＤＲＡＭ
により採用された現在の動作周波数を示し、現在の動作
周波数に合う自動プリチャージ動作をスタートするため
の適切なサイクルを決めるために、図１０乃至図１２の
ＮＯＲゲート５５２に入力される。
【００５７】図１４を参照すると、第１レイテンシ信号
ＬＡＴＥＮＣＹ１がハイレベルであり、第２乃至第４レ
イテンシ信号ＬＡＴＥＮＣＹ〜ＬＡＴＥＮＣＹ４がロー
レベルである時に、書き込み信号ＷＲＩＴＥのローレベ
ルはスイッチ１０４６を通じて出力信号ＭＰに伝達され
る。
ＬＡＴＥＮＣＹ１がハイレベルであり、第２乃至第４レ
イテンシ信号ＬＡＴＥＮＣＹ〜ＬＡＴＥＮＣＹ４がロー
レベルである時に、書き込み信号ＷＲＩＴＥのローレベ
ルはスイッチ１０４６を通じて出力信号ＭＰに伝達され
る。
【００５８】第２レイテンシ信号ＬＡＴＥＮＣＹ２がハ
イレベルであり、第１、第３及び第４レイテンシ信号Ｌ
ＡＴＥＮＣＹ１、ＬＡＴＥＮＣＹ３、ＬＡＴＥＮＣＹ４
がローレベルである時に、書き込み信号ＷＲＴＩＥのロ
ーレベルはスイッチ１０３６、１０３９、１０４６を通
じて出力信号ＭＰに伝達される。すなわち、第２レイテ
ンシの場合に、書き込み信号ＷＲＩＴＥは二クロックサ
イクルの間遅延される。
イレベルであり、第１、第３及び第４レイテンシ信号Ｌ
ＡＴＥＮＣＹ１、ＬＡＴＥＮＣＹ３、ＬＡＴＥＮＣＹ４
がローレベルである時に、書き込み信号ＷＲＴＩＥのロ
ーレベルはスイッチ１０３６、１０３９、１０４６を通
じて出力信号ＭＰに伝達される。すなわち、第２レイテ
ンシの場合に、書き込み信号ＷＲＩＴＥは二クロックサ
イクルの間遅延される。
【００５９】第３レイテンシ信号ＬＡＴＥＮＣＹ３がハ
イレベルであり、第１、第２及び第４レイテンシ信号Ｌ
ＡＴＥＮＣＹ１、ＬＡＴＥＮＣＹ２、ＬＡＴＥＮＣＹ４
がローレベルである時に、書き込み信号ＷＲＩＴＥのロ
ーレベルはスイッチ１０２６、１０２９、１０３９、１
０４６を通じて出力信号ＭＰに伝達される。すなわち、
第３レイテンシの場合に、書き込み信号ＷＲＩＴＥは三
クロックサイクルの間遅延される。
イレベルであり、第１、第２及び第４レイテンシ信号Ｌ
ＡＴＥＮＣＹ１、ＬＡＴＥＮＣＹ２、ＬＡＴＥＮＣＹ４
がローレベルである時に、書き込み信号ＷＲＩＴＥのロ
ーレベルはスイッチ１０２６、１０２９、１０３９、１
０４６を通じて出力信号ＭＰに伝達される。すなわち、
第３レイテンシの場合に、書き込み信号ＷＲＩＴＥは三
クロックサイクルの間遅延される。
【００６０】第４レイテンシ信号ＬＡＴＥＮＣＹ４がハ
イレベルであり、第１乃至第３レイテンシ信号ＬＡＴＥ
ＮＣＹ１〜ＬＡＴＥＮＣＹ３がローレベルである時に、
書き込み信号ＷＲＩＴＥのローレベルはスイッチ１０１
６、１０１９、１０２６、１０２９、１０３６、１０３
９、１０４６を通じて出力信号ＭＰに伝達される。すな
わち、第４レイテンシの場合に、書き込み信号ＷＲＩＴ
Ｅは４クロックサイクルの間遅延される。
イレベルであり、第１乃至第３レイテンシ信号ＬＡＴＥ
ＮＣＹ１〜ＬＡＴＥＮＣＹ３がローレベルである時に、
書き込み信号ＷＲＩＴＥのローレベルはスイッチ１０１
６、１０１９、１０２６、１０２９、１０３６、１０３
９、１０４６を通じて出力信号ＭＰに伝達される。すな
わち、第４レイテンシの場合に、書き込み信号ＷＲＩＴ
Ｅは４クロックサイクルの間遅延される。
【００６１】上述のように、メモリ装置の書き込み時間
は決められている。しかし、本発明の多様な実施形態で
説明したように、外部入力クロックサイクルは変更する
ことができ、書き込み回復時間ｔＷＲ及び／またはクロ
ックサイクル数は与えられた周波数または周波数の全範
囲にわたって適切に調節されることができる。
は決められている。しかし、本発明の多様な実施形態で
説明したように、外部入力クロックサイクルは変更する
ことができ、書き込み回復時間ｔＷＲ及び／またはクロ
ックサイクル数は与えられた周波数または周波数の全範
囲にわたって適切に調節されることができる。
【００６２】さらに、上述のように、本発明の多様な実
施形態によると、メモリ装置を高周波数で動作させて
も、データ書き込み時間が正確に得られる。これによっ
て、データ書き込み動作が確実に完了する。
施形態によると、メモリ装置を高周波数で動作させて
も、データ書き込み時間が正確に得られる。これによっ
て、データ書き込み動作が確実に完了する。
【００６３】さらに、上述のように、本発明の多様な実
施形態によると、半導体メモリ装置を低周波数で動作さ
せる時に、書き込み回復時間ｔＷＲは一クロックサイク
ルでセッティングされることができる。これにより、半
導体メモリ装置の性能が向上する。
施形態によると、半導体メモリ装置を低周波数で動作さ
せる時に、書き込み回復時間ｔＷＲは一クロックサイク
ルでセッティングされることができる。これにより、半
導体メモリ装置の性能が向上する。
【００６４】上述の多様な実施形態は、他の方法で改良
し及び拡張することができる。例えば、ＳＤＲＡＭ４０
０は他のタイプのＤＲＡＭまたは半導体メモリ装置に変
更されてもよい。
し及び拡張することができる。例えば、ＳＤＲＡＭ４０
０は他のタイプのＤＲＡＭまたは半導体メモリ装置に変
更されてもよい。
【００６５】本発明は自動プリチャージ動作を適用した
実施形態で説明しているが、図２、３、及び４に示した
プリチャージ動作が適用可能なことはもちろんである。
実施形態で説明しているが、図２、３、及び４に示した
プリチャージ動作が適用可能なことはもちろんである。
【００６６】本発明の多様な実施形態では使用される信
号がハイレベルとローレベルの特定レベルを有すると説
明されているが、これらのレベルを容易に反対にするこ
とができることは当業者に明らかである。
号がハイレベルとローレベルの特定レベルを有すると説
明されているが、これらのレベルを容易に反対にするこ
とができることは当業者に明らかである。
【００６７】図１０及び図１２の実施形態は例示的なこ
とであって、多様な方法に変更可能である。例えば、図
１０及び図１２において、二つの経路以外の他の個数の
経路を使用することができる。これと同様に、図１４の
実施形態でも他の個数のレイテンシ信号と他の個数の回
路を使用することができる。
とであって、多様な方法に変更可能である。例えば、図
１０及び図１２において、二つの経路以外の他の個数の
経路を使用することができる。これと同様に、図１４の
実施形態でも他の個数のレイテンシ信号と他の個数の回
路を使用することができる。
【００６８】以上で、本発明をいくつかの実施形態を挙
げて説明したが、これは例示的な説明に過ぎず、本発明
の技術的思想及び範囲を制限または限定することを意図
したものではない。したがって、本発明の技術的思想及
び範囲を逸脱しない範囲内で多様な変更及び変更が可能
であることはもちろんである。
げて説明したが、これは例示的な説明に過ぎず、本発明
の技術的思想及び範囲を制限または限定することを意図
したものではない。したがって、本発明の技術的思想及
び範囲を逸脱しない範囲内で多様な変更及び変更が可能
であることはもちろんである。
【００６９】
【発明の効果】上述の本発明によると、外部入力クロッ
クサイクルを変更することができ、書き込み回復時間ｔ
ＷＲ及び／またはクロックサイクル数を与えられた周波
数または周波数全範囲にわたって適切に調整することが
できる。さらに、メモリ装置を高周波数で動作させて
も、データ書き込み時間が正確に得られて、データ書き
込み動作が確実に完了する。
クサイクルを変更することができ、書き込み回復時間ｔ
ＷＲ及び／またはクロックサイクル数を与えられた周波
数または周波数全範囲にわたって適切に調整することが
できる。さらに、メモリ装置を高周波数で動作させて
も、データ書き込み時間が正確に得られて、データ書き
込み動作が確実に完了する。
【図１】従来のＳＤＲＡＭのプリチャージ動作を説明す
るブロックダイアグラムを示す図面である。
るブロックダイアグラムを示す図面である。
【図２】図１の従来のＳＤＲＡＭの動作を説明するタイ
ミングダイアグラムを示す図面である。
ミングダイアグラムを示す図面である。
【図３】高周波動作時における図１のブロックダイアグ
ラムの従来のプリチャージ動作を説明する二番目のタイ
ミングダイアグラムである。
ラムの従来のプリチャージ動作を説明する二番目のタイ
ミングダイアグラムである。
【図４】低周波動作時における図１のブロックダイアグ
ラムの従来のプリチャージ動作を説明する三番目のタイ
ミングダイアグラムである。
ラムの従来のプリチャージ動作を説明する三番目のタイ
ミングダイアグラムである。
【図５】高周波動作時における図１のブロックダイアグ
ラムの従来の自動プリチャージ動作を説明する四番目の
タイミングダイアグラムである。
ラムの従来の自動プリチャージ動作を説明する四番目の
タイミングダイアグラムである。
【図６】低周波動作時における図１のブロックダイアグ
ラムの従来のプリチャージ動作を説明する五番目のタイ
ミングダイアグラムである。
ラムの従来のプリチャージ動作を説明する五番目のタイ
ミングダイアグラムである。
【図７】本発明の一実施形態によるＳＤＲＡＭを説明す
るブロックダイアグラムを示す図面である。
るブロックダイアグラムを示す図面である。
【図８】本発明の一実施形態による高周波動作時におけ
る図７のブロックダイアグラムの自動プリチャージ動作
を説明するタイミングダイアグラムである。
る図７のブロックダイアグラムの自動プリチャージ動作
を説明するタイミングダイアグラムである。
【図９】本発明の一実施形態による低周波動作時におけ
る図７のブロックダイアグラムの自動プリチャージ動作
を説明するタイミングダイアグラムである。
る図７のブロックダイアグラムの自動プリチャージ動作
を説明するタイミングダイアグラムである。
【図１０】本発明の一実施形態による図７の自動プリチ
ャージ制御回路を示す図面である。
ャージ制御回路を示す図面である。
【図１１】本発明の他の実施形態による自動プリチャー
ジ動作を説明するタイミングダイアグラムである。
ジ動作を説明するタイミングダイアグラムである。
【図１２】本発明の他の実施形態による図７の自動プリ
チャージ制御回路を示す図面である。
チャージ制御回路を示す図面である。
【図１３】本発明の一実施形態による遅延ユニットの回
路を示す図面である。
路を示す図面である。
【図１４】本発明の一実施形態による図１０及び図１２
の自動プリチャージ制御回路の第１経路ユニットと第２
経路ユニットの変化を説明する回路図である。
の自動プリチャージ制御回路の第１経路ユニットと第２
経路ユニットの変化を説明する回路図である。
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フロントページの続き
Ｆターム(参考） 5M024 AA44 AA49 AA79 BB15 BB27
CC67 CC68 DD83 DD85 GG01
HH09 HH11 JJ02 JJ30 JJ52
JJ53 JJ54 JJ56 JJ58 PP01
PP02 PP03 PP07
Claims (46)
- 【請求項１】 クロック周波数情報を含む少なくとも一
つの制御信号に応答して半導体メモリ装置の書き込み回
復時間を変化させることを特徴とする自動プリチャージ
制御回路。 - 【請求項２】 前記自動プリチャージ制御回路は、 クロック信号、書き込み信号、自動プリチャージ命令、
アクティブ信号及び前記少なくとも一つの制御信号を受
信し、自動プリチャージのスタート点を示す自動プリチ
ャージパルス信号を提供することを特徴とする請求項１
に記載の自動プリチャージ制御回路。 - 【請求項３】 前記自動プリチャージ制御回路は、 前記書き込み信号と前記制御信号を受信する制御回路を
含み、前記クロック周波数情報を含む前記少なくとも一
つの制御信号に従って前記自動プリチャージ動作のため
の前記スタート点を選択することを特徴とする請求項２
に記載の自動プリチャージ制御回路。 - 【請求項４】 前記自動プリチャージ制御回路は、 前記自動プリチャージパルス信号を受信して前記アクテ
ィブ信号をディセーブルさせ、これにより前記自動プリ
チャージ動作をスタートさせる自動プリチャージイネー
ブル回路を含むことを特徴とする請求項２に記載の自動
プリチャージ制御回路。 - 【請求項５】 前記少なくとも一つの制御信号は、 外部から提供されるモードレジスタセッティング（ＭＲ
Ｓ）命令から発生することを特徴とする請求項２に記載
の自動プリチャージ制御回路。 - 【請求項６】 前記ＭＲＳ命令は、 モード情報、バーストタイプ情報及びバースト長情報の
少なくとも一つを含むことを特徴とする請求項５に記載
の自動プリチャージ制御回路。 - 【請求項７】 少なくとも一つの制御信号に応答して半
導体メモリ装置の書き込み回復時間を変化させることを
特徴とする自動プリチャージ制御回路。 - 【請求項８】 少なくとも一つの制御信号に応答して半
導体メモリ装置の書き込み回復時間のためのクロックサ
イクル数を変化させることを特徴とする自動プリチャー
ジ制御回路。 - 【請求項９】 前記少なくとも一つの制御信号は、 レイテンシ情報を含むことを特徴とする請求項７に記載
の自動プリチャージ制御回路。 - 【請求項１０】 前記書き込み回復時間は、 前記レイテンシ情報の値に比例することを特徴とする請
求項９に記載の自動プリチャージ制御回路。 - 【請求項１１】 前記自動プリチャージ制御回路は、 クロック信号、書き込み信号、自動プリチャージ命令、
アクティブ信号及び前記少なくとも一つの制御信号を受
信し、自動プリチャージのスタート点を示す自動プリチ
ャージパルス信号を発生することを特徴とする請求項９
に記載の自動プリチャージ制御回路。 - 【請求項１２】 前記自動プリチャージ制御回路は、 前記書き込み信号と前記制御信号を受信する制御回路を
含み、前記クロック情報を含む前記少なくとも一つの制
御信号に従って前記自動プリチャージ動作のための前記
スタート点を選択することを特徴とする請求項９に記載
の自動プリチャージ制御回路。 - 【請求項１３】 前記自動プリチャージ制御回路は、 前記自動プリチャージパルス信号を受信して前記アクテ
ィブ信号をディセーブルさせ、これにより前記自動プリ
チャージ動作をスタートさせる自動プリチャージイネー
ブル回路を含むことを特徴とする請求項９に記載の自動
プリチャージ制御回路。 - 【請求項１４】 前記レイテンシ情報は、 ＣＡＳレイテンシ情報であることを特徴とする請求項９
に記載の自動プリチャージ制御回路。 - 【請求項１５】 前記少なくとも一つの制御信号は、 外部から提供されるモードレジスタセッティングＭＲＳ
命令により発生することを特徴とする請求項９に記載の
自動プリチャージ制御回路。 - 【請求項１６】 前記ＭＲＳ命令は、 モード情報、バーストタイプ情報及びバースト長情報の
少なくとも一つを含むことを特徴とする請求項１５に記
載の自動プリチャージ制御回路。 - 【請求項１７】 書き込み信号、クロック信号、そして
少なくとも一つのクロック周波数情報及びレイテンシ情
報を含む少なくとも一つの制御信号を受信し、少なくと
も一つの経路信号を発生する制御回路と、 前記少なくとも一つの経路信号、前記書き込み信号、そ
してイネーブル信号を受信して、自動プリチャージ動作
のためのスタート点を示す自動プリチャージパルス信号
を提供する自動プリチャージパルス信号ドライバと、 前記クロック信号、自動プリチャージ命令、アクティブ
信号及び自動プリチャージパルス信号を受信し、前記イ
ネーブル信号を発生する自動プリチャージモードイネー
ブル回路とを具備することを特徴とする自動プリチャー
ジ制御回路。 - 【請求項１８】 前記自動プリチャージモードイネーブ
ル回路は、 前記自動プリチャージパルス信号を受信して前記アクテ
ィブ信号をディセーブルさせて、これにより前記自動プ
リチャージ動作をスタートさせるフィードバック信号を
出力するフィードバック信号発生部と、 前記クロック信号、前記書き込み信号、及び前記アクテ
ィブ信号に応答して前記自動プリチャージ命令を伝達す
る自動プリチャージ動作選択部と、 前記アクティブ信号及び前記自動プリチャージ命令を受
信し、前記自動プリチャージパルス信号ドライバの前記
イネーブル信号に伝達する自動プリチャージイネーブル
回路とを具備することを特徴とする請求項１７に記載の
自動プリチャージ制御回路。 - 【請求項１９】 前記制御回路は、 前記書き込み信号を受信しかつ前記クロック信号により
トリガーされる第１スイッチと第１経路信号を発生する
第１ラッチ回路とを含む第１経路と、 前記第１経路の前記第１スイッチと前記第１ラッチ回路
とを含み、更に前記クロック信号によりトリガーされる
第２スイッチと、ラッチ信号を出力する第２ラッチ回路
と、前記ラッチ信号と前記少なくとも一つの制御信号を
受信して第２経路信号を発生するロジック回路とをさら
に含むことを特徴とする請求項１７に記載の自動プリチ
ャージ制御回路。 - 【請求項２０】 前記制御回路は、 前記クロック信号によりトリガーされるスイッチと第１
経路信号を発生するラッチ回路とを含む少なくとも一つ
の第１経路と、 前記第１経路の前記スイッチと前記ラッチ回路とを含
み、前記ラッチ回路からの信号と前記少なくとも一つの
制御信号を受信するロジック回路と前記第１経路信号を
遅延させ、第２経路信号を発生する遅延回路をさらに含
む第２経路とを具備することを特徴とする請求項１７に
記載の自動プリチャージ制御回路。 - 【請求項２１】 前記遅延回路は、 前記第２経路信号を出力するために、インバーター、抵
抗及びキャパシタを含むことを特徴とする請求項２０に
記載の自動プリチャージ制御回路。 - 【請求項２２】 前記制御回路は、 前記書き込み信号、前記クロック信号及び前記少なくと
も一つの制御信号を受信し、前記少なくとも一つの制御
信号に従って前記書き込み信号を互いに異なる遅延時間
だけ遅延させ、少なくとも一つの経路信号を出力する直
列連結された回路ユニットを具備することを特徴とする
請求項１７に記載の自動プリチャージ制御回路。 - 【請求項２３】 前記直列連結された回路ユニットは、 経路信号を発生して連続する次の回路に出力するため
に、ＮＡＮＤゲート、インバーター、スイッチ、ラッチ
回路及びスイッチを含む第１回路と、 第１ＮＡＮＤゲート、第２ＮＡＮＤゲート、第１スイッ
チ、ラッチ回路及び第２スイッチを含んで経路信号を連
続する次の回路に出力する後続回路と、 第３ＮＡＮＤゲート、第４ＮＡＮＤゲート、スイッチ及
びラッチ回路を含む最後の回路とを具備することを特徴
とする請求項２２に記載の自動プリチャージ制御回路。 - 【請求項２４】 クロック周波数情報を含む少なくとも
一つの制御信号に応答して、半導体メモリ装置の書き込
み回復時間を変化させることを含むことを特徴とする自
動プリチャージ方法。 - 【請求項２５】 前記自動プリチャージ方法は、 クロック信号、書き込み信号、自動プリチャージ命令、
アクティブ信号及び前記少なくとも一つの制御信号を受
信し、自動プリチャージのスタート点を示す自動プリチ
ャージパルス信号を提供することをさらに具備すること
を特徴とする請求項２４に記載の自動プリチャージ方
法。 - 【請求項２６】 前記自動プリチャージ方法は、 前記書き込み信号と前記制御信号を受信し、前記クロッ
ク周波数情報を含む前記少なくとも一つの制御信号に従
って前記自動プリチャージ動作のための前記スタート点
を選択することをさらに具備することを特徴とする請求
項２４に記載の自動プリチャージ方法。 - 【請求項２７】 前記自動プリチャージ方法は、 前記自動プリチャージパルス信号を受信して前記アクテ
ィブ信号をディセーブルさせて、これにより前記自動プ
リチャージ動作をスタートさせることをさらに具備する
ことを特徴とする請求項２４に記載の自動プリチャージ
方法。 - 【請求項２８】 前記少なくとも一つの制御信号は、 外部から提供されるモードレジスタセッティングＭＲＳ
命令から発生することを特徴とする請求項２４に記載の
自動プリチャージ方法。 - 【請求項２９】 前記ＭＲＳ命令は、 少なくとも一つのモード情報、バーストタイプ情報及び
バースト長情報の少なくとも一つを含むことを特徴とす
る請求項２８に記載の自動プリチャージ方法。 - 【請求項３０】 少なくとも一つの制御信号に応答して
半導体メモリ装置の書き込み回復時間を変化させること
を含むことを特徴とする自動プリチャージ方法。 - 【請求項３１】 少なくとも一つの制御信号に応答し
て、半導体メモリ装置の書き込み回復時間のためのクロ
ックサイクル数を変化させることを含むことを特徴とす
る自動プリチャージ方法。 - 【請求項３２】 前記少なくとも一つの制御信号は、 レイテンシ情報を含むことを特徴とする請求項３０に記
載の自動プリチャージ方法。 - 【請求項３３】 前記書き込み回復時間は、 前記レイテンシ情報の値に比例することを特徴とする請
求項３２に記載の自動プリチャージ方法。 - 【請求項３４】 前記自動プリチャージ方法は、 クロック信号、書き込み信号、自動プリチャージ命令、
アクティブ信号及び前記少なくとも一つの制御信号を受
信し、自動プリチャージのスタート点を示す自動プリチ
ャージパルス信号を提供することをさらに含むことを特
徴とする請求項３２に記載の自動プリチャージ方法。 - 【請求項３５】 前記自動プリチャージ方法は、 前記書き込み信号と前記制御信号を受信し、前記クロッ
ク周波数情報を含む前記少なくとも一つの制御信号に従
って前記自動プリチャージ動作のための前記スタート点
を選択することをさらに含むことを特徴とする請求項３
２に記載の自動プリチャージ方法。 - 【請求項３６】 前記自動プリチャージ方法は、 前記自動プリチャージパルス信号を受信して前記アクテ
ィブ信号をディセーブルさせて、これにより前記自動プ
リチャージ動作をスタートさせることをさらに含むこと
を特徴とする請求項３２に記載の自動プリチャージ方
法。 - 【請求項３７】 前記レイテンシ情報は、 ＣＡＳレイテンシ情報であることを特徴とする請求項３
２に記載の自動プリチャージ方法。 - 【請求項３８】 前記少なくとも一つの制御信号は、 外部から提供されるモードレジスタセッティングＭＲＳ
命令により発生することを特徴とする請求項３２に記載
の自動プリチャージ方法。 - 【請求項３９】 前記ＭＲＳ命令は、モード情報、バー
ストタイプ情報及びバースト長情報の少なくとも一つを
含むことを特徴とする請求項３８に記載の自動プリチャ
ージ方法。 - 【請求項４０】 書き込み信号、クロック信号、及び少
なくとも一つのクロック周波数情報及びレイテンシ情報
を含む少なくとも一つの制御信号を受信して、少なくと
も一つの経路信号を発生する自動プリチャージ制御段階
と、 前記少なくとも一つの経路信号、前記書き込み信号、及
びイネーブル信号を受信して、自動プリチャージ動作の
ためのスタート点を示す自動プリチャージパルス信号を
提供する自動プリチャージパルス信号ドライビング段階
と、 前記クロック信号、自動プリチャージ命令、アクティブ
信号及び自動プリチャージパルス信号を受信して、前記
イネーブル信号を発生する自動プリチャージモードイネ
ーブル段階とを含むことを特徴とする自動プリチャージ
方法。 - 【請求項４１】 前記自動プリチャージモードイネーブ
ル段階は、 前記自動プリチャージパルス信号を受信して前記アクテ
ィブ信号をディセーブルさせて、これにより前記自動プ
リチャージ動作をスタートさせるフィードバック信号発
生段階と、 前記クロック信号、前記書き込み信号、及び前記アクテ
ィブ信号に応答して、前記自動プリチャージ命令を伝達
する自動プリチャージ動作選択段階と、 前記アクティブ信号及び前記自動プリチャージ命令を受
信して、前記自動プリチャージパルス信号ドライバの前
記イネーブル信号に伝達する自動プリチャージイネーブ
ル段階とをさらに含むことを特徴とする請求項４０に記
載の自動プリチャージ方法。 - 【請求項４２】 前記自動プリチャージ制御段階は、 前記書き込み信号を受信し、前記クロック信号によりト
リガーされる第１スイッチと第１ラッチ回路を通じて第
１経路信号を発生する段階と、 前記書き込み信号を受信し、前記クロック信号によりト
リガーされる第１スイッチ、第１ラッチ回路、第２スイ
ッチ、及び第２ラッチ回路を通じて第２経路信号を発生
する段階とを含むことを特徴とする請求項４０に記載の
自動プリチャージ方法。 - 【請求項４３】 前記自動プリチャージ制御段階は、 前記書き込み信号を受信しかつ前記クロック信号により
トリガーされるスイッチとラッチ回路を通じて第１経路
信号を発生する段階と、 前記書き込み信号を受信しかつ前記クロック信号により
トリガーされる前記スイッチ、前記ラッチ回路、前記ラ
ッチ回路からの信号と前記少なくとも一つの制御信号を
受信するロジック回路、及び前記第１経路信号を遅延さ
せて第２経路信号を発生する遅延回路を通じて前記第２
経路信号を発生する段階とをさらに含むことを特徴とす
る請求項４０に記載の自動プリチャージ方法。 - 【請求項４４】 前記遅延回路は、前記第２経路信号を
出力するために、インバーター、抵抗及びキャパシタを
さらに含むことを特徴とする請求項４３に記載の自動プ
リチャージ方法。 - 【請求項４５】 前記自動プリチャージ制御段階は、 前記書き込み信号、前記クロック信号及び前記少なくと
も一つの制御信号を直列連結された回路ユニット各々に
受信し、前記少なくとも一つの制御信号に従って前記直
列連結された回路ユニットにおいて、前記書き込み信号
を互いに異なる遅延時間だけ遅延させ、少なくとも一つ
の経路信号を出力する段階を含むことを特徴とする請求
項４０に記載の自動プリチャージ方法。 - 【請求項４６】 前記直列連結された回路ユニットは、 経路信号を発生して連続する次の回路に出力するため
に、ＮＡＮＤゲート、インバーター、スイッチ、ラッチ
回路及びスイッチを含む第１回路と、 第１ＮＡＮＤゲート、第２ＮＡＮＤゲート、第１スイッ
チ、ラッチ回路及び第２スイッチを含んで経路信号を連
続する次の回路に出力する後続回路と、 第３ＮＡＮＤゲート、第４ＮＡＮＤゲート、スイッチ、
及びラッチ回路を含む最後の回路を具備することを特徴
とする請求項４５に記載の自動プリチャージ方法。
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