KR101708873B1 - 반도체 메모리 장치 - Google Patents

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Abstract

내부전압 발생회로를 제어하기 위한 회로를 포함하는 반도체 메모리 장치에 관한 것으로, 적어도 하나 이상의 뱅크 어드레스 정보 신호를 입력받아 다수의 뱅크 선택 신호를 디코딩하기 위한 뱅크 선택 신호 디코딩부; 상기 다수의 뱅크 선택 신호를 1대1 대응하여 입력받으며, 해당 뱅크 선택 신호, 컬럼 버스트 신호 및 라이트 스트로브 신호를 이용하여 해당 뱅크에 할당된 컬럼 버스트 액세스 신호를 각각 생성하기 위한 다수의 컬럼 버스트 액세스 신호 생성부; 해당 뱅크에 할당된 컬럼 버스트 액세스 신호 및 해당 뱅크에 대응하는 뱅크 액티브 정보 신호들에 응답하여 해당 뱅크에 대응하는 인에이블 신호를 각각 생성하기 위한 다수의 인에이블 신호 생성부; 및 해당 뱅크에 대응하는 인에이블 신호에 응답하여 내부전압을 각각 생성하기 위한 다수의 내부전압 발생회로를 구비하는 반도체 메모리 장치를 제공한다

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 메모리 장치의 내부전압 발생회로를 제어하기 위한 제어회로에 관한 것이다.
일반적으로, DRAM을 비롯한 대부분의 반도체 메모리 장치는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전압레벨을 가지는 다수의 내부전압을 발생시키기 위한 내부전압 발생회로를 구비함으로써, 반도체 메모리 장치의 내부회로의 동작에 필요한 다수의 내부전압을 자체적으로 생성 및 공급하고 있다.
이러한 내부전압은 'VBLP(Bit Line Precharge 전압)', 'VCP(Cell Plate 전압)', 'VPP(WL enable 용 전압)', 'VCORE(Cell의 High Data 입력용 전압)' 등이 있다. 특히, 'VCORE'는 데이터 감지를 위한 감지 증폭기(sense amplifier)의 구동 전압으로 사용되고, 라이트 드라이버의 구동 전압으로도 사용되며, 라이트 동작 및 리드 동작시에 로컬 입출력 라인(LIO)을 프리차지하기 위한 전압으로 사용되고 있다. 이하에서는 'VCORE'를 코어전압이라 칭한다.
도 1에는 종래기술에 따른 반도체 메모리 장치에서 다수의 코어전압 발생회로의 동작을 제어하기 위한 동작제어회로가 블록 구성도로 도시되어 있고, 도 2a에는 도 1의 컬럼 버스트 신호 생성부가 회로도로 도시되어 있고, 도 2b에는 도 1의 제1 인에이블 신호 생성부가 회로도로 도시되어 있고, 도 2c에는 도 1의 액티브 신호 생성부가 회로도로 도시되어 있다.
본 명세서에서는 8 개의 뱅크를 가지는 반도체 메모리 장치를 예로 들어 설명한다.
도 1을 참조하면, 다수의 코어전압 발생회로의 동작제어회로(100)는 컬럼 버스트 신호(YBST)를 입력받아 예정된 펄스 폭을 가지는 컬럼 버스트 액세스 신호(YBSTDLY)를 생성하기 위한 컬럼 버스트 액세스 신호 생성부(110)와, 컬럼 버스트 액세스 신호(YBSTDLY) 및 해당 뱅크 액티브 정보 신호(RACTV<0:1>, RACTV<2:3>, RACTV<4:5>, RACTV<6:7>)에 응답하여 해당 코어전압 발생회로(도면에 미도시)를 인에이블시키기 위한 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)를 생성하고 해당 뱅크 액티브 정보 신호(RACTV<0:1>, RACTV<2:3>, RACTV<4:5>, RACTV<6:7>)에 응답하여 해당 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)를 생성하는 제1 내지 제4 인에이블 신호 생성부(120, 130, 140, 150)와, 해당 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)에 응답하여 액티브 신호(ACTEN)를 생성하는 액티브 신호 생성부(160)를 포함한다.
컬럼 버스트 액세스 신호 생성부(110)는 도 2a에 도시된 바와 같이, 컬럼 버스트 신호(YBST)의 펄스 폭을 확장하여 컬럼 버스트 액세스 신호(YBSTDLY)를 생성하고 있다. 여기서, 컬럼 버스트 액세스 신호(YBSTDLY)의 펄스 폭은 코어전압 발생회로들의 충전시간을 충분히 보장해 줄 수 있을 정도의 폭을 가진다. 참고로, 컬럼 버스트 신호(YBST)는 'tCCD(CAS to CAS Delay : 어떤 뱅크의 컬럼 액세스가 이루어지고 다음 컬럼 액세스가 이루어질 수 있는 최소한의 시간)' 간격을 가지며, 라이트 커맨드 또는 리드 커맨드에 의해 펄스 형태로 생성되는 신호를 말한다. 이때, 'tCCD'는 DDR2에서 '2tCK'를 가지며, DDR3에서 '4tCK'를 가진다(단, tCK 는 클럭 신호의 1주기를 말함).
제1 내지 제4 인에이블 신호 생성부(120, 130, 140, 150)는 모두 동일한 구성을 가지기 때문에, 이하에서는 설명의 편의상 제1 인에이블 신호 생성부(120)에 대해서만 설명하기로 한다.
도 2b를 참조하면, 제1 인에이블 신호 생성부(120)는 제1 뱅크 액티브 정보 신호(RACTV<0>)의 펄스 폭을 제한하여 제1 뱅크 액티브 정보 제한 신호(DELAYD0P)를 생성하는 제1 뱅크 액티브 정보 제한 신호 생성부(122)와, 제2 뱅크 액티브 정보 신호(RACTV<1>)의 펄스 폭을 제한하여 제2 뱅크 액티브 정보 제한 신호(DELAYD1P)를 생성하는 제2 뱅크 액티브 정보 제한 신호 생성부(124)와, 제1 뱅크 액티브 정보 제한 신호(DELAYD0P), 제2 뱅크 액티브 정보 제한 신호(DELAYD1P), 컬럼 버스트 액세스 신호(YBSTDLY), 제1 지연 뱅크 액티브 정보 신호(DELAY0P) 및 제2 지연 뱅크 액티브 정보 신호(DELAY1P)에 응답하여 해당 코어전압 발생회로를 인에이블시키기 위한 제1 인에이블 신호(ENPULE01)를 출력하는 제1 인에이블 신호 출력부(126)와, 제1 뱅크 액티브 정보 신호(RACTV<0>) 및 제2 뱅크 액티브 정보 신호(RACTV<1>)에 응답하여 예정된 지연량만큼 펄스 폭을 확장시킨 제1 액티브 인에이블 신호(EN01)를 생성하는 제1 액티브 인에이블 신호 생성부(128)를 포함한다.
여기서, 제1 인에이블 신호 출력부(126)는 제1 및 제2 뱅크 액티브 정보 제한 신호(DELAYD0P, DELAYD1P)에 응답하여 제1 뱅크 액티브 정보 신호(RACTV<0>)의 활성화 시점부터 제2 지연부(또는 제3 지연부)의 지연량만큼의 구간(이하 "제1 활성화 구간"이라 칭함.) 동안 제1 인에이블 신호(ENPULSE01)를 생성하고, 컬럼 버스트 액세스 신호(YBSTDLY), 제1 및 제2 지연 뱅크 액티브 정보 신호(DELAY0P, DELAY1P)에 응답하여 컬럼 버스트 신호(YBST)가 활성화되는 구간 및 컬럼 버스트 신호(YBST)가 비활성화되는 시점부터 제1 지연부의 지연량만큼의 구간(이하 "제2 활성화 구간"이라 칭함) 동안 제1 인에이블 신호(ENPULSE01)를 생성한다. 여기서, 제1 및 제2 지연 뱅크 액티브 정보 신호(DELAY0P, DELAY1P)는 각각의 제1 및 제2 뱅크 액티브 정보 신호(RACTV<0>, RACTV<1>)가 두 개의 인버터를 직렬로 지난 신호이다.
이어서, 액티브 신호 생성부(160)는 도 2c에 도시된 바와 같이, 해당 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)를 논리 조합하여 액티브 신호(ACTEN)를 생성한다.
한편, 도면에는 도시하지 않았지만, 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)에 의해 인에이블되는 다수의 코어전압 발생회로가 구비된다. 다수의 코어전압 발생회로는 8 개의 뱅크 중 2 개의 뱅크로 그룹지어 코어전압을 공급하도록 분산 배치된다. 예컨대, 16 개의 코어전압 발생회로가 구비되는 경우에는 이웃한 4 개의 코어전압 발생회로가 이웃한 2 개의 뱅크에 코어전압을 공급할 수 있다. 이러한 경우, 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)는 각각 해당하는 4 개의 코어전압 발생회로에 인가되도록 구성된다.
이하, 상기와 같은 구성을 가지는 종래기술에 따른 반도체 메모리 장치에서 다수의 코어전압 발생회로의 동작을 제어하기 위한 동작제어회로(100)의 동작을 도 3을 참조하여 설명한다. 이때, 설명의 편의를 위해 IDD7 모드(All Bank Active - Read with Auto Precharge)를 예로 들어 설명하기로 한다.
도 3에는 IDD7 모드에서 동작제어회로(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 3을 설명하면, 일단, IDD7 모드는 IDD4W 모드(All Bank Active - WRITE - All Precharge)가 선행된 다음 수행된다.
먼저, IDD4W 모드에서는 모든 뱅크가 액티브됨에 따라 제1 내지 제8 뱅크 액티브 정보 신호(RACTV<0>, RACTV<1>, RACTV<2>, RACTV<3>, RACTV<4>, RACTV<5>, RACTV<6>, RACTV<7>)가 순차적으로 활성화되며, 프리차지 동작을 위해 예정된 시점에 비활성화된다.
한편, 제1 내지 제8 뱅크 액티브 정보 신호(RACTV<0>, RACTV<1>, RACTV<2>, RACTV<3>, RACTV<4>, RACTV<5>, RACTV<6>, RACTV<7>)가 활성화되면, 라이트 커맨드(도면에 미도시)에 의해 컬럼 버스트 신호(YBST)가 생성된다.
그러면, 컬럼 버스트 액세스 신호 생성부(110)는 컬럼 버스트 신호(YBST)를 입력받아 컬럼 버스트 신호(YBST)의 폴링 에지를 예정된 구간만큼 지연시켜 컬럼 버스트 액세스 신호(YBSTDLY)를 생성한다. 그리고, 제1 내지 제4 인에이블 신호 생성부(120, 130, 140, 150)는 각각 제1 뱅크 액티브 정보 신호(RACTV<0>), 제3 뱅크 액티브 정보 신호(RACTV<2>), 제5 뱅크 액티브 정보 신호(RACTV<4>), 제7 뱅크 액티브 정보 신호(RACTV<6>)가 활성화되는 시점을 기준으로 제1 활성화 구간 동안 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)를 생성하고, 컬럼 버스트 신호(YBST)가 활성화되는 구간 및 제2 활성화 구간 동안 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)를 생성한다.
이에 따라, 다수의 코어전압 발생회로는 각각 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)에 의해 인에이블 되어 해당 뱅크에 코어전압을 공급하게 된다. 즉, 다수의 코어전압 발생회로는 제1 활성화 구간 동안 데이터 감지를 위한 감지 증폭기(sense amplifier; 도면에 미도시)의 구동을 위해 코어전압을 공급하고, 컬럼 버스트 신호(YBST)가 활성화되는 구간 및 제2 활성화 구간 동안 라이트 드라이버(도면에 미도시)의 구동을 위해 코어전압을 공급하게 된다.
다음, IDD7 모드에서는 제1 내지 제8 뱅크 액티브 정보 신호(RACTV<0>, RACTV<1>, RACTV<2>, RACTV<3>, RACTV<4>, RACTV<5>, RACTV<6>, RACTV<7>)가 순차적으로 활성화되며, 프리차지 동작을 위해 예정된 시점에서 비활성화된다.
한편, 제1 내지 제8 뱅크 액티브 정보 신호(RACTV<0>, RACTV<1>, RACTV<2>, RACTV<3>, RACTV<4>, RACTV<5>, RACTV<6>, RACTV<7>)가 활성화되면, 리드 커맨드(도면에 미도시)에 의해 컬럼 버스트 신호(YBST)가 생성된다.
그러면, 컬럼 버스트 액세스 신호 생성부(110)는 컬럼 버스트 신호(YBST)를 입력받아 컬럼 버스트 신호(YBST)의 폴링 에지를 예정된 구간만큼 지연시켜 컬럼 버스트 액세스 신호(YBSTDLY)를 생성한다. 그리고, 제1 내지 제4 인에이블 신호 생성부(120, 130, 140, 150)는 각각 제1 뱅크 액티브 정보 신호(RACTV<0>), 제3 뱅크 액티브 정보 신호(RACTV<2>), 제5 뱅크 액티브 정보 신호(RACTV<4>), 제7 뱅크 액티브 정보 신호(RACTV<6>)가 활성화되는 시점을 기준으로 제1 활성화 구간 동안 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)를 생성하고, 컬럼 버스트 신호(YBST)가 활성화되는 구간 및 컬럼 버스트 신호(YBST)가 비활성화되는 시점부터 제2 활성화 구간 동안 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)를 생성한다. 이때, 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)는 컬럼 버스트 액세스 신호(YBSTDLY)의 활성화 구간과 중첩된다.
이에 따라, 해당 코어전압 발생회로는 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)에 의해 인에이블 되어 해당 뱅크에 코어전압을 공급하게 된다.
그러나, 상기와 같은 구성을 가지는 반도체 메모리 장치의 동작제어회로(100)에는 다음과 같은 문제점이 있다.
제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)는 제1 내지 제8 뱅크 액티브 정보 신호(RACTV<0:1>, RACTV<2:3>, RACTV<4:5>, RACTV<6:7>) 및 컬럼 버스트 액세스 신호(YBSTDLY)가 앤드(AND) 논리 연산됨에 따라 생성되고 있다(도 2b 참조).
이에 따라, IDD4W 모드에서는 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)가 'A' 구간 동안 활성화되며, 결국 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)에 의해 해당 코어전압 발생회로는 모두 인에이블되어, 불필요한 전류 소모가 발생하는 문제점이 있다. 즉, 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)는 해당 뱅크에 대응하는 컬럼 버스트 신호(YBST)가 활성화되는 구간 및 제2 활성화 구간 동안만 활성화되어도 해당 코어전압 발생회로의 동작 어떠한 영향도 미치지 않지만, 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)가 'A' 구간 동안 활성화됨에 따라 불필요한 전류 소모가 발생하는 결과를 초래하는 것이다.
또한, IDD7 모드에서는 컬럼 버스트 액세스 신호(YBSTDLY)가 활성화되어 있음에도 불구하고, 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)가 제2 활성화 구간 동안 충분히 활성화되지 못하고 있음을 알 수 있다. 다시 말해, 컬럼 버스트 액세스 신호(YBSTDLY)는 코어전압 발생회로들의 충전시간을 충분히 보장해 줄 수 있을 정도의 펄스 폭으로 활성화되고 있으나, 제1 내지 제8 뱅크 액티브 정보 신호(RACTV<0:1>, RACTV<2:3>, RACTV<4:5>, RACTV<6:7>)에 의해 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)의 활성화 구간이 결정되고 있는 것이다. 이는 해당 코어전압 발생회로가 충분히 인에이블되지 못함을 뜻하며, 결국 해당 코어전압 발생회로가 코어전압의 공급에 따른 충전시간이 보장되지 않게 된다. 따라서, 해당 코어전압 발생회로는 해당 뱅크의 프리차지 동작으로 인해 해당 뱅크로 코어전압을 공급할 뿐이며, 코어전압의 공급으로 인해 낮아진 코어전압의 전압레벨을 원래의 전압레벨로 충전하지 못하게 되기 때문에, 해당 코어전압 발생회로로부터 공급되는 코어전압의 전압레벨이 열화되는 문제점이 있다. 이러한 문제점은 IDDW4 모드에서도 발생하고 있다. 제4 인에이블 신호(ENPULSE67)를 보면, 컬럼 버스트 액세스 신호(YBSTDLY)는 활성화되어 있지만, 제7 및 제8 뱅크 액티브 정보 신호(RACTV<6:7>)가 비활성화되는 시점에 맞춰 비활성화되고 있어, 해당 코어전압 발생회로는 충전시간이 보장되지 않게 된다.
본 발명은 내부전압 발생회로에서 소모하는 전류를 최소화하면서도 내부전압 발생회로의 충전시간이 보장된 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 적어도 하나 이상의 뱅크 어드레스 정보 신호를 입력받아 다수의 뱅크 선택 신호를 디코딩하기 위한 뱅크 선택 신호 디코딩부; 상기 다수의 뱅크 선택 신호를 1대1 대응하여 입력받으며, 해당 뱅크 선택 신호, 컬럼 버스트 신호 및 라이트 스트로브 신호를 이용하여 해당 뱅크에 할당된 컬럼 버스트 액세스 신호를 각각 생성하기 위한 다수의 컬럼 버스트 액세스 신호 생성부; 해당 뱅크에 할당된 컬럼 버스트 액세스 신호 및 해당 뱅크에 대응하는 뱅크 액티브 정보 신호들에 응답하여 해당 뱅크에 대응하는 인에이블 신호를 각각 생성하기 위한 다수의 인에이블 신호 생성부; 및 해당 뱅크에 대응하는 인에이블 신호에 응답하여 내부전압을 각각 생성하기 위한 다수의 내부전압 발생회로를 구비한다.
본 발명은 뱅크 어드레스 정보 신호를 이용하여 컬럼 버스트 액세스 신호를 생성함으로써, 해당 뱅크에 대응하는 내부전압 발생회로들만이 인에이블 되도록 제어한다. 따라서, 내부전압 발생회로의 불필요한 전류 소모를 방지할 수 있는 효과가 있다.
또한, 해당 뱅크의 프리차지 동작시 내부전압을 소모하더라도 해당 내부전압 발생회로의 인에이블 구간을 충분히 보장함으로써, 내부전압이 타겟 레벨을 유지할 수 있는 효과도 있다.
도 1은 종래기술에 따른 반도체 메모리 장치에서 다수의 코어전압 발생회로의 동작을 제어하기 위한 동작제어회로의 블록 구성도.
도 2a는 도 1의 컬럼 버스트 신호 생성부의 회로도.
도 2b는 도 1의 제1 인에이블 신호 생성부의 회로도.
도 2c는 도 1의 액티브 신호 생성부의 회로도.
도 3은 IDD7 모드에 따른 도 1의 동작제어회로의 동작을 설명하기 위한 타이밍도.
도 4는 본 발명의 실시예에 의한 반도체 메모리 장치에서 코어전압 발생회로의 동작을 제어하기 위한 동작제어회로의 블록 구성도.
도 5는 도 4의 제1 인에이블 신호 생성부의 회로도.
도 6은 IDD7 모드에 따른 도 4의 동작제어회로의 동작을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 8 개의 뱅크를 가지는 반도체 메모리 장치를 예로 들어 설명한다.
도 4에는 본 발명의 실시예에 의한 반도체 메모리 장치에서 코어전압 발생회로의 동작을 제어하기 위한 동작제어회로가 블록 구성도로 도시되어 있고, 도 5에는 도 4의 제1 인에이블 신호 생성부가 회로도로 도시되어 있다.
도 4를 참조하면, 동작제어회로(200)에는 제1 및 제2 뱅크 어드레스 정보 신호(CBKAP<1:2>)를 입력받아 제1 내지 제4 뱅크 선택 신호(BKEN01, BKEN23, BKEN45, BKEN67)를 디코딩하기 위한 뱅크 선택 신호 디코딩부(202)와, 제1 내지 제4 뱅크 선택 신호(BKEN01, BKEN23, BKEN45, BKEN67), 컬럼 버스트 신호(YBST) 및 라이트 스트로브 신호(WTS)에 응답하여 제1 내지 제4 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)를 생성하기 위한 제1 내지 제4 컬럼 버스트 액세스 신호 생성부(210, 220, 230, 240)와, 해당 뱅크 액티브 정보 신호(RACTV<0:1>, RACTV<2:3>, RACTV<4:5>, RACTV<6:7>)에 응답하여 제1 내지 제4 액티브 인에이블 신호(EN01, EN23, EN45, EN67)를 생성하며, 해당 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67) 및 해당 뱅크 액티브 정보 신호(RACTV<0:1>, RACTV<2:3>, RACTV<4:5>, RACTV<6:7>)에 응답하여 해당 코어전압 발생회로(도면에 미도시)를 인에이블시키기 위한 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)를 생성하기 위한 제1 내지 제4 인에이블 신호 생성부(250, 260, 270, 280)와, 제1 내지 제4 액티브 인에이블 신호(EN01, EN23, EN45, EN67)에 응답하여 액티브 신호(ACTEN)를 생성하는 액티브 신호 생성부(292)가 구비된다.
뱅크 선택 신호 디코딩부(202)는 다음의 '표 1'과 같이 제1 및 제2 뱅크 어드레스 정보 신호(CBKAP<1:2>)의 논리 레벨 상태에 따라 제1 내지 제4 뱅크 선택 신호(BKEN01, BKEN23, BKEN45, BKEN67)를 디코딩하여 출력한다.
[표 1]
Figure 112010055591022-pat00001

여기서, 뱅크 선택 신호 디코딩부(202)가 4 개의 코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)를 생성하는 이유는 총 8 개의 뱅크 중에서 2 개 뱅크 단위로 할당된 코어전압 발생회로들을 각각 제어하기 위함이다. 한편, 제1 및 제2 뱅크 어드레스 정보 신호(CBKAP<1:2>)는 라이트 커맨드 또는 리드 커맨드 입력시 어드레스 버퍼(도면에 미도시)를 통해 입력되는 신호이며, 모드 레지스터 셋(Mode Register Set:MRS)에 의해 결정된 애디티브 레이턴시(Additive Latency:AL)와 카스 라이트 레이턴시(CAS Write Latency:CWL) 정보에 따라 클럭 신호에 동기된 신호이다. 예컨대, 제1 및 제2 뱅크 어드레스 정보 신호(CBKAP<1:2>)는 라이트 커맨드가 입력된 클럭 신호를 기준으로 '애디티브 레이턴시(AL) + 카스 라이트 레이턴시(CWL) + 버스트 렝쓰(Burst Length:BL)/2 × 1tCK' 이후에 펄스 형태로 생성되며, 리드 커맨드가 입력된 클럭 신호를 기준으로 '애디티브 레이턴시(AL) × 1tCK' 이후에 펄스 형태로 생성된다. 여기서, 'tCK'는 클럭 신호의 1 주기를 말한다.
제1 내지 제4 컬럼 버스트 액세스 신호 생성부(210, 220, 230, 240)는 해당 뱅크에 할당된 코어전압 발생회로들의 인에이블 구간(충전 구간 포함)을 결정하기 위해 해당 뱅크 선택 신호(BKEN01, BKEN23, BKEN45, BKEN67)와 컬럼 버스트 신호(YBST)를 이용하여 제1 내지 제4 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)를 생성한다. 이때, 제1 내지 제4 컬럼 버스트 액세스 신호 생성부(210, 220, 230, 240)는 라이트 스트로브 신호(WTS)를 이용하여 제1 내지 제4 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)의 펄스 폭을 더 조절할 수 있다. 다시 말해, 제1 내지 제4 컬럼 버스트 액세스 신호 생성부(210, 220, 230, 240)는 라이트 스트로브 신호(WTS)가 활성화 상태인 경우 제1 내지 제4 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)의 펄스 폭을 더 확장하여 출력한다. 이는 라이트 동작에 따른 전류 소모가 리드 동작에 따른 전류 소모보다 크기 때문이다. 한편, 컬럼 버스트 신호(YBST)는 제1 및 제2 뱅크 어드레스 정보 신호(CBKAP<1:2>)와 유사하게 라이트 커맨드 또는 리드 커맨드 입력시 애디티브 레이턴시(AL)와 카스 라이트 레이턴시(CWL) 정보에 따라 클럭 신호에 동기된 신호이다. 예컨대, 컬럼 버스트 신호(YBST)는 라이트 커맨드가 입력된 클럭 신호를 기준으로 '애디티브 레이턴시(AL) + 카스 라이트 레이턴시(CWL) + 버스트 렝쓰(Burst Length:BL)/2 × 1tCK' 이후에 펄스 형태로 생성되며, 리드 커맨드가 입력된 클럭 신호를 기준으로 '애디티브 레이턴시(AL) × 1tCK' 이후에 펄스 형태로 생성된다. 이때, 컬럼 버스트 신호(YBST)의 펄스 폭은, 통상적으로 DDR3의 'tCCD(CAS to CAS Delay : 어떤 뱅크의 컬럼 액세스가 이루어지고 다음 컬럼 액세스가 이루어질 수 있는 최소한의 시간)'가 '4tCK'이므로, '2~3tCK'를 가진다.
제1 내지 제4 인에이블 신호 생성부(250, 260, 270, 280)는 모두 동일한 구성을 가지기 때문에, 이하에서는 설명의 편의상 제1 인에이블 신호 생성부(250)에 대해서만 설명하기로 한다. 도 5를 참조하면, 제1 인에이블 신호 생성부(250)는 제1 뱅크 액티브 정보 신호(RACTV<0>)의 펄스 폭을 제한하여 제1 뱅크 액티브 정보 제한 신호(DELAYD0P)를 생성하는 제1 뱅크 액티브 정보 제한 신호 생성부(252)와, 제2 뱅크 액티브 정보 신호(RACTV<1>)의 펄스 폭을 제한하여 제2 뱅크 액티브 정보 제한 신호(DELAYD1P)를 생성하는 제2 뱅크 액티브 정보 제한 신호 생성부(254)와, 제1 및 제2 뱅크 액티브 정보 신호(RACTV<0>, RACTV<1>)를 이용하여 제1 뱅크 액티브 정보 신호(RACTV<0>)의 활성화 구간 및 제3 지연부의 지연 구간에 대응하는 펄스 폭을 가지는 제1 액티브 인에이블 신호(EN01)를 생성하는 제1 액티브 인에이블 신호 생성부(256)와, 제1 및 제2 뱅크 액티브 정보 제한 신호(DELAYD0P, DELAYD1P), 제1 컬럼 버스트 액세스 신호(YBSTDLY01) 그리고 제1 액티브 인에이블 신호(EN01)에 응답하여 해당 코어전압 발생회로를 인에이블시키기 위한 제1 인에이블 신호(ENPULE01)를 생성하는 제1 인에이블 신호 생성부(258)를 포함한다.
여기서, 제1 인에이블 신호 생성부(258)는 제1 뱅크 액티브 정보 제한 신호(DELAYD0P) 및 제2 뱅크 액티브 정보 제한 신호(DELAYD1P)에 응답하여 제1 뱅크 액티브 정보 신호(RACTV<0>)의 활성화 시점부터 제1 지연부(또는 제2 지연부)의 지연량만큼의 구간(이하 "제1 활성화 구간"이라 칭함.) 동안 제1 인에이블 신호(ENPULSE01)를 생성하고, 제1 컬럼 버스트 액세스 신호(YBSTDLY01) 및 제1 액티브 인에이블 신호(EN01)에 응답하여 제1 컬럼 버스트 액세스 신호(YBSTDLY01)가 활성화되는 구간(이하 "제2 활성화 구간"이라 칭함) 동안 제1 인에이블 신호(ENPULSE01)를 생성한다. 이때, 제1 활성화 구간은 해당 뱅크 액티브 동작에 따라 데이터 감지를 위한 감지 증폭기(sense amplifier)가 구동되는 구간을 의미한다. 그리고, 제2 활성화 구간은 라이트 동작에 따른 라이트 드라이버의 동작 구동 구간과, 라이트 동작시 열화된 코어전압을 안정적으로 회복시키기 위한 구간을 포함한다.
다시 도 4를 참조하면, 액티브 신호 생성부(292)는 해당 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)를 논리 조합하여 액티브 신호(ACTEN)를 생성한다(도 2c 참조).
한편, 도면에는 도시하지 않았지만, 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)에 의해 인에이블되는 다수의 코어전압 발생회로가 구비된다. 다수의 코어전압 발생회로는 8 개의 뱅크 중 2 개의 뱅크로 그룹지어 코어전압을 공급하도록 분산 배치된다. 예컨대, 16 개의 코어전압 발생회로가 구비되는 경우에는 인접한 4 개의 코어전압 발생회로가 인접한 2 개의 뱅크에 코어전압을 공급할 수 있다. 이러한 경우, 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)는 각각 해당하는 4 개의 코어전압 발생회로에 인가되도록 구성된다.
이하, 상기와 같은 구성을 가지는 본 발명에 의한 반도체 메모리 장치에서 코어전압 발생회로의 동작을 제어하기 위한 동작제어회로(200)의 동작을 도 6을 참조하여 설명한다. 이때, 설명의 편의를 위해 IDD7 모드(All Bank Active - Read with Auto Precharge)를 예로 들어 설명하기로 한다.
도 6에는 도 4에 도시된 동작제어회로(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 6을 참조하면, 일단, IDD7 모드는 IDD4W 모드(All Bank Active - WRITE - All Precharge)가 선행된 다음 수행된다.
먼저, IDD4W 모드를 설명한다.
IDD4W 모드는 모든 뱅크가 액티브됨에 따라 제1 내지 제8 뱅크 액티브 정보 신호(RACTV<0>, RACTV<1>, RACTV<2>, RACTV<3>, RACTV<4>, RACTV<5>, RACTV<6>, RACTV<7>)가 순차적으로 활성화되고 이후 프리차지 동작을 위해 예정된 시점에서 비활성화된다.
한편, 제1 내지 제4 인에이블 신호 생성부(250, 260, 270, 280)는 해당 뱅크 액티브 정보 신호(RACTV<0>, RACTV<1>, RACTV<2>, RACTV<3>, RACTV<4>, RACTV<5>, RACTV<6>, RACTV<7>)를 이용하여 제1 활성화 구간 동안 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)를 출력한다. 제1 활성화 구간은 해당 뱅크 액티브 동작에 따라 데이터 감지를 위한 감지 증폭기(sense amplifier)가 구동되는 구간이다. 이에 따라, 해당 코어전압 발생회로들은 인에이블되어 해당 코어전압 발생회로로 코어전압을 공급하게 된다.
또한, 뱅크 선택 신호 디코딩부(202)는 제1 내지 제8 뱅크 액티브 정보 신호(RACTV<0>, RACTV<1>, RACTV<2>, RACTV<3>, RACTV<4>, RACTV<5>, RACTV<6>, RACTV<7>)가 활성화된 다음 입력된 제1 및 제2 뱅크 어드레스 정보 신호(CBKAP<1:2>)를 입력받아 라이트 동작이 수행될 뱅크 정보가 담긴 제1 내지 제4 뱅크 선택 신호(BKEN01, BKEN23, BKEN45, BKEN67)를 디코딩하여 출력한다. 여기서, 4 개의 뱅크 선택 신호(BKEN01, BKEN23, BKEN45, BKEN67)로 디코딩되는 이유는 본 발명의 실시예에 따라 8 개의 뱅크 중에서 2 개 뱅크 단위로 할당된 코어전압 발생회로들을 제어하기 위함이다.
그리고, 라이트 커맨드(도면에 미도시)에 의해 컬럼 버스트 신호(YBST)가 생성되면, 제1 내지 제4 컬럼 버스트 액세스 신호 생성부(210, 220, 230, 240)는 컬럼 버스트 신호(YBST)와 해당 뱅크 선택 신호(BKEN01, BKEN23, BKEN45, BKEN67)를 입력받아 컬럼 버스트 신호(YBST)의 폴링 에지를 예정된 구간만큼 지연시켜 제1 내지 제4 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)를 생성한다. 이때, 제1 내지 제4 컬럼 버스트 액세스 신호 생성부(210, 220, 230, 240)는 라이트 스트로브 신호(WTS)에 응답하여 제1 내지 제4 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)의 펄스 폭을 더 확장시킬 수 있다. 이는 라이트 동작시의 전류 소모가 리드 동작시의 전류 소모보다 더 크기 때문이다.
계속해서, 제1 내지 제4 인에이블 신호 생성부(250, 260, 270, 280)는 각각 제1 내지 제4 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67) 및 제1 내지 제4 액티브 인에이블 신호(EN01, EN23, EN45, EN67)를 이용하여 제1 내지 제4 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)의 펄스 폭에 대응하는 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)를 제2 활성화 구간 동안 생성한다. 여기서, 제2 활성화 구간은 IDD4W 모드에서 라이트 동작에 따라 라이트 드라이버가 구동되는 구간이다. 이와 같은 제2 활성화 구간은 IDD7 모드에서도 활성화되는 구간 - 해당 뱅크의 프리차지 동작에 따라 코어전압이 공급되는 시점부터 코어전압이 공급됨에 따라 열화된 코어전압이 원래대로 회복되는 시점까지가 보장된 구간 - 으로, 이러한 요소들을 고려하여 활성화 구간이 결정되어야 한다.
이에 따라, 해당 코어전압 발생회로들은 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)에 의해 인에이블되어 해당 뱅크로 코어전압을 공급하게 된다. 따라서, 해당 코어전압 발생회로들은 제2 활성화 구간 동안만 구동되기 때문에, 불필요한 전류 소모를 방지할 수 있다.
다음, IDD7 모드를 설명한다.
IDD7 모드에서는 모든 뱅크가 액티브됨에 따라 제1 내지 제8 뱅크 액티브 정보 신호(RACTV<0>, RACTV<1>, RACTV<2>, RACTV<3>, RACTV<4>, RACTV<5>, RACTV<6>, RACTV<7>)가 순차적으로 활성화되고 이후 프리차지 동작을 위해 예정된 시점에서 비활성화된다.
한편, 제1 내지 제8 뱅크 액티브 정보 신호(RACTV<0>, RACTV<1>, RACTV<2>, RACTV<3>, RACTV<4>, RACTV<5>, RACTV<6>, RACTV<7>)가 활성화된 다음 입력된 리드 커맨드(도면에 미도시)에 의해 컬럼 버스트 신호(YBST)가 생성된다.
그러면, 제1 내지 제4 컬럼 버스트 액세스 신호 생성부(210, 220, 230, 240)는 해당 컬럼 버스트 신호(YBST)를 입력받아 해당 컬럼 버스트 신호(YBST)의 폴링 에지를 예정된 구간만큼 지연시켜 제1 내지 제4 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)를 생성한다. 그리고, 제1 내지 제4 인에이블 신호 생성부(250, 260, 270, 280)는 각각 제1 내지 제4 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)의 펄스 폭에 대응하는 제2 활성화 구간 동안 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)를 생성한다. 이때의 제2 활성화 구간은 앞서 언급한 바와 같이, 해당 뱅크의 프리차지 동작에 따라 코어전압이 공급되는 시점부터 코어전압이 공급됨에 따라 열화된 코어전압이 원래대로 회복되는 시점까지가 보장된 구간을 의미한다. 한편, 제1 내지 제4 인에이블 신호 생성부(250, 260, 270, 280)는 해당 뱅크 액티브 정보 신호(RACTV<0:1>, RACTV<2:3>, RACTV<4:5>, RACTV<6:7>)를 이용하여 제1 활성화 구간 동안 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)를 출력하게 되는데, 이때의 제1 및 제2 활성화 구간은 'tRCD'보다 크므로, 제1 내지 제4 컬럼 버스트 액세스 신호(YBSTDLY01, YBSTDLY23, YBSTDLY45, YBSTDLY67)의 펄스 구간과 중첩된다.
이에 따라, 해당 코어전압 발생회로는 제1 내지 제4 인에이블 신호(ENPULSE01, ENPULSE23, ENPULSE45, ENPULSE67)에 의해 인에이블되어 해당 뱅크로 코어전압을 공급하며, 코어전압이 공급됨에 따라 열화된 코어전압의 전압레벨을 충전한다. 따라서, 리드 동작에 따라 해당 뱅크의 프리차지 동작이 수행되더라도 제2 활성화 구간 동안 해당 코어전압 발생회로가 인에이블되기 때문에, 코어전압이 열화되는 것을 방지할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 해당 코어전압 발생회로의 불필요한 전류 소모를 방지할 수 있으면서도 해당 코어전압 발생회로의 코어전압레벨이 열화되는 것을 방지할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 IDD7 모드를 예로 들어 설명하고 있지만, 이에 한정되는 것은 아니며, 1 뱅크 액티브 상태 및 멀티 뱅크 액티브 상태를 포함하는 동작 모드에서도 본 발명이 적용될 수 있다.
200 : 반도체 메모리 장치에서 코어전압 발생회로의 동작제어회로
202 : 뱅크 선택 신호 디코딩부
210 내지 240 : 제1 내지 제4 컬럼 버스트 액세스 신호 생성부
250 내지 280 : 제1 내지 제4 인에이블 신호 생성부
252 및 254 : 제1 및 제2 뱅크 액티브 정보 제한 신호 생성부
256 : 제1 액티브 인에이블 신호 생성부
258 : 제1 인에이블 신호 생성부 292 : 액티브 신호 생성부

Claims (7)

  1. 적어도 하나 이상의 뱅크 어드레스 정보 신호를 입력받아 다수의 뱅크 선택 신호를 디코딩하기 위한 뱅크 선택 신호 디코딩부;
    상기 다수의 뱅크 선택 신호를 1대1 대응하여 입력받으며, 해당 뱅크 선택 신호, 컬럼 버스트 신호 및 라이트 스트로브 신호를 이용하여 해당 뱅크에 할당된 컬럼 버스트 액세스 신호를 각각 생성하기 위한 다수의 컬럼 버스트 액세스 신호 생성부;
    해당 뱅크에 할당된 컬럼 버스트 액세스 신호 및 해당 뱅크에 대응하는 뱅크 액티브 정보 신호들에 응답하여 해당 뱅크에 대응하는 인에이블 신호를 각각 생성하기 위한 다수의 인에이블 신호 생성부; 및
    해당 뱅크에 대응하는 인에이블 신호에 응답하여 내부전압을 각각 생성하기 위한 다수의 내부전압 발생회로를 구비하고,
    상기 컬럼 버스트 액세스 신호의 활성화 구간은 해당 뱅크의 프리차지 동작시 열화된 내부전압이 회복되는 구간을 포함하는 반도체 메모리 장치.
  2. 삭제
  3. 적어도 하나 이상의 뱅크 어드레스 정보 신호를 입력받아 다수의 뱅크 선택 신호를 디코딩하기 위한 뱅크 선택 신호 디코딩부;
    상기 다수의 뱅크 선택 신호를 1대1 대응하여 입력받으며, 해당 뱅크 선택 신호, 컬럼 버스트 신호 및 라이트 스트로브 신호를 이용하여 해당 뱅크에 할당된 컬럼 버스트 액세스 신호를 각각 생성하기 위한 다수의 컬럼 버스트 액세스 신호 생성부;
    해당 뱅크에 할당된 컬럼 버스트 액세스 신호 및 해당 뱅크에 대응하는 뱅크 액티브 정보 신호들에 응답하여 해당 뱅크에 대응하는 인에이블 신호를 각각 생성하기 위한 다수의 인에이블 신호 생성부; 및
    해당 뱅크에 대응하는 인에이블 신호에 응답하여 내부전압을 각각 생성하기 위한 다수의 내부전압 발생회로를 구비하고,
    상기 다수의 인에이블 신호 생성부는,
    해당 뱅크에 대응하는 뱅크 액티브 정보 신호들의 펄스 폭을 각각 제한하여 해당 뱅크에 대응하는 뱅크 액티브 정보 제한 신호를 각각 생성하는 다수의 뱅크 액티브 정보 제한 신호 생성부;
    해당 뱅크에 대응하는 뱅크 액티브 정보 신호들을 입력받아 예정된 펄스 폭을 가지는 액티브 인에이블 신호를 생성하는 액티브 인에이블 신호 생성부; 및
    상기 액티브 인에이블 신호, 해당 뱅크에 할당된 컬럼 버스트 액세스 신호 및 해당 뱅크에 대응하는 뱅크 액티브 정보 제한 신호들에 응답하여 해당 뱅크에 대응하는 인에이블 신호를 출력하는 인에이블 신호 출력부를 구비하는 반도체 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 인에이블 신호 출력부는 해당 뱅크에 할당된 뱅크 액티브 정보 제한 신호들에 응답하여 데이터 센싱을 위한 감지 증폭기(sense amplifier)의 디벨롭 타임(develop time) 구간 동안 상기 인에이블 신호를 생성하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 인에이블 신호 출력부는 상기 액티브 인에이블 신호 및 해당 뱅크에 할당된 컬럼 버스트 액세스 신호에 응답하여 해당 뱅크에 할당된 컬럼 버스트 액세스 신호의 펄스 폭에 대응하는 활성화 구간 동안 상기 인에이블 신호를 생성하는 반도체 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 액티브 인에이블 신호는 해당 뱅크에 할당된 컬럼 버스트 액세스 신호의 펄스 폭을 포함하는 펄스 폭을 가지는 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항 또는 제3항에 있어서,
    상기 다수의 컬럼 버스트 액세스 신호 생성부는 해당 뱅크 선택 신호와 컬럼 버스트 신호에 응답하여 상기 컬럼 버스트 액세스 신호의 펄스 폭을 결정하되, 라이트 스트로브 신호에 응답하여 상기 컬럼 버스트 액세스 신호의 펄스 폭을 추가 확장하는 반도체 메모리 장치.
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