JP2010108561A - 半導体装置及びリフレッシュ方法 - Google Patents

Abstract

【課題】メモリアレーの電源系にかかる負担を軽減しつつ、１回のリフレッシュコマンドでリフレッシュするメモリセルの数を増やす。
【解決手段】メモリバンク上に配線されたワード線と、ワード線に対応して設けられたデータを記憶するメモリセルと、ワード線に対応して設けられたセンスアンプとを有し、発生させた行アドレスによって選択されたワード線に対応するメモリセルをリフレッシュする半導体装置であって、行アドレスに対応するカウンタアドレスを発生し、カウンタアドレスを順次カウントアップするリフレッシュカウンター２と、リフレッシュを指示するリフレッシュコマンドを受信すると、カウンタアドレスに基づき、ワード線の起動本数を決定する第１及び第２の本数情報を判定して出力する制御部１と、第１及び第２の本数情報とカウンタアドレスとにより行アドレスを決定して出力するワード線選択部３とを備える。
【選択図】図１

Description

本発明は、記憶されたデータを保持するためのリフレッシュが必要な半導体装置及びリフレッシュ方法に関する。

揮発性メモリであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、メモリセルのコンデンサに電荷を蓄積することによってデータを記憶している。このコンデンサに蓄積される電荷は、時間とともに減少してしまうため、そのままにしておくとデータが消失してしまう。そこで、ＤＲＡＭでは、データが消失しないようにメモリセルのコンデンサへ電荷を供給するリフレッシュが必須となる。

リフレッシュでは、ある一定期間中に指定の回数のリフレッシュコマンドがＤＲＡＭへ入力されることにより、全てのメモリセルへのアクセスが行われ、各メモリセルのコンデンサが蓄積している電荷を読み出すデータの読み出し動作と、読み出されたデータに相当する電荷をメモリセルのコンデンサへ供給するデータの再書き込み動作とが行われる。

例えば、１Ｇ（Ｇｉｇａ）ビットのＤＤＲ２−ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ２ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、６４ｍｓの間にリフレッシュコマンドを８Ｋ回入力することが規格で規定されている。具体的には、リフレッシュコマンドが入力される間隔の平均が７．８μｓであることが、ｔＲＥＦＩ（Ｒｅｑｕｉｒｅｄ Ａｖｅｒａｇｅ Ｐｅｒｉｏｄｉｃ Ｒｅｆｒｅｓｈ Ｉｎｔｅｒｖａｌ）として規定されている。

１ＧビットのＤＲＡＭにおいて、全てのメモリセルに８Ｋ回でアクセスするためには、１回のリフレッシュコマンドで１２８Ｋビットのメモリセルを選択する必要があり、通常はメモリアレーの１つのバンクあたり１６Ｋ個のメモリセルが８バンク同時に選択される。

サーバーやパソコンでの需要が多い語構成ｘ８の場合、ページサイズ（ワード線１本で同時に選択されるメモリセルの数）は８Ｋと規定されているため、１回のリフレッシュコマンドで１バンクあたり２本のワード線が同時に選択されることになる。

一方、メモリセルからの通常のデータの読み出し動作においてもデータを読み出したメモリセルのコンデンサへの電荷の供給は行われるが、データの読み出し動作においては同時に選択されるのは１バンクだけであり、選択されるワード線も１本だけである。

つまり、リフレッシュでは、多くのメモリセルのコンデンサへの電荷の供給が同時に行われるため、メモリセルからの通常のデータの読み出し動作に比べてメモリアレーの電源系にかかる負担が大きい。

特に、リフレッシュにおける電荷の供給のために補償容量を用いるオーバードライブ方式を適用すると、２本のワード線に相当するメモリセルへの電荷の供給が必要なため、メモリセルからの通常のデータの読み出し動作に必要な量の２倍の補償容量が必要となる。なお、オーバードライブ方式とは、メモリセルのデータ読み出し動作マージンの確保に有効なセンスアンプ動作方式の１方式である。

ここで、リフレッシュにおけるピーク電流の大きさを軽減するための技術が例えば、特許文献１に開示されている。

特許文献１に開示された技術では、センスアンプ動作方式のリフレッシュにおいて、選択された複数のワード線に対応する複数のセンスアンプを２つ以上のグループに分割し、分割されたセンスアンプを起動するタイミングを分散させる。これによりメモリアレーの電源系にかかる負担を平準化することができる。
特開平１０−１８８５６２号公報

特許文献１に開示された技術を利用すれば、リフレッシュにおいてメモリアレーの電源系にかかるピーク時の負担を軽減することができる。

しかしながら、特許文献１に開示された技術のようにセンスアンプを起動するタイミングを分散すると、１回のリフレッシュコマンドでリフレッシュできるメモリセルの数が少なくなってしまうという問題点がある。

メモリバンク上に配線されたワード線と、前記ワード線に対応して設けられたデータを記憶するメモリセルと、前記ワード線に対応して設けられたセンスアンプとを有し、発生させた行アドレスによって選択されたワード線に対応する前記メモリセルをリフレッシュする半導体装置であって、
前記行アドレスに対応するカウンタアドレスを発生し、前記カウンタアドレスを順次カウントアップするリフレッシュカウンターと、
前記リフレッシュを指示するリフレッシュコマンドを受信すると、前記カウンタアドレスに基づいて、ワード線の起動本数を決定する第１の本数情報及び第２の本数情報を判定して出力する制御部と、
前記第１の本数情報及び前記第２の本数情報と、前記カウンタアドレスと、により前記行アドレスを決定して出力するワード線選択部と、を備えることを特徴とする。

また、第１の領域と第２の領域とに分割されたメモリバンクと、
前記第１の領域に対応して設けられた第１のワード線と、
前記第２の領域に対応して設けられた第２のワード線と、
前記第１のワード線に対応して設けられ、データを記憶する第１のメモリセルと、
前記第２のワード線に対応して設けられ、データを記憶する第２のメモリセルと、
前記第１のワード線に対応して設けられた第１のセンスアンプと、
前記第２のワード線に対応して設けられた第２のセンスアンプと、
前記第１のワード線及び前記第２のワード線を選択する行アドレスに対応するカウンタアドレスを発生し、前記カウンタアドレスを順次カウントアップするリフレッシュカウンターと、
リフレッシュを指示するリフレッシュコマンドを受信するとリフレッシュ期間内に複数回のリフレッシュを行うように制御する制御部と、を有することを特徴とする。

また、メモリバンク上に配線されたワード線と、前記ワード線に対応して設けられたデータを記憶するメモリセルと、前記ワード線に対応して設けられたセンスアンプとを有し、発生させた行アドレスによって選択されたワード線に対応する前記メモリセルをリフレッシュする半導体装置のリフレッシュ方法であって、
前記リフレッシュを指示するリフレッシュコマンドを受信すると、リフレッシュカウンターが示すカウンタアドレスに基づいて、ワード線の起動本数を決定する第１の本数情報及び第２の本数情報を選択する処理と、
前記第１の本数情報及び第２の本数情報と、前記カウンタアドレスと、により前記行アドレスを決定する処理と、を有する。

このように、本発明の半導体装置では、１回のリフレッシュコマンドの受信によってワード線の選択が２回行われるため、１回のリフレッシュコマンドの受信によってリフレッシュできるメモリセルの数を増やすことができる。また、複数のワード線が選択された場合、それら複数のワード線に対応するセンスアンプを同時に起動させないため、メモリアレーの電源系にかかる負担を軽減することができる。

本発明は以上説明したように構成されているので、メモリアレーの電源系にかかる負担を軽減しつつ、１回のリフレシュコマンドでリフレッシュするメモリセルの数を増やすことができる。

以下に、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の半導体装置の実施の一形態の構成を示すブロック図である。

本実施形態の半導体装置１００は図１に示すように、制御部１と、リフレッシュカウンター２と、ワード線選択部３と、Ｘタイミング制御部４と、メモリアレー５と、行デコーダ６と、列デコーダ７と、入出力回路８と、列制御部９と、アドレスバッファ１０とを備えている。また、制御部１はワード線選択部３を備えている。

メモリアレー５は、データを記憶する多数のメモリセル（不図示）を有する複数のメモリバンク（不図示）から構成されている。メモリバンクは、複数のワード線と、ワード線と交差する複数のビット線と、ワード線とビット線との交点に配置された複数のメモリセルとから構成されている。メモリバンクの構成の詳細については後述する。

制御部１は、半導体装置１００の動作を制御するものであり、半導体装置１００の外部から入力される制御信号を受信し、半導体装置１００の各部における動作を制御する。なお、半導体装置１００の外部から制御部１へ入力される制御信号としては、行アドレスストローブ信号（ＲＡＳ）や列アドレスストローブ信号（ＣＡＳ）、ライトイネーブル信号（ＷＥ）等がある。また、半導体装置１００の外部とは例えば、ＤＲＡＭコントローラー（不図示）等である。また、制御部１は、半導体装置１００の外部から入力されるリフレッシュを指示するリフレッシュコマンドを受信すると、リフレッシュカウンター２にワード線の行アドレスを特定するためのカウンタアドレスを発生させる。また、制御部１は、Ｘタイミング制御部４へセンスアンプ（不図示）及びワード線の起動タイミングを発生するように指示し、ワード線選択部３に同時に起動するワード線の本数を指示する。リフレッシュにおける制御部１の動作の詳細については後述する動作フローで説明する。

ワード線選択部３は、リフレッシュカウンター２が発生したカウンタアドレスの値及び制御部１からの指示に従い、リフレッシュを行うために選択するワード線の本数及びアドレスを決定し、決定したワード線の本数及びアドレスを示す情報を第１の本数情報または第２の本数情報として行デコーダ６へ出力する。ワード線選択部３は、リフレッシュの動作の際には、上述したようにリフレッシュカウンター２から出力されたカウンタアドレスを行アドレスとして行デコーダ６へ出力するが、通常の動作の際には、アドレスバッファ１０から出力されたアドレスを行アドレスとして行デコーダ６へ出力する。また、ワード線選択部３は、リフレッシュカウンター２またはアドレスバッファ１０から出力されたアドレスに対応するワード線が救済されているか否かを判定する冗長判定を行う。そして、救済されていれば救済後の冗長アドレスを行アドレスとして行デコーダ６へ出力し、救済されていなければ、リフレッシュカウンター２またはアドレスバッファ１０から出力されたアドレスを行アドレスとして行デコーダ６へ出力する。

リフレッシュカウンター２は、制御部１の指示に基づき、リフレッシュ時にワード線を特定するためのカウンタアドレスを発生させ、カウンタアドレス値をカウントする。なお、本実施形態のアドレスはＸ０からＸ１３の１４ビットで構成され、Ｘ１３が最上位アドレスとなるが、リフレッシュカウンター２においては、Ｘ１３が最下位アドレスとなり、下位からＸ１３、Ｘ０〜Ｘ１２のアドレス順となる。また、リフレッシュカウンター２からワード線選択部３へは、Ｘ０〜Ｘ１３のアドレスが出力されるが、リフレッシュカウンター２から制御部１へは、Ｘ１３のアドレスのみが出力される。

Ｘタイミング制御部４は、制御部１からの指示に従い、ワード線（不図示）やセンスアンプ（不図示）を起動させるタイミング、ワード線選択部３が行デコーダ６に行アドレスを出力するタイミングを制御するための活性化信号を出力する。なお、Ｘタイミング制御部４は、複数のワード線に対応するセンスアンプを起動させる際には、その起動させるタイミングをワード線毎にずらした活性化信号を出力する。この動作の詳細については、後述する動作フローで説明する。

行デコーダ６は、ワード線選択部３から出力を受ける行アドレスによってメモリアレー５のワード線を選択する。

列デコーダ７は、列制御部９から出力を受ける列アドレスによってメモリアレー５のビット線を選択する。

入出力回路８は、半導体装置１００の外部からメモリアレー５のメモリセルへ書き込まれるデータや、メモリアレー５のメモリセルから半導体装置１００の外部へ読み出されるデータの入出力制御を行う。

列制御部９は、制御部１からの指示とアドレスバッファ１０から入力される列アドレスとにより、Ｙスイッチ（不図示）を起動し、列アドレスに対応するビット線と入出力回路８とを接続する。なお、図１においては、アドレスバッファ１０と列制御部９との間の配線は記載を省略している。

アドレスバッファ１０は、半導体装置１００の外部から入力されるアドレス信号を一時的に蓄積する。

図２は、図１に示した制御部１の構成の一例を示すブロック図である。なお、図２では、図１に示したワード線選択部３の記載は省略している。

図１に示した制御部１は図２に示すように、リフレッシュ状態ラッチ部１０１と、リフレッシュタイミング生成部１０２と、リフレッシュサイクルカウンター１０３と、リフレッシュ方式判定部１０４と、制御信号デコード部１０５と、リフレッシュモードセレクター部１０６とを備えている。

制御信号デコード部１０５は、制御信号の一つであるリフレッシュコマンドを図１に示した半導体装置１００の外部から受信し、内部リフレッシュ信号１１１を発生させる。

リフレッシュ状態ラッチ部１０１は、発生した内部リフレッシュ信号１１１を検知すると、リフレッシュの動作状態を示す内部リフレッシュ状態信号１１２をハイレベルに設定する。なお、内部リフレッシュ信号１１１は、ワンショットのパルス信号である。また、リフレッシュ状態ラッチ部１０１は、リフレッシュの動作を終了させるためのリセット信号１１３を検知すると、ハイレベルに設定された内部リフレッシュ状態信号１１２をリセットしてローレベルにする。

リフレッシュタイミング生成部１０２は、内部リフレッシュ状態信号１１２がハイレベルに設定されている間、リフレッシュの動作の制御に用いられるリフレッシュクロック信号１１４を１回または２回連続して発生する。まず、リフレッシュタイミング生成部１０２は内部リフレッシュ状態信号１１２がハイレベルとなると、リフレッシュクロック信号１１４を発生する。そして、リフレッシュタイミング生成部１０２は、Ｘタイミング制御部４から終了信号１１５を受けた際に内部リフレッシュ状態信号がハイレベルであれば、リフレッシュクロック信号１１４を再度発生する。一方、リフレッシュタイミング生成部１０２は、Ｘタイミング制御部４から終了信号４を受けた際に内部リフレッシュ状態信号がローレベルであれば再度のリフレッシュクロック信号１１４を発生しない。なお、リフレッシュクロック信号１１４の連続して発生される回数は、内部リフレッシュ状態信号１１２がハイレベルとなったときのリフレッシュカウンター２から受けるカウンタアドレス１１７によって決定されるが、詳細は後述する。

リフレッシュサイクルカウンター１０３は、リフレッシュタイミング生成部１０２から受けるリフレッシュクロック信号１１４の回数に応じ、リセット信号１１３を発生させる。

リフレッシュ方式判定部１０４は、リフレッシュクロック信号１１４のタイミングに基づき、リフレッシュカウンター２から出力されるカウンタアドレス１１７及びリフレッシュサイクルカウンター１０３から出力されるサイクルアドレス１１８からリフレッシュ方式判定信号１１６を決定し、Ｘタイミング制御部４及びワード線選択部３に出力する。

リフレッシュモードセレクター部１０６は、選択されたリフレッシュ動作方式を示すリフレッシュモード通知信号１１９を制御部１内へ出力する。リフレッシュ動作方式の設定は、モードレジスタ設定やヒューズなどによって行われる。この選択により、本発明のリフレッシュ動作方式にするのか、一般的なリフレッシュ動作方式にするのかを選択する。

ここで、図１及び図２に示した制御部１内においてリフレッシュの動作時に発生する信号のタイミングについて説明する。

図３は、図１及び図２に示した制御部１内におけるリフレッシュの動作時の信号のタイミングチャートである。本タイミングチャートは、リフレッシュ開始時にカウンタアドレス１１７がＸ１３＝０、Ｘ０〜１２＝ｎであり、１回のリフレッシュコマンド１２３で２回リフレッシュが行われる例を示している。１回目のリフレッシュでは、Ｘ１３＝０、Ｘ０〜１２＝ｎとＸ１３＝１、Ｘ０〜１２＝ｎに対応するワード線を同時に起動する。そして、Ｘ１３＝０、Ｘ０〜１２＝ｎに対応するセンスアンプを起動し、その後にＸ１３＝１、Ｘ０〜１２＝ｎに対応するセンスアンプを起動する（第１の本数情報）。２回目のリフレッシュでは、Ｘ１３＝０、Ｘ０〜１２＝ｎ＋１に対応するワード線を起動し、Ｘ１３＝０、Ｘ０〜１２＝ｎ＋１に対応するセンスアンプを起動する（第２の本数情報）。

まず、時刻ｔ１において半導体装置１００の外部から制御信号であるリフレッシュコマンド１２３が入力されることにより、時刻ｔ２において内部リフレッシュ信号１１１が発生する。

内部リフレッシュ信号１１１を検知したリフレッシュ状態ラッチ部１０１は、時刻ｔ３において内部リフレッシュ状態信号１１２をハイレベルに設定する。

リフレッシュタイミング生成部１０２は、内部リフレッシュ状態信号１１２がハイレベルになったことを検知すると、時刻ｔ４において１回目のリフレッシュクロック信号１１４を発生させる。ここでは、リフレッシュ開始時にカウンタアドレス１１７がＸ１３＝０の場合であるので、リフレッシュタイミング生成部１０２は、リフレッシュクロック信号１１４を２回連続して発生させる。

リフレッシュ方式判定部１０４は、リフレッシュタイミング生成部１０２から１回目のリフレッシュクロック信号１１４が入力されたことを検知すると、時刻ｔ４１においてリフレッシュカウンター２から出力されるカウンタアドレス１１７のＸ１３と、リフレッシュサイクルカウンター１０３から出力されるサイクルアドレス１１８とからリフレッシュ方式を決定する。そして、ワード線選択部３（図１及び図２参照）及びＸタイミング制御部４へリフレッシュ方式判定信号１１６を出力する。

ここでは、カウンタアドレス１１７がＸ１３＝０であり、サイクルアドレス１１８が０であるので、リフレッシュ方式判定部１０４から出力されるリフレッシュ方式判定信号１１６は第１の本数情報となる。なお、リフレッシュ方式判定部１０４は、リフレッシュタイミング生成部１０２から連続して２回リフレッシュクロック信号１１４を受けるが、リフレッシュ方式判定部１０４は、１回目のリフレッシュクロック１１４によって動作を開始しているので、２回目のリフレッシュクロック信号１１４による動作への影響を受けることはない。

ワード線選択部３は、リフレッシュ方式判定部１０４からリフレッシュ方式判定信号１１６が入力されたことを検知すると、リフレッシュ方式判定信号１１６の情報とカウンタアドレス１１７とから、行デコーダ６（図１参照）に出力する行アドレスを決定する。

そして、ワード線選択部３は、Ｘタイミング制御部４から出力される行アドレスタイミング信号１２０を検知すると、時刻ｔ４２において、決定された行アドレスを行デコーダ６へ出力する。ここで、リフレッシュ方式判定信号１１６は、第１の本数情報を示しているので、ワード線選択部３は、Ｘ１３＝０、Ｘ０〜１２＝ｎ及びＸ１３＝１、Ｘ０〜１２＝ｎの行アドレスを行デコーダ６に出力する。

リフレッシュカウンター２は、リフレッシュタイミング生成部１０２から出力されるリフレッシュクロック信号１１４を検知すると、時刻ｔ４３においてカウンタアドレス１１７をカウントする。リフレッシュカウンター２は、リフレッシュクロック信号１１４を２回連続して検知するので、カウンタアドレス１１７は、Ｘ１３＝０、Ｘ０〜１２＝ｎからＸ１３＝１、Ｘ０〜１２＝ｎ、Ｘ１３＝０、Ｘ０〜１２＝ｎ＋１へと順次カウントされる。

リフレッシュサイクルカウンター１０３は、リフレッシュタイミング生成部１０２から出力されるリフレッシュクロック信号１１４を検知すると、時刻ｔ４４においてサイクルアドレス１１８をカウントする。リフレッシュサイクルカウンター１０３は、リフレッシュクロック信号１１４を２回連続して検知するので、サイクルアドレス１１８は、０から１、２へと順次カウントされる。

ここで、ワード線選択部３がリフレッシュ方式判定部１０４から出力されるリフレッシュ方式判定信号１１６を検知して行アドレスを決定するタイミングは、リフレッシュカウンター２及びリフレッシュサイクルカウンター１０３がリフレッシュタイミング生成部１０２から出力されるリフレッシュクロック信号１１４を検知してカウントするタイミングよりも早くなるように設定されている。

Ｘタイミング制御部４は、リフレッシュタイミング生成部１０２から出力されるリフレッシュクロック信号１１４とリフレッシュ方式判定部１０４から出力されるリフレッシュ方式判定信号１１６とを検知すると、所定の時間に行アドレスタイミング信号１２０（図２参照）をワード線選択部３に出力する。

そして、Ｘタイミング制御部４は、時刻ｔ４５においてワード線活性化タイミング信号１２１を出力し、時刻ｔ４６においてセンスアンプ活性化タイミング信号１２２を出力する。ここで、リフレッシュ方式判定信号１１６は第１の本数情報を示しているので、Ｘタイミング制御部４は、センスアンプ活性化タイミング信号１２２を２回出力する。なお、Ｘタイミング制御部４は、リフレッシュタイミング生成部１０２から連続して２回リフレッシュクロック信号１１４を受けるが、Ｘタイミング制御部４は１回目のリフレッシュクロック１１４によって動作を開始しているので、２回目のリフレッシュクロック信号１１４による動作への影響を受けることはない。

１回目に選択されたワード線に対応するメモリセルのリフレッシュが完了すると、リフレッシュタイミング生成部１０２は、時刻ｔ５において終了信号１１５の出力をＸタイミング制御部４から受ける。

そして、リフレッシュタイミング生成部１０２は、時刻ｔ６において２回目のリフレッシュクロック信号１１４を発生させる。これは、２回目のリフレッシュであるので、リフレッシュタイミング生成部１０２は、リフレッシュクロック信号１１４を１回発生させる。

リフレッシュ方式判定部１０４は、リフレッシュタイミング生成部１０２からリフレッシュクロック信号１１４が入力されたことを検知すると、時刻ｔ６１においてリフレッシュカウンター２から出力されるカウンタアドレス１１７のＸ１３と、リフレッシュサイクルカウンター１０３から出力されるサイクルアドレス１１８とからリフレッシュ方式を決定し、ワード線選択部３及びＸタイミング制御部４にリフレッシュ方式判定信号１１６を出力する。ここでは、カウンタアドレス１１７がＸ１３＝０であり、サイクルアドレス１１８が２であるので、リフレッシュ方式判定部１０４から出力されるリフレッシュ方式判定信号１１６は第２の本数情報となる。

ワード線選択部３は、リフレッシュ方式判定部１０４からリフレッシュ方式判定信号１１６が入力されたことを検知すると、リフレッシュ方式判定信号１１６の情報とカウンタアドレス１１７とから、行デコーダ６に出力する行アドレスを決定する。

そして、ワード線選択部３は、Ｘタイミング制御部４から出力される行アドレスタイミング信号１２０を検知すると、時刻ｔ６２において、決定された行アドレスを行デコーダ６へ出力する。ここで、リフレッシュ方式判定信号１１６は第２の本数情報を示しているので、ワード線選択部３は、Ｘ１３＝０、Ｘ０〜１２＝ｎ＋１の行アドレスを行デコーダ６に出力する。

リフレッシュカウンター２は、リフレッシュタイミング生成部１０２から出力されるリフレッシュクロック信号１１４を検知すると、時刻ｔ６３においてカウンタアドレス１１７をカウントする。カウンタアドレス１１７は、Ｘ１３＝０、Ｘ０〜１２＝ｎ＋１からＸ１３＝１、Ｘ０〜１２＝ｎ＋１へとカウントされる。

リフレッシュサイクルカウンター１０３は、リフレッシュタイミング生成部１０２から出力されるリフレッシュクロック信号１１４を検知すると、時刻ｔ６４においてサイクルアドレス１１８をカウントする。ここでは、サイクルアドレス１１８は、２から３へとカウントされる。サイクルアドレス１１８が３になると、リフレッシュサイクルカウンター１０３は、時刻ｔ７においてリセット信号１１３をリフレッシュ状態ラッチ部１０１に出力する。そして、サイクルアドレス１１８は０にリセットされる。

Ｘタイミング制御部４は、リフレッシュタイミング生成部１０２から出力されるリフレッシュクロック信号１１４と、リフレッシュ方式判定部１０４から出力されるリフレッシュ方式判定信号１１６とを検知すると、所定の時間に行アドレスタイミング信号１２０をワード線選択部３に出力する。そして、Ｘタイミング制御部４は、時刻ｔ６５においてワード線活性化タイミング信号１２１を出力し、時刻ｔ８１においてセンスアンプ活性化タイミング信号１２２を出力する。ここで、リフレッシュ方式判定信号１１６は第２の本数情報を示しているので、Ｘタイミング制御部４は、センスアンプ活性化信号１２２を１回だけ出力する。

リフレッシュ状態ラッチ部１０１は、リセット信号１１３を検知すると、時刻ｔ８においてハイレベルに設定されていた内部リフレッシュ状態信号１１２をリセットしてローレベルにする。

以上説明したように、半導体装置１００の外部から入力された１回のリフレッシュコマンドにより、リフレッシュカウンター２において行アドレスが２回発生され、ワードの選択が２回行われる。そして、次にリフレッシュタイミング生成部１０２がＸタイミング制御部４から終了信号１１５を受けても、内部リフレッシュ状態信号１１２がハイレベルに設定されていないため、リフレッシュタイミング生成部１０２はリフレッシュクロック信号１１４を出力しない。従ってワード線の選択は行われない。

なお、ここでは、リフレッシュ開始時にＸ１３＝０である場合について説明したが、リフレッシュ開始時にＸ１３＝１である場合について以下に説明する。

リフレッシュ開始時にＸ１３＝１である場合、１回目のリフレッシュでは、Ｘ１３＝１、Ｘ０〜１２＝ｎに対応するワード線を起動し、Ｘ１３＝１、Ｘ０〜１２＝ｎに対応するセンスアンプを起動する（第２の本数情報）。そして、２回目のリフレッシュでは、Ｘ１３＝０、Ｘ０〜１２＝ｎ＋１とＸ１３＝１、Ｘ０〜１２＝ｎ＋１に対応するワード線を同時に起動する。そして、Ｘ１３＝０、Ｘ０〜１２＝ｎ＋１に対応するセンスアンプを起動し、その後に、Ｘ１３＝１、Ｘ０〜１２＝ｎ＋１に対応するセンスアンプを起動する（第１の本数情報）。

つまり、図３において、リフレッシュ開始からｔ６までの動作であるＴ１の動作と、ｔ６からリフレッシュ期間終了までの動作Ｔ２の動作とが、リフレッシュ開始時にＸ１３＝０の場合と、Ｘ１３＝１の場合とでは反対になる。

また、リフレッシュ方式判定回路１０４がサイクルアドレス１０４とカウンタアドレス１１７のＸ１３とから、第１の本数情報と第２の本数情報とを判定するが、その判定の組合せは次の通りである。

第１の本数情報（Ｘ１３、サイクルアドレス）＝（０、０）、（０、１）
第２の本数情報（Ｘ１３、サイクルアドレス）＝（０、２）、（１、０）
本実施形態においては、１回のリフレッシュコマンドの受信によってワード線の選択が２回行われ、第１の本数情報と第２の本数情報とに基づくリフレッシュが選択されるが、リフレッシュ期間及びリフレッシュに必要な時間に基づいて実施形態の変更が可能である。

例えば、１回のリフレッシュコマンドの受信によってワード線の選択が３回行われ、第１の本数情報、第１の本数情報及び第２の本数情報の順番でリフレッシュが選択されることもできる。この実施形態では、リフレッシュタイミング生成部１１２の動作と、リフレッシュサイクルカウンター１０３のサイクルアドレス１１８のアドレス数と、リフレッシュ方式判定部１０４の判定方式を変更すればよい。

以下に1回のリフレッシュコマンドの受信によってワード線の選択が３回行われる場合について説明する。

内部リフレッシュ状態信号１１２がハイレベルになったことを検知したときにＸ１３＝０であると、リフレッシュタイミング生成部１０２は、リフレッシュクロック信号１１４を２回発生する。

そして、リフレッシュタイミング生成部１０２が、終了信号１１５を検知すると、リフレッシュクロック信号１１４を２回発生し、次に終了信号１１５を検知すると、リフレッシュクロック信号１１４を２回発生する。

また、内部リフレッシュ状態信号１１２がハイレベルになったことを検知したときにＸ１３＝０であると、リフレッシュタイミング生成部１０２は、リフレッシュクロック信号１１４を１回、２回、２回の順番でそれぞれ発生する。この場合、リフレッシュサイクルカウンター１０３が、サイクルアドレス１１８を５までカウントし、５をカウントするとリセット信号１１３を発生し、５を０にリセットする。

リフレッシュ方式判定回路１０４がサイクルアドレス１０４とカウンタアドレス１１７のＸ１３とから、第１の本数情報と第２の本数情報とを判定するが、その判定の組合せは次の通りである。

第１の本数情報（Ｘ１３、サイクルアドレス）＝（０、０）、（０、２）、（０、１）、（０、３）
第２の本数情報（Ｘ１３、サイクルアドレス）＝（０、４）、（１、０）
図４は、図１に示した半導体装置１００のメモリアレー５のメモリバンク内における行アドレスの一割付例を示す図である。なお、ここでは、半導体装置１００は、１ＧビットＤＲＡＭ／８バンク／語構成ｘ８とする。

図１に示した半導体装置１００のメモリアレー５のメモリバンク５０ａは、図４に示すように、図中上部と下部とにそれぞれ２７２個の合計５４４個のメモリマット５０ｂがある。

図４に示すメモリマット５０ｂのそれぞれには、ビット線が５１２本、ワード線が５１２本、メモリセルが２５６個含まれている。

図４に示すメモリマット５０ｂに含まれるワード線は、Ｘ０〜Ｘ１３の合計１４ビットの行アドレスを用いて特定される。この場合、まず、メモリマット５０ｂがＸ９〜Ｘ１３の合計５ビットを用いて特定される。例えば、図中最も左上にあるメモリマット５０ｂを特定するＸ９〜Ｘ１３のビットは、「０００００」となる。そして、メモリマット５０ｂに含まれる５１２本のワード線は、Ｘ０〜Ｘ８の合計９ビットを用いて特定される。つまり、図中最も左上にあるメモリマット５０ｂに含まれるワード線の行アドレスは、例えば、「０００００１１１００１０１」や「０００００１０１０１１１１１」というように、Ｘ９〜Ｘ１３までのビットは、「０００００」で共通で、Ｘ０〜Ｘ８までのビットが任意のビットとなる。

このように、本実施形態では、上位のアドレスほど大きな領域の選択に使用する場合を想定している。例えば、Ｘ１３のビットが「０」の場合、図中メモリバンク５０ａの第１の領域である上部を示し、Ｘ１３のビットが「１」の場合には、図中メモリバンク５０ａの第２の領域である下部を示している。

以降、図中上部の第１の領域にあるＸ１３のビットが０に対応する第１のワード線のことを「Ｘ１３＝０側ワード線」といい、図中下部の第２の領域にあるＸ１３のビットが１に対応する第２のワード線のことを「Ｘ１３＝１側ワード線」という。

本実施形態ではリフレッシュの際、同一のメモリバンクにおいて、Ｘ０〜Ｘ１２までのビットは共通で、Ｘ１３のビットだけが異なるワード線である１本のＸ１３＝０側ワード線８０と１本のＸ１３＝１側ワード線８３とが同時に、または１本ずつ選択され、選択されたワード線に対応するメモリセルのリフレッシュが行われる。そして、Ｘ０〜Ｘ１２までのビットを変えながらこの動作が繰り返され、メモリバンク５０ａ上にある全てのメモリセルのリフレッシュが行われる。図１に示したメモリアレー５の他のメモリバンクについても同様にリフレッシュが行われ、半導体装置１００の全てのメモリセルのリフレッシュが行われる。

図５は、図４に示したメモリバンク５０ａの一部の構成例を示す図である。

図５に示すようにＸ１３＝０側ワード線８０はそれぞれ、複数の／ビット線８１ａ及びビット線８１ｂと交差している。

また同様に、図５に示すようにＸ１３＝１側ワード線８３はそれぞれ、複数／ビット線８１ａ及びビット線８１ｂと交差している。

また、図５に示すように、／ビット線８１ａ及びビット線８１ｂと、Ｘ１３＝０側ワード線８０との交点にメモリセル９０が設けられている。同様に、／ビット線８１ａ及びビット線８１ｂと、Ｘ１３＝１側ワード線８３との間にメモリセル９０が設けられている。

また、図５に示すように、メモリマット５０ｂの間にセンスアンプが配置されている。センスアンプは、メモリセル９０から読み出されたデータを増幅する。

以降、Ｘ１３＝０側ワード線８０に対応する第１のセンスアンプを「Ｘ１３＝０側センスアンプ」といい、Ｘ１３＝１側ワード線８３に対応する第２のセンスアンプを「Ｘ１３＝１側センスアンプ」という。

なお、図５においては、一例としてメモリアレー５がオープンビット方式である場合を示しているが、本発明はメモリアレーの構成によらず適用することができる。

以下に上記のように構成された半導体装置１００におけるリフレッシュの動作について説明する。

図６は、図１〜図５に示した半導体装置１００におけるリフレッシュの動作を説明するためのフローチャートである。

まず、制御部１は、ＤＲＡＭコントローラ等の半導体装置１００の外部からリフレッシュコマンドを受信する（ステップＳ１）。

次に、制御部１は、リフレッシュカウンター２がカウントアップしている発生済アドレス値に基づき、次に選択するワード線のＸ１３のビットが０であるか１であるかどうかを判定する（ステップＳ２）。

ステップＳ２における判定の結果、次に選択するワード線のＸ１３のビットが０である場合、制御部１は、１回目のワード線の選択として２本のワード線を選択することを示した第１の本数情報をワード線選択部３へ出力する。それとともに制御部１は、Ｘタイミング制御部４へワード線の起動を指示する（ステップＳ３）。なお、このＸライミング制御部４へのワード線の起動の指示には、本数情報が含まれている。これにより、Ｘタイミング制御部４は、センスアンプを起動させる回数を決定する。これは、以降のステップにおいて、制御部１がＸタイミング制御部４へワード線の起動を指示する場合も同様である。

また、ステップＳ２における判定の結果、次に選択するワード線のＸ１３のビットが１である場合については後述する。

制御部１から第１の本数情報の出力を受けたワード線選択部３は、リフレッシュカウンター２の発生済アドレス値が示すカウンタアドレスの次の１本のＸ１３＝０側ワード線８０の行アドレスと、１本のＸ１３＝１側ワード線８３の行アドレスとを発生させて合計２本の行アドレスを行デコーダ６へ出力する。また、リフレッシュカウンター２は、これらのワード線選択部３が発生させた行アドレスに対応するカウンタアドレスをそれぞれ、Ｘ１３＝０側及びＸ１３＝１側の発生済アドレス値としてカウントアップする。

これにより、１本のＸ１３＝０側ワード線８０と１本のＸ１３＝１側ワード線８３との合計２本のワード線が同時に選択される。

そして、ステップＳ３においてワード線の起動の指示を受けたＸタイミング制御部４がワード線を起動させるタイミングを制御するための活性化信号を出力することにより、選択された１本のＸ１３＝０側ワード線８０と１本のＸ１３＝１側ワード線８３との合計２本のワード線が活性化する（ステップＳ４）。

図７は、図５に示したワード線及びビット線の電圧の変動を示す動作波形図である。

図７のワード線活性化２０１に示すように、１本のＸ１３＝０側ワード線８０及び１本のＸ１３＝１側ワード線８３の両方が選択されることにより、Ｘ１３＝０側ワード線８０及びＸ１３＝１側ワード線８３の両方が活性化している。

１本のＸ１３＝０側ワード線８０が活性化すると、活性化した１本のＸ１３＝０側ワード線８０に対応する複数のメモリセル９０からデータが読み出される。つまり、／ビット線８１ａとビット線８１ｂとの間に、メモリセル９０に記憶されているデータに応じた電位差が生じる。また、ここでは同時に１本のＸ１３＝１側ワード線８３が活性化している。そのため、活性化した１本のＸ１３＝１側ワード線８３に対応する複数のメモリセル９０からもデータが読み出される（ステップＳ５）。

次に、Ｘタイミング制御部４は、Ｘ１３＝０側センスアンプ８２及びＸ１３＝１側センスアンプ８４を起動させるタイミングを制御するための活性化信号を出力する。これにより、まず、活性化したＸ１３＝０側ワード線８０に対応する全てのＸ１３＝０側センスアンプ８２（図５参照）が起動する（ステップＳ６）。

起動したＸ１３＝０側センスアンプ８２により、図７のビット線増幅２０２に示すように、／ビット線８１ａとビット線８１ｂとの間の電位差が０または１の論理レベルに相当する電位差（例えば、接地電位／電源電位ＶＤＤ）まで増幅されてメモリセル９０へ電荷が供給される（ステップＳ７）。

なお、ステップＳ７のおける増幅の際、オーバードライブ方式の場合、オーバードライブ起動信号がハイレベルである間にオーバードライブ用補償容量からオーバードライブ用電源線（不図示）を介してメモリセル９０に電荷が供給される。そして、オーバードライブ起動信号がローレベルになるとオーバードライブが停止し、オーバードライブ用補償容量が再充電される。この動作は、以下のステップにおいてビット線の間の電位差が増幅される場合も同様である。

この後、／ビット線８１ａとビット線８１ｂとがプリチャージされ、活性化した１本のＸ１３＝０側ワード線８０に対応する複数のメモリセル９０のリフレッシュが完了する。

次に、活性化したＸ１３＝１側ワード線８３に対応する全てのＸ１３＝１側センスアンプ８４（図５参照）が起動する（ステップＳ８）。

起動したＸ１３＝１側センスアンプ８４により、／ビット線８１ａとビット線８１ｂとの間の電位差が０または１の論理レベルに相当する電位差（例えば、接地電位／電源電位ＶＤＤ）まで増幅されてメモリセル９０へ電荷が供給される（ステップＳ９）。

この後、／ビット線８１ａとビット線８１ｂとがプリチャージされ、活性化した１本のＸ１３＝１側ワード線８３に対応する複数のメモリセル９０のリフレッシュが完了する。

ここで、Ｘタイミング制御部４は、ワード線の起動を解除する（ステップＳ１０）。これにより、図７のワード線非活性化２０３に示すように1本のＸ１３＝０側ワード線８０及び１本のＸ１３＝１側ワード線８３が非活性化する。また、Ｘタイミング制御部４は、終了信号１１５（図３及び図４参照）を制御部１へ出力する。

Ｘタイミング制御部４から出力された終了信号１１５を受けると、制御部１は、２回目のワード線の選択として１本のワード線を選択することを示した第２の本数情報をワード線選択部３へ出力する。それとともに制御部１は、Ｘタイミング制御部４へワード線の起動を指示する（ステップＳ１１）。

制御部１から第２の本数情報の出力を受けたワード線選択部３は、リフレッシュカウンター２の発生済アドレス値が示すカウンタアドレスの次の１本のＸ１３＝０側ワード線８０の行アドレスを発生させて行デコーダ６へ出力する。また、リフレッシュカウンター２は、このワード線選択部３が発生させた行アドレスに対応するカウンタアドレスをＸ１３＝０側の発生済アドレス値としてカウントアップする。なお、ここではＸ１３＝１側ワード線８３は選択されない。その理由は、Ｘ１３＝１側センスアンプ８４を起動している時間と同じ時間を確保することにより、Ｘ１３＝０側にあるメモリセル９０へ電荷を供給する時間を確保するためである。

これにより、１本のＸ１３＝０側ワード線８０が選択される。

そして、ステップＳ１１においてワード線の起動の指示を受けたＸタイミング制御部４がワード線を起動させるタイミングを制御するための活性化信号を出力することにより、選択された１本のＸ１３＝０側ワード線８０が活性化する（ステップＳ１２）。図７のワード線活性化２０４に示すように、１本のＸ１３＝０側ワード線８０が選択されることにより、１本のＸ１３＝０側ワード線８０が活性化している。

１本のＸ１３＝０側ワード線８０が活性化すると、活性化した１本のＸ１３＝０側ワード線８０に対応する複数のメモリセル９０からデータが読み出される（ステップＳ１３）。

次に、Ｘタイミング制御部４は、Ｘ１３＝０側センスアンプ８２を起動させるタイミングを制御するための活性化信号を出力する。これにより、活性化したＸ１３＝０側ワード線８０に対応する全てのＸ１３＝０側センスアンプ８２が起動する（ステップＳ１４）。

起動したＸ１３＝０側センスアンプ８２により、図７のビット線増幅２０５に示すように、／ビット線８１ａとビット線８１ｂとの間の電位差が０または１の論理レベルに相当する電位差（例えば、接地電位／電源電位ＶＤＤ）まで増幅されてメモリセル９０へ電荷が供給される（ステップＳ１５）。

この後、／ビット線８１ａとビット線８１ｂとがプリチャージされ、活性化した１本のＸ１３＝０側ワード線８０に対応する複数のメモリセル９０のリフレッシュが完了する。

ここで、Ｘタイミング制御部４は、ワード線の起動を解除する（ステップＳ１６）。これにより、図７のワード線非活性化２０６に示すようにＸ１３＝０側ワード線８０が非活性化する。また、Ｘタイミング制御部４は、終了信号１１５（図３及び図４参照）を制御部１へ出力する。

以上のように、半導体装置１００の外部から入力された１回のリフレッシュコマンドにより、リフレッシュのためのワード線の選択が２回行われる。この２回のワード線の選択は、図３及び図４に示したリフレッシュクロック信号１１４が出力される回数に相当している。

ここで、ステップＳ２における判定の結果、次に選択するワード線のＸ１３のビットが１である場合、制御部１は、１回目のワード線の選択として１本のワード線を選択することを示した第２の本数情報をワード線選択部３へ出力する。それとともに制御部１は、Ｘタイミング制御部４へワード線の起動を指示する（ステップＳ１７）。なお、次に選択するワード線のＸ１３のビットが１である場合とは、上述したステップＳ１〜Ｓ１６までの動作が終了した後、図７に示すリフレッシュコマンド１２４を制御部１が受信した場合を想定している。

制御部１から第２の本数情報の出力を受けたワード線選択部３は、リフレッシュカウンター２の発生済アドレス値が示す行アドレスの次の１本のＸ１３＝１側ワード線８３の行アドレスを発生させて行デコーダ６へ出力する。また、リフレッシュカウンター２は、このワード線選択部３が発生させた行アドレスに対応するカウンタアドレスをＸ１３＝１側の発生済アドレスとしてカウントアップする。

これにより、１本のＸ１３＝１側ワード線８３が選択される。

そして、ステップＳ１７においてワード線の起動の指示を受けたＸタイミング制御部４がワード線を起動させるタイミングを制御するための活性化信号を出力することにより、選択された１本のＸ１３＝１側ワード線８３が活性化する（ステップＳ１８）。図７のワード線活性化２０７に示すように、１本のＸ１３＝１側ワード線８３が選択されることにより、１本のＸ１３＝１側ワード線８３が活性化している。

１本のＸ１３＝１側ワード線８３が活性化すると、活性化した１本のＸ１３＝１側ワード線８３に対応する複数のメモリセル９０からデータが読み出される。（ステップＳ１９）。

次に、Ｘタイミング制御部４は、Ｘ１３＝１側センスアンプ８４を起動させるタイミングを制御するための活性化信号を出力する。これにより、活性化したＸ１３＝１側ワード線８３に対応する全てのＸ１３＝１側センスアンプ８４が起動する（ステップＳ２０）。

起動したＸ１３＝１側センスアンプ８４により、図７のビット線増幅２０８に示すように、／ビット線８１ａとビット線８１ｂとの間の電位差が０または１の論理レベルに相当する電位差（例えば、接地電位／電源電位ＶＤＤ）まで増幅されてメモリセル９０へ電荷が供給される（ステップＳ２１）。

この後、／ビット線８１ａとビット線８１ｂとがプリチャージされ、活性化した１本のＸ１３＝１側ワード線８３に対応する複数のメモリセル９０のリフレッシュが完了する。

ここで、Ｘタイミング制御部４は、ワード線の起動を解除する（ステップＳ２２）。これにより、図７のワード線非活性化２０９に示すようにＸ１３＝１側ワード線８３が非活性化する。また、Ｘタイミング制御部４は、終了信号１１５（図３及び図４参照）を制御部１へ出力する。

Ｘタイミング制御部４から出力された終了信号１１５を受けると、制御部１のワード線選択部３は、２回目のワード線の選択として２本のワード線を選択することを示した第１の本数情報をリフレッシュカウンター２へ出力する。それとともに制御部１は、Ｘタイミング制御部４へワード線の起動を指示する（ステップＳ２３）。

制御部１から第１の本数情報の出力を受けたワード線選択部３は、リフレッシュカウンター２の発生済アドレス値が示すカウンタアドレスの次の１本のＸ１３＝０側ワード線８０の行アドレスと、１本のＸ１３＝１側ワード線８３の行アドレスとを発生させて合計２本の行アドレスを行デコーダ６へ出力する。また、リフレッシュカウンター２は、これらのワード線選択部３が発生させた行アドレスに対応するカウンタアドレスをそれぞれ、Ｘ１３＝０側及びＸ１３＝１側の発生済アドレス値としてカウントアップする。

これにより、１本のＸ１３＝０側ワード線８０と１本のＸ１３＝１側ワード線８３との合計２本のワード線が同時に選択される。

以降のステップＳ２４〜Ｓ３０の動作は、上述したステップＳ４〜Ｓ１０の動作と同じであるため説明を省略する。

以上が図１〜図５に示した半導体装置１００におけるリフレッシュの動作である。

このように本実施形態においては、１回のリフレッシュコマンドの受信によってワード線の選択が２回行われるため、１回のリフレッシュコマンドの受信によってリフレッシュできるメモリセルの数を増やすことができる。これにより、半導体装置のすべてのメモリセルをリフレッシュする時間を短縮することができる。例えば、１ＧビットのＤＲＡＭにおいては、全てのメモリセルを４８ｍｓでリフレッシュすることができる。

また、複数のワード線が選択された場合、それら複数のワード線に対応するセンスアンプを同時に起動させないため、メモリアレーの電源系にかかる負担を軽減することができる。

なお、本実施形態においては、１回のリフレッシュコマンドの受信によってワード線の選択が２回行われ、第１の本数情報と第２の本数情報に基づくリフレッシュが選択されるが、リフレッシュ期間及びリフレッシュに必要な時間に基づいて実施形態の変更が可能である。

例えば、１回のリフレッシュコマンドの受信によってワード線の選択が３回行われ、第１の本数情報、第１の本数情報及び第２の本数情報の順番でリフレッシュが選択されることもできる。この実施形態では、次のリフレッシュコマンドにおいて、第２の本数情報、第１の本数情報、第１の本数情報の順番でリフレッシュが行われる。

本発明の半導体装置の一形態の構成を示すブロック図である。 図１に示した制御部の構成の一例を示すブロック図である。 図１及び図２に示した制御部内におけるリフレッシュの動作時の信号のタイミングチャートである。 図１に示した半導体装置のメモリアレーのメモリバンク内における行アドレスの一割付例を示す図である。 図４に示したメモリバンクのメモリセル群の一部の構成の一例を示す図である。 図１〜図５に示した半導体装置におけるリフレッシュの動作を説明するためのフローチャートである。 図５に示したワード線及びビット線の電圧の変動を示す動作波形図である。

符号の説明

１ 制御部
２ リフレッシュカウンター
３ ワード線選択部
４ Ｘタイミング制御部
５ メモリアレー
６ 行デコーダ
７ 列デコーダ
８ 入出力回路
９ 列制御部
１０ アドレスバッファ
５０ａ メモリバンク
５０ｂ メモリマット
８０ Ｘ１３＝０側ワード線
８１ａ ／ビット線
８１ｂ ビット線
８２ Ｘ１３＝０側センスアンプ
８３ Ｘ１３＝１側ワード線
８４ Ｘ１３＝１側センスアンプ
１００ 半導体装置
１０１ リフレッシュ状態ラッチ部
１０２ リフレッシュタイミング生成部
１０３ リフレッシュサイクルカウンター
１０４ リフレッシュ方式判定部
１０５ 制御信号デコード部
１０６ リフレッシュモードセレクター部
１１１ 内部リフレッシュ信号
１１２ 内部リフレッシュ状態信号
１１３ リセット信号
１１４ リフレッシュクロック信号
１１５ 終了信号
１１６ リフレッシュ方式判定信号
１１７ カウンタアドレス
１１８ サイクルアドレス
１１９ リフレッシュモード通知信号
１２０ 行アドレスタイミング信号
１２１ ワード線活性化タイミング信号
１２２ センスアンプ活性化タイミング信号
１２３，１２４ リフレッシュコマンド
２０１，２０４，２０７ ワード線活性化
２０２，２０５，２０８ ビット線増幅
２０３，２０６，２０９ ワード線非活性化

Claims (20)

1. メモリバンク上に配線されたワード線と、前記ワード線に対応して設けられたデータを記憶するメモリセルと、前記ワード線に対応して設けられたセンスアンプとを有し、発生させた行アドレスによって選択されたワード線に対応する前記メモリセルをリフレッシュする半導体装置であって、
   前記行アドレスに対応するカウンタアドレスを発生し、前記カウンタアドレスを順次カウントアップするリフレッシュカウンターと、
   前記リフレッシュを指示するリフレッシュコマンドを受信すると、前記カウンタアドレスに基づいて、ワード線の起動本数を決定する第１の本数情報及び第２の本数情報を判定して出力する制御部と、
   前記第１の本数情報及び前記第２の本数情報と、前記カウンタアドレスと、により前記行アドレスを決定して出力するワード線選択部と、を備えることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記メモリバンクは、第１の領域と第２の領域とに分割され、
   前記ワード線は、前記第１の領域に対応する第１のワード線と、前記第２の領域に対応する第２のワード線とに分割され、
   前記第１の本数情報は、前記第１のワード線と前記第２のワード線とを選択する情報を有し、
   前記第２の本数情報は、前記第１のワード線と前記第２のワード線とのどちらか一方を選択する情報を有することを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記ワード線選択部は、前記第１の本数情報を受信すると、前記カウンタアドレスの前記第１のワード線及び前記第２のワード線に対応する行アドレスを出力し、前記第２の本数情報を受信すると、前記カウンタアドレスに対応する行アドレスを出力することを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記ワード線の起動信号及び前記センスアンプの起動信号を出力するＸタイミング制御部を有し、
   前記センスアンプは、前記第１の領域に対応する第１のセンスアンプと前記第２の領域に対応する第２のセンスアンプとに分割され、
   前記Ｘタイミング制御部は、前記制御部から前記第１の本数情報を受信すると、前記第１のセンスアンプを起動する第１のセンスアンプ起動信号と、前記第２のセンスアンプを起動する第２のセンスアンプ起動信号とを時分割で出力することを特徴とする半導体装置。
5. 請求項２乃至４のいずれか１項に記載の半導体装置において、
   前記リフレッシュカウンターは、前記第１の本数情報が出力されると、前記カウントアドレスを２回カウントアップし、前記第２の本数情報が出力されると、前記カウントアドレスを１回カウントアップすることを特徴とする半導体装置。
6. 請求項２乃至５のいずれか１項に記載の半導体装置において、
   前記制御部は、前記リフレッシュコマンドを受信すると、リフレッシュ期間内に前記第１の本数情報と前記第２の本数情報とを連続して出力することを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記制御部は、前記リフレッシュコマンドを受信したときに前記カウンタアドレスの下位アドレスが第１の下位アドレス情報を示していると、前記第１の本数情報を出力し、続いて前記第２の本数情報を出力することを特徴とする半導体装置。
8. 請求項７に記載の半導体装置において、
   前記制御部は、前記カウンタアドレスの下位アドレスが前記第１の下位アドレス情報と異なる第２の下位アドレス情報を示していると、前記第２の本数情報を出力し、続いて前記第２の本数情報を出力することを特徴とする半導体装置。
9. 第１の領域と第２の領域とに分割されたメモリバンクと、
   前記第１の領域に対応して設けられた第１のワード線と、
   前記第２の領域に対応して設けられた第２のワード線と、
   前記第１のワード線に対応して設けられ、データを記憶する第１のメモリセルと、
   前記第２のワード線に対応して設けられ、データを記憶する第２のメモリセルと、
   前記第１のワード線に対応して設けられた第１のセンスアンプと、
   前記第２のワード線に対応して設けられた第２のセンスアンプと、
   前記第１のワード線及び前記第２のワード線を選択する行アドレスに対応するカウンタアドレスを発生し、前記カウンタアドレスを順次カウントアップするリフレッシュカウンターと、
   リフレッシュを指示するリフレッシュコマンドを受信するとリフレッシュ期間内に複数回のリフレッシュを行うように制御する制御部と、を有することを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    前記制御部は、前記リフレッシュコマンドが入力されると、前記カウンタアドレスに基づいて、前記カウンタアドレスに対応する前記行アドレスの前記第１のワード線及び前記第２のワード線を同時に起動するか、前記カウンタアドレスに対応する前記行アドレスの前記第１のワード線または前記第２のワード線のどちらか一方を起動するか、を決定することを特徴とする半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記制御部は、前記カウンタアドレスに対応する前記第１のワード線及び前記第２のワード線を同時に起動した後に、前記カウンタアドレスに対応する前記第１のワード線を起動するように制御することを特徴とする半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記制御部は、前記カウンタアドレスに対応する前記第２のワード線を起動した後に、前記カウンタアドレスに対応する前記第１のワード線及び前記第２のワード線を同時に起動するように制御することを特徴とする半導体記憶装置。
13. 請求項１０乃至１２のいずれか１項に記載の半導体装置において、
    前記リフレッシュカウンターは、前記第１のワード線及び前記第２のワード線が起動すると、前記カウンタアドレスを２回カウントアップし、前記第１のワード線または前記第２のワード線のどちらか一方が起動すると、前記カウンタアドレスを１回カウントアップすることを特徴とする半導体装置。
14. メモリバンク上に配線されたワード線と、前記ワード線に対応して設けられたデータを記憶するメモリセルと、前記ワード線に対応して設けられたセンスアンプとを有し、発生させた行アドレスによって選択されたワード線に対応する前記メモリセルをリフレッシュする半導体装置におけるリフレッシュ方法であって、
    前記リフレッシュを指示するリフレッシュコマンドを受信すると、リフレッシュカウンターが示すカウンタアドレスに基づいて、ワード線の起動本数を決定する第１の本数情報及び第２の本数情報を選択する処理と、
    前記第１の本数情報及び第２の本数情報と、前記カウンタアドレスと、により前記行アドレスを決定する処理と、を有するリフレッシュ方法。
15. 請求項１４に記載のリフレッシュ方法において、
    前記メモリバンクは、第１の領域と第２の領域とに分割され、
    前記ワード線は、前記第１の領域に対応する第１のワード線と前記第２の領域に対応する第２のワード線とに分割され、
    前記第１の本数情報は、前記第１のワード線と前記第２のワード線とを選択する情報を有し、
    前記第２の本数情報は、前記第１のワード線と前記第２のワード線のどちらか一方を選択する情報を有するリフレッシュ方法。
16. 請求項１５に記載のリフレッシュ方法において、
    前記第１の本数情報が選択されると、前記第１のワード線及び前記第２のワード線を同時に起動し、前記第２の本数情報が選択されると、前記第１のワード線または前記第２のワード線のどちらか一方を起動する処理を有するリフレッシュ方法。
17. 請求項１６に記載のリフレッシュ方法において、
    前記第１の本数情報が選択されると、前記第１のワード線に対応する第１のセンスアンプと、前記第２のワード線に対応する第２のセンスアンプとを時分割で起動する処理を有するリフレッシュ方法。
18. 請求項１５乃至１７のいずれか１項に記載のリフレッシュ方法において、
    前記第１の本数情報が選択されると、前記カウントアドレスを２回カウントアップし、前記第２の本数情報が選択されると、前記カウントアドレスを１回カウントアップする処理を有するリフレッシュ方法。
19. 請求項１５乃至１８のいずれか１項に記載のリフレッシュ方法において、
    前記リフレッシュコマンドを受信すると、前記第１の本数情報を選択し、前記第１のワード線及び前記第２のワード線を起動する処理と、
    前記第２の本数情報を選択し、前記第１のワード線または前記第２のワード線のどちらか一方を起動する処理と、をリフレッシュ期間内に連続して行うリフレッシュ方法。
20. 請求項１９に記載のリフレッシュ方法において、
    前記ワード線を起動する処理がリフレッシュ期間内に２回行われるリフレッシュ方法。

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