KR100877651B1 - 반도체 메모리 - Google Patents

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Abstract

반도체 메모리의 액세스 효율을 향상한다. 코어 제어 회로는, 리프레시 요구 생성 회로로부터의 내부 리프레시 요구와 외부 리프레시 요구에 응답하여, 리프레시 동작을 실행하기 위해 메모리 코어에 동작 제어 신호를 출력한다. 코어 제어 회로는, 외부 리프레시 요구에 응답하여 리프레시 동작이 실행되는 메모리셀의 수를, 내부 리프레시 요구에 응답하여 리프레시 동작이 실행되는 메모리셀의 수보다 많게 설정한다. 1회의 외부 리프레시 요구에 응답하여 리프레시 동작을 실행하는 메모리셀의 수를 상대적으로 늘림으로써, 모든 메모리셀을 리프레시시키기 위해서 필요한 외부 리프레시 요구의 횟수를 줄일 수 있다. 따라서, 외부 리프레시 요구를 반도체 메모리에 공급하는 빈도를 낮출 수 있어, 액세스 효율을 향상할 수 있다.
Figure R1020070048045
액세스 효율, 코어 제어, 리프레시 요구, 동작 제어, 메모리셀, 메모리 코어

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
도 1은 본 발명의 제1 실시 형태를 도시하는 블록도.
도 2는 도 1에 도시한 리프레시 제어 회로(16)의 상세 내용을 도시하는 블록도.
도 3은 도 1에 도시한 리프레시 어드레스 생성 회로(20)의 상세 내용을 도시하는 블록도.
도 4는 도 1에 도시한 뱅크 BK0-1의 상세 내용을 도시하는 블록도.
도 5는 도 1에 도시한 FCRAM의 동작 커맨드를 나타내는 설명도.
도 6은 제1 실시 형태의 리프레시 동작의 일례를 도시하는 타이밍도.
도 7은 제1 실시 형태의 리프레시 동작의 다른 예를 도시하는 타이밍도.
도 8은 본 발명의 제2 실시 형태를 도시하는 블록도.
도 9은 도 8에 도시한 프로그램 회로의 상세 내용을 도시하는 블록도.
도 10은 본 발명의 다른 구성예를 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 커맨드 디코더
12 : 동작 제어 회로
14 : 리프레시 타이머
16 : 리프레시 제어 회로
18 : 어드레스 버퍼
20 : 리프레시 어드레스 생성 회로
22, 24 : 어드레스 스위치 회로
26, 28 : 뱅크 제어 회로
30 : 타이밍 조정 회로
32 : 데이터 입출력 버퍼
BK0, BK1 : 뱅크
[특허 문헌1] 일본 특개 2005-332538호 공보
본 발명은, DRAM의 메모리셀을 갖고, SRAM의 인터페이스를 갖는 반도체 메모리에 관한 것이다.
의사 SRAM는, DRAM의 메모리셀(다이내믹 메모리셀)을 갖고, 메모리셀의 리프레시 동작을 내부에서 자동적으로 실행함으로써 SRAM으로서 동작한다. 의사 SRAM은, 읽어내기 동작 및 써넣기 동작이 실행되어 있지 않은 기간에, 컨트롤러에 인식되지 않고 리프레시 동작을 실행한다. 리프레시 동작을 삽입하기 위해, 예를 들면, 읽어내기 커맨드의 최소 공급 간격인 읽어내기 사이클 시간은, 읽어내기 동작 시간에 리프레시 동작 시간을 더한 값으로 설정된다. 또한, 리프레시 동작을 읽어내기 동작보다 우선해서 실행하기 위해, 읽어내기 커맨드가 공급되고 나서 읽어내기 데이터가 출력될 때까지의 읽어내기 액세스 시간은, 리프레시 동작 시간을 포함하고 있다. 써넣기 동작도 마찬가지이다. 이와 같이, 종래의 의사 SRAM에서는, 읽어내기 사이클 시간 및 써넣기 사이클 시간은 길어지게 되어, 데이터 전송 레이트는 낮아진다.
한편, 데이터 전송 레이트를 향상하기 위해, 의사 SRAM의 내부에서 리프레시 요구가 발생했을 때에 리프레시 요구를 외부에 출력하는 방법이 제안되어 있다(예를 들면, 특허 문헌1 참조). 이 방법에서는, 의사 SRAM을 액세스하는 컨트롤러는, 의사 SRAM으로부터의 내부 리프레시 요구에 응답하여, 외부 리프레시 요구를 의사 SRAM에 공급한다. 의사 SRAM은, 외부 리프레시 요구에 응답하여 리프레시 동작을 실행한다. 외부 리프레시 요구는, 외부 액세스 요구의 하나이다. 이 때문에, 외부 리프레시 요구에 응답하는 리프레시 동작은, 읽어내기 동작이나 써넣기 동작과 경합하지 않는다. 따라서, 읽어내기 동작 사이클에 리프레시 동작 시간을 포함시킬 필요가 없어진다.
그러나, 의사 SRAM으로부터의 내부 리프레시 요구에 응답하여 컨트롤러가 외부 리프레시 요구를 출력하는 경우, 예를 들면, 컨트롤러는, 연속하는 읽어내기 동작을 실행 중에 외부 리프레시 요구를 인터럽트시킬 필요가 있다. 컨트롤러가 의도하지 않는 타이밍에서 읽어내기 동작을 중단함으로써, 액세스 효율은 저하한다.
본 발명의 목적은, 외부 리프레시 요구를 접수 가능한 의사 SRAM의 액세스 효율을 향상하는 것이다.
본 발명의 반도체 메모리에서는, 코어 제어 회로는, 리프레시 요구 생성 회로로부터의 내부 리프레시 요구와, 외부 리프레시 입력 회로를 통해서 반도체 메모리의 외부로부터 공급되는 외부 리프레시 요구에 응답하여, 리프레시 동작을 실행하기 위해 메모리 코어에 동작 제어 신호를 출력한다. 코어 제어 회로는, 외부 리프레시 요구에 응답하여 리프레시 동작이 실행되는 메모리셀의 수를, 내부 리프레시 요구에 응답하여 리프레시 동작이 실행되는 메모리셀의 수보다 많게 설정한다. 1회의 외부 리프레시 요구에 응답하여 리프레시 동작을 실행하는 메모리셀의 수를 상대적으로 늘림으로써, 모든 메모리셀을 리프레시시키기 위해서 필요한 외부 리프레시 요구의 횟수를 줄일 수 있다. 따라서, 외부 리프레시 요구를 반도체 메모리에 공급하는 빈도를 낮출 수 있어 액세스 효율을 향상할 수 있다.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 도면에서, 굵은선으로 나타낸 신호선은, 복수개로 구성되어 있다. 또한, 굵은선이 접속되어 있는 블록의 일부는, 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는, 신호명과 동일한 부호를 사용한다. 선두에 "/"이 붙어 있는 신호는, 부논리를 나타내고 있다. 말미에 "Z"가 붙어 있는 신호는, 정논리를 나타내고 있다. 도면에서의 이중 동그라미는, 외부 단자를 나타내고 있다.
도 1은, 본 발명의 제1 실시 형태를 나타내고 있다. 반도체 메모리 MEM은, 예를 들면, 외부 클럭 CLK에 동기해서 동작하는 클럭 동기식의 FCRAM(Fast Cycle RAM)이다. FCRAM은, DRAM의 메모리셀을 갖고, SRAM의 인터페이스를 갖는 의사 SRAM이다. 메모리 MEM은, 커맨드 디코더(10), 동작 제어 회로(12), 리프레시 타이머(14)(리프레시 요구 생성 회로), 리프레시 제어 회로(16), 어드레스 버퍼(18), 리프레시 어드레스 생성 회로(20), 어드레스 스위치 회로(22, 24), 뱅크 제어 회로(26, 28), 타이밍 조정 회로(30), 데이터 입출력 버퍼(32) 및 뱅크 BK0, BK1을 갖고 있다. 뱅크 BK0, BK1은, 메모리셀 및 메모리셀에 데이터를 입출력하기 위한 회로를 갖는 메모리 코어이다. 뱅크 BK0-1의 상세 내용은, 후술하는 도 4에서 설명한다. FCRAM은, 클럭 CLK를 클럭 단자에서 받고, 받은 클럭 CLK를 도시하지 않은 클럭 버퍼를 통해서 각 회로 블록에 공급한다.
커맨드 디코더(10)는, 칩 인에이블 신호 /CE, 어드레스 밸리드 신호 /ADV, 라이트 인에이블 신호 /WE 및 오토 리프레시 신호 /RF의 논리 레벨에 따라서 인식한 커맨드를, 뱅크 BK0-1의 액세스 동작을 실행하기 위한 액세스 커맨드 CMD로서 출력한다. 이후의 설명에서는, 예를 들면, 칩 인에이블 신호 /CE를 /CE 신호, 라이트 인에이블 신호 /WE를 /WE 신호와 같이 생략할 경우가 있다. 액세스 커맨드 CMD로서, 읽어내기 커맨드 RD, 써넣기 커맨드 WR 및 오토 리프레시 커맨드 AREF 등이 있다. 동작 커맨드의 상세 내용은, 후술하는 도 5에서 설명한다.
칩 인에이블 단자 /CE, 어드레스 밸리드 단자 /ADV, 라이트 인에이블 단자 /WE 및 오토 리프레시 단자 /RF는, 읽어내기 커맨드, 써넣기 커맨드 및 오토 리프 레시 커맨드(외부 리프레시 요구)를 받는 커맨드 단자로서 기능한다. 즉, 커맨드 디코더(10)는, 외부 리프레시 요구를 받는 외부 리프레시 입력 회로로서도 동작한다. 또한, 커맨드 디코더(10)는, 셀프 리프레시 모드(내부 리프레시 모드) 중에, 셀프 리프레시 모드 신호 SMDZ를 활성화하고, 오토 리프레시 모드(외부 리프레시 모드) 중에, 셀프 리프레시 모드 신호 SMDZ를 비활성화한다. 커맨드 디코더(10)는, 셀프 리프레시 모드 중에 오토 리프레시 커맨드 AREF를 받았을 때에, 오토 리프레시 커맨드 AREF에 응답하여, 동작 모드를 셀프 리프레시 모드로부터 오토 리프레시 모드로 절환하는 모드 절환 회로로서도 기능한다. 셀프 리프레시 모드 및 오토 리프레시 모드의 상세 내용은, 후술하는 도 6에서 설명한다.
동작 제어 회로(12)는, 읽어내기 커맨드 RD 및 써넣기 커맨드 WR에 응답하여 뱅크 BK0-1을 읽어내기 동작 및 써넣기 동작을 실행하기 위한 기본 타이밍 신호인 읽기쓰기 신호 RWZ를 출력한다. 동작 제어 회로(12)는, 읽어내기 커맨드 RD 및 써넣기 커맨드 WR과, 셀프 리프레시 요구 SREF의 우선순을 결정하기 위한 도시하지 않은 아비터를 갖고 있다. 예를 들면, 동작 제어 회로(12)는, 읽어내기 커맨드 RD와 셀프 리프레시 요구 SREF를 동시에 받았을 때에, 셀프 리프레시 요구 SREF를 우선시킨다. 셀프 리프레시 요구 SREF에 응답하는 리프레시 동작이 완료할 때까지 읽어내기 커맨드 RD는 일시적으로 유지되어, 읽기쓰기 신호 RWZ의 출력은 금지된다. 또한, 복수의 읽어내기 커맨드 RD 또는 써넣기 커맨드 WR가 연속해서 공급되거나, 또는, 버스트 읽어내기 동작이나 버스트 써넣기 동작이 실행되어, 셀프 리프레시 요구 SREF에 응답하는 리프레시 동작을 실행할 수 없는 경우가 있다. 이러한 경우, 후술하는 도 2에서 설명한 바와 같이, 셀프 리프레시 요구 SREF는, 리프레시 제어 회로(16)에 의해 일시적으로 유지된다.
리프레시 타이머(14)는, 셀프 리프레시 요구 SREF(내부 리프레시 요구)를 소정의 주기로 생성하는 발진기를 갖고 있다. 리프레시 제어 회로(16)는, 오토 리프레시 모드 중에, 셀프 리프레시 요구 SREF를 마스크하고, 오토 리프레시 커맨드AREF에 응답하여 리프레시 개시 신호 REFSZ를 출력한다. 또한, 리프레시 제어 회로(16)는, 셀프 리프레시 모드 중에, 셀프 리프레시 요구 SREF에 응답하여 리프레시 개시 신호 REFSZ를 출력한다. 리프레시 제어 회로(16)의 상세 내용은, 후술하는 도 2에서 설명한다.
어드레스 버퍼(18)는, 어드레스 AD0-22를 받고, 받은 어드레스를 컬럼 어드레스 CAD0-7(AD0-7), 로우 어드레스 RAD9-22(AD9-22) 및 뱅크 어드레스 BAD8(AD8)로서 출력한다. 컬럼 어드레스 CAD0-7은, 비트선 BL, /BL을 선택하기 위해 공급된다. 로우 어드레스 RAD9-22은, 워드선 WL을 선택하기 위해 공급된다. 뱅크 어드레스 BAD8은, 뱅크 BK0-1을 선택하기 위해 공급된다. 이 실시 형태의 FCRAM은, 컬럼 어드레스 CAD0-7, 로우 어드레스 RAD9-22 및 뱅크 어드레스 BAD8을, 서로 다른 어드레스 단자 AD에서 한번에 받는 어드레스 논멀티플렉스 타입의 반도체 메모리이다.
리프레시 어드레스 생성 회로(20)는, 뱅크 BK0-1이 리프레시 동작을 실행 중에, 후술하는 센스 앰프 SA를 동작시키기 위한 센스 앰프 활성화 신호 LE0Z, LE1Z에 동기해서 리프레시 뱅크 어드레스 RBAD8 및 리프레시 로우 어드레스 RRAD9-22를 순차적으로 생성한다. 즉, 리프레시 로우 어드레스 RRAD9-22 및 리프레시 뱅크 어드레스 RBAD8은, 뱅크 BK0-1중 어느 하나가 리프레시 동작을 실행할 때마다 순차적으로 갱신된다. 리프레시 신호 REFZ는, 리프레시 동작 중에 뱅크 BK0-1에 의해 활성화되는 신호를 OR 논리한 신호이다. 리프레시 뱅크 어드레스 RBAD8은, 리프레시 동작을 실행하는 뱅크 BK0-1을 선택하기 위한 내부 어드레스이다. 리프레시 로우 어드레스 RRAD9-22은, 각 뱅크 BK0-1의 워드선 WL을 선택하기 위한 어드레스이다. 리프레시 어드레스 생성 회로(20)의 상세 내용은, 후술하는 도 3에서 설명한다.
어드레스 스위치 회로(22)는, 리프레시 개시 신호 REFSZ 및 리프레시 신호 REFZ가 모두 비활성화되어 있을 때에 뱅크 어드레스 BAD8을 내부 뱅크 어드레스 IBAD8로서 출력하고, 리프레시 개시 신호 REFSZ 또는 리프레시 신호 REFZ의 활성화 중에 리프레시 뱅크 어드레스 READ8을 내부 뱅크 어드레스 IBAD8로서 출력한다. 어드레스 스위치(24)는, 리프레시 개시 신호 REFSZ 및 리프레시 신호 REFZ가 모두 비활성화되어 있을 때에 로우 어드레스 RAD9-22를 내부 로우 어드레스 IRAD9-22로서 출력하고, 리프레시 개시 신호 REFSZ 또는 리프레시 신호 REFZ의 활성화 중에 리프레시 로우 어드레스 RRAD9-22를 내부 로우 어드레스 IRAD9-22로서 출력한다. 이에 의해, 읽어내기 동작 및 써넣기 동작은, 어드레스 단자 AD에서 받는 외부 어드레스 AD에 따라서 실행되고, 셀프 리프레시 동작 및 오토 리프레시 동작은, 리프레시 어드레스 생성 회로(20)에 의해 생성되는 내부 어드레스 RRAD9-22, RBADS에 따라서 실행된다.
뱅크 제어 회로(26)(제1 뱅크 제어 회로)는, 뱅크 BK1의 액세스를 제어하기 위해, 내부 뱅크 어드레스 IBADS가 고논리 레벨일 때에 읽기쓰기 신호 RWZ 또는 리프레시 개시 신호 REFSZ에 동기해서 동작 제어 신호 CNT1을 출력한다. 뱅크 제어 회로(28)(제2 뱅크 제어 회로)는, 뱅크 BK0의 액세스를 제어하기 위해, 내부 뱅크 어드레스 IBADS가 저논리 레벨일 때에 읽기쓰기 신호 RWZ, 리프레시 개시 신호 REFSZ 또는 타이밍 신호 BK0ACTZ에 동기해서 동작 제어 신호 CNT0을 출력한다.
각 동작 제어 신호 CNT0-1은, 후술하는 도 4에 도시한 바와 같이 워드선 WL의 활성화 타이밍을 결정하는 워드선 활성화 신호 WL0Z, WL1Z, 센스 앰프 SA의 활성화 타이밍을 결정하는 센스 앰프 활성화 신호 LE0Z, LE1Z, 컬럼 스위치 CSW의 온 타이밍을 결정하는 컬럼 선택 신호 CL0Z, CL1Z 및 비트선 BL, /BL의 프리차지 타이밍을 결정하는 비트선 리세트 신호 BRS0Z, BRS1Z를 포함한다. 동작 제어 신호 CNT0-1의 출력 타이밍은, 읽어내기 동작, 써넣기 동작 및 리프레시 동작에서 동일해도 되고, 서로 다르게 해도 된다.
타이밍 조정 회로(30)는, 오토 리프레시 모드 중(SMDZ 신호=저논리 레벨)에, 뱅크 제어 회로(26)로부터 출력되는 센스 앰프 활성화 신호 LE1Z를 타이밍 신호 BK0ACTZ로서 뱅크 제어 회로(28)에 출력한다. 타이밍 조정 회로(30)는, 셀프 리프레시 모드 중(SMDZ 신호=고논리 레벨)에, 뱅크 제어 회로(26)로부터 출력되는 센스 앰프 활성화 신호 LE1Z에 대응하는 타이밍 신호 BK0ACTZ의 뱅크 제어 회로(28)에의 출력을 정지한다. 타이밍 조정 회로(30)의 동작에 의해, 오토 리프레시 모드 중에 뱅크 BK1에 리프레시 동작이 실행될 때에, 뱅크 BK1의 센스 앰프 SA가 활성화되는 타이밍에 동기해서 뱅크 BK0의 리프레시 동작이 개시된다. 이에 의해, 오토 리프 레시 동작은, 리프레시 뱅크 어드레스 RBAD8이 뱅크 BK0를 나타낼 때를 제외하고, 1회의 오토 리프레시 커맨드 AREF마다 뱅크 BK1, BK0에서 실행된다. 셀프 리프레시 동작은, 1회의 셀프 리프레시 요구 SREF마다 뱅크 BK0-1중 어느 하나에서 실행된다. 이 때문에, 오토 리프레시 동작에 의해 리프레시되는 메모리셀의 수는, 셀프 리프레시 동작에 의해 리프레시되는 메모리셀의 수의 2배로 된다.
뱅크 제어 회로(26, 28) 및 타이밍 조정 회로(30)는, 셀프 리프레시 요구 SREF 및 오토 리프레시 커맨드 AREF에 응답하여 동작 제어 신호 CNT01을 뱅크 BK0-1에 출력하는 코어 제어 회로로서 동작한다. 바꾸어 말하면, 코어 제어 회로는, 셀프 리프레시 요구 SREF에 응답하여 뱅크 BK0-1중 어느 하나에 동작 제어 신호 CNT를 출력하고, 오토 리프레시 커맨드 AREF에 응답하여 뱅크 BK0, 또는 뱅크 BK0-1의 양방에 동작 제어 신호 CNT를 출력한다. 또한, 코어 제어 회로는, 전술한 바와 같이, 오토 리프레시 커맨드 AREF에 응답하여 리프레시 동작이 실행되는 메모리셀 MC의 수를, 셀프 리프레시 요구 SREF에 응답하여 리프레시 동작이 실행되는 메모리셀 MC의 수의 2배로 설정한다. 리프레시 동작의 상세 내용은, 후술하는 도 6 및 도 7에서 설명한다.
데이터 입출력 버퍼(32)는, 써넣기 데이터를 데이터 단자 DQ를 통해서 수신하고, 수신한 데이터를 데이터 버스 DB에 출력한다. 또한, 데이터 입출력 버퍼(32)는, 메모리셀 MC으로부터의 읽어내기 데이터를 데이터 버스 DB를 통해서 수신하고, 수신한 데이터를 데이터 단자 DQ에 출력한다.
이 실시 형태에서는, 읽어내기 커맨드의 최소 공급 간격의 사양인 읽어내기 사이클 시간(외부 액세스 사이클 시간)은, 각 뱅크 BK0-1의 1회의 읽어내기 동작 시간보다 길게 설정되어 있다. 마찬가지로, 써넣기 커맨드의 최소 공급 간격의 사양인 써넣기 사이클 시간(외부 액세스 사이클 시간)은, 각 뱅크 BK0-1의 1회의 써넣기 동작 시간보다 길게 설정되어 있다. 즉, 외부 액세스 사이클 시간은, 뱅크 BK01의 읽어내기 동작 시간(써넣기 동작 시간)에 여유 시간을 더한 값과 동등하다. 읽어내기 사이클 시간 및 써넣기 사이클 시간은, 서로 동일하고, 읽어내기 동작 시간 및 써넣기 동작 시간은, 서로 동일하다. 각 뱅크 BK0-1의 실제의 리프레시 동작 시간은, 읽어내기 동작 시간 및 써넣기 동작 시간의 거의 절반의 시간이다.
셀프 리프레시 요구 SREF와 읽어내기 커맨드 또는 써넣기 커맨드가 경합할 때, 셀프 리프레시 동작은, 상기 여유 시간을 이용해서 실행된다. 구체적으로는, 예를 들면, 읽어내기 사이클 시간은, 읽어내기 동작 시간의 1.5배이며, 써넣기 사이클 시간은, 써넣기 동작 시간의 1.5배이다. 이 때, 여유 시간은, 읽어내기 동작 시간(써넣기 동작 시간)의 0.5 배이다. 이에 의해, 예를 들면, 리프레시 동작이 읽어내기 동작보다 우선해서 실행되는 경우에도, 0.5 배의 여유 시간을 포함한 1회의 읽어내기 사이클을 실행함으로써, 1회의 셀프 리프레시 동작을 실행하는 시간을 확보할 수 있다. 환언하면, 리프레시 동작을 우선한 것에 의한 읽어내기 커맨드 RD에 대한 읽어내기 동작의 지연을 1회의 읽어내기 사이클 시간 내에 숨길 수 있다.
또한, 오토 리프레시 커맨드 AREF에만 응답하여 리프레시 동작이 실행되는 오토 리프레시 모드 중, 리프레시 동작의 삽입 타이밍은, 컨트롤러에 의해 제어된 다. 이 때문에, 읽어내기 사이클 시간 및 써넣기 사이클 시간은, 상기 여유 시간을 포함할 필요는 없다. 즉, 읽어내기 사이클 시간 및 써넣기 사이클 시간을, 읽어내기 동작 시간 및 써넣기 동작 시간과 동등하게 할 수 있다. 이 결과, 오토 리프레시 모드 중의 읽어내기 사이클 시간 및 써넣기 사이클 시간을 단축할 수 있어, 액세스 효율을 향상할 수 있다.
도 2는, 도 1에 도시한 리프레시 제어 회로(16)의 상세 내용을 도시하고 있다. 리프레시 제어 회로(16)는, 리프레시 요구 마스크 회로(34, 36), 리세트 회로(38) 및 리프레시 요구 축적 회로(40)를 갖고 있다.
리프레시 요구 마스크 회로(34)(내부 요구 마스크 회로)는, 셀프 리프레시 모드 신호 SMDZ의 활성화 중(셀프 리프레시 모드)에, 셀프 리프레시 요구 SREF를 리프레시 요구 축적 회로(40)에 출력하고, 셀프 리프레시 모드 신호 SMDZ의 비활성화 중(오토 리프레시 모드)에 셀프 리프레시 요구 SREF의 출력을 금지한다. 이에 의해, 오토 리프레시 모드 중에 셀프 리프레시 요구 SREF에 대응하는 리프레시 동작이 실행되는 것을 방지할 수 있다. 출력이 금지된 셀프 리프레시 요구 SREF는, 유지되지 않고 소거된다. 오토 리프레시 모드 중, 오토 리프레시 커맨드 AREF는, FCRAM을 액세스하는 컨트롤러에 의해 주기적으로 공급된다. 이 때문에, 셀프 리프레시 요구 SREF가 소거되어도 메모리셀 MC에 유지되어 있는 데이터가 소실하지 않는다.
리프레시 요구 마스크 회로(36)(외부 요구 마스크 회로)는, 오토 리프레시 커맨드 AREF를 리프레시 요구 축적 회로(40)에 출력한다. 단, 리프레시 요구 마스 크 회로(34)는, 셀프 리프레시 동작의 실행 중(REFZ 신호=고논리 레벨), 오토 리프레시 커맨드 AREF의 출력을 금지한다. 이에 의해, 셀프 리프레시 동작의 실행 중에 오토 리프레시 커맨드 AREF가 공급되어서, 동작 모드가 셀프 리프레시 모드로부터 오토 리프레시 모드로 이행하는 경우에, 오토 리프레시 커맨드 AREF는 무시된다. 이 때문에, 예를 들면, 셀프 리프레시 요구 SREF가 읽어내기 커맨드 RD와 경합하여, 셀프 리프레시 동작 후에 읽어내기 동작이 실행되는 경우에, 읽어내기 동작이 오토 리프레시 동작에 의해 더욱 지연되는 것을 방지할 수 있다. 또한, 오토 리프레시 커맨드 AREF가 캔슬되는 경우에도, 동일한 타이밍에서, 셀프 리프레시 동작이 실행되고 있기 때문에, 메모리셀 MC에 유지되어 있는 데이터가 소실하지 않는다.
리세트 회로(38)는, 셀프 리프레시 모드 신호 SMDZ의 비활성화(하강 엣지)에 동기해서 리세트 신호 RSTZ를 활성화한다. 즉, 리세트 신호 RSTZ는, 오토 리프레시 모드가 엔터될 때마다 출력된다.
리프레시 요구 축적 회로(40)는, 셀프 리프레시 요구 SREF 및 오토 리프레시 커맨드 AREF에 응답하여 리프레시 개시 신호 REFSZ를 출력한다. 또한 리프레시 요구 축적 회로(40)는, 읽어내기 동작 또는 써넣기 동작이 연속해서 실행됨으로써 셀프 리프레시 동작을 실행할 수 없을 때, 또는 버스트 읽어내기 동작이나 버스트 써넣기 동작에 의해 셀프 리프레시 동작을 실행할 수 없을 때에, 셀프 리프레시 요구 SREF를 축적한다. 리프레시 요구 축적 회로(40)는, 예를 들면, 5비트의 카운터를 갖고 있고, 32개의 셀프 리프레시 요구 SREF를 축적 가능하다.
리프레시 요구 축적 회로(40)는, 축적하고 있는 셀프 리프레시 요구 SREF를, 읽어내기 동작 또는 써넣기 동작이 실행되어 있지 않은 스탠바이 기간에 순차적으로 출력한다. 읽어내기 동작 또는 써넣기 동작의 실행 기간은, 읽기쓰기 신호 RWZ에 의해 판정된다. 축적된 셀프 리프레시 요구 SREF는, 리프레시 개시 신호 REFSZ의 출력에 응답하여 하나씩 줄여진다.
또한, 리프레시 요구 축적 회로(40)는, 리세트 신호 RSTZ의 활성화에 응답하여, 축적된 모든 셀프 리프레시 요구 SREF를 소거한다. 동작 모드가 셀프 리프레시 모드로부터 오토 리프레시 모드로 절환되었을 때에, 리프레시 요구 축적 회로(40)에 축적되어 있는 셀프 리프레시 요구 SREF를 소거함으로써, 오토 리프레시 모드 중에 셀프 리프레시 요구 SREF에 대응하는 셀프 리프레시 동작이 실행되는 것이 방지된다. FCRAM을 액세스하는 컨트롤러를 관리할 수 없는 타이밍에서 실행되는 셀프 리프레시 동작이 실행되지 않기 때문에, 전술한 바와 같이, 읽어내기 사이클 시간 및 써넣기 사이클 시간을 최소한으로 할 수 있다.
도 3은, 도 1에 도시한 리프레시 어드레스 생성 회로(20)의 상세 내용을 나타내고 있다. 리프레시 어드레스 생성 회로(20)는, 카운터 제어 회로(42)와, 직렬로 접속된 15개의 2진 카운터 COUNT를 갖고 있다. 카운터 제어 회로(42)는, 뱅크 BK0-1의 리프레시 동작에 응답하여 카운트 업 신호 CUP(플러스의 펄스 신호)를 생성한다. 뱅크 BK0-1의 리프레시 동작은, 센스 앰프 활성화 신호 LE0Z, LE1Z, 뱅크 어드레스 신호 BA8Z, BA8X에 의해 검출된다. 뱅크 어드레스 신호 BA8Z는, 뱅크 어드레스 BAD8이 고논리 레벨일 때에 고논리 레벨로 변화된다. 뱅크 어드레스 신호 BA8X는, 뱅크 어드레스 BAD8이 저논리 레벨일 때에 고논리 레벨로 변화된다.
초단의 카운터 COUNT는, 카운트 업 신호 CUP의 상승 엣지에 동기해서 카운트 동작한다. 2단째 이후의 카운터 COUNT는, 전단의 카운터 COUNT로부터의 출력 신호의 상승 엣지에 동기해서 카운트 동작한다. 초단의 카운터 COUNT는, 리프레시 뱅크 어드레스 RBAD8을 출력하고, 2단째 이후의 카운터 COUNT는, 리프레시 로우 어드레스 RRAD9-22를 각각 출력한다. 리프레시 어드레스 생성 회로(20)에 의해, 리프레시 어드레스 뱅크 RBAD8은, 뱅크 BK0-1의 리프레시 동작이 실행될 때마다 갱신되고, 리프레시 로우 어드레스 RRAD9-22은, 리프레시 뱅크 어드레스 RBAD8이 일주할 때마다 순차적으로 갱신된다.
도 4는, 도 1에 도시한 뱅크 BK0-1의 상세 내용을 도시하고 있다. 뱅크 BK0-1은, 동일한 구성을 갖고 있고, 서로 독립적으로 동작한다. 각 뱅크 BK0-1은, 로우 어드레스 디코더 RDEC, 컬럼 어드레스 디코더 CDEC, 센스 앰프 SA, 컬럼 스위치 CSW, 리드 앰프 RA, 라이트 앰프 WA 및 메모리셀 어레이 ARY를 갖고 있다. 메모리셀 어레이 ARY는, 다이내믹 메모리셀 MC와, 다이내믹 메모리셀 MC에 접속된 워드선 WL 및 비트선쌍 BL, /BL을 갖고 있다. 메모리셀 MC는, 워드선 WL과 비트선쌍 BL, /BL의 교차 부분에 형성된다.
로우 어드레스 디코더 RDEC는, 워드선 WL중 어느 하나를 선택하기 위해, 로우 어드레스 IRAD9-22를 디코드한다. 로우 어드레스 디코더 RDEC는, 워드선 활성화 신호 WL1Z(또는 WL0Z)에 동기해서 워드선 WL중 어느 하나를 활성화한다. 워드선 WL의 활성화 레벨(고레벨)은, 전원 전압보다 높은 승압 전압이다. 이 때문에, FCRAM은, 승압 전압을 생성하기 위한 도시하지 않은 승압 회로를 갖고 있다. 컬럼 어드레스 디코더 CDEC는, 비트선쌍 BL, /BL을 선택하기 위해, 컬럼 어드레스 CAD0-7을 디코드한다. 센스 앰프 SA는, 센스 앰프 활성화 신호 LE1Z(또는 LE0Z)에 동기해서 활성화되어, 비트선쌍 BL, /BL에 읽어내어진 데이터 신호의 신호량의 차를 증폭한다.
컬럼 스위치 CSW는, 컬럼 선택 신호 CL1Z(또는 CL0Z)에 동기하고, 컬럼 어드레스 CAD에 대응하는 비트선 BL, /BL을 리드 앰프 RA 및 라이트 앰프 WA에 접속한다. 비트선쌍 BL, /BL은, 비트선 리세트 신호 BRS1Z(또는 BRS0Z)이 고논리 레벨의 기간에 프리차지 전압으로 설정된다. 리드 앰프 RA는, 읽어내기 액세스 동작 시에, 컬럼 스위치 CSW를 통해서 출력되는 상보의 읽어내기 데이터를 증폭한다. 라이트 앰프 WA는, 써넣기 액세스 동작 시에, 데이터 버스 DB를 통해서 공급되는 상보의 써넣기 데이터를 증폭하고, 비트선쌍 BL, /BL에 공급한다.
도 1에 도시한 뱅크 제어 회로(26)는, RWZ 신호, REFSZ 신호에 응답하여, WL1Z 신호, LE1Z 신호 및 CL1Z 신호를 순차적으로 활성화한다. 마찬가지로, 뱅크 제어 회로(28)는, RWZ 신호, REFSZ 신호 또는 BK0ACTZ 신호에 응답하여, WL0Z 신호, LE0Z 신호 및 CL0Z 신호를 순차적으로 활성화한다. 즉, LE1Z 신호는 WL1Z 신호로부터 생성되고, LE0Z 신호는, WL0Z 신호로부터 생성된다.
도 5는, 도 1에 도시한 FCRAM의 동작 커맨드를 나타내고 있다. 도 1에 도시한 커맨드 디코더(10)는, /CE 신호, /RF 신호, /ADV 신호 및 /WE 신호의 논리 레벨을 클럭 CLK의 상승 엣지에 동기해서 받고, 각 동작 커맨드를 판정한다. 읽어내기 커맨드 RD는, 저논리 레벨(L)의 /CE 신호, 고논리 레벨(H)의 /RF 신호, 저논리 레벨(L)의 /ADV 신호 및 고논리 레벨(H)의 /WE 신호 시에 인식된다. 써넣기 커맨드 WR는, /CE 신호, /RF 신호, /ADV 신호 및 /WE 신호의 논리 레벨이 L, H, L, L일 때에 인식된다.
오토 리프레시 커맨드 AREF는, /CE 신호, /RF 신호, /ADV 신호 및 /WE 신호의 논리 레벨이 L, L, H, L일 때 인식된다. 셀프 리프레시 모드 중에 오토 리프레시 커맨드 AREF가 공급되면, 동작 모드는, 오토 리프레시 모드로 절환된다. 즉, 오토 리프레시 커맨드 AREF는, 오토 리프레시 모드에의 엔트리 커맨드를 겸하고 있다. 셀프 리프레시 인에이블 커맨드 SREN은 /CE 신호, /RF 신호, /ADV 신호 및 /WE 신호의 논리 레벨이 L, L, H, H일 때 인식된다. 셀프 리프레시 인에이블 커맨드 SREN은, 오토 리프레시 모드 중에, 셀프 리프레시 모드로 복귀할 때에 공급된다.
도 6은, 제1 실시 형태에 있어서의 리프레시 동작의 일례를 나타내고 있다. 이 실시 형태에서는, 예를 들면, 셀프 리프레시 요구 SREF의 생성 주기 및 오토 리프레시 커맨드 AREF의 평균 공급 간격은, 2μs이다. 도 6에서는, 셀프 리프레시 모드 SMD 중에 오토 리프레시 커맨드 AREF가 공급되고(도 6의 (a)), 동작 모드는, 오토 리프레시 모드 AMD로 절환된다(도 6의 (b)). 오토 리프레시 모드 AMD는, 셀프 리프레시 모드 SMD 중에 오토 리프레시 커맨드 AREF를 받고 나서 셀프 리프레시 인에이블 커맨드 SREN을 받을 때까지의 기간이다. 이 예에서는, 2번째의 오토 리프레시 커맨드 AREF가 공급된 후(도 6의 (c)), 셀프 리프레시 인에이블 커맨드 SREN이 공급된다(도 6의 (d)). 그리고, 동작 모드는, 셀프 리프레시 모드 SMD로 다시 되돌아간다(도 6의 (e)).
최초의 셀프 리프레시 모드 요구 SREF가 발생한 때에, 리프레시 어드레스 생성 회로(20)는, 고논리 레벨 H의 리프레시 뱅크 어드레스 RBAD8을 출력하고 있다(도 6의 (f)). 이 때문에, 뱅크 BK1에 대응하는 뱅크 제어 회로(26)가 동작하여, LE1Z 신호가 활성화된다(도 6의 (g)). 그리고, 리프레시 신호 REFZ의 활성화 기간에 뱅크 BK1의 셀프 리프레시 동작이 실행된다(도 6의 (h)). 리프레시 어드레스 생성 회로(20)는, LE1Z 신호에 응답하여 카운트 업하고(도 6의 (i)), 리프레시 뱅크 어드레스 RBAD8을 저논리 레벨 L로 변화한다(도 6의 (j)).
다음의 셀프 리프레시 모드 요구 SREF가 발생한 때, 리프레시 뱅크 어드레스 RBAD8은 저논리 레벨 L이다. 이 때문에, 뱅크 BK0에 대응하는 뱅크 제어 회로(28)가 동작하여, LE0Z 신호가 활성화된다(도 6의 (k)). 그리고, REFZ 신호의 활성화 기간에 뱅크 BK0의 셀프 리프레시 동작이 실행된다(도 6의 (1)). 리프레시 어드레스 생성 회로(20)는, LE0Z 신호에 응답하여 카운트 업하고, 리프레시 뱅크 어드레스 RBAD8 및 리프레시 로우 어드레스 RRAD9를 고논리 레벨 H 및 저논리 레벨 L로 각각 변화한다(도 6의 (m)).
다음으로, 오토 리프레시 커맨드 AREF가 공급되었을 때, 동작 모드는 셀프 리프레시 모드 SMD로부터 오토 리프레시 모드 AMD로 절환된다. 리프레시 제어 회로(16)는, 리프레시 타이머(14)로부터의 셀프 리프레시 요구 SREF를 마스크한다. 이에 의해, 리프레시 타이머(14)를 멈추지 않고, 셀프 리프레시 요구 SREF에 응답 하여 리프레시 동작이 실행되는 것을 방지할 수 있다. 오토 리프레시 모드 중에, 셀프 리프레시 요구 SREF에 응답하는 리프레시 동작을 금지함으로써, 읽어내기 동작 및 써넣기 동작이, 셀프 리프레시 동작에 의해 지연되는 것을 방지할 수 있다. 따라서, 액세스 효율이 저하하는 것을 방지할 수 있다.
오토 리프레시 커맨드 AREF가 공급되었을 때, 리프레시 뱅크 어드레스 RBAD8은, 고논리 레벨 H이다. 이 때문에, 뱅크 BK1에 대응하는 뱅크 제어 회로(28)가 동작하고, LE1Z 신호가 활성화된다(도 6의 (n)). 오토 리프레시 모드 AMD 중이기 때문에, LE1Z 신호에 응답하여 BK0ACTZ 신호가 활성화된다(도 6의 (o)). BK0ACTZ 신호에 동기하여, 뱅크 제어 회로(28)는, WL0Z 신호, LE0Z 신호, CL0Z 신호 등을 순차적으로 활성화한다(도 6의 (p)).
오토 리프레시 모드 AMD에서는, 오토 리프레시 커맨드 AREF에 응답하여, 리프레시 로우 어드레스의 최하위 비트 RRAD9의 값이 변화될 때까지, 리프레시 뱅크 어드레스 RBAD8의 변화에 각각 동기해서 LE1Z 신호 및 LE0Z 신호가 순차적으로 출력된다. 이 동작은, 리프레시 어드레스 생성 회로(20), 뱅크 제어 회로(26, 28) 및 타이밍 조정 회로(30)에 의해 실현된다. 이들 회로에 의해, 오토 리프레시 동작 후에 리프레시 뱅크 어드레스 RBAD8은, 항상 고논리 레벨 H로 된다. 따라서, 한번에 리프레시되는 메모리셀 MC의 수가, 동작 모드 SMD, AMD에 따라 서로 다른 경우에도, 공통의 리프레시 어드레스 생성 회로(20)를 이용해서 공통의 리프레시 어드레스 RBAD8, RRAD9-22를 생성할 수 있다. 특히, 뱅크 BK1, BK0를 동작시키는 동작 제어 신호인 LE1Z, LE0Z 신호를 이용해서 리프레시 어드레스 생성 회로(20)를 카운트 업함으로써, 한번에 리프레시되는 메모리셀 MC의 수가 동작 모드 SMD, AMD에 따라 서로 다른 경우에도, 리프레시 어드레스 RBAD8, RRAD9-22를 확실하게 생성할 수 있고 또한 갱신 순서를 올바르게 유지할 수 있다.
오토 리프레시 모드 AMD 중에, 리프레시 동작이 연속해서 실행될 때, LE1Z 신호, LE0Z 신호 등의 동작 제어 신호 CNT의 활성화 기간의 일부는 중복한다. 이에 의해, 리프레시 동작 기간의 일부는 서로 중복한다. 따라서, 1회의 오토 리프레시 커맨드 AREF에 응답하여 뱅크 BK1, BK0에서 각각 리프레시 동작이 실행되는 경우에도, 리프레시 동작 기간(REFZ 신호의 활성화 기간)을 최소한으로 할 수 있다. 이에 의해, 오토 리프레시 동작 사이클을 짧게할 수 있기 때문에, 읽어내기 커맨드 및 써넣기 커맨드의 공급 빈도가 저하하는 것을 방지할 수 있다. 즉, 액세스 효율이 저하하는 것을 방지할 수 있다. 또한, 뱅크 BK1, BK0의 리프레시 동작 기간이 서로 중복하기 때문에, REFZ 신호는 뱅크 BK1의 리프레시 동작이 개시되고 나서 뱅크 BK0의 리프레시 동작이 완료할 때까지 활성화된다(도 6의 (q)).
또한, 도 4에서 설명한 바와 같이, LE1Z, LE0Z 신호의 활성화 타이밍은, WL1Z, WL0Z 신호로부터 생성된다. 특별히 도시하고 있지 않지만, 오토 리프레시 모드 중 WL1Z 신호 및 WL0Z 신호는, LE1Z 신호 및 LE0Z 신호와 마찬가지로, 활성화 기간의 일부가 중복한다. 바꾸어 말하면, WL1Z 신호 및 WL0Z 신호의 활성화 타이밍(상승 엣지)은, 서로 어긋나 있다. 뱅크 BK1, BK0의 리프레시 동작을 순차적으로 개시함으로써, 오토 리프레시 동작 시에 피크 전류가 증가하는 것을 방지할 수 있다. 특히, 워드선 WL의 고레벨은, 승압 전압을 사용해서 생성된다. 이 때문에, 워드선 WL의 활성화 타이밍을 서로 어긋나게 하는 것에 의해, 승압 회로의 능력이 부족되는 것을 방지할 수 있다. 환언하면, 승압 전압의 생성 능력이 높은 승압 회로를 형성할 필요는 없다. 따라서, 승압 회로의 회로 사이즈가 커지는 것을 방지할 수 있어, 승압 회로에 접속되는 전원선의 배선 폭이 굵어지는 것을 방지할 수 있다. 이 결과, FCRAM의 칩 사이즈가 커지는 것을 방지할 수 있다.
2회째 이후의 오토 리프레시 커맨드 AREF에 있어서도, 오토 리프레시 커맨드 AREF에 대응하여, LE1Z 신호 및 LE0Z 신호가 순차적으로 활성화되어, 뱅크 BK1, BK0의 리프레시 동작이 서로 중복해서 실행된다. 또한, 리프레시 어드레스 생성 회로(20)는, 2회 카운트 동작한다(도 6의 (r)). 오토 리프레시 커맨드 AREF에 응답하여 리프레시되는 메모리셀 MC의 수를, 셀프 리프레시 요구 SREF에 응답하여 리프레시되는 메모리셀 MC의 수의 2배로 늘리는 것에 의해, 오토 리프레시 커맨드 AREF의 공급 빈도를 삭감할 수 있다. 이 결과, 읽어내기 커맨드 RD 및 써넣기 커맨드 WR의 공급 빈도를 상대적으로 늘릴 수 있어, FCRAM의 액세스 효율을 향상할 수 있다.
다음으로, 셀프 리프레시 인에이블 커맨드 SREN이 공급된 후, 리프레시 제어 회로(16)는, 셀프 리프레시 요구 SREF의 마스크를 해제한다. 이에 의해, 전술한 바와 같이, 셀프 리프레시 요구 SREF마다, 리프레시 뱅크 어드레스 RBAD8이 갱신되어, 뱅크 BK1, BK0의 셀프 리프레시 동작이 순차적으로 실행된다(도 6의 (s, t)).
오토 리프레시 동작의 삽입 타이밍은, FCRAM을 액세스하는 컨트롤러에 의해 관리되기 때문에, 오토 리프레시 동작은 읽어내기 동작이나 써넣기 동작과 경합하 지 않는다. 즉, 오토 리프레시 동작의 직후에 읽어내기 동작이나 써넣기 동작이 실행되는 경우는 없다. 따라서, 오토 리프레시 동작 시간은, 비교적 여유를 갖고 설계할 수 있다. 이에 의해, 피크 전류를 낮추기 위해서, 오토 리프레시 동작의 개시 타이밍을 뱅크 BK0-1에서 어긋나게 하는 것이 용이해진다. 이 결과, 1회의 오토 리프레시 커맨드 AREF에 응답하여 리프레시되는 영역을 크게할 수 있어, 오토 리프레시 커맨드 AREF의 공급 빈도를 낮출 수 있다.
도 7은, 제1 실시 형태에 있어서의 리프레시 동작의 다른 예를 도시하고 있다. 도 6과 같은 동작에 대해서는 상세한 설명을 생략한다. 도 6과의 차이는, 최초의 오토 리프레시 커맨드 AREF가 공급될 때에, 저논리 레벨 L의 리프레시 뱅크 어드레스 RBA08이 출력되고 있는 것이다. 이 때문에, 최초의 오토 리프레시 동작이 도 6과 상위하다. 그 외의 동작은, 도 6과 동일하다.
리프레시 뱅크 어드레스 RBAD8이 저논리 레벨 L이기 때문에, 최초의 오토 리프레시 커맨드 AREF에 응답하여, 뱅크 BK0에 대응하는 뱅크 제어 회로(28)만이 동작하고, LE0Z 신호를 활성화한다(도 7의 (a)). 이 동작은, 리프레시 뱅크 어드레스 RBAD8이 저논리 레벨 L일 때의 셀프 리프레시 동작과 동일하다. 도 7에서는, 오토 리프레시 커맨드 AREF에 응답하는 1회의 리프레시 동작에 의해 리프레시 뱅크 어드레스 RBAD8이 일주해서 저논리 레벨 L로 변화되고(도 7의 (b)), 리프레시 로우 어드레스의 최하위 비트 RRAD9의 값이 변화된다(도 7의 (c)). 이 경우에는, 오토 리프레시 커맨드 AREF에 응답하여 LE0Z 신호만이 활성화된다. 불필요한 리프레시 동작(이 경우에는, 뱅크 BK1의 리프레시 동작)을 실행하지 않기 때문에, 회로가 쓸 데없이 동작하는 것을 방지할 수 있다. 또한, 쓸데없는 리프레시 동작에 의해, 리프레시 어드레스 생성 회로(20)의 카운터 값이 어긋나서, 오동작하는 것을 방지할 수 있다.
최초의 오토 리프레시 동작에 의해, 리프레시 뱅크 어드레스 RBAD8은 고논리 레벨 H로 변화된다. 이 때문에, 2회째 이후의 오토 리프레시 커맨드 AREF에 대응하는 오토 리프레시 동작은, 도 6과 동일하게 된다.
이상, 제1 실시 형태에서는, 오토 리프레시 커맨드 AREF에 응답하여 리프레시 동작을 실행하는 뱅크 BK의 수(즉 메모리셀 MC의 수)를, 셀프 리프레시 모드 요구 SREF에 응답하여 리프레시 동작을 실행하는 뱅크 BK의 수에 비해서 늘림으로써, 모든 메모리셀 MC를 리프레시시키기 위해서 필요한 오토 리프레시 커맨드 AREF의 횟수를 줄일 수 있다. 따라서, 오토 리프레시 커맨드 AREF를 FCRAM에 공급하는 빈도를 낮출 수 있어, 액세스 효율을 향상할 수 있다.
도 8은, 본 발명의 제2 실시 형태를 나타내고 있다. 제1 실시 형태에서 설명한 요소와 동일의 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명을 생략한다. 이 실시 형태의 FCRAM은, 제1 실시 형태의 커맨드 디코더(10) 및 타이밍 조정 회로(30) 대신에, 커맨드 디코더(1OA) 및 타이밍 조정 회로(30A)를 갖고 있다. 또한, 프로그램 회로(44)가 새롭게 형성되어 있다. 그 밖의 구성은, 제1 실시 형태와 동일하다.
커맨드 디코더(10A)는, 제1 실시 형태의 커맨드 디코더(10)에 조정 커맨드 ADJC를 받는 기능을 추가하여 구성되어 있다. 조정 커맨드 ADJC는, 테스트 커맨드 이며, FCRAM의 제조 공정에서 사용된다. FCRAM을 사용하는 유저는 사용할 수 없다. 조정 커맨드 ADJC는, 예를 들면, 테스트 모드 중에만 유효해진다. 테스트 모드는, 예를 들면, 유저가 통상 사용하지 않는 조합의 동작 커맨드를 FCRAM에 공급함으로써 엔터된다.
프로그램 회로(44)는, 조정 커맨드 ADJC에 응답하여 어드레스 AD0-2를 받고, 어드레스 AD0-2의 논리에 따른 조정값을 기억한다. 조정값은, 예를 들면, 래치 등에 의해 기억되고, FCRAM에 전원이 공급되고 있는 동안에만 유지된다. 또한, 프로그램 회로(44)는, 후술하는 도 9에 도시한 바와 같이 조정값을 기억하는 퓨즈 회로(46)를 갖고 있다. 프로그램 회로(44)는, 기억하고 있는 조정값에 따른 논리를 갖는 조정 신호 ADJ를 출력한다.
타이밍 조정 회로(30A)는, 타이밍 신호 BK0ACTZ의 출력 타이밍을 조정하기 위해, 조정 신호 ADJ에 따라서 지연 시간이 변화되는 가변 지연 회로 DLY를 갖고 있다. 이에 의해, 오토 리프레시 모드 AMD 중에 리프레시 동작을 실행하는 뱅크 BK0의 리프레시 개시 타이밍을 조정할 수 있다.
도 9는, 도 8에 나타낸 프로그램 회로(44)의 상세 내용을 도시하고 있다. 프로그램 회로(44)는 퓨즈 회로(46), 테스트 회로(48) 및 셀렉터(50)를 갖고 있다. 퓨즈 회로(46)는, 복수의 퓨즈를 갖고, 퓨즈의 프로그램 상태에 따른 논리의 조정 신호 FADJ를 출력한다. 테스트 회로(48)는, 조정 커맨드 ADJC에 응답하여 어드레스 AD0-2를 받고, 어드레스 AD0-2의 논리에 따른 조정값을 기억한다. 기억한 조정값은, 조정 신호 TADJ로서 출력된다.
셀렉터(50)는, 조정 커맨드 ADJC가 유효일 때, 즉 테스트 모드 중에, 테스트 회로(48)로부터의 조정 신호 TADJ을 조정 신호 ADJ로서 출력한다. 또한, 셀렉터(50)는, 조정 커맨드 ADJC가 무효일 때, 즉 테스트 모드 이외에는, 퓨즈 회로(46)로부터의 조정 신호 FADJ을 조정 신호 ADJ로서 출력한다.
이 실시 형태에서는, 우선, 제조 공정에 있어서 조정 커맨드 ADJC를 유효하게 하고, 조정 신호 ADJ의 값을 바꾸면서 FCRAM이 평가된다. 그리고, 소비 전류가 규격 내에 들어가고, 또한 오토 리프레시 동작 시간을 가장 짧게하기 위한 오토 리프레시 동작의 개시 타이밍을 결정할 수 있다. 이 후, 결정된 개시 타이밍을 얻기 위한 퓨즈가 프로그램되어, FCRAM은 출하된다.
이상, 제2 실시 형태에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 오토 리프레시 커맨드 AREF에 응답하여 동작하는 뱅크 BK0의 리프레시 개시 타이밍을 최적으로 조정할 수 있다. 오토 리프레시 동작 시간을, 피크 전류가 규격 내에 들어가는 것 중에서 최단으로 할 수 있다. 이 때문에, 읽어내기 커맨드 RD 및 써넣기 커맨드 WR의 공급 빈도를 상대적으로 늘릴 수 있어, FCRAM의 액세스 효율을 향상할 수 있다.
또한, 전술한 실시 형태에서는, 본 발명을 2개의 뱅크 BK0-1을 갖는 FCRAM에 적용하는 예에 대해서 설명했다. 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 예를 들면, 도 10에 도시한 바와 같이 본 발명을 4개의 뱅크 BK0-3을 갖는 FCRAM에 적용해도 된다. 이 경우, FCRAM은, 뱅크 BK3에 대응하는 뱅크 제어 회로(26)와, 뱅크 BK2-0에 각각 대응하는 뱅크 제어 회로(28) 및 타이밍 조정 회 로(30)를 갖고 있다. 도 10에서의 동작 제어 신호 CNT0-3의 숫자는, 뱅크 BK의 번호에 대응한다.
특별히 도시하고 있지 않지만, 리프레시 어드레스 생성 회로가 생성하는 리프레시 어드레스의 하위 2비트는, 뱅크 BK0-3을 선택하기 위한 리프레시 뱅크 어드레스 RBAD8-9이다. 이 때, 리프레시 로우 어드레스는 RRAD10-22이다. 이 때문에, 뱅크 제어 회로(26, 28)는, 뱅크 어드레스 IBAD8-9를 받는다. 최초의 오토 리프레시 커맨드 AREF에 응답하는 리프레시 동작에서는, 리프레시 뱅크 어드레스 RBAD8-9에 따라서 선택되는 적어도 1개의 뱅크 BK에서 리프레시 동작이 실행된다. 2회째 이후의 오토 리프레시 커맨드 AREF에 응답하는 리프레시 동작에서는, 뱅크 BK3-0의 리프레시 동작이 서로 중복해서 순차적으로 실행된다.
또한, 전술한 실시 형태에서는, 본 발명을 FCRAM에 적용하는 예에 대해서 설명했다. 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 예를 들면, 본 발명을, 클럭 동기식의 의사 SRAM에 적용하여도 된다.
전술한 실시 형태에서는, 오토 리프레시 모드 AMD 중에, 뱅크 BK0의 리프레시 동작을 뱅크 BK1의 LE1Z 신호에 동기해서 시작하는 예에 대해서 설명한다. 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 예를 들면, 뱅크 BK0의 리프레시 동작을 WL1Z 신호 또는 CL1Z에 동기해서 개시하여도 된다. 또는, 제2 실시 형태에 나타낸 셀렉터(44)와 마찬가지의 셀렉터를 이용하여, WL1Z 신호, LE1Z 신호 또는 CL1Z 신호 중 어느 하나를 퓨즈 회로를 이용해서 선택할 수 있도록 하여도 된다.
이상의 실시 형태에서 설명한 발명을 정리하고, 부기로서 개시한다.
(부기1)
메모리셀을 갖는 메모리 코어와,
내부 리프레시 요구를 소정의 주기에서 생성하는 리프레시 요구 생성 회로와,
외부 리프레시 요구를 받는 외부 리프레시 입력 회로와,
상기 내부 리프레시 요구 및 상기 외부 리프레시 요구에 응답하여 리프레시 동작을 실행하기 위해 상기 메모리 코어에 동작 제어 신호를 출력하고, 상기 외부 리프레시 요구에 응답하여 리프레시 동작이 실행되는 메모리셀의 수를, 상기 내부 리프레시 요구에 응답하여 리프레시 동작이 실행되는 메모리셀의 수보다 많게 설정하는 코어 제어 회로
를 구비하는 것을 특징으로 하는 반도체 메모리.
(부기2)
부기1에 기재된 반도체 메모리에서,
상기 메모리 코어는, 서로 독립적으로 동작하는 복수의 뱅크로 구성되고,
상기 코어 제어 회로는, 상기 뱅크에 리프레시 동작을 실행시키기 위한 상기 동작 제어 신호를 각각 출력하고, 상기 내부 리프레시 요구에 응답하여 상기 뱅크 중 어느 하나에 상기 동작 제어 신호를 출력하고, 상기 외부 리프레시 요구에 응답하여 2 이상의 상기 뱅크에 동작 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
(부기3)
부기2에 기재된 반도체 메모리에서,
상기 각 뱅크에 형성되고, 복수의 메모리셀에 각각 접속된 복수의 워드선과,
리프레시 동작을 실행하는 뱅크의 어드레스 및 워드선을 나타내는 리프레시 어드레스를, 상기 동작 제어 신호에 응답하여 생성하는 리프레시 어드레스 생성 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
(부기4)
부기3에 기재된 반도체 메모리에서,
상기 리프레시 어드레스 생성 회로는,
상기 동작 제어 신호에 응답하여 카운트 업 신호를 생성하는 카운터 제어 회로와,
직렬로 접속되고, 초단에서 상기 카운트 업 신호를 받는 복수의 2진 카운터를 구비하고, 하위측의 카운터 중 적어도 하나는, 상기 뱅크를 선택하기 위한 리프레시 뱅크 어드레스를 출력하고, 리프레시 뱅크 어드레스를 출력하는 카운터를 제외하는 카운터는, 워드선을 선택하기 위한 리프레시 로우 어드레스를 출력하는 것을 특징으로 하는 반도체 메모리.
(부기5)
부기4에 기재된 반도체 메모리에서,
상기 코어 제어 회로는, 상기 외부 리프레시 요구에 응답하여, 리프레시 어드레스 생성 회로가 출력하는 리프레시 로우 어드레스의 최하위 비트의 값이 변화 될 때까지, 상기 리프레시 뱅크 어드레스의 변화에 각각 동기해서 상기 동작 제어 신호를 순차적으로 출력하는 것을 특징으로 하는 반도체 메모리.
(부기6)
부기2에 기재된 반도체 메모리에서,
반도체 메모리는, 상기 외부 리프레시 요구에만 응답하여 리프레시 동작을 실행하는 외부 리프레시 모드와, 상기 내부 리프레시 요구에만 응답하여 리프레시 동작을 실행하는 내부 리프레시 모드를 갖고,
상기 코어 제어 회로는,
상기 외부 리프레시 모드 중에, 1회의 외부 리프레시 요구에 응답하여 2 이상의 상기 뱅크의 리프레시 동작을 실행하기 위해, 상기 뱅크에 각각 대응해서 형성되고, 상기 동작 제어 신호를 각각 출력하는 뱅크 제어 회로와,
리프레시 동작이 상대적으로 빨리 실행되는 뱅크에 대응하는 뱅크 제어 회로인 제1 뱅크 제어 회로로부터 출력되는 동작 제어 신호를 받고, 받은 동작 제어 신호를, 리프레시 동작이 상대적으로 늦게 실행되는 뱅크에 대응하는 뱅크 제어 회로인 제2 뱅크 제어 회로에 타이밍 신호로서 출력하는 타이밍 조정 회로를 구비하고,
상기 제2 뱅크 제어 회로는, 상기 타이밍 신호에 동기해서 자신의 동작 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
(부기7)
부기6에 기재된 반도체 메모리에서,
상기 각 뱅크는, 복수의 메모리셀에 각각 접속된 복수의 워드선과, 상기 워 드선의 선택에 응답하여 메모리셀로부터 읽어내어지는 데이터의 신호량을 증폭하는 센스 앰프를 구비하고,
상기 동작 제어 신호는, 상기 워드선을 선택하기 위한 워드선 활성화 신호와, 상기 센스 앰프를 활성화하기 위한 센스 앰프 활성화 신호를 포함하고,
상기 타이밍 신호는, 상기 센스 앰프 활성화 신호인 것을 특징으로 하는 반도체 메모리.
(부기8)
부기6에 기재된 반도체 메모리에서,
상기 타이밍 조정 회로는, 상기 타이밍 신호의 출력 타이밍을 조정하는 기능을 구비하는 것을 특징으로 하는 반도체 메모리.
(부기9)
부기8에 기재된 반도체 메모리에서,
미리 설정되는 설정값에 따른 논리의 조정 신호를 출력하는 프로그램 회로를 구비하고,
상기 타이밍 조정 회로는, 상기 조정 신호의 논리에 따라서 상기 타이밍 신호의 출력 타이밍을 조정 가능한 가변 지연 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.
(부기10)
부기9에 기재된 반도체 메모리에서,
상기 프로그램 회로는, 퓨즈를 구비하고, 퓨즈의 프로그램 상태에 따른 논리 의 조정 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
(부기11)
부기2에 기재된 반도체 메모리에서,
상기 코어 제어 회로는, 상기 외부 리프레시 요구에 대응해서 2 이상의 상기 뱅크에 리프레시 동작을 실행시킬 때에, 리프레시 동작 기간의 일부를 서로 중복하는 타이밍에서 상기 동작 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
(부기12)
부기11에 기재된 반도체 메모리에서,
상기 각 뱅크에 형성되고, 복수의 메모리셀에 각각 접속된 복수의 워드선을 구비하고,
상기 코어 제어 회로는, 상기 외부 리프레시 요구에 대응하는 리프레시 동작을 실행할 때에, 상기 워드선의 활성화 타이밍을 서로 어긋나게 하는 것을 특징으로 하는 반도체 메모리.
(부기13)
부기1에 기재된 반도체 메모리에서,
내부 리프레시 모드 중에 상기 외부 리프레시 요구를 받았을 때에, 상기 외부 리프레시 요구에 응답하여, 상기 내부 리프레시 모드를 외부 리프레시 모드로 절환하는 모드 절환 회로와,
상기 내부 리프레시 모드 중에 상기 내부 리프레시 요구를 상기 코어 제어 회로에 출력하고, 상기 외부 리프레시 모드 중에 상기 내부 리프레시 요구가 상기 코어 제어 회로에 공급되는 것을 금지하는 내부 요구 마스크 회로를 구비하고,
상기 내부 리프레시 모드는, 상기 내부 리프레시 요구에만 응답하여 리프레시 동작을 실행하는 동작 모드이며, 상기 외부 리프레시 모드는, 상기 외부 리프레시 요구에만 응답하여 리프레시 동작을 실행하는 동작 모드인 것을 특징으로 하는 반도체 메모리.
(부기14)
부기13에 기재된 반도체 메모리에서,
상기 내부 리프레시 모드로부터 상기 외부 리프레시 모드로의 절환에 응답하여 리세트 신호를 출력하는 리세트 회로와,
상기 내부 요구 마스크 회로로부터 출력되는 내부 리프레시 요구를 받고, 읽어내기 동작 또는 써넣기 동작과의 경합에 의해 리프레시 동작을 실행할 수 없는 내부 리프레시 요구를 유지하고, 상기 읽어내기 동작 및 써넣기 동작이 실행되어 있지 않은 기간에, 유지하고 있는 내부 리프레시 요구를 상기 코어 제어 회로에 출력하고, 리세트 신호에 응답하여 유지되어 있는 내부 리프레시 요구를 소거하는 리프레시 요구 축적 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
(부기15)
부기13에 기재된 반도체 메모리에서,
상기 내부 리프레시 요구에 응답하는 리프레시 동작 중에, 상기 외부 리프레시 요구가 상기 코어 제어 회로에 출력되는 것을 금지하는 외부 요구 마스크 회로 를 구비하는 것을 특징으로 하는 반도체 메모리.
(부기16)
부기1에 기재된 반도체 메모리에서,
상기 코어 제어 회로는, 읽어내기 커맨드 또는 써넣기 커맨드에 응답하여, 읽어내기 동작 또는 써넣기 동작을 각각 실행하기 위해 상기 메모리 코어에 상기 동작 제어 신호를 출력하고,
읽어내기 커맨드 또는 써넣기 커맨드의 최소 공급 간격의 사양인 외부 액세스 사이클 시간은, 상기 메모리 코어가 1회의 읽어내기 동작 또는 1회의 써넣기 동작을 실행하는 코어 동작 시간에 여유 시간을 더한 값과 동등하고,
상기 내부 리프레시 요구에 응답하는 리프레시 동작은, 상기 여유 시간을 이용해서 실행되는 것을 특징으로 하는 반도체 메모리.
<산업상의 이용 가능성>
본 발명은, DRAM의 메모리셀을 갖고, SRAM의 인터페이스를 갖는 반도체 메모리에 적용 가능하다.
본 발명에서는, 외부 리프레시 요구를 접수 가능한 의사 SRAM의 액세스 효율을 향상할 수 있다.

Claims (10)

  1. 메모리셀을 갖는 메모리 코어와,
    내부 리프레시 요구를 소정의 주기에서 생성하는 리프레시 요구 생성 회로와,
    외부 리프레시 요구를 받는 외부 리프레시 입력 회로와,
    상기 내부 리프레시 요구 및 상기 외부 리프레시 요구에 응답하여 리프레시 동작을 실행하기 위해 상기 메모리 코어에 동작 제어 신호를 출력하고, 상기 외부 리프레시 요구에 응답하여 리프레시 동작이 동시에 실행되는 메모리셀의 수를, 상기 내부 리프레시 요구에 응답하여 리프레시 동작이 동시에 실행되는 메모리셀의 수보다 많게 설정하는 코어 제어 회로
    를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 메모리 코어는, 서로 독립적으로 동작하는 복수의 뱅크로 구성되고,
    상기 코어 제어 회로는, 상기 뱅크에 리프레시 동작을 실행시키기 위한 상기 동작 제어 신호를 각각 출력하고, 상기 내부 리프레시 요구에 응답하여 상기 뱅크 중 어느 하나에 상기 동작 제어 신호를 출력하고, 상기 외부 리프레시 요구에 응답하여 2 이상의 상기 뱅크에 동작 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서,
    상기 각 뱅크에 형성되고, 복수의 메모리셀에 각각 접속된 복수의 워드선과,
    리프레시 동작을 실행하는 뱅크의 어드레스 및 워드선을 나타내는 리프레시 어드레스를, 상기 동작 제어 신호에 응답하여 생성하는 리프레시 어드레스 생성 회로
    를 구비하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서,
    상기 리프레시 어드레스 생성 회로는,
    상기 동작 제어 신호에 응답하여 카운트 업 신호를 생성하는 카운터 제어 회로와,
    직렬로 접속되고, 초단에서 상기 카운트 업 신호를 받는 복수의 2진 카운터를 구비하고,
    하위측의 카운터 중 적어도 하나는, 상기 뱅크를 선택하기 위한 리프레시 뱅크 어드레스를 출력하고, 리프레시 뱅크 어드레스를 출력하는 카운터를 제외하는 카운터는, 워드선을 선택하기 위한 리프레시 로우 어드레스를 출력하는 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서,
    상기 코어 제어 회로는, 상기 외부 리프레시 요구에 응답하여, 리프레시 어드레스 생성 회로가 출력하는 리프레시 로우 어드레스의 최하위 비트의 값이 변화될 때까지, 상기 리프레시 뱅크 어드레스의 변화에 각각 동기해서 상기 동작 제어 신호를 순차적으로 출력하는 것을 특징으로 하는 반도체 메모리.
  6. 제2항에 있어서,
    반도체 메모리는, 상기 외부 리프레시 요구에만 응답하여 리프레시 동작을 실행하는 외부 리프레시 모드와, 상기 내부 리프레시 요구에만 응답하여 리프레시 동작을 실행하는 내부 리프레시 모드를 갖고,
    상기 코어 제어 회로는,
    상기 외부 리프레시 모드 중에, 1회의 외부 리프레시 요구에 응답하여 2 이상의 상기 뱅크의 리프레시 동작을 실행하기 위해, 상기 뱅크에 각각 대응해서 형성되고, 상기 동작 제어 신호를 각각 출력하는 뱅크 제어 회로와,
    리프레시 동작이 상대적으로 조기 실행되는 뱅크에 대응하는 뱅크 제어 회로인 제1 뱅크 제어 회로로부터 출력되는 동작 제어 신호를 받고, 받은 동작 제어 신호를, 리프레시 동작이 상대적으로 늦게 실행되는 뱅크에 대응하는 뱅크 제어 회로인 제2 뱅크 제어 회로에 타이밍 신호로서 출력하는 타이밍 조정 회로를 구비하고,
    상기 제2 뱅크 제어 회로는, 상기 타이밍 신호에 동기해서 자신의 동작 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서,
    상기 각 뱅크는, 복수의 메모리셀에 각각 접속된 복수의 워드선과, 상기 워드선의 선택에 응답하여 메모리셀로부터 읽어내어지는 데이터의 신호량을 증폭하는 센스 앰프를 구비하고,
    상기 동작 제어 신호는, 상기 워드선을 선택하기 위한 워드선 활성화 신호와, 상기 센스 앰프를 활성화하기 위한 센스 앰프 활성화 신호를 포함하고,
    상기 타이밍 신호는, 상기 센스 앰프 활성화 신호인 것을 특징으로 하는 반도체 메모리.
  8. 제6항에 있어서,
    상기 타이밍 조정 회로는, 상기 타이밍 신호의 출력 타이밍을 조정하는 기능을 구비하는 것을 특징으로 하는 반도체 메모리.
  9. 제8항에 있어서,
    미리 설정되는 설정값에 따른 논리의 조정 신호를 출력하는 프로그램 회로를 구비하고,
    상기 타이밍 조정 회로는, 상기 조정 신호의 논리에 따라서 상기 타이밍 신호의 출력 타이밍을 조정 가능한 가변 지연 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.
  10. 메모리셀을 갖는 메모리 코어와,
    내부 리프레시 요구를 소정의 주기에서 생성하는 리프레시 요구 생성 회로와,
    외부 리프레시 요구를 받는 외부 리프레시 입력 회로와,
    상기 내부 리프레시 요구 및 상기 외부 리프레시 요구에 응답하여 리프레시 동작을 실행하기 위해 상기 메모리 코어에 동작 제어 신호를 출력하고, 상기 외부 리프레시 요구에 응답하여 리프레시 동작이 실행되는 메모리셀의 수를, 상기 내부 리프레시 요구에 응답하여 리프레시 동작이 실행되는 메모리셀의 수보다 많게 설정하는 코어 제어 회로와,
    내부 리프레시 모드 중에 상기 외부 리프레시 요구를 받았을 때에, 상기 외부 리프레시 요구에 응답하여, 상기 내부 리프레시 모드를 외부 리프레시 모드로 절환하는 모드 절환 회로와,
    상기 내부 리프레시 모드 중에 상기 내부 리프레시 요구를 상기 코어 제어 회로에 출력하고, 상기 외부 리프레시 모드 중에 상기 내부 리프레시 요구가 상기 코어 제어 회로에 공급되는 것을 금지하는 내부 요구 마스크 회로
    를 구비하고,
    상기 내부 리프레시 모드는, 상기 내부 리프레시 요구에만 응답하여 리프레시 동작을 실행하는 동작 모드이며, 상기 외부 리프레시 모드는, 상기 외부 리프레시 요구에만 응답하여 리프레시 동작을 실행하는 동작 모드인 것을 특징으로 하는 반도체 메모리.
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DE (1) DE602007000394D1 (ko)
TW (1) TWI333211B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5554476B2 (ja) * 2008-06-23 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置および半導体記憶装置の試験方法
JP2012252742A (ja) * 2011-06-02 2012-12-20 Elpida Memory Inc 半導体装置
JP2013030001A (ja) * 2011-07-28 2013-02-07 Elpida Memory Inc 情報処理システム
JP5978860B2 (ja) * 2012-08-31 2016-08-24 富士通株式会社 情報処理装置、メモリ制御ユニット、メモリ制御方法および制御プログラム
CN103730152B (zh) * 2012-10-16 2016-10-05 华邦电子股份有限公司 储存媒体及其控制方法
US8995210B1 (en) * 2013-11-26 2015-03-31 International Business Machines Corporation Write and read collision avoidance in single port memory devices
KR20150067416A (ko) * 2013-12-10 2015-06-18 에스케이하이닉스 주식회사 반도체 장치
KR20160045461A (ko) * 2014-10-17 2016-04-27 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
JP6444803B2 (ja) * 2015-05-01 2018-12-26 ラピスセミコンダクタ株式会社 書込電圧生成回路及びメモリ装置
US20170110178A1 (en) * 2015-09-17 2017-04-20 Intel Corporation Hybrid refresh with hidden refreshes and external refreshes
US9761297B1 (en) * 2016-12-30 2017-09-12 Intel Corporation Hidden refresh control in dynamic random access memory
JP6476325B1 (ja) 2018-02-01 2019-02-27 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 擬似ｓｒａｍ及びその制御方法
KR102479500B1 (ko) * 2018-08-09 2022-12-20 에스케이하이닉스 주식회사 메모리 장치, 메모리 시스템 및 그 메모리 장치의 리프레시 방법
US10770119B2 (en) * 2018-12-06 2020-09-08 Macronix International Co., Ltd. Memory circuit
US11037616B2 (en) * 2018-12-14 2021-06-15 Micron Technology, Inc. Apparatuses and methods for refresh operations in semiconductor memories
KR20200119613A (ko) * 2019-04-10 2020-10-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
WO2021049033A1 (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 メモリシステム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363107B1 (ko) 1998-12-30 2003-02-20 주식회사 하이닉스반도체 반도체메모리 장치
WO2005119691A1 (en) 2004-05-27 2005-12-15 Qualcomm Incorporated Method and system for providing directed bank refresh for volatile memories

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6320798A (ja) 1986-07-14 1988-01-28 Pfu Ltd リフレツシユ自動切替制御方式
JPH0793003B2 (ja) * 1988-09-01 1995-10-09 三菱電機株式会社 ダイナミックランダムアクセスメモリ装置およびその動作方法
US5208779A (en) * 1991-04-15 1993-05-04 Micron Technology, Inc. Circuit for providing synchronous refresh cycles in self-refreshing interruptable DRAMs
JPH05298882A (ja) * 1992-04-21 1993-11-12 Pfu Ltd ダイナミックｒａｍのリフレッシュ制御方式
JP3220586B2 (ja) * 1993-12-28 2001-10-22 富士通株式会社 半導体記憶装置
JP3569315B2 (ja) * 1994-09-01 2004-09-22 株式会社ルネサステクノロジ 同期型半導体記憶装置
JPH08138374A (ja) * 1994-11-10 1996-05-31 Nec Corp 半導体メモリ装置およびそのリフレッシュ方法
JP3311260B2 (ja) * 1996-12-17 2002-08-05 富士通株式会社 半導体装置及び半導体記憶装置
JP2000030439A (ja) * 1998-07-13 2000-01-28 Mitsubishi Electric Corp 半導体記憶装置
JP2001118383A (ja) * 1999-10-20 2001-04-27 Fujitsu Ltd リフレッシュを自動で行うダイナミックメモリ回路
JP2002093164A (ja) * 2000-09-12 2002-03-29 Seiko Epson Corp 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP2004253038A (ja) * 2003-02-19 2004-09-09 Renesas Technology Corp 半導体記憶装置
US7042785B2 (en) * 2003-12-19 2006-05-09 Infineon Technologies, Ag Method and apparatus for controlling refresh cycles of a plural cycle refresh scheme in a dynamic memory
TWI260019B (en) * 2004-05-21 2006-08-11 Fujitsu Ltd Semiconductor memory device and memory system
JP4806520B2 (ja) 2004-05-21 2011-11-02 富士通セミコンダクター株式会社 半導体記憶装置及びメモリシステム
US7164615B2 (en) * 2004-07-21 2007-01-16 Samsung Electronics Co., Ltd. Semiconductor memory device performing auto refresh in the self refresh mode

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363107B1 (ko) 1998-12-30 2003-02-20 주식회사 하이닉스반도체 반도체메모리 장치
WO2005119691A1 (en) 2004-05-27 2005-12-15 Qualcomm Incorporated Method and system for providing directed bank refresh for volatile memories

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Publication number Publication date
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DE602007000394D1 (de) 2009-02-05

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