WO2021049033A1 - メモリシステム - Google Patents

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Abstract

実施形態のメモリシステムは、コントローラへ出力するための処理に掛かる待機時間tWHR2の期間中に、リードイネーブル信号ＲＥ及び／ＲＥを出力し、信号ＤＱＳ及び／ＤＱＳ及び信号ＤＱにおいて予め設定されたダミーデータを出力回路から出力させる。

Description

メモリシステム
　実施形態は、メモリシステムに関する。
　半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。
米国特許８９１３４４８号明細書
　データの読み出し信頼性を向上できるメモリシステムを提供する。
　実施形態のメモリシステムは、半導体メモリと、前記半導体メモリからデータを読み出す指示を与えるコントローラと、を具備し、前記半導体メモリは、データを保持するメモリセルトランジスタと、前記メモリセルトランジスタから読み出されたデータに対して、前記コントローラへ出力するための処理を行う出力回路と、第１データを生成するデータ生成回路と、を備え、前記データの読み出し時において、前記コントローラは、前記出力回路が前記処理を行っている第１期間内に第１信号を前記半導体メモリへ出力し、前記半導体メモリは、前記第１信号に基づいて第２信号を生成し、第１期間と第２期間の期間に、前記第２信号と共に前記第１データを前記コントローラへ出力し、前記第２期間の終了後に前記半導体メモリは、前記第２信号と共に前記メモリセルトランジスタから読み出されたデータを前記コントローラへ出力する。
図１は、実施形態に係るメモリシステムの全体構成を概念的に示すブロック図である。 図２は、ＮＡＮＤ型フラッシュメモリの構成例を示すブロック図である。 図３は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの構成例を示す回路図である。 図４は、出力回路の構成例を示すブロック図である。 図５は、実施形態との比較対象例のフローチャートである。 図６Ａは、実施形態との比較対象例に係るデータ出力動作について説明するためのタイミングチャートである。 図６Ｂは、第１の実施形態に係るデータ出力動作における電源出力の安定化について説明するためのタイミングチャートである。 図７は、第１の実施形態に係るデータ出力動作における電源出力の安定化について説明するためのフローチャートである。 図８は、第１の設定例に係る待機時間及び遅延時間における各信号のタイミングを示すタイミングチャートである。 図９は、第２の設定例に係る待機時間及び遅延時間における各信号のタイミングを示すタイミングチャートである。 図１０は、第３の設定例に係る待機時間及び遅延時間における各信号のタイミングを示すタイミングチャートである 図１１は、第４の設定例に係る待機時間及び遅延時間における各信号のタイミングを示すタイミングチャートである 図１２は、第２の実施形態に係るデータ出力動作における電源出力の安定化について説明するためのフローチャートである。 図１３は、第３の実施形態に係るデータ出力動作における電源出力の安定化について説明するためのフローチャートである。 図１４は、第４の実施形態に係るデータ出力動作における電源出力の安定化について説明するためのフローチャートである。 図１５は、第５の実施形態に係る電待機時間及び遅延時間における各信号のタイミングを示すタイミングチャートである。
　以下に、実施形態について図面を参照して説明する。　
　実施形態は、発明の技術的思想を具体化するための装置を例示する。図面は、模式的または概念的なものであり、各図面の寸法及び比率等は、必ずしも現実のものと同一とは限らない。また、構成要素の形状、構造、配置等によって、本発明の技術的思想が特定されるものではない。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付して、詳細な説明は省略する。
　［第１実施形態］
　第１実施形態に係るメモリシステムについて説明する。　
　＜メモリシステム全体構成＞
　図１は、本実施形態のメモリシステム１の全体構成を概念的に示す構成図である。　
　本実施形態のメモリシステム１は、少なくとも半導体メモリ３と、この半導体メモリ３を制御するメモリコントローラ（コントローラ）２と、を備えている。本実施形態では、半導体メモリ３は、不揮発性メモリであればよく、例えば、ＮＡＮＤ型フラッシュメモリが好適する。以下の説明では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリ３に適用した例について説明する。
　これらのメモリコントローラ２とＮＡＮＤ型フラッシュメモリ３とを組み合わせて、１つの半導体装置を構成することが可能である。その一例としては、ＳＤＴＭカード等のメモリカードや、ＳＳＤ（solid state drive）等がある。また、メモリコントローラ２は、ＳｏＣ（system on chip）等を用いることができる。
　ＮＡＮＤ型フラッシュメモリ３は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。メモリコントローラ２は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ３に接続される。さらに、メモリコントローラ２は、ホストバスによって外部のホスト機器４とも接続する。このメモリコントローラ２は、ＮＡＮＤ型フラッシュメモリ３を制御し、またホスト機器４から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ３にアクセスする。ホスト機器４は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。
　＜メモリコントローラ２の構成＞　
　図１を参照して、メモリコントローラ２の構成の詳細について説明する。
　メモリコントローラ２は、ＮＡＮＤ型フラッシュメモリ３を制御する。具体例としては、メモリコントローラ２は、データをＮＡＮＤ型フラッシュメモリ３に書き込み、既に記憶されているデータをＮＡＮＤ型フラッシュメモリ３から読み出す制御を行う。
　メモリコントローラ２は、ホストインターフェース回路（ホストＩ／Ｆ）５、内蔵メモリ（ＲＡＭ：Random Access Memory）６、プロセッサ（ＣＰＵ：Central Processing Unit）７、バッファメモリ８、ＮＡＮＤインターフェース回路（ＮＡＮＤＩ／Ｆ）９、及びＥＣＣ（Error Checking and Correcting）回路１０を備えている。さらに、設計に応じて、他にも種々の構成部位を搭載している。
　ホストインターフェース回路５は、ホストバスを介してホスト機器４と接続され、ホスト機器４から受信した命令及びデータを、それぞれプロセッサ７及びバッファメモリ８に転送する。またプロセッサ７の命令に応じて、バッファメモリ８内のデータをホスト機器４へ転送する。
　プロセッサ７は、メモリコントローラ２全体の動作を制御する。例えば、プロセッサ７は、ホスト機器４からデータの書き込み命令を受信した際には、その受信に応じて、ＮＡＮＤインターフェース回路９に対して、書き込み命令を発行する。データの読み出し及び消去の際も同様である。また、プロセッサ７は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ３を管理するための様々な処理を実行する。なお、以下で説明するメモリコントローラ２の動作は、プロセッサ７がソフトウェア（ファームウェア）を実行することによって実現されてもよいし、またはハードウェアで実現されてもよい。
　ＮＡＮＤインターフェース回路９は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ３と接続され、ＮＡＮＤ型フラッシュメモリ３との通信を司る。そしてＮＡＮＤインターフェース回路９は、プロセッサ７から受信した命令に基づき、ＮＡＮＤ型フラッシュメモリ３に対して、種々の信号を送信及び受信する。バッファメモリ８は、書き込みデータや読み出しデータを一時的に保持する。
　内蔵メモリ（ＲＡＭ）６は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ７の作業領域として使用される。そして内蔵メモリ６は、ＮＡＮＤ型フラッシュメモリ３を管理するためのファームウェアや各種の管理テーブル等を保持する。　
　ＥＣＣ回路１０は、ＮＡＮＤ型フラッシュメモリ３に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわち、ＥＣＣ回路１０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時には、誤り訂正符号を復号する。
　＜ＮＡＮＤ型フラッシュメモリのＮＡＮＤバス＞
　図２を参照して、ＮＡＮＤバスについて説明する。　
　メモリコントローラ２とＮＡＮＤ型フラッシュメモリ３とは、ＮＡＮＤバスにより接続される。ＮＡＮＤバスは、複数の信号線を含み、入出力回路１２に接続する入出力用パッド群２１に接続する信号線群と、ロジック制御回路１３に接続するロジック制御用パッド群２２に接続する信号線群とに分かれている。
　これらの信号線は、ＮＡＮＤインターフェースに従ったチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディ・ビジー信号／ＲＢ、データ信号ＤＱ、データストローブ信号ＤＱＳ、並びに／ＤＱＳの送受信を行う。信号ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰは、ＮＡＮＤ型フラッシュメモリ３によって受け取られる。また、信号／ＲＢ及び信号／ＣＥはそれぞれ、ＮＡＮＤ型フラッシュメモリ３によって受け取られる。
　チップイネーブル信号／ＣＥは、ＮＡＮＤ型フラッシュメモリ３をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱとして送信されるコマンドＣＭＤを後述のレジスタ１５のコマンドレジスタ１５Ａにラッチすることを可能にする。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間にＮＡＮＤ型フラッシュメモリ３に流れる信号ＤＱがコマンドＣＭＤであることをＮＡＮＤ型フラッシュメモリ３に通知する。信号ＤＱは、例えば８bitの信号である。
　アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱとして送信されるアドレスＡＤＤを後述のレジスタ１５のアドレスレジスタ１５Ｂにラッチすることを可能にする。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間にＮＡＮＤ型フラッシュメモリ３に送信される信号ＤＱがアドレスＡＤＤであることをＮＡＮＤ型フラッシュメモリ３に通知する。ライトイネーブル信号／ＷＥは、書き込みを可能にする。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間にＮＡＮＤ型フラッシュメモリ３に送信される信号ＤＱをＮＡＮＤ型フラッシュメモリ３に取り込むことを指示する。
　リードイネーブル信号ＲＥ及び／ＲＥは、ＮＡＮＤ型フラッシュメモリ３にデータ信号ＤＱを出力することを指示し、例えば、信号ＤＱを出力する際のＮＡＮＤ型フラッシュメモリ３の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止をＮＡＮＤ型フラッシュメモリ３に指示する。レディー・ビジー信号／ＲＢはそれぞれ、ＮＡＮＤ型フラッシュメモリ３がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
　データ信号ＤＱは、例えば８bitの信号である。信号ＤＱは、ＮＡＮＤ型フラッシュメモリ３とメモリコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。基準信号として用いられる双方向データストローブ信号ＤＱＳ及び／ＤＱＳは、例えば、信号ＤＱに係るＮＡＮＤ型フラッシュメモリ３の動作タイミングを制御するために使用される。
　＜ＮＡＮＤ型フラッシュメモリの構成＞
　次に図２を参照して、ＮＡＮＤ型フラッシュメモリ３の構成例について説明する。　
　ＮＡＮＤ型フラッシュメモリ３は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レジスタ１５、シーケンサ１６、電圧生成回路１７、ドライバ１８、ロウデコーダ１９、センスアンプ２０、入出力用パッド群２１、及びロジック制御用パッド群２２、データ生成回路１４等を備えている。
　メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を備えている。各ストリングユニットＳＵ内には、複数のＮＡＮＤストリングＮＳを備えている。なお、メモリセルアレイ１１内のブロック数、１ブロックＢＬＫ内のストリングユニットＵＳ数、１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定できる。
　＜メモリセルアレイの構成＞
　次に、図３を参照して、ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイの構成について説明する。図３は、メモリセルアレイ１１のうちの１つのブロックＢＬＫの回路を示している。
　図３に示すように、各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合により構成される。ＮＡＮＤストリングＮＳの各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、１つのＮＡＮＤストリングＮＳ内に含まれるメモリセルトランジスタＭＴの個数は６４個に限られず、８個、１６個、９６個等であってもよく、その個数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明における接続とは、被接続の要素どうしが当接する電気的な接続だけでは無く、少なくとも２つの要素間に別の導電可能な要素、例えば、配線（金属配線、ポリシリコン配線等）が介在する場合も含む。
　任意のブロックＢＬＫ内において、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
　また、メモリセルアレイ１１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０～ＢＬ（ｍ－１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。　
　また、選択トランジスタＳＴ２の他端は、ソース線ＳＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
　上述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読み出し動作及び書き込み動作は、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、セルユニットＣＵと称される。つまり、セルユニットＣＵは、一括して書き込み動作、又は読み出し動作が実行され得るメモリセルトランジスタＭＴの組である。
　なお、１つのメモリセルトランジスタＭＴは、例えば、複数のビットデータを保持可能である。そして、同一のセルユニットＣＵ内において、メモリセルトランジスタＭＴの各々が同位のビットにおいて保持する１bitの集合を「ページ」と呼ぶ。つまり、「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間の一部、と定義することもできる。１ページは、例えば、１２８Ｋbit（１６ＫByte）である。
　図２に戻って説明を続ける。入出力回路１２は、少なくとも入力回路１２Ａ、出力回路１２Ｂ、及び制御回路１２Ｃを備える。入出力回路１２は、メモリコントローラ２とデータ信号ＤＱを送受信する。入出力回路１２は、入出力用パッド群２１に入力される信号ＤＱに含まれるコマンドＣＭＤ及びアドレスＡＤＤをレジスタ１５のコマンドレジスタ１５Ａ及びアドレスレジスタ１５Ｂにそれぞれ転送する。また、入出力回路１２は、入出力用パッド群２１に入力される信号ＤＱに含まれる書き込みデータＤＡＴをセンスアンプ２０のデータレジスタ２０Ｂに転送するとともに、センスアンプ２０のデータレジスタ２０Ｂから転送される読み出しデータＤＡＴを入出力用パッド群２１に転送する。
　図４は、出力回路１２Ｂの回路図である。図示するように出力回路１２Ｂは、シフトレジスタユニット３１Ａとマルチプレクサ（ＭＵＸ）３１Ｄ［選択回路］を含んでいる。シフトレジスタユニット３１Ａは、直列に接続された複数のフリップフロップ３１Ｃで構成されるシフトレジスタ３１Ｂ［保持回路］を備えている。シフトレジスタ３１Ｂは、信号線ＤＱ０～ＤＱ７のそれぞれに配置され、それぞれにデータを一時的に保持する。フリップフロップ３１Ｃの数は、信号ＤＱのタイミング制御に応じて適宜設定され、例えば８個である。
　初段の（図４の紙面における最も右側の）フリップフロップ３１Ｃの入力端子Ｄには、マルチプレクサ３１Ｄの複数の入力端子の１つが接続され、その出力端子Ｑは、次段のフリップフロップ３１Ｃの入力端子Ｄに接続される。次段のフリップフロップ３１Ｃの出力端子Ｑは、次々段のフリップフロップ３１Ｃの入力端子Ｄに接続され、以下同様に接続される。最終段のフリップフロップ３１Ｃの出力端子Ｑは、信号線ＤＱ０～ＤＱ７の１つ（図４の例では信号線ＤＱ０）に接続される。各フリップフロップ３１Ｃのクロック端子には、シーケンサ１６から、例えば、周期の異なる内部クロックｉＣＬＫが入力される。各フリップフロップ３１Ｃは、それぞれのクロック端子に入力される内部クロックｉＣＬＫが立ち上がるタイミングで、入力されたデータをラッチする。
　マルチプレクサ３１Ｄは、例えばメモリセルアレイ１１からセンスアンプユニット２０Ａに読み出されてデータレジスタ２０Ｂに格納された１ページ（１６ＫＢｙｔｅ）の読み出しデータＤＡＴのうちの、８bitを選択してシフトレジスタユニット３１Ａへ転送する。転送された８bitのデータは、順次、バッファとして機能するフリップフロップ３１Ｃによって保持されつつ転送される。例えば、シフトレジスタ３１Ｂによって読み出しデータが一時的に保持された後に、メモリコントローラ２がリードイネーブル信号ＲＥ及び／ＲＥをトグルすると、シフトレジスタ３１Ｂによって保持されていた読み出しデータが最終段のフリップフロップ３１Ｃの出力端子Ｑから８bitずつＤＱデータとして出力されていく。すなわち、出力回路１２Ｂによって、１６ＫＢｙｔｅのパラレルデータが、８bitのシリアルデータに変換される。
　再び図２に戻って説明を続ける。ロジック制御回路１３は、メモリコントローラ２から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路１３は、信号／ＲＢをメモリコントローラ２に転送してＮＡＮＤ型フラッシュメモリ３がレディ状態であるかビジー状態であるかをメモリコントローラ２に通知する。
　ロジック制御回路１３は、位相ロックループ（ＰＬＬ：Phase-Locked Loop）回路又は遅延ロックループ（ＤＬＬ：Delay-Locked Loop）回路を備える補正回路１３ａを含む。補正回路１３ａは、ロジック制御用パッド群内のパッドを介して、それぞれ入力される信号ＲＥ及び／ＲＥ等のデューティ比を補正する機能を有する。この補正回路１３ａは、シーケンサ１６からの制御信号に基づいて信号ＲＥ及び／ＲＥのデューティ比を補正し、補正された信号ＲＥ及び／ＲＥを生成する。補正された信号ＲＥ及び／ＲＥは、例えば、入出力回路１２に送出され、入出力回路１２は、補正された信号ＲＥ及び／ＲＥに対応するタイミングで、信号ＤＱＳ及び／ＤＱＳをトグルさせる。
　レジスタ１５は、コマンドＣＭＤを保持するコマンドレジスタ１５Ａ及びアドレスＡＤＤを保持するアドレスレジスタ１５Ｂを備える。レジスタ１５は、アドレスＡＤＤをロウデコーダ１９及びセンスアンプ２０に転送すると共に、コマンドＣＭＤをシーケンサ１６に転送する。
　シーケンサ１６は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って、ＮＡＮＤ型フラッシュメモリ３の全体を制御する。また、シーケンサ１６は、温度センサ等から受けた温度情報を、入出力回路１２を介してメモリコントローラ２に送出する。
　電圧生成回路１７は、シーケンサ１６からの指示に基づき、データの書き込み、読み出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路１７は、生成した電圧をドライバ（ドライバセット）１８に供給する。　
　ドライバ１８は、レジスタ１５のアドレスレジスタ１５Ｂから転送されるアドレスＡＤＤに基づいて、電圧生成回路１７からの種々の電圧をロウデコーダ１９及びセンスアンプ２０に供給する。ドライバ１８は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ１９に種々の電圧を供給する。
　ロウデコーダ１９は、レジスタ１５のアドレスレジスタ１５Ｂから転送されるアドレスＡＤＤに含まれるロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルトランジスタを選択する。そして、選択された行のメモリセルトランジスタには、ロウデコーダ１９を介してドライバ１８からの電圧が転送される。　
　センスアンプ２０は、センスアンプユニット２０Ａ及びデータレジスタ２０Ｂを備える。データの読み出し時には、例えば、センスアンプユニット２０Ａがメモリセルトランジスタからビット線に読み出された読み出しデータＤＡＴを読み出し（センスし）、読みだされた読み出しデータＤＡＴをデータレジスタ２０Ｂに転送する。データレジスタ２０Ｂに保持された読み出しデータＤＡＴは、出力回路１２Ｂに転送される。データの書き込み時には、例えば、入力回路１２Ａから書き込みデータＤＡＴがデータレジスタ２０Ｂに転送された書き込みデータＤＡＴが、センスアンプユニット２０Ａによってビット線を介してメモリセルトランジスタに書き込まれる。センスアンプ２０は、レジスタ１５のアドレスレジスタ１５ＢからアドレスＡＤＤに含まれるカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
　例えば、メモリコントローラ２から与えられるリードコマンドに対応して、センスアンプユニット２０Ａがメモリセルトランジスタからデータを読み出してデータレジスタ２０Ｂに転送し、メモリコントローラ２から与えられるデータアウトコマンドに対応して、データレジスタ２０Ｂが保持しているデータを出力回路１２Ｂに転送する。
　メモリコントローラ２からリードコマンドが与えられてから、センスアンプ２０Ａがメモリセルアレイ１１からデータを読み出して、データレジスタ２０Ｂに読み出したデータの保持されるまでの期間を「期間ｔＲ」と呼ぶ。期間ｔＲの間、レディ・ビジー信号Ｒ／Ｂｎ及び内部ビジー信号が、ともに“Ｌ”レベル（レディ状態）になる。
　入出力用パッド群２１は、メモリコントローラ２から受信したデータ信号ＤＱ、ＤＱＳ、及び／ＤＱＳを入出力回路１２に転送する。また、入出力用パッド群２１は、入出力回路１２から送信された信号ＤＱをＮＡＮＤ型フラッシュメモリ３の外部に転送する。　
　ロジック制御用パッド群２２は、メモリコントローラ２から受信した信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰをロジック制御回路１３に転送する。また、ロジック制御用パッド群２２は、ロジック制御回路１３から送信された／ＲＢをＮＡＮＤ型フラッシュメモリ３の外部に転送する。
　データ生成回路１４は、例えばシーケンサ１６からの指示に基づき、信号ＤＱＳ及び／ＤＱＳに応じて、出力回路１２Ｂからダミーデータを出力させる。具体的には、メモリコントローラ２は、リードイネーブル信号ＲＥ及び／ＲＥをトグルし、ＮＡＮＤ型フラッシュメモリ３は、信号ＲＥ及び／ＲＥを受けて信号ＤＱＳ及び／ＤＱＳを生成する。データ生成回路１４は、信号ＤＱＳ及び／ＤＱＳを受けて、予め設定されたダミーデータを生成して出力回路１２Ｂからメモリコントローラ２へ出力させる。メモリコントローラ２は、受け取ったデータは、ダミーデータである判断した場合には、処理をしない又は、無効なデータであるものとして処理をする。
　ダミーデータは、例えば、ランダムパターンであってもよい。あるいは、ダミーデータは、55h-AAh-55h-AAh…のように、信号線ＤＱ０～ＤＱ７の各信号が“Ｈ”レベルと“Ｌ”レベルとでトグルを繰り返すパターンであってもよいし、または、固定値のデータパターンであってもよい。また、データ生成回路１４は、ロジック制御回路１３または入出力回路１２に含まれてもよい。例えば、入出力回路１２の制御回路１２Ｃがデータ生成回路１４としての機能を有していてもよい。
　次に、図１乃至図４、及び図６を参照して、本実施形態のデータ生成回路１４によるダミーデータ出力を利用した、ＮＡＮＤ型フラッシュメモリ３からメモリコントローラ２へのデータ出力動作の安定化について説明する。図４は、出力回路１２Ｂの一構成例を示している。図６Ａは、比較例に係るデータ読み出しのタイミングチャートを示しており、図６Ｂは、本実施形態に係るデータ読み出しのタイミングチャートを示している。
　図６Ａは、比較例においてＮＡＮＤ型フラッシュメモリ３に設定されている待機時間tWHR2と遅延時間（レイテンシー:latency）を示している。比較例に係るＮＡＮＤ型フラッシュメモリ３は本実施形態に係るＮＡＮＤ型フラッシュメモリ３と同様の回路構成を有しているが、待機時間tWHR2および遅延時間に関連した動作が、異なっている。
　例えば、メモリコントローラ２からＮＡＮＤ型フラッシュメモリ３へリードコマンドが発行されると、センスアンプ２０のセンスアンプユニット２０Ａがメモリセルアレイ１１から１ページ（例えば、１６ＫＢｙｔｅ）のデータを読み出し、データレジスタ２０Ｂが、読み出されたデータを格納する。次に、例えば、メモリコントローラ２からＮＡＮＤ型フラッシュメモリ３へデータアウトコマンドが発行される。データアウトコマンドは、例えば、８bitの信号ＤＱとして与えられる１つ又は複数のコマンド信号（“05h”および “”E0h）と、８bitの信号ＤＱとして与えられる１つ又は複数のアドレス信号（カラムアドレスＡＤＤ及びロウアドレスＡＤＤ）からなる、コマンドセットである。
　メモリコントローラ２からＮＡＮＤ型フラッシュメモリ３へデータアウトコマンドが発行されると、図４に示すように、データレジスタ２０Ｂから出力回路１２Ｂへ１ページのデータが転送される。出力回路１２Ｂのマルチプレクサ３１Ｄが、転送された１６ＫＢｙｔｅのデータから８bitのデータを順次選択してシフトレジスタユニット３１Ａへ転送し、シフトレジスタユニット３１Ａが、バッファとして機能するフリップフロップ３１Ｃによって８bitのデータを保持しつつ転送する。これにより、シフトレジスタ３１Ｂに読み出しデータが一時的に保持される。この状態で信号ＲＥ及び／ＲＥがトグル（toggle）されると、最終段のフリップフロップ３１Ｃの出力端子Ｑから入出力用パッド群２１を介して８bitのＤＱデータがメモリコントローラ２に出力される。
　待機時間tWHR2［第１期間］は、例えば、メモリコントローラ２がＮＡＮＤ型フラッシュメモリ３へデータアウトコマンドを発行してから、メモリセルアレイ１１から読み出された１６ＫＢｙｔｅの読み出しデータがデータレジスタ２０Ｂから出力回路１２Ｂに転送されるとともに、出力回路１２Ｂにおいてその最初の８bitをＤＱデータとしてメモリコントローラ２に出力するための準備が完了するまでに要する時間である。従って、例えば、待機時間tWHR2の期間内にデータレジスタ２０Ｂのデータのうち最初の８ｂｉｔが出力回路１２Ｂのシフトレジスタユニット３１Ａにおける最終段のフリップフロップ３１Ｃまで転送され、待機時間tWHR2の経過後にメモリコントローラ２が信号ＲＥ及び／ＲＥのトグルを開始することで信号線ＤＱ０～ＤＱ７へ８bitのＤＱデータの出力が開始される仮に、待機時間tWHR2を待機せずに、メモリコントローラ２が信号ＲＥ及び／ＲＥのトグルを開始すると、例えば、信号線ＤＱ０～ＤＱ７に接続された図示しない出力バッファへの８bitのデータの格納が完了していない状態で不完全なデータが出力されたり、あるいは、意図しないデータが出力される可能性がある。
　すなわち、比較例においては、メモリコントローラ２は、ＮＡＮＤ型フラッシュメモリ３にデータアウトコマンドを発行してから、待機時間tWHR2を待機してからでないと、ＮＡＮＤ型フラッシュメモリ３にデータ出力を指示するための信号ＲＥ及び／ＲＥをトグルさせることができない。
　また、図６Ａに示すように、比較例では、待機時間tWHR2［第１期間］の経過後に、さらに遅延時間（レイテンシー:latency）［第２期間］が加えられている。
　メモリコントローラ２が信号ＲＥ及び／ＲＥのトグルを開始すると、期間tDQSRE遅れて、ＮＡＮＤ型フラッシュメモリ３から発信される信号ＤＱＳ及び／ＤＱＳもトグルを開始する。例えば、上述のロジック制御回路１３の補正回路１３ａが、ロジック制御用パッド群２２を介してメモリコントローラ２から入力される信号ＲＥ及び／ＲＥのデューティ比を補正し、入出力回路１２が、補正された信号ＲＥ及び／ＲＥに基づいて信号ＤＱＳ及び／ＤＱＳを生成する。
　信号ＤＱＳ及び／ＤＱＳは、例えば、信号ＤＱに係るＮＡＮＤ型フラッシュメモリ３の動作タイミングを制御するために使用される。従って、ＮＡＮＤ型フラッシュメモリ３は、例えば、信号ＤＱＳ及び／ＤＱＳがトグルを開始してすぐに有効なデータの出力を開始することができる。
　しかし、メモリコントローラ２が信号ＲＥ及び／ＲＥのトグルを開始した直後は、ＮＡＮＤ型フラッシュメモリ３の電源ＶＤＤが不安定になることがある。そこで、例えば、信号ＲＥ及び／ＲＥのトグルが開始したことによって不安定になった電源ＶＤＤが安定するまで有効なデータの出力を保留させるために、上述の遅延時間が、設定される。有効なデータの出力が開始されるタイミングは、信号ＤＱＳ及び／ＤＱＳのトグルが開始するタイミングから、遅延時間、遅れている。
　この遅延時間は、電源ＶＤＤを安定化させるためには長い時間であることが好ましいが、動作の高速化のためには短い時間であることが好ましい。なお、この遅延時間は、補正回路（ＤＣＣ）１３ａに設けられる位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）等による補正処理、例えば、デューティー比補正やタイミング補正に要する時間を確保するために設定される場合もある。
　例えば、シーケンサ１６は、信号ＲＥ及び／ＲＥのいずれか一方、又は、信号ＤＱＳ及び／ＤＱＳの何れか一方をカウントし、所定のカウント回数に達した後で、データレジスタ２０Ｂから出力回路１２Ｂに転送されているデータ（有効なデータ）の出力を開始させる。
　図５は、比較例におけるデータ出力を示すフローチャートである。
　まず、比較例では、予めメモリコントローラ２から発行されるリードコマンドによって、センスアンプ２０のセンスアンプユニット２０Ａが、メモリセルアレイ１１からデータ、例えば、１ページ１６ＫＢｙｔｅのデータを読み出して、データレジスタ２０Ｂが読みだされてデータを格納しているものとする。この状態で、メモリコントローラ２は、信号／ＷＥをトグルさせつつ、データ信号線ＤＱ０～ＤＱ７を介して、データアウトコマンドを発行する（ステップＳ１）。このコマンドはセンスアンプ２０に出力されると共に、信号／ＷＥのトグルが停止した時点から、予め設定された時間計測が開始される（ステップＳ２）。これと並行して、ＮＡＮＤ型フラッシュメモリ３では、データレジスタ２０Ｂから出力回路１２Ｂ内のマルチプレクサ３１Ｄに、読み出しデータが転送される（ステップＳ３）。待機時間tWHR2の期間中、マルチプレクサ３２Ｄは、例えば、１６ＫＢｙｔｅのデータを８bitずつ選択して、シフトレジスタユニット３１Ａに転送する。この待機時間tWHR2の期間中（ステップＳ４：ＮＯ）は、出力回路１２Ｂがメモリコントローラ２へデータを出力できる準備が完了していることは、保証されない。従って、メモリコントローラ２は、待機時間tWHR2の期間中、リードイネーブル信号ＲＥ及び／ＲＥのトグルを開始しない。
　そして、待機時間tWHR2の期間が終了したならば（ステップＳ４：ＹＥＳ）、出力回路１２Ｂがメモリコントローラ２へデータを出力できる準備が完了しているため、メモリコントローラ２は、リードイネーブル信号ＲＥ及び／ＲＥのトグルを開始する（ステップＳ５）。信号ＲＥ及び／ＲＥのトグルを受けたＮＡＮＤ型フラッシュメモリ３は、信号ＤＱＳ及び／ＤＱＳのトグルを開始する。信号ＤＱＳ及び／ＤＱＳのトグルを受けたデータ生成回路１４は、予め設定するダミーデータを出力回路１２Ｂから出力させる。
　出力回路１２Ｂは、例えば、予め設定された遅延時間の間には、無効なダミーデータを信号線ＤＱ０～ＤＱ７に出力し、予め設定された遅延時間の終了後には、シフトレジスタユニット３１Ａに格納されているデータを信号線ＤＱ０～ＤＱ７に出力する（ステップＳ６）。この出力に協働して、データレジスタ２０Ｂから出力回路１２Ｂのマルチプレクサ３１Ｄに対して、引き続き、データ転送がされ得る（ステップＳ７）。さらに、出力回路１２Ｂからメモリコントローラ２にデータが出力される。
　この比較例においては、メモリコントローラ２がデータアウトコマンドを発行してから、ＮＡＮＤ型フラッシュメモリ３から最初の有効な８bitのデータが出力されるまでの時間は、少なくとも、ＮＡＮＤ型フラッシュメモリ３における内部データ転送処理に必要となる待機時間tWHR2と、信号ＲＥ及び／ＲＥのトグルに対応して不安定になった電源ＶＤＤが安定するのを待つために必要となる遅延時間とを含む。例えば、もしも、遅延時間が短いと、電源ＶＤＤの出力が安定する前にデータ出力が開始されてしまうため、出力されるデータのレベルが不安定になる可能性がある。
　次に、図６Ｂに示すタイミングチャート及び図７に示すフローチャートを参照して、第１実施形態におけるデータ生成回路１４によるデータ出力について説明する。尚、前述した図６Ａに示すタイミングチャート及び図５に示すフローチャートにおける動作と同等の動作については、同じステップ番号を付して、説明を簡略化する場合がある。
　本実施形態では、メモリコントローラ２が、ＮＡＮＤ型フラッシュメモリ３における内部データ転送処理に必要となる待機時間tWHR2よりも短い待機時間tWHR2’の経過後に、信号ＲＥ及び／ＲＥのトグルを開始させる。そして、ＮＡＮＤ型フラッシュメモリ３においては、入出力回路１２がメモリコントローラ２から受信した信号ＲＥ及び／ＲＥに基づいて信号ＤＱＳ及び／ＤＱＳを生成して出力回路１２Ｂに出力するとともに、データ生成回路１４が信号ＤＱＳ及び／ＤＱＳに基づいてダミーデータを生成して出力回路１２Ｂに出力する。出力回路１２Ｂは、遅延時間の間、メモリコントローラ２へダミーデータを出力する。メモリコントローラ２は、受け取ったダミーデータに対しては対応しない。せず、電源の出力の安定が図られている。ダミーデータは、例えば、ランダムパターン、あるいは、予め設定したデータパターンであってもよく、特に限定されるものではない。
　本実施形態においても、データ出力動作の説明に当たり、事前に、メモリコントローラ２はリードコマンドを発行し、メモリセルアレイ１１から所望するデータが読み出されて、データレジスタ２０Ｂに格納されているものとする。
　まず、メモリコントローラ２は、ＮＡＮＤ型フラッシュメモリ３に対してデータアウトコマンドを発行する。（ステップＳ１）。このデータアウトコマンドは、８bitの信号ＤＱとして与えられる第１コマンド信号"05h"、カラムアドレス信号ＡＤＤ、ローアドレス信号ＡＤＤ、及び第２コマンド信号"E0h"を含むコマンドセットである。メモリコントローラ２は、データアウトコマンドの発行にあわせて、信号／ＷＥを時間tWCのサイクルで、トグルさせる。
　次に、メモリコントローラ２は、データアウトコマンドを発行するとともに、時間計測を開始する（ステップＳ２）。そして、メモリコントローラ２は、待機時間tWHR2の期間内に、すなわち、待機時間tWHR2よりも短いtWHR2’の経過後に、信号ＲＥ及び／ＲＥを、時間tRCのサイクルで、トグルさせる（ステップＳ５）。待機時間tWHR2の期間内における信号ＲＥ及び／ＲＥのトグル回数及びトグル開始タイミングは、例えば、セットフィーチャー（set feature）により適宜、設定可能である。
　これと並行して、ＮＡＮＤ型フラッシュメモリ３がデータアウトコマンドを受けると、データレジスタ２０Ｂは保持している例えば１６ＫＢｙｔｅのデータを、入出力回路１２内のマルチプレクサ３１Ｄに転送する（ステップＳ３）。マルチプレクサ３１Ｄは、例えば、１６ＫＢｙｔｅのデータを８bitずつシフトレジスタユニット３１Ａの各シフトレジスタ３１Ｂに転送する。
　また、信号ＲＥ及び／ＲＥのトグル開始後に、ＮＡＮＤ型フラッシュメモリ３において、期間tDQSRE’遅れて、信号ＤＱＳ及び／ＤＱＳのトグルが開始される。データ生成回路１４は、信号ＤＱＳ及び／ＤＱＳのトグルの開始後に、ダミーデータを生成し、出力回路１２Ｂに対して出力する（ステップＳ８）。出力回路１２Ｂは、予め設けた遅延時間の間、ダミーデータを信号ＤＱＳ及び／ＤＱＳと共に、メモリコントローラ２へ出力する（ステップＳ１１）。図６Ｂに示す本実施形態では、信号ＤＱＳ及び／ＤＱＳのトグルが開始すると共に、ダミーデータの出力が開始する例を示している。しかし、これらのタイミングは、限定されるものではない。前述したように、メモリコントローラ２は、ダミーデータに対しては処理をしない。また、信号ＲＥ及び／ＲＥのトグル開始のタイミングが早められることで、ダミーデータではない有効なデータの出力が開始されるタイミングにおいては、電源ＶＤＤの出力がより安定している。
　そして、例えば信号ＤＱＳのトグル数が設定回数に達したならば（ステップＳ１２：ＹＥＳ）、出力回路１２Ｂのシフトレジスタユニット３１Ａからメモリコントローラ２に読み出したデータ信号ＤＱが出力される（ステップＳ６）。この出力に協働して、データレジスタ２０Ｂから出力回路１２Ｂのマルチプレクサ３１Ｄに対して、引き続き、データ転送がされ得る（ステップＳ７）。さらに、出力回路１２Ｂからメモリコントローラ２にデータが出力される。また、信号ＤＱにおけるダミーデータの出力時間又はサイクル数（トグル回数）は、適宜、設定されるものであり限定されるものではない。
　図６Ａに示す比較例においては、待機時間tWHR2が経過してから、信号ＲＥ及び／ＲＥのトグル（toggle）が開始され、続いて信号ＤＱＳ及び／ＤＱＳのトグルが開始されている。また、有効なデータの出力が開始されるタイミングは、信号ＤＱＳ及び／ＤＱＳのトグルが開始するタイミングから、遅延時間、遅れている。信号ＲＥ及び／ＲＥのトグル開始によって電源ＶＤＤが不安定になる場合、遅延時間を長く設定することで、電源ＶＤＤが安定してから有効なデータの出力を開始させることができる。一方で、比較例においては、メモリコントローラ２がデータアウトコマンドを発行してから、ＮＡＮＤ型フラッシュメモリ３から最初の有効な８bitのデータが出力されるまでの時間が、少なくとも、待機時間tWHR2と遅延時間の和よりも長くなる。
　これに対して本実施形態は、図６Ｂに示す待機時間tWHR2［第１期間］の間に、信号ＲＥ及び／ＲＥ［第１信号］のトグル（toggle）が開始され、続いて信号ＤＱＳ及び／ＤＱＳ［第２信号］のトグルが開始される。また、データ生成回路１４は、信号ＤＱＳ及び／ＤＱＳの任意回数のトグルが経過した後、ダミーデータ［第１データ］を生成し、出力回路１２Ｂからメモリコントローラ２へ出力させる。メモリコントローラ２は、ダミーデータを有効なデータ（メモリセルアレイ１１から読み出され、データレジスタ２０Ｂに格納されていたデータ）としては扱わず、データ処理は行わない。メモリコントローラ２は、例えば信号ＤＱＳのトグル回数等に基づいて、ダミーデータか否かを判断可能である。ダミーデータが55h-AAh-55h-AAh…のようなトグルを繰り返すパターンである場合、信号ＤＱＳのトグル回数に代えて、ダミーデータのトグル回数に基づいてダミーデータか否かを判断してもよい。
　以上のように、本実施形態では、待機時間tWHR2の期間中に信号ＲＥ及び／ＲＥのトグルと、信号ＤＱＳ及び／ＤＱＳのトグルを連続的に開始し、続いて、ダミーデータを出力させることで、待機時間tWHR2と遅延時間とを時間的に重複させることができ、比較例に比べて早い時期から電源ＶＤＤの出力の安定を図ることができる。このため、有効なデータの出力が開始されるタイミングを図６Ａで説明した比較例と同じタイミングに設定した場合には、電源の出力の安定を図るための遅延時間（latency）を、より長く設定することができる。これにより、例えば、図６Ｂに示すように、電源ＶＤＤの出力が安定してから、有効なデータの出力を開始させることができ、データの読み出し信頼性を向上させることができる。
　あるいは、電源ＶＤＤの出力が比較例の場合と同程度まで安定していればデータの読み出し信頼性に問題が無い場合には、さらに早い時期から信号ＲＥ及び／ＲＥのトグルが開始されることで、信号ＤＱＳ及び／ＤＱＳがトグルされるとともにダミーデータが出力される遅延時間がより早い時期に終了するため、有効なデータの出力が開始されるタイミングを比較例よりも早めて、実質的なデータ読み出し時間の高速化が実現できる。
　待機時間tWHR2に対する、メモリコントローラ２が信号ＲＥ及び／ＲＥのトグルを開始するタイミング、あるいは、ダミーデータの出力が終了して有効なデータの出力が開始されるタイミングは、第１実施形態として図６Ｂに示したものに限られず、設計や装置仕様に応じて適宜、設定を行うことができる。以下に、タイミングの設定例について説明する。
　［第１の設定例］
　図８に示す第１の設定例は、待機時間tWHR2におけるトグル終了と、遅延時間（latency）におけるダミーデータの出力終了が同時のタイミングに設定されている。即ち、待機時間tWHR2が終了すると共に、データ出力が可能な設定である。
　まず、待機時間tWHR2の期間内に信号ＲＥ及び／ＲＥのトグルが開始し、その直後に続くように、信号ＤＱＳ及び／ＤＱＳのトグルが開始されて、信号ＤＱにおけるダミーデータの出力が開始される。信号ＲＥ及び／ＲＥのトグルと、信号ＤＱＳ及び／ＤＱＳのトグルは、少なくとも信号ＤＱにおけるダミーデータの出力終了まで継続して行われている。
　この第１の設定例では、待機時間tWHR2は、３００nsecに設定され、信号ＲＥ及び／ＲＥのトグルは、１サイクル時間tRCは、２．５nsecに設定されている。勿論、これらの時間設定は、限定されたものではなく、メモリコントローラ２により適宜、設定を行うことができる。尚、他の設定例も同様に時間設定を行うことができる。
　［第２の設定例］
　図９に示す第２の設定例は、待機時間tWHR2のトグルが終了した後、遅延時間（latency）におけるダミーデータを終了させるタイミングに設定されている。前述した第１の実施形態と同様である。第２の設定例は、第１の設定例に比べて、タイミングの設定が容易である。この第２の設定例においても、待機時間tWHR2は、３００nsecに設定され、信号ＲＥ及び／ＲＥのトグルは、１サイクル時間tRCが、２．５nsecに設定されている。この時、待機時間tWHR2の期間内に開始され、信号ＲＥ及び／ＲＥのトグルと、信号ＤＱＳ及び／ＤＱＳのトグルは、信号ＤＱにおけるダミーデータの出力終了まで継続して行われている。
　［第３の設定例］
　図１０に示す第３の設定例は、待機時間tWHR2の期間内に、信号ＲＥ及び／ＲＥと信号ＤＱＳ及び／ＤＱＳのトグルとが一旦、停止した後、待機時間tWHR2の終了時にトグルが再開される。これらのトグルの再開と共に、遅延時間（latency）における信号ＤＱにおけるダミーデータの出力が終了するように設定されている。
　具体的には、待機時間tWHR2の期間内に、信号ＲＥ及び／ＲＥのトグルと、信号ＤＱＳ及び／ＤＱＳのトグルとが開始されて、ダミーデータの出力が開始する。さらに、待機時間tWHR2の期間内で、設定されたトグル回数に達した信号ＲＥ及び／ＲＥと、信号ＤＱＳ及び／ＤＱＳは、トグルを終了するが、信号ＤＱにおけるダミーデータの出力は継続される。そして、データ出力を開始するための信号ＲＥ及び／ＲＥのトグルを待機する。
　その後、待機時間tWHR2の終了と共に、信号ＲＥ及び／ＲＥと、信号ＤＱＳ及び／ＤＱＳのトグルが再開されて、信号ＤＱにおけるダミーデータの出力が終了する。　
　第３の設定例では、待機時間tWHR2は、３００nsecに設定され、信号ＲＥ及び／ＲＥのトグルは、１サイクル時間tRCが、２．５nsecに設定されている。　
　この第３の設定例では、信号ＲＥ及び／ＲＥのトグル及び信号ＤＱＳ及び／ＤＱＳのトグルを中断しているため、電力消費を抑制することができる。
　［第４の設定例］
　図１１に示す第４３の設定例は、待機時間tWHR2の期間内に、信号ＲＥ及び／ＲＥのトグルを開始し、待機時間tWHR2の終了後の遅延時間（latency）において、信号ＤＱＳ及び／ＤＱＳのトグルと信号ＤＱにおけるダミーデータの出力が開始される設定である。第４の設定例では、待機時間tWHR2は、３００nsecに設定され、信号ＲＥ及び／ＲＥのトグルは、１サイクル時間tRCが、２．５nsecに設定されている。この第４の設定例でも、第３の設定例と同様に、電力消費を抑制することができる。
　［第２実施形態］
　次に、図１２に示すフローチャートを参照して、第２実施形態におけるＮＡＮＤ型フラッシュメモリ３からメモリコントローラ２へのデータ出力動作について説明する。尚、前述した図７に示したフローチャートにおける動作と同等の動作については、同じステップ番号を付して説明を簡略化する。
　本実施形態は、前述した第１実施形態における遅延時間内でダミーデータの出力と、補正回路のＰＬＬ／ＤＬＬによるデューティ比の補正処理を行う。
　まず、メモリコントローラ２は、信号／ＷＥのトグルを開始し、アドレスＡＤＤ及びデータアウトコマンドを発行する（ステップＳ１）。ＮＡＮＤ型フラッシュメモリ３がデータアウトコマンドを受けると、データレジスタ２０Ｂに格納されているデータが、入出力回路１２内のマルチプレクサ３１Ｄに転送される（ステップＳ３）。マルチプレクサ３１Ｄは、例えば、１６ＫＢｙｔｅのデータを８bitずつ、各シフトレジスタ３１Ｂに格納させていく。
　また、データアウトコマンドが発行されると共に、信号／ＷＥのトグルが停止した時点から、メモリコントローラ２は、時間計測を開始する（ステップＳ２）。そして待機時間tWHR2の期間内に、メモリコントローラ２は、信号ＲＥ及び／ＲＥの１サイクルが待機時間tRCのトグルを開始させる（ステップＳ４）。信号ＲＥ及び／ＲＥのトグルが開始した後、ＮＡＮＤ型フラッシュメモリ３は、設定された時間後に、信号ＤＱＳ及び／ＤＱＳのトグルを開始する。信号ＤＱＳ及び／ＤＱＳのトグル開始後、データ生成回路１４がダミーデータを生成し、出力回路１２Ｂに出力する（ステップＳ８）。
　出力回路１２Ｂは、信号線ＤＱ０～ＤＱ７を介して、ダミーデータを信号ＤＱＳ及び／ＤＱＳと共に、メモリコントローラ２へ出力する（ステップＳ１１）。このダミーデータの出力と並行して、即ち、待機時間及び遅延時間（latency）内に、ロジック制御回路１３の補正回路１３ａに設けられるＰＬＬ／ＤＬＬによるデューティ比の補正処理を行う（ステップＳ１３）。
　このダミーデータ出力中に、データレジスタ２０Ｂに格納されていたデータが、マルチプレクサ３１Ｄに転送される（ステップＳ３）。マルチプレクサ３１Ｄは、例えば、１６ＫＢｙｔｅのデータを８bitずつ、各シフトレジスタ３１Ｂに格納させていく。
　そして、例えば信号ＤＱＳのトグルが設定された回数（又は、トグルの出力時間）に達した時（ステップＳ１２：ＹＥＳ）、即ち、遅延時間（latency）が終了した時に、シフトレジスタ３１Ｂに読み出したデータの、メモリコントローラ２への出力が開始される（ステップＳ６）。この出力に協働して、データレジスタ２０Ｂから出力回路１２Ｂのマルチプレクサ３１Ｄに対して、引き続き、データ転送がされ得る（ステップＳ７）。さらに、出力回路１２Ｂからメモリコントローラ２にデータが出力され得る。
　本実施形態においては、比較例に比べて早い時期から電源の出力の安定を図ることで、電源の出力を安定させてからデータの出力を開始させることができる。さらに、早い時期から電源の出力の安定を図るため、遅延時間（latency）を、より長く設定することができる。よって、遅延時間内でデューティ比の補正処理等の他の処理を行う時間を確保することができる。また、これらの補正処理の時間を待機時間や遅延時間を利用して行うことで十分な処理時間が使用でき、補正の精度を高めることができる。
　［第３実施形態］
　次に、図１３に示すフローチャートを参照して、第３実施形態におけるＮＡＮＤ型フラッシュメモリ３からメモリコントローラ２へのデータ出力動作について説明する。尚、前述した図７に示すフローチャートにおける動作と同等の動作については、同じステップ番号を付して、説明を簡略化する。
　本実施形態は、前述した第１実施形態におけるデータアウトコマンドの発行と、信号ＲＥ及び／ＲＥのトグルの開始のステップが入れ替わったフローである。即ち、先に信号ＲＥ及び／ＲＥのトグルが開始された後、データアウトコマンドが発行される。
　まず、メモリコントローラ２は、信号ＲＥ及び／ＲＥのトグルを開始する（ステップＳ５）。その後、メモリコントローラ２は、アドレスＡＤＤ及びデータアウトコマンドを発行する（ステップＳ１）。データアウトコマンドの発行後に、メモリコントローラ２は時間計測を開始する（ステップＳ２）。
　メモリコントローラ２は、測定開始後、待機時間tWHR2の期間内で予め設定された時間又は信号ＲＥ及び／ＲＥのトグル回数の経過後に、信号ＤＱＳ及び／ＤＱＳのトグルを開始する。、信号ＤＱＳ及び／ＤＱＳのトグルが開始されると、データ生成回路１４はダミーデータを生成し、出力回路１２Ｂへ出力する（ステップＳ８）。
　出力回路１２Ｂは、遅延時間の間、信号線ＤＱ０～ＤＱ７を介して、ダミーデータを信号ＤＱＳ及び／ＤＱＳと共に、メモリコントローラ２へ出力する（ステップＳ１１）。本実施形態においても、メモリコントローラ２は、受け取ったデータをダミーデータであると判断して、処理しない。
　また、ＮＡＮＤ型フラッシュメモリ３がデータアウトコマンドを受けると、データレジスタ２０Ｂに格納されているデータが、入出力回路１２内のマルチプレクサ３１Ｄに転送される（ステップＳ３）。マルチプレクサ３１Ｄは、例えば、１６ＫＢｙｔｅのデータを８bitずつ、各シフトレジスタ３１Ｂに格納させていく。
　その後、例えば信号ＤＱＳのトグルが設定された回数に達した時に（ステップＳ１２：ＹＥＳ）、即ち、遅延時間（latency）が終了した時に、出力回路１２Ｂのシフトレジスタユニット３１Ａからメモリコントローラ２にデータが出力される（ステップＳ６）。この出力に協働して、データレジスタ２０Ｂから出力回路１２Ｂのマルチプレクサ３１Ｄに対して、引き続き、データ転送がされ得る（ステップＳ７）。さらに、出力回路１２Ｂからメモリコントローラ２にデータが出力され得る。
　以上のように、本実施形態は、前述した第１実施形態と同等の作用効果を得られる。さらに、本実施形態において、データアウトコマンドの発行と、信号ＲＥ及び／ＲＥのトグル開始のタイミングは規定されたものではなく、信号ＲＥ及び／ＲＥのトグル開始した後に、データアウトコマンドが発行されてもよい。本実施形態においても、待機時間及びダミーデータの出力を行っている期間中に、センスアンプ２０によりメモリセルアレイ１１からデータを読み出し、出力回路１２Ｂのマルチプレクサ３１Ｄに転送すること、を同時又は並列的に処理できるため、電源の安定を実現し、適正なデータを出力することができる。
　［第４実施形態］
　次に、図１４に示すフローチャートを参照して、第４実施形態におけるＮＡＮＤ型フラッシュメモリ３からメモリコントローラ２へのデータ出力動作について説明する。尚、前述した図７に示すフローチャートにおける動作と同等の動作については、同じステップ番号を付して、説明を簡略化する。
　本実施形態は、リードコマンドの発行によりメモリセルトランジスタからデータを読み出している時に、信号ＲＥ及び／ＲＥのトグルが開始され、その後にデータアウトコマンドが発行される例である。　
　まず、メモリコントローラ２は、ＮＡＮＤ型フラッシュメモリ３へアドレスＡＤＤ等とともにリードコマンドを発行する（ステップＳ１４）。
　リードコマンドに応じて、センスアンプユニット２０Ａが、メモリセルアレイ１１からデータを読み出し、データレジスタ２０Ｂに格納させる（ステップＳ１５）。それと並行して、メモリコントローラ２は、信号ＲＥ及び／ＲＥのトグルを開始させる（ステップＳ５）。
　また、ＮＡＮＤ型フラッシュメモリ３は、信号ＲＥ及び／ＲＥのトグルが開始された後、信号ＤＱＳ及び／ＤＱＳのトグルを開始する。信号ＤＱＳ及び／ＤＱＳのトグル開始後、データ生成回路１４がダミーデータを生成し、出力回路１２Ｂに出力する（ステップＳ８）。出力回路１２Ｂは、信号線ＤＱ０～ＤＱ７を介して、ダミーデータを信号ＤＱＳ及／ＤＱＳと共に、メモリコントローラ２へ出力する（ステップＳ１１）。本実施形態においてもダミーデータは、出力回路１２Ｂからメモリコントローラ２に出力されても無効なデータと判断されて処理されない。
　次に、メモリコントローラ２は、ＮＡＮＤ型フラッシュメモリ３へデータアウトコマンドを発行する（ステップＳ１）。データアウトコマンドの発行後に、メモリコントローラ２は、時間計測を開始する（ステップＳ２）。待機時間tWHR2の期間内に、データレジスタ２０Ｂ内に格納されているデータが、出力回路１２Ｂのマルチプレクサ３１Ｄに転送される（ステップＳ３）。マルチプレクサ３１Ｄは、えば、１６ＫＢｙｔｅのデータを８bitずつ、各シフトレジスタ３１Ｂに最初の格納を行う。
　その後、例えば信号ＤＱＳのトグルが設定された回数に達した時に（ステップＳ１２：ＹＥＳ）、即ち、遅延時間（latency）が終了した時に、出力回路１２Ｂのシフトレジスタユニット３１Ａからメモリコントローラ２にデータが出力される（ステップＳ６）。この出力に協働して、データレジスタ２０Ｂから出力回路１２Ｂのマルチプレクサ３１Ｄに対して、引き続き、データ転送がされ得る（ステップＳ７）。さらに、出力回路１２Ｂからメモリコントローラ２にデータが出力され得る。
　以上のように、本実施形態は、前述した第１実施形態と同等の作用効果を得られる。さらに、本実施形態は、リードコマンドの発行後かつデータアウトコマンドの発行前の期間中に、信号ＲＥ及び／ＲＥのトグルを開始することができる。
　［第５実施形態］
　図１５に示すタイミングチャートを参照して第５実施形態におけるＮＡＮＤ型フラッシュメモリ３からメモリコントローラ２へのデータ出力動作について説明する。　
　本実施形態は、前述した各実施形態で使用したリードアウトコマンドに変わって、ゲットフィーチャー（get feature）コマンドを利用して、ＮＡＮＤ型フラッシュメモリ３に予め設定されている設定値を出力させる。具体的には、メモリコントローラ２は、図１５に示すように、ゲットフィーチャーコマンドの読み取りコマンドXXhを発行すると、前述した待機時間tWHR2に相当する期間（時間ｔWB＋設定時間ｔFEAT＋時間ｔRP）内に、信号ＲＥ及び／ＲＥのトグルを開始し、これに対応して、ＮＡＮＤ型フラッシュメモリ３が、信号ＤＱＳ及び／ＤＱＳのトグルを開始させる。信号ＤＱＳ及び／ＤＱＳのトグル開始後、データ生成回路１４がダミーデータを生成し、出力回路１２Ｂに出力する。出力回路１２Ｂは、信号線ＤＱ０～ＤＱ７を介して、ダミーデータをメモリコントローラ２に出力する。そして、ＮＡＮＤ型フラッシュメモリ３は、ダミーデータの出力が終了した後で、設定値をメモリコントローラ２に出力する。
　本実施形態のＮＡＮＤ型フラッシュメモリ３は、設定時間ｔFEAT、信号ＲＥ及び／ＲＥのトグルの開始及び終了のタイミング、信号ＤＱＳ及び／ＤＱＳのトグルの開始及び終了のタイミング、それぞれのトグル回数、及び／又は、ダミーデータの出力時間（ダミーデータが55h-AAh-55h-AAh…のようなトグルを繰り返すパターンである場合、そのトグル回数）のそれぞれの設定値を、予め図示しないフィーチャーレジスタに保持しており、動作コマンドを受け付けた場合、設定値に基づいて動作する。　
　本実施形態においても、前述した第１実施形態と同等な効果を奏することができる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

Claims (9)

  1. 　半導体メモリと、
    　前記半導体メモリからデータを読み出す指示を与えるコントローラと、を具備し、
    　前記半導体メモリは、
    　データを保持するメモリセルトランジスタと、
    　前記メモリセルトランジスタから読み出されたデータに対して、前記コントローラへ出力するための処理を行う出力回路と、
    　第１データを生成するデータ生成回路と、を備え、
    　前記データの読み出し時において、
    　前記コントローラは、前記出力回路が前記処理を行っている第１期間内に第１信号を前記半導体メモリへ出力し、
    　前記半導体メモリは、前記第１信号に基づいて第２信号を生成し、前記第１期間と第２期間の期間に、前記第２信号と共に前記第１データを前記コントローラへ出力し、
    　前記第２期間の終了後に前記半導体メモリは、前記第２信号と共に前記メモリセルトランジスタから読み出されたデータを前記コントローラへ出力する、メモリシステム。
  2. 　前記出力回路は、選択回路と保持回路とを備え、
    　前記出力回路による前記処理は、
    　　前記選択回路が、前記メモリセルトランジスタから読み出されたデータのうちの複数ビットを選択すること、及び、前記保持回路が、前記選択回路により選択された前記複数ビットを保持することを含む内部データ転送であり、
    　　前記第１期間内に実行される、請求項１記載のメモリシステム。
  3. 　前記データの読み出し時において、
    　前記コントローラは、前記データが記憶されているアドレス及び、データアウトコマンドを発行して、前記半導体メモリに送信し、
    　前記半導体メモリは、前記データアウトコマンドに応答してビジー状態となり、前記メモリセルトランジスタからデータを読み出し、
    　前記コントローラは、前記半導体メモリがレディ状態になった後に前記第１信号を発行して前記半導体メモリに送信し、
    　前記データ生成回路は、前記データアウトコマンドに基づいて前記第１データを生成し、
    　前記出力回路は、前記第２期間の間、前記第１データを前記第２信号と共に前記コントローラへ出力する、請求項１に記載のメモリシステム。
  4. 　前記コントローラは、前記第１信号及び前記第２信号のそれぞれのトグル回数と、前記第１データの出力時間を任意に変更する、請求項１に記載のメモリシステム。
  5. 　前記コントローラは、前記データ生成回路が生成する前記第１データが、予め設定したトグル回数を有するデータパターン又は、固定値のパターンを含むパターンのいずれか１つを選択する、請求項１に記載のメモリシステム。
  6. 　前記半導体メモリは、クロック信号のデューティ比及びタイミングを補正する補正回路を備え、
    　前記コントローラは、前記第１期間及び前記第２期間中に、前記補正回路による補正を実行する、請求項１に記載のメモリシステム。
  7. 　前記コントローラは、前記データアウトコマンドの発行前又は、発行中に、前記第１信号の出力を開始する、請求項３に記載のメモリシステム。
  8. 　前記半導体メモリは、読み出されたデータを一時的に保持するレジスタを備え、
    　前記データの読み出し時において、
    　前記コントローラは、前記半導体メモリに、前記データが記憶されているアドレス及び、リードコマンドを発行した後に、前記第１期間を開始し、前記第１信号を発行して前記半導体メモリに送信し、
    　前記半導体メモリは、前記第１信号に応答して、前記メモリセルトランジスタからデータを読み出して前記レジスタに一時的に保持し、
    　前記データ生成回路は、前記出力回路に第１データを出力し、
    　前記コントローラは、第１データが出力される前記第２期間の期間内に前記データが記憶されているアドレス及び、データアウトコマンドを発行して、前記半導体メモリに送信し、
    　前記出力回路は、前記第２期間の間、前記第１データを前記第２信号と共に前記コントローラへ出力する、請求項１に記載のメモリシステム。
  9. 　前記データの読み出し時において、
    　前記コントローラは、前記第１信号を出力する前記第１期間の終了時と、前記第１データを出力の終了時が同時、又は、前記第１期間の終了後に前記第１データの出力が終了するように設定される、請求項１に記載のメモリシステム。
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