CN115705147A - 存储器系统 - Google Patents

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CN115705147A CN202210008664.7A CN202210008664A CN115705147A CN 115705147 A CN115705147 A CN 115705147A CN 202210008664 A CN202210008664 A CN 202210008664A CN 115705147 A CN115705147 A CN 115705147A
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Abstract

本发明的一个实施方式提供能够适当地控制对非易失性存储器的访问的存储器系统。存储器系统具备非易失性存储器和控制器。非易失性存储器至少包括存储器芯片。控制器电连接于非易失性存储器，在向非易失性存储器发送包括第1指示和第2指示的序列的情况下，当非易失性存储器满足条件时，向非易失性存储器发送第1指示，在经过了第1期间之后，向非易失性存储器发送第2指示，在非易失性存储器不满足条件的情况下，向非易失性存储器发送第1指示，在经过了与第1期间不同的第2期间之后，向非易失性存储器发送第2指示。

Description

存储器系统
本申请享受以日本特许申请2021－129985号(申请日：2021年8月6日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及存储器系统。
背景技术
在包括存储器控制器和非易失性存储器的存储器系统中，有时非易失性存储器包括接口芯片。存储器控制器对非易失性存储器进行访问所需要的时间根据非易失性存储器是否包括接口芯片而变动。
发明内容
本发明的一个实施方式的目的在于提供能够适当地控制对非易失性存储器的访问的存储器系统。
根据一个实施方式，存储器系统具备非易失性存储器和控制器。非易失性存储器至少包括存储器芯片。控制器电连接于非易失性存储器，在向所述非易失性存储器发送包括第1指示和第2指示的序列的情况下，当非易失性存储器满足条件时，向非易失性存储器发送第1指示，在经过第1期间之后，向非易失性存储器发送第2指示，在非易失性存储器不满足条件的情况下，向非易失性存储器发送第1指示，在经过与第1期间不同的第2期间之后，向非易失性存储器发送第2指示。
附图说明
图1是表示本实施方式涉及的存储器系统的构成的一个例子的图。
图2A是表示本实施方式涉及的包括接口芯片的NAND封装体的构成的一个例子的图。
图2B是表示本实施方式涉及的不包括接口芯片的NAND封装体的构成的一个例子的图。
图3是表示本实施方式涉及的存储器芯片的构成例的图。
图4是表示本实施方式涉及的存储单元阵列的构成的一个例子的图。
图5是表示本实施方式的读动作时在NAND控制器与NAND封装体之间收发的信号的一个例子的时序图。
图6是表示本实施方式涉及的取得NAND封装体的状态的处理的步骤的流程图。
图7是表示本实施方式涉及的读动作的数据输出处理的步骤的流程图。
图8是表示本实施方式涉及的命令信息的生成处理的步骤的流程图。
图9是表示变形例涉及的读动作的数据输出处理的步骤的流程图。
图10是本实施方式涉及的状态读的时序图。
图11是表示本实施方式的读动作时在NAND控制器与NAND封装体之间收发的信号的一个例子的时序图。
图12是表示本实施方式的写动作时在NAND控制器与NAND封装体之间收发的信号的一个例子的时序图。
标号说明
1存储器系统、2主机、10存储器控制器、11 CPU、12主机I/F控制器、13RAM、14 NAND控制器、20 NAND存储器、21 NAND封装体、141寄存器、142命令定序器、143定时器、144 NANDI/F。
具体实施方式
以下参照附图对实施方式涉及的存储器系统进行详细的说明。下述实施方式中的构成要素包括本领域技术人员能够容易地想到的构成要素或者实质上相同的构成要素。并不是通过该实施方式限定本发明。
(存储器系统的构成例)
图1是表示实施方式涉及的存储器系统1的构成的一个例子的图。如图1所示，存储器系统1具备存储器控制器10和NAND型闪速存储器20(以下记载为“NAND存储器20”)。存储器系统1能够与主机2连接。
NAND存储器20为非易失性存储器。NAND存储器20具有多个NAND封装体21。各NAND封装体21具备多个存储器芯片。在此，在图2A和图2B中示出NAND封装体21的例子。在一个例子中，如图2A所示，NAND封装体21包括多个存储器芯片100和接口芯片211。在其他例子中，如图2B所示，NAND封装体21不包括接口芯片211而包括多个存储器芯片100。
接口芯片211连接在存储器控制器10与几个存储器芯片100之间。接口芯片211能够执行用于存储器控制器10控制对象的存储器芯片100的各种命令(包括后述的读命令、写命令、擦除命令)和转送数据的中继。另外，接口芯片211在内部具有缓存，在该缓存中保持各种命令和转送数据等。
返回到图1。在存储器系统1中，NAND存储器20具有的NAND封装体21的个数是任意的。另外，NAND封装体21具有的存储器芯片100的个数是任意的。
存储器系统1具有的非易失性存储器的种类不限定于NAND型闪速存储器。存储器系统1也可以代替NAND型闪速存储器而例如具备如MRAM(Magnetoresistive RandomAccess Memory，磁阻式随机访问存储器)、PCRAM(Phase Change Random Access Memory，相变随机访问存储器)、ReRAM(Resistive Random Access Memory，电阻式随机访问存储器)那样的其他种类的存储器。
存储器控制器10例如可以作为SoC(System on a Chip，片上系统)来构成。存储器控制器10也可以由2个以上的芯片构成。存储器控制器10也可以由FPGA(FieldProgrammable Gate Array，现场可编程门阵列)、ASIC(Application SpecificIntegrated Circuit，专用集成电路)等的IC(Integrated Circuit，集成电路)构成。存储器控制器10电连接于NAND存储器20。存储器控制器10能够对NAND存储器20命令各种动作。存储器控制器10执行基于了来自主机2的请求(request)的动作、和不直接依赖于来自主机2的请求的动作。存储器控制器10的各功能既可以由执行程序的CPU(Central ProcessingUnit，中央处理单元)实现，也可以由专用硬件实现。
存储器控制器10具备CPU11、主机接口(I/F)控制器12、RAM13、多个NAND控制器14以及ROM15。
CPU11对存储器控制器10整体的动作进行控制。CPU11基于固件来进行来自主机2的各种请求的接收以及解释、逻辑地址与物理地址之间的映射的更新和维持、各种命令的生成等，从而实现主机2与NAND存储器20之间的数据转送。
RAM13是被使用为CPU11的工作区域的存储区域。在RAM13中例如存储用于对NAND存储器20进行管理的参数、各种管理表。RAM13例如存储从主机2接收到的请求的等待行列(命令队列)。另外，RAM13存储逻辑物理地址变换表，该逻辑物理地址变换表用于将与保存于NAND存储器20的数据关联的逻辑地址变换为NAND存储器20的物理地址。该逻辑物理地址变换表例如被保存在NAND存储器20内，在存储器系统1启动时被读出而被存储于RAM13。作为RAM13，可以由SRAM(Static Random Access Memory，静态随机访问存储器)、DRAM(Dynamic Random Access Memory，动态随机访问存储器)或者这些的组合构成。此外，RAM13的构成不限定于此。
主机I/F控制器12连接于主机2，管理存储器系统1与主机2之间的通信。主机I/F控制器12例如在存储器系统1与主机2之间对数据、请求以及地址的转送进行控制。主机I/F控制器12支持的通信标准也可以为任何标准。主机I/F控制器12例如支持SATA(SerialAdvanced Technology Attachment)、SAS(Serial Attached SCSI)、PCIe(PCI Express)、NVMe(Non－Volatile Memory Express)(注册商标)等的通信接口标准。也就是说，连接于存储器系统1的主机2例如是遵循SATA、SAS、PCIe、NVMe的计算机等。
多个NAND控制器14分别经由不同的通道Ch.0～Ch.3，分别连接于不同的NAND封装体21。各通道Ch.0～Ch.3由包括IO(input output，输入输出)信号线和控制信号线的布线组构成。IO信号线例如是用于收发数据、地址以及命令的信号线。控制信号线例如是用于收发对NAND存储器20进行控制的控制信号的信号线。
各通道包括芯片使能信号线CEn、命令锁存使能信号线CLE、地址锁存使能信号线ALE、写使能信号线WEn、一对读使能信号线RE/REn、一对数据选通(strobe)信号线DQS/DQSn以及IO(input output)信号线DQ。
芯片使能信号线CEn是被使用于芯片使能信号CEn的转送的信号线。芯片使能信号CEn是用于使成为访问对象的存储器芯片100为使能状态的信号。在NAND封装体21包括多个存储器芯片100的情况下，各通道也可以包括多个芯片使能信号CEn。
IO信号线DQ是被使用于信号DQ的转送的信号线。信号DQ是命令、地址或者数据。IO信号线DQ例如具有8位(bit)的位宽。IO信号线DQ的位宽不限定于此。
命令锁存使能信号线CLE是被使用于命令锁存使能信号CLE的转送的信号线。命令锁存使能信号CLE表示在IO信号线DQ中转送的信号DQ为命令。NAND控制器14在将命令作为信号DQ进行转送时，转送命令锁存使能信号CLE。
地址锁存使能信号线ALE是被使用于地址锁存使能信号ALE的转送的信号线。地址锁存使能信号ALE表示在IO信号线DQ中转送的信号DQ为地址。NAND控制器14在将地址作为信号DQ进行转送时，转送地址锁存使能信号ALE。
写使能信号线WEn是转送写使能信号WEn的信号线。写使能信号WEn是表示取入作为信号DQ而转送的命令或者地址的定时的定时信号。由此，命令和地址被与写使能信号WEn同步地进行转送。NAND控制器14在将命令或者地址作为信号DQ进行转送时，转送写使能信号WEn。
一对读使能信号线RE/REn是被使用于一对读使能信号RE/REn的转送的信号线对。一对读使能信号RE/REn构成为差分信号。一对读使能信号RE/REn是为了对NAND封装体21所包括的存储器芯片100指示数据的输出定时而由NAND控制器14使用的定时信号。
一对数据选通信号线DQS/DQSn是转送一对选通信号DQS/DQSn的信号线对。一对选通信号DQS/DQSn构成为差分信号。一对选通信号DQS/DQSn是在数据转送时对转送目的地指示数据的取入定时的定时信号。在写动作时，NAND控制器14发送一对选通信号DQS/DQSn。即，在写动作时，与NAND控制器14发送的一对选通信号DQS/DQSn同步地转送数据。
多个NAND控制器14分别对不同的通道Ch.0～Ch.3进行控制。另外，由此，多个NAND控制器14分别使所对应的NAND封装体21内的各存储器芯片100执行由CPU11所指示的命令。
各NAND控制器14具备寄存器141、命令定序器142、定时器143以及NAND I/F144。寄存器141存储与存储器系统1的各种动作关联的动作时间。寄存器141例如存储与存储器芯片100的动作时间有关的信息。与存储器芯片100的动作时间有关的信息例如是指作为AC(alternating current，交流电)规格所确定的设计值。AC规格是为了满足多个信号间的定时关系或者某信号的有效(assert)、无效(negate)间的定时关系而预先确定的定时制约。
命令定序器142根据由CPU11生成的命令信息，对NAND封装体21发送命令集、各种控制信号。在此，命令信息包含NAND封装体21的动作内容。命令定序器142通过执行保存在NAND控制器14内的定序器代码(Sequencer code)，发送命令集、各种控制信号。
定时器143测定与存储器系统1的各种动作关联的动作时间。在定时器143例如设置有与存储器芯片100的动作时间有关的信息，定时器143对此进行测定。NAND控制器14也可以具备多个定时器143。
NAND I/F144将NAND控制器14与NAND封装体21连接，管理NAND控制器14与NAND封装体21之间的通信。NAND I/F144基于NAND接口标准来构成。
ROM15保持固件和各种信息等。
图3是表示本实施方式的各存储器芯片100的构成例的图。
存储器芯片100具备IO信号处理电路101、控制信号处理电路102、控制电路103、命令寄存器104、地址寄存器105、状态寄存器106、电压生成电路107、RyBy生成电路108、列缓存109、列译码器110、数据寄存器111、感测放大器112、存储单元阵列113、行地址缓存译码器114以及行地址译码器115。
另外，存储器芯片100具备被从设置于存储器系统1的未图示的电源IC(integrated circuit，集成电路)输入电力的Vcc端子和连接接地电位的Vss端子。被输入到了Vcc端子的电力被供给至存储器芯片100内的各电路。
控制信号处理电路102接收控制信号，基于受理到的控制信号，判断被发送到了IO信号处理电路101的IO信号DQ为命令、地址以及数据中的哪个，向IO信号处理电路101通知判断结果。另外，控制信号处理电路102将受理到的控制信号转送至控制电路103。
IO信号处理电路101是用于与存储器控制器10之间收发IO信号DQ[7：0]的缓存电路。IO信号处理电路101能够基于写使能信号WEn取入被作为IO信号DQ[7：0]发送来的命令或者地址。IO信号处理电路101能够基于一对选通信号DQS/DQSn取入被作为IO信号DQ[7：0]发送来的数据。IO信号处理电路101将被作为IO信号DQ[7：0]发送来的命令、地址、数据分别保存于命令寄存器104、地址寄存器105、数据寄存器111。
保存于地址寄存器105的地址包括行地址和列地址。行地址被发送至行地址缓存译码器114，列地址被发送至列缓存109。
控制电路103是状态(state)基于经由控制信号处理电路102接收的各种控制信号来转变的状态转变电路(状态机)。控制电路103基于各种控制信号和保存于命令寄存器104的命令，对存储器芯片100整体的动作进行控制。
另外，控制电路103生成对动作控制的状态或者动作控制的结果等进行表示的状态信息，将状态信息保存于状态寄存器106。控制电路103能够根据来自存储器控制器10的状态读命令，经由IO信号处理电路101输出保存于状态寄存器106的状态信息。
RyBy生成电路108在控制电路103的控制下使就绪/忙信号RyBy的状态在就绪状态(Ry)与忙状态(By)之间转变。
存储单元阵列113具有排列有多个存储单元晶体管的结构。多个存储单元晶体管中的各个连接于位线BL和字线WL。在存储单元阵列113中例如保存从主机2接收到的数据。
电压生成电路107基于被输入到了Vcc端子的电力，生成对存储单元阵列113的访问(写处理、读处理以及擦除处理)所需要的各种电压。并且，电压生成电路107将所生成的电压分别供给至感测放大器112、存储单元阵列113以及行地址译码器115。
行地址译码器115、列译码器110、感测放大器112基于控制电路103的控制，执行对存储单元阵列113的访问(写处理、读处理以及擦除处理)。
在写处理时，从NAND控制器14作为IO信号DQ[7：0]发送来的数据被保存于数据寄存器111。将数据向数据寄存器111的保存处理记载为数据输入处理。被保存于了数据寄存器111的数据通过编程处理被存储于存储单元阵列113的存储单元晶体管。
在编程处理时，列译码器110选择与保存于列缓存109的列地址对应的位线BL。控制电路103使所选择的位线的电压为零。行地址译码器115选择与保存于行地址缓存译码器114的行地址对应的字线，向所选择的字线施加电压生成电路107生成的高电压的脉冲。于是，向位于与所选择的位线和所选择的字线的交点的存储单元晶体管的电荷蓄积层注入电子，其结果，存储单元晶体管的阈值电压上升。控制电路103使行地址译码器115持续进行脉冲的施加，直到存储单元晶体管的阈值电压达到与保存于数据寄存器111的数据对应的目标的阈值电压。
在读处理时，感测放大器112对位线BL预充电电压Vcc。行地址译码器115选择与保存于行地址缓存译码器114的行地址对应的字线。行地址译码器115对于连接于非选择的字线的各个存储单元晶体管，通过向该字线施加电压生成电路107生成的预定的电压Vread来使该各个存储单元晶体管为导通状态。并且，行地址译码器115向所选择的字线依次施加由电压生成电路107生成的与读对象的页的种类对应的多个种类的电压。感测放大器112确定引起了通过预充电而蓄积于存储单元晶体管的电荷向源极线的流出的电压，由此，确定对象的存储单元晶体管的阈值电压，得到与所确定的阈值电压对应的数据。感测放大器112将所得到的数据保存于数据寄存器111。将通过感测放大器112从存储单元阵列113取得数据并保存于数据寄存器111的处理，记载为感测处理。通过感测处理而保存于了数据寄存器111的数据通过数据线被发送至IO信号处理电路101，被从IO信号处理电路101向NAND控制器14转送。将保存于数据寄存器111的数据被向NAND控制器14转送的处理，记载为数据输出处理。
(存储单元阵列的构成例)
图4是表示本实施方式涉及的存储单元阵列113的构成的一个例子的图。图4表示关于存储单元阵列113内的一个块BLK的详细电路结构。如图4所示，块BLK例如具有多个串单元SU(SU0～SU3)。在图4的例子中，块BLK包括4个串单元SU0～SU3，但其数量是任意的。
各串单元SU包括与位线BL0～BLm(m为1以上的整数)分别关联的多个NAND串NS。各NAND串NS例如包括存储单元晶体管MT0～MT7和选择晶体管ST1、ST2。一个NAND串NS所包括的存储单元晶体管MT和选择晶体管ST的数量是任意的。
存储单元晶体管MT例如具备控制栅极和电荷蓄积层，以非易失的方式存储数据。NAND串NS所包括的存储单元晶体管MT0～MT7串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。同一块BLK所包括的各NAND串NS的存储单元晶体管MT0的控制栅极共同连接于字线WL0。同样地，同一块BLK所包括的多个NAND串NS的存储单元晶体管MT1～MT7的控制栅极分别共同连接于字线WL1～WL7。
此外，在以下的说明中，将在各个串单元SU内连接于共同的字线WL的多个存储单元晶体管MT作为单位单元(cell unit)CU。另外，将单位单元CU所包括的各个存储单元晶体管MT存储的1位数据的集合称为页。因此，在一个存储单元晶体管存储1位数据的情况下，单位单元CU存储1页量的数据。另外，在一个存储单元晶体管存储2位数据的情况下，单位单元CU存储2页量的数据。
选择晶体管ST1、ST2被使用于读和写等各种动作时的串单元SU的选择。与同一列地址对应的NAND串NS所包括的选择晶体管ST1的漏极共同连接于所对应的位线BL。串单元SU0所包括的多个选择晶体管ST1的栅极共同连接于选择栅极线SGD0。同样地，串单元SU1～SU3所包括的多个选择晶体管ST1的栅极分别共同连接于选择栅极线SGD1～SGD3。在同一块BLK中，多个选择晶体管ST2的源极共同连接于一条源极线SL。多个选择晶体管ST2的栅极共同连接于一条选择栅极线SGS。
在这样的存储单元阵列113的电路结构中，字线WL0～WL7按各块BLK来设置。位线BL0～BLm在多个块BLK间共用。源极线SL在多个块BLK间共用。此外，字线WL和选择栅极线SGD、SGS的条数基于存储单元晶体管MT和选择晶体管ST1、ST2的个数来变更。
图5是表示本实施方式涉及的读动作时在NAND控制器14与NAND封装体21之间收发的信号的一个例子的时序图。此外，在本图中，描绘了：构成将NAND控制器14与NAND封装体21连接的通道的信号线组中的芯片使能信号线CEn、命令锁存使能信号线CLE、地址锁存使能信号线ALE、写使能信号线WEn、一对读使能信号线RE/REn、一对选通信号DQS/DQSn、IO信号线DQ[7：0]以及就绪/忙信号线RyBy的各信号线的状态。
图5是读动作中的数据输出处理的时序图。数据输出处理是从存储器芯片100向NAND控制器14转送通过事先的感测处理从存储单元阵列113读出并保存于了数据寄存器111的数据的一部分或者全部的处理。NAND控制器14为了使存储器芯片100执行数据输出处理，经由IO信号线DQ[7：0]将数据输出命令C0、地址信息ADD以及准备命令C1按该顺序进行发送。将数据输出命令C0、地址信息ADD以及准备命令C1的集(set)记载为数据输出命令集。
在发送数据输出命令集时，NAND控制器14将芯片使能信号CEn维持为激活状态(低电平)。在发送数据输出命令C0和准备命令C1时，NAND控制器14将命令锁存使能信号CLE维持为激活状态(高电平)。在发送地址信息ADD时，NAND控制器14将地址锁存使能信号ALE维持为激活状态(高电平)。在发送数据输出命令集时，NAND控制器14对写使能信号WEn进行触发。
数据输出命令C0是指示数据输出处理的命令。地址信息ADD包括列地址和行地址。列地址表示数据输出处理的对象的数据的开头位置。作为行地址，使用与感测处理时所指定的行地址相等的值。
准备命令C1是指示数据输出处理的准备的命令。存储器芯片100根据准备命令C1，对由列地址指定的数据输出处理的对象数据中的开头的8位数据(排头数据)的输出进行准备。
NAND控制器14当从发送准备命令C1起(更准确而言，从与准备命令C1的发送相应的写使能信号WEn的触发的定时起)经过作为定时制约而确定的时间tWHR2时，开始一对读使能信号RE/REn的触发。由写使能信号WEn的触发实现的准备命令C1的取入指示和由一对读使能信号RE/REn的触发实现的数据的输出定时的指示，形成一系列的序列(sequence)。
存储器芯片100通过使一对读使能信号RE/REn延迟，生成一对选通信号DQS/DQSn。存储器芯片100输出所生成的一对选通信号DQS/DQSn。存储器芯片100与一对选通信号DQS/DQSn同步地向IO信号线DQ[7：0]输出将由列地址指定的位置作为开头的数据输出对象的数据。NAND控制器14以与一对选通信号DQS/DQSn同步的定时取入从NAND封装体21输出的数据。由此，数据输出处理的对象的数据被从存储器芯片100转送至NAND控制器14。也就是说，执行数据输出处理。
如图2A和图2B所示，NAND封装体21具有包括接口芯片211的封装体和不包括接口芯片211的封装体。在NAND控制器14对包括接口芯片211的NAND封装体21进行访问的情况下和对不包括接口芯片211的NAND封装体21进行访问的情况下，在发送了准备命令C1之后，到能够开始一对读使能信号RE/REn的触发为止的时间不同。
具体而言，在NAND封装体21包括接口芯片211的情况下，在存储器控制器10发送了准备命令C1之后，存储器芯片100的控制电路103经由IO信号处理电路101向接口芯片211发送已保存于数据寄存器111的数据中的排头数据。另一方面，在NAND封装体21不包括接口芯片211的情况下，在存储器控制器10发送准备命令C1之后，存储器芯片100的控制电路103向IO信号处理电路101发送已保存于数据寄存器111的数据中的排头数据。
这样，在NAND封装体21包括接口芯片211的情况下，需要将排头数据发送到接口芯片211，与不包括接口芯片211的NAND封装体21相比，读对象数据的输出的准备会花费时间。
因此，当与NAND封装体21是否包括接口芯片211无关地将时间tWHR2设为一定时间、即设为与NAND封装体21包括接口芯片211的情况对应的长时间时，在存储器控制器10对不包括接口芯片211的NAND封装体21进行访问的情况下，会产生必要以上的等待时间。
于是，在本实施方式涉及的存储器系统1中，定时制约根据NAND封装体21是否包括接口芯片211而变动。
在本实施方式涉及的存储器系统1中，在寄存器141中保存与NAND封装体21是否包括接口芯片211相应的、关于不同的定时制约的设计值。命令定序器142通过执行定序器代码，根据来自CPU11的命令信息，向NAND封装体21发送命令集、各种控制信号。命令定序器142将保存于寄存器141的与定时制约有关的设计值使用于命令集、各种控制信号的发送中的多个指示之间的定时控制。
存储器系统1存储NAND封装体21包括接口芯片211的情况下的时间tWHR2和NAND封装体21不包括接口芯片211的情况下的时间tWHR2来作为保存于寄存器141的设计值。NAND封装体21不包括接口芯片211的情况下的时间tWHR2比NAND封装体21包括接口芯片211的情况下的时间tWHR2短。由此，在存储器控制器10对不包括接口芯片211的NAND封装体21进行访问的情况下，能够避免产生必要以上的等待时间。
也考虑如下情况：NAND控制器14预先存储在NAND封装体21包括接口芯片211的情况下和NAND封装体21不包括接口芯片211的情况下不同的定序器代码，命令定序器142切换这些定序器代码来进行执行。在该情况下，存储器系统1管理的定序器代码的数量增加，管理成本增加。执行定序器代码的命令定序器142参照保存于寄存器141的设计值，根据该设计值来执行多个指示之间的定时控制，由此，能够防止定序器代码的管理成本增大。
(存储器系统中的控制处理的例子)
在此，使用图6和图7对本实施方式的存储器系统1中的控制处理的例子进行说明。图6是表示NAND控制器14取得与NAND封装体21是否包括接口芯片211有关的信息的处理的步骤的流程图。
NAND控制器14当从CPU11取得询问NAND封装体21是否包括接口芯片211的命令的命令信息时，向NAND封装体21发送该命令(步骤S1)。CPU11取得表示NAND封装体21是否包括接口芯片211的信息来作为询问命令的响应结果，将该信息存储于寄存器141(步骤S2)。
接着，使用图7对本实施方式涉及的读动作的数据输出处理的步骤进行说明。
NAND控制器14的命令定序器142从寄存器141取得基于了表示NAND封装体21是否包括接口芯片211的信息的定时器设定值(步骤S11)。例如在命令的执行对象的NAND封装体21包括接口芯片211的情况下，取得包括接口芯片211的情况下的时间tWHR2来作为定时器设定值。
这样，命令定序器142在满足命令的执行对象的NAND封装体21包括接口芯片211这一第1条件的情况下，取得包括接口芯片211的情况下的时间tWHR2来作为定时器设定值。另外，命令定序器142在满足命令的执行对象的NAND封装体21不包括接口芯片211这一第2条件的情况下，取得不包括接口芯片211的情况下的时间tWHR2来作为定时器设定值。
命令定序器142发送数据输出命令C0(步骤S12)。命令定序器142发送地址信息ADD(步骤S13)。命令定序器142发送准备命令C1(步骤S14)。命令定序器142将通过步骤S11取得的定时器设定值设置于定时器143(步骤S15)。命令定序器142参照定时器143，判断是否经过了时间tWHR2(步骤S16)。在经过了时间tWHR2的情况下(步骤S16：是)，命令定序器142开始一对读使能信号RE/REn的触发(步骤S17)。
在上述的实施方式中，NAND控制器14的命令定序器142在发送了准备命令C1之后测定基于了表示NAND封装体21的状态的信息的时间。命令定序器142在NAND封装体21包括接口芯片211的情况下和NAND封装体21不包括接口芯片211的情况下对不同的时间进行计测。由此，命令定序器142在NAND封装体21包括接口芯片211的情况下和NAND封装体21不包括接口芯片211的情况下以经过了不同的时间后的定时，开始一对读使能信号RE/REn的触发。
这样，NAND控制器14基于NAND封装体21的状态来控制进行包括多个指示的一系列的序列中的特定指示的定时，由此能够基于NAND封装体21的构成来适当地控制存储器芯片100。
寄存器141存储表示NAND封装体21是否包括接口芯片211的信息。NAND控制器14的命令定序器142参照寄存器141，将定时器设定值设置于定时器143。这样，命令定序器142通过参照表示NAND封装体21是否包括接口芯片211的信息，能够基于NAND封装体21的构成来以适当的定时控制存储器芯片100。
另外，NAND控制器14在执行如图5所示那样的数据输出处理之前，执行取得NAND封装体21的状态的处理。由此，NAND控制器14能够在执行数据输出处理等的序列时判断NAND封装体21是否包括接口芯片211，能够基于NAND封装体21的构成来以适当的定时控制存储器芯片100。
另外，在NAND控制器14中，寄存器141存储包括接口芯片211的情况下的时间tWHR2和不包括接口芯片211的情况下的时间tWHR2。命令定序器142通过参照寄存器141，取得包括接口芯片211的情况下的时间tWHR2或者不包括接口芯片211的情况下的时间tWHR2。这样，命令定序器142取得存储于寄存器141的时间tWHR2，因此，不需要准备多个定序器代码，能够防止定序器代码的管理成本的增大。
(变形例)
在上述的实施方式中，对存储器控制器10(更详细而言为NAND控制器14的命令定序器142)执行取得表示NAND封装体21是否包括接口芯片211的信息的处理的情况进行了描述。然而，也可以为：在制造存储器系统1时，存储器系统1的制造者将表示NAND封装体21是否包括接口芯片211的信息存储于寄存器141或者ROM15。
在该情况下，存储器控制器10不执行取得表示NAND封装体21是否包括接口芯片211的信息的处理，就能够基于表示NAND封装体21的状态的信息来以适当的定时控制存储器芯片100。
在上述的实施方式中，对存储器控制器10向NAND封装体21发送对表示NAND封装体21是否包括接口芯片211的信息进行询问的命令、将其结果存储于寄存器141的情况，进行了描述。然而，也可以为：CPU11使表示成为对象的NAND封装体21是否包括接口芯片211的信息包含于命令信息。
在此，使用图8对命令信息的生成处理的步骤进行说明。图8是表示命令信息的生成处理的步骤的流程图。在此，设为：关联了表示NAND封装体21是否包括接口芯片211的信息和该NAND封装体21的物理地址的对应表存储于存储器控制器10的ROM15。另外，设为：关联了逻辑地址和物理地址的逻辑物理地址变换表存储于RAM13(步骤S21)。
并且，CPU11在向NAND控制器14发送命令信息时，参照RAM13来取得与动作对象的逻辑地址对应的NAND封装体21的物理地址。CPU11为了执行基于该命令信息的命令，基于ROM15存储的物理地址，判断NAND封装体21是否包括接口芯片211。并且，CPU11生成包含表示该NAND封装体21是否包括接口芯片211的信息的命令信息，向NAND控制器14发送所生成的命令信息(步骤S22)。
将该情况下的NAND控制器14的处理步骤表示于图9。图9是对本变形例涉及的读动作的数据输出处理的步骤进行说明的流程图。
NAND控制器14的命令定序器142基于CPU11生成的数据输出命令集的命令信息，从寄存器141取得与表示NAND封装体21是否包括接口芯片211的信息对应的定时器设定值(步骤S31)。命令定序器142发送数据输出命令C0(步骤S32)。命令定序器142发送地址信息ADD(步骤S33)。命令定序器142发送准备命令C1(步骤S34)。命令定序器142将通过步骤S31取得的定时器设定值设置于定时器143(步骤S35)。命令定序器142参照定时器143，判断是否经过了时间tWHR2(步骤S36)。在经过了时间tWHR2的情况下(步骤S36：是)，命令定序器142开始一对读使能信号RE/REn的触发(步骤S37)。
如上述那样，使与命令集对应的命令信息包含表示NAND封装体21是否包括接口芯片211的信息。由此，NAND控制器14不执行取得表示NAND封装体21是否包含接口芯片211的信息的处理，就能够基于NAND封装体21的构成来以适当的定时控制存储器芯片100。
在上述的例子中，对寄存器141存储包括接口芯片211的情况下的时间tWHR2和不包括接口芯片211的情况下的时间tWHR2的情况进行了描述。然而，也可以设为：寄存器141仅存储包括接口芯片211的情况下的时间tWHR2和不包括接口芯片211的情况下的时间tWHR2中的任一方。
在上述的例子中，对根据NAND封装体21是否包括接口芯片211来对数据输出处理中的时间tWHR2进行变更的情况进行了描述，但也可以设为对其他时间也进行变更。
例如，也可以设为对状态读中的时间tRPP进行变更。图10是表示本实施方式涉及的状态读时在NAND控制器14与NAND封装体21之间收发的信号的一个例子的时序图。此外，在本图中，描绘了构成将NAND控制器14与NAND封装体21连接的通道的信号线组中的芯片使能信号线CEn、命令锁存使能信号线CLE、写使能信号线WEn、一对读使能信号线RE/REn中的读使能信号REn以及IO信号线DQ[7：0]的各信号线的状态。
NAND控制器14为了从存储器芯片100读取状态信息，经由IO信号线DQ[7：0]发送状态读命令C2。NAND控制器14使读使能信号REn有效。与读使能信号REn的有效相应地，控制电路103经由IO信号处理电路101输出保存于状态寄存器106的状态信息。NAND控制器14在从使读使能信号REn有效起经过时间tRPP之后，使读使能信号REn无效。NAND控制器14也可以根据NAND封装体21是否包括接口芯片211来对时间tRPP进行变更。
NAND控制器14与读使能信号REn的无效一起取得状态信息。通过读使能信号REn的有效实现的输出状态信息的指示和通过读使能信号REn的无效实现的取得状态信息的指示，形成一系列的序列。
另外，也可以设为对数据输出处理的序列中的时间tRPST和tRPSTH进行变更。图11是表示本实施方式涉及的读动作时在NAND控制器14与NAND封装体21之间收发的信号的一个例子的时序图。此外，在本图中，描绘了构成将NAND控制器14与NAND封装体21连接的通道的信号线组中的芯片使能信号线CEn、一对读使能信号线RE/REn、一对选通信号DQS/DQSn以及IO信号线DQ[7：0]的各信号线的状态。
NAND控制器14使一对读使能信号RE/REn按与数据输出处理的对象数据的大小(size)相应的数量触发。NAND控制器14在从与数据的大小相应的最后的触发起经过时间tRPST之后，使芯片使能信号线CEn无效。NAND控制器14也可以根据NAND封装体21是否包括接口芯片211来对时间tRPST进行变更。
NAND控制器14在从芯片使能信号线CEn的无效起经过时间tRPSTH之后，再次使一对读使能信号RE/REn触发。NAND控制器14也可以根据NAND封装体21是否包括接口芯片211来对时间tRPSTH进行变更。
一对读使能信号RE/REn的最后的触发和芯片使能信号线CEn的无效形成一系列的序列。芯片使能信号线CEn的无效和一对读使能信号RE/REn的再次触发形成一系列的序列。
另外，也可以设为对数据输入处理的序列中的时间tWPST进行变更。图12是表示本实施方式涉及的写动作时在NAND控制器14与NAND封装体21之间收发的信号的一个例子的时序图。此外，在本图中，描绘了构成将NAND控制器14与NAND封装体21连接的通道的信号线组中的芯片使能信号线CEn、一对选通信号DQS/DQSn以及IO信号线DQ[7：0]的各信号线的状态。
NAND控制器14使一对选通信号DQS/DQSn按与数据输入处理的对象数据的大小相应的数量触发。NAND控制器14在从与数据的大小相应的最后的触发起经过时间tWPST之后，使芯片使能信号线CEn无效。NAND控制器14也可以根据NAND封装体21是否包括接口芯片211来对时间tWPST进行变更。
一对选通信号DQS/DQSn的最后的触发和芯片使能信号线CEn的无效形成一系列的序列。
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且包含在权利要求书记载的发明及其等同的范围内。

Claims (10)

1.一种存储器系统，具备：
非易失性存储器，其至少包括存储器芯片；和
控制器，其电连接于所述非易失性存储器，
所述控制器构成为：
在向所述非易失性存储器发送包括第1指示和第2指示的序列的情况下，
当所述非易失性存储器满足条件时，向所述非易失性存储器发送所述第1指示，在经过了第1期间之后，向所述非易失性存储器发送所述第2指示，
当所述非易失性存储器不满足所述条件时，向所述非易失性存储器发送所述第1指示，在经过了与所述第1期间不同的第2期间之后，向所述非易失性存储器发送所述第2指示。
2.根据权利要求1所述的存储器系统，
所述条件是所述非易失性存储器包括接口芯片这一情况。
3.根据权利要求2所述的存储器系统，
所述控制器判断所述非易失性存储器是否包括所述接口芯片，基于所述判断结果，决定所述第1期间和所述第2期间中的任一期间。
4.根据权利要求1所述的存储器系统，
所述控制器存储表示是否满足所述条件的数据。
5.根据权利要求4所述的存储器系统，
所述控制器构成为：在向所述非易失性存储器发送所述序列之前，向所述非易失性存储器发送第3指示，基于发送了所述第3指示的结果，存储表示是否满足所述条件的数据。
6.根据权利要求4所述的存储器系统，
表示是否满足所述条件的数据在制造时生成。
7.根据权利要求6所述的存储器系统，
所述控制器基于表示是否满足所述条件的数据与所述非易失性存储器的物理地址的对应表，决定所述第1期间和所述第2期间中的任一期间。
8.根据权利要求1所述的存储器系统，
所述控制器和所述非易失性存储器通过第1信号线电连接，
所述第1指示是经由所述第1信号线从所述控制器向所述非易失性存储器发送的第1信号的有效和无效中的一方，
所述第2指示是所述第1信号的有效和无效中的另一方。
9.根据权利要求1所述的存储器系统，
所述控制器和所述非易失性存储器通过第1信号线和第2信号线电连接，
所述第1指示是经由所述第1信号线从所述控制器向所述非易失性存储器发送的第1信号的有效，
所述第2指示是经由所述第2信号线从所述控制器向所述非易失性存储器发送的第2信号的有效。
10.根据权利要求1所述的存储器系统，
所述控制器，
作为所述第1指示，对所述非易失性存储器指示取入定时，所述取入定时是请求从所述非易失性存储器输出数据的命令的取入定时，
作为所述第2指示，对所述非易失性存储器指示从所述非易失性存储器输出数据的定时。
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