KR20220049215A - 메모리 장치, 호스트 장치 및 이들을 포함하는 메모리 시스템 - Google Patents

메모리 장치, 호스트 장치 및 이들을 포함하는 메모리 시스템 Download PDF

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Abstract

메모리 장치, 호스트 장치 및 이들을 포함하는 메모리 시스템이 제공된다. 메모리 장치는, 복수의 스토리지 유닛, 및 복수의 HPB(High Performance Boosting) 엔트리 저장 영역을 포함하는 호스트 메모리를 포함하는 호스트 장치로부터 리드 커맨드를 제공받고 그에 대한 응답으로 복수의 스토리지 유닛에 저장된 데이터를 리드하는 디바이스 컨트롤러를 포함하고, 디바이스 컨트롤러는, 호스트 장치에 복수의 HPB 엔트리 저장 영역의 활성화 또는 비활성화를 추천하는 응답 커맨드를 제공하되, 응답 커맨드는 활성화될 HPB 엔트리 저장 영역에 저장될 HPB 엔트리의 타입을 지시하는 HPB 엔트리 타입 정보를 포함한다.

Description

메모리 장치, 호스트 장치 및 이들을 포함하는 메모리 시스템{Memory device, host device and memory system comprising the memory device and host device}
본 발명은 메모리 장치, 호스트 장치 및 이들을 포함하는 메모리 시스템에 관한 것이다.
메모리 장치의 리드 레이턴시(latency)를 줄이기 위해, 호스트 장치가 메모리 장치에 물리 어드레스와 논리 어드레스 간의 매핑 정보를 리드 커맨드와 함께 제공하는 HPB(High Performance Boosting) 기술이 사용되고 있다.
그런데, 메모리 장치의 저장 용량이 증가하고 그 구성이 복잡해짐에 따라 메모리 장치의 리드 동작에는 이러한 매핑 정보 외에 리드 동작과 관련된 다양한 추가 정보들이 더 필요하다. 따라서, 호스트 장치로부터 이러한 추가 정보들이 효과적으로 메모리 장치에 전달될 수 있는 방법에 대한 연구가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 리드 레이턴시가 저감되고 동작 신뢰성이 향상된 메모리 장치, 호스트 장치 및 메모리 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 리드 레이턴시가 저감되고 동작 신뢰성이 향상된 메모리 시스템의 구동 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 장치는, 복수의 스토리지 유닛, 및 복수의 HPB(High Performance Boosting) 엔트리 저장 영역을 포함하는 호스트 메모리를 포함하는 호스트 장치로부터 리드 커맨드를 제공받고 그에 대한 응답으로 복수의 스토리지 유닛에 저장된 데이터를 리드하는 디바이스 컨트롤러를 포함하고, 디바이스 컨트롤러는, 호스트 장치에 복수의 HPB 엔트리 저장 영역의 활성화 또는 비활성화를 추천하는 응답 커맨드를 제공하되, 응답 커맨드는 활성화될 HPB 엔트리 저장 영역에 저장될 HPB 엔트리의 타입을 지시하는 HPB 엔트리 타입 정보를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 호스트 장치는, 복수의 HPB 엔트리 저장 영역을 포함하는 호스트 메모리, 및 복수의 HPB 엔트리 저장 영역에 저장된 HPB 엔트리와, HPB 엔트리의 타입을 지시하는 HPB 엔트리 타입 정보를 포함하는 리드 커맨드를 메모리 장치에 제공하는 호스트 컨트롤러를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 시스템은, HPB 엔트리가 저장된 호스트 메모리, HPB 엔트리를 포함하는 리드 커맨드를 출력하는 호스트 컨트롤러, 복수의 스토리지 유닛, 및 리드 커맨드에 응답하여 복수의 스토리지 유닛에 저장된 데이터를 리드하는 디바이스 컨트롤러를 포함하고, 리드 커맨드는, HPB 엔트리의 타입을 지시하는 HPB 엔트리 타입 정보를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 시스템의 구동 방법은, 메모리 장치가, 복수의 HPB 엔트리 저장 영역을 포함하는 호스트 장치로부터 커맨드를 제공받고, 메모리 장치가, 커맨드에 응답하여, 호스트 장치에, 복수의 HPB 엔트리 저장 영역의 활성화 또는 비활성화를 추천하는 응답 커맨드를 호스트 장치에 제공하는 것을 포함하되, 응답 커맨드는 활성화될 HPB 엔트리 저장 영역에 저장될 HPB 엔트리의 타입을 지시하는 HPB 엔트리 타입 정보를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 시스템의 구동 방법은, 호스트 장치가, 호스트 메모리에 포함된 복수의 HPB 엔트리 저장 영역의 활성화 또는 비활성화를 추천하는 응답 커맨드를 제공받고, 호스트 장치가, 응답 커맨드에 응답하여, 활성화될 HPB 엔트리 저장 영역에 저장될 HPB 엔트리를 요청하는 요청 커맨드를 디바이스 컨트롤러에 제공하는 것을 포함하되, 요청 커맨드는, 활성화될 HPB 엔트리 저장 영역에 저장될 HPB 엔트리의 타입을 지시하는 HPB 엔트리 타입 정보를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 도시한 도면이다.
도 2는 도 1의 호스트 메모리를 설명하기 위한 도면이다.
도 3은 도 2의 호스트 메모리의 제1 영역을 설명하기 위한 도면이다.
도 4는 호스트 메모리에 저장되는 HPB 엔트리를 설명하기 위한 도면이다.
도 5는 메모리 장치에 저장되는 HPB 엔트리를 설명하기 위한 도면이다.
도 6은 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다.
도 7 내지 도 10은 도 6에 도시된 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 11은 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다.
도 12는 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다.
도 13 및 도 14는 도 12에 도시된 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 15는 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다.
도 16 내지 도 19는 도 15에 도시된 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 20은 몇몇 실시예에 따른 메모리 시스템에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 도시한 도면이다. 도 2는 도 1의 호스트 메모리를 설명하기 위한 도면이다. 도 3은 도 2의 호스트 메모리의 제1 영역을 설명하기 위한 도면이다. 도 4는 호스트 메모리에 저장되는 HPB 엔트리를 설명하기 위한 도면이다. 도 5는 메모리 장치에 저장되는 HPB 엔트리를 설명하기 위한 도면이다.
이하에서는, 본 발명의 기술적 사상에 따른 메모리 시스템을 JEDEC(Joint Electron Device Engineering Council)에서 발표하는 UFS 표준(standard)을 따르는 시스템을 예로 들어 설명할 것이나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 구체적으로, 이하에서는 UFS 표준 중 HPB(High Performance Boosting) 표준을 기초로 동작하는 메모리 시스템을 예로 들어 본 발명의 기술적 사상을 설명할 것이나, 동일한 기술적 사상의 범위 내에서 실시되는 메모리 시스템의 양태는 얼마든지 다르게 변형되어 실시될 수 있다.
도 1을 참조하면, UFS 시스템(1)은 호스트 장치(100), 메모리 장치(200) 및 UFS 인터페이스(300)를 포함할 수 있다.
호스트 장치(100)와 메모리 장치(200)는 UFS 인터페이스(300)를 통해 상호 연결될 수 있다. 몇몇 실시예에서, 호스트 장치(100)는 애플리케이션 프로세서(application processor)의 일부로서 구현될 수 있다.
호스트 장치(100)는 UFS 호스트 컨트롤러(110), 애플리케이션(120), UFS 드라이버(130), 호스트 메모리(140) 및 UIC(UFS interconnect) 레이어(150)를 포함할 수 있다.
메모리 장치(200)는 UFS 디바이스 컨트롤러(210), 비휘발성 스토리지(220), 스토리지 인터페이스(230), 디바이스 메모리(240), UIC 레이어(250) 및 레귤레이터(260)를 포함할 수 있다.
비휘발성 스토리지(220)는 복수의 스토리지 유닛(221)으로 구성될 수 있으며, 이와 같은 스토리지 유닛(221)은 2D 구조 혹은 3D 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
UFS 디바이스 컨트롤러(210)와 비휘발성 스토리지(220)는 스토리지 인터페이스(230)를 통해 서로 연결될 수 있다. 스토리지 인터페이스(230)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다. 토글을 이용한 UFS 디바이스 컨트롤러(210)와 비휘발성 스토리지(220) 간의 동작에 대해서는 후술한다.
애플리케이션(120)은 메모리 장치(200)의 기능을 이용하기 위해 메모리 장치(200)와의 통신을 원하는 프로그램을 의미할 수 있다. 애플리케이션(120)은 메모리 장치(200)에 대한 입출력을 위해 입출력 요청(input-output request, IOR)을 UFS 드라이버(130)로 전송할 수 있다. 입출력 요청(IOR)은 데이터의 리드(read) 요청, 라이트(write) 요청 및/또는 소거(erase) 요청 등을 의미할 수 있으나, 반드시 이에 제한되는 것은 아니다.
UFS 드라이버(130)는 UFS-HCI(host controller interface)를 통해 UFS 호스트 컨트롤러(110)를 관리할 수 있다. UFS 드라이버(130)는 애플리케이션(120)에 의해 생성된 입출력 요청을 UFS 표준에 의해 정의된 UFS 명령으로 변환하고, 변환된 UFS 명령을 UFS 호스트 컨트롤러(110)로 전달할 수 있다. 하나의 입출력 요청은 복수의 UFS 명령으로 변환될 수 있다. UFS 명령은 기본적으로 SCSI 표준에 의해 정의된 명령일 수 있지만, UFS 표준 전용 명령일 수도 있다.
UFS 호스트 컨트롤러(110)는 UFS 드라이버(130)에 의해 변환된 UFS 명령을 UIC 레이어(150)와 UFS 인터페이스(300)를 통해 메모리 장치(200)의 UIC 레이어(250)로 전송할 수 있다. 이 과정에서, UFS 호스트 컨트롤러(110)의 UFS 호스트 레지스터(111)는 명령 큐(command queue, CQ)로서의 역할을 수행할 수 있다.
호스트 장치(100) 측의 UIC 레이어(150)는 MIPI M-PHY(151)와 MIPI UniPro(152)를 포함할 수 있으며, 메모리 장치(200) 측의 UIC 레이어(250) 또한 MIPI M-PHY(251)와 MIPI UniPro(252)을 포함할 수 있다.
UFS 인터페이스(300)는 기준 클락(REF_CLK)을 전송하는 라인, 메모리 장치(200)에 대한 하드웨어 리셋 신호(RESET_n)를 전송하는 라인, 차동 입력 신호 쌍(DIN_T와 DIN_C)을 전송하는 한 쌍의 라인 및 차동 출력 신호 쌍(DOUT_T와 DOUT_C)을 전송하는 한 쌍의 라인을 포함할 수 있다.
호스트 장치(100)로부터 메모리 장치(200)로 제공되는 기준 클락의 주파수 값은 19.2MHz, 26MHz, 38.4MHz 및 52MHz의 네 개의 값 중 하나일 수 있으나, 반드시 이에 제한되지는 않는다. 호스트 장치(100)는 동작 중에도, 즉 호스트 장치(100)와 메모리 장치(200) 사이에서 데이터 송수신이 수행되는 중에도 기준 클락의 주파수 값을 변경할 수 있다.
메모리 장치(200)는 위상 동기 루프(phase-locked loop, PLL) 등을 이용하여, 호스트 장치(100)로부터 제공받은 기준 클락으로부터 다양한 주파수의 클락을 생성할 수 있다. 또한, 호스트 장치(100)는 기준 클락의 주파수 값을 통해 호스트 장치(100)와 메모리 장치(200) 간의 데이터 레이트(data rate)의 값을 설정할 수도 있다. 즉, 상기 데이터 레이트의 값은 기준 클락의 주파수 값에 의존하여 결정될 수 있다.
UFS 인터페이스(300)는 복수의 레인들(multiple lanes)을 지원할 수 있으며, 각 레인은 차동(differential) 쌍으로 구현될 수 있다. 예컨대, UFS 인터페이스(300)는 하나 이상의 수신 레인(receive lane)과 하나 이상의 송신 레인(transmit lane)을 포함할 수 있다. 도 1에서, 차동 입력 신호 쌍(DIN_T와 DIN_C)을 전송하는 한 쌍의 라인은 수신 레인을, 차동 출력 신호 쌍(DOUT_T와 DOUT_C)을 전송하는 한 쌍의 라인은 송신 레인을 각각 구성할 수 있다. 도 1에서는 하나의 송신 레인과 하나의 수신 레인을 도시하였지만, 송신 레인과 수신 레인의 수는 변형되어 실시될 수 있다.
수신 레인 및 송신 레인은 직렬 통신(serial communication) 방식으로 데이터를 전송할 수 있으며, 수신 레인과 송신 레인이 분리된 구조에 의해 호스트 장치(100)와 메모리 장치(200) 간의 풀 듀플렉스(full-duplex) 방식의 통신이 가능하다. 즉, 메모리 장치(200)는 수신 레인을 통해 호스트 장치(100)로부터 데이터를 수신받는 동안에도, 송신 레인을 통해 호스트 장치(100)로 데이터를 송신할 수 있다. 또한, 호스트 장치(100)로부터 메모리 장치(200)로의 명령과 같은 제어 데이터와, 호스트 장치(100)가 메모리 장치(200)의 비휘발성 스토리지(220)에 저장하고자 하거나 비휘발성 스토리지(220)로부터 리드하고자 하는 사용자 데이터는 동일한 레인을 통해 전송될 수 있다. 이에 따라, 호스트 장치(100)와 메모리 장치(200) 간에는 한 쌍의 수신 레인과 한 쌍의 송신 레인 외에 데이터 전송을 위한 별도의 레인이 더 구비될 필요가 없다.
메모리 장치(200)의 UFS 디바이스 컨트롤러(210)는 메모리 장치(200)의 동작을 전반적으로 제어할 수 있다.
UFS 디바이스 컨트롤러(210)는 논리적인 데이터 저장 단위인 LU(logical unit)(211)를 통해 비휘발성 스토리지(220)를 관리할 수 있다. LU(211)의 개수는 예를 들어, 8개일 수 있으나, 이에 제한되는 것은 아니다.
UFS 디바이스 컨트롤러(210)는 플래시 변환 계층(flash translation layer, FTL)을 포함할 수 있으며, FTL의 어드레스 매핑(address mapping) 정보를 이용하여 호스트 장치(100)로부터 전달된 논리적인 데이터 주소, 예컨대 LBA(logical block address)를 물리적인 데이터 주소로, 예컨대 PBA(physical block address) 또는 PPN(physical page number)로 변환할 수 있다. UFS 시스템(1)에서, 사용자 데이터(user data)의 저장을 위한 논리 블록(logical block)은 소정 범위의 크기를 가질 수 있다. 예를 들어, 논리 블록의 최소 크기는 4Kbyte로 설정될 수 있다.
호스트 장치(100)로부터의 명령이 UIC 레이어(250)를 통해 메모리 장치(200)로 입력되면, UFS 디바이스 컨트롤러(210)는 입력된 명령에 따른 동작을 수행하고, 상기 동작이 완료되면 완료 응답을 호스트 장치(100)로 전송할 수 있다.
예를 들어, 호스트 장치(100)가 메모리 장치(200)에 사용자 데이터를 저장하고자 할 경우, 호스트 장치(100)는 데이터 라이트 커맨드를 메모리 장치(200)로 전송할 수 있다. 사용자 데이터를 전송받을 준비가 되었다(ready-to-transfer)는 응답을 메모리 장치(200)로부터 수신하면, 호스트 장치(100)는 사용자 데이터를 메모리 장치(200)로 전송할 수 있다. UFS 디바이스 컨트롤러(210)는 전송받은 사용자 데이터를 디바이스 메모리(240) 내에 임시로 저장하고, FTL의 어드레스 매핑 정보에 기초하여 디바이스 메모리(240)에 임시로 저장된 사용자 데이터를 비휘발성 스토리지(220)의 선택된 위치에 저장할 수 있다.
또 다른 예로서, 호스트 장치(100)가 메모리 장치(200)에 저장된 사용자 데이터를 리드하고자 할 경우, 호스트 장치(100)는 데이터 리드 커맨드를 메모리 장치(200)로 전송할 수 있다. 명령을 수신한 UFS 디바이스 컨트롤러(210)는 상기 데이터 리드 명령에 기초하여 비휘발성 스토리지(220)로부터 사용자 데이터를 리드하고, 리드된 사용자 데이터를 디바이스 메모리(240) 내에 임시로 저장할 수 있다. 이러한 리드 과정에서, UFS 디바이스 컨트롤러(210)는 내장된 ECC(error correction code) 회로(미도시)를 이용하여, 리드된 사용자 데이터의 에러를 검출하고 정정할 수 있다. 그리고, UFS 디바이스 컨트롤러(210)는 디바이스 메모리(240) 내에 임시로 저장된 사용자 데이터를 호스트 장치(100)로 전송할 수 있다.
몇몇 실시예에서, UFS 시스템(1)은 HPB 리드 동작을 지원할 수 있다. 이 경우, 호스트 장치(100)가 메모리 장치(200)에 저장된 사용자 데이터를 리드하고자 할 경우, 호스트 장치(100)는 리드할 사용자 데이터에 대응하는 물리 어드레스와 데이터 리드 동작에 필요한 추가 정보를 포함하는 HPB 리드 커맨드를 메모리 장치(200)로 전송할 수 있다. 이에 관한 보다 구체적인 설명은 후술한다.
아울러, UFS 디바이스 컨트롤러(210)는 AES(advanced encryption standard) 회로(미도시)를 더 포함할 수 있으며, AES 회로는 UFS 디바이스 컨트롤러(210)로 입력되는 데이터를 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 암호화(encryption)하거나 복호화(decryption)할 수 있다.
호스트 장치(100)는 명령 큐로 기능할 수 있는 UFS 호스트 레지스터(111)에 메모리 장치(200)로 송신될 명령들을 순서에 따라 저장하고, 상기 순서대로 메모리 장치(200)에 명령을 송신할 수 있다. 이 때, 호스트 장치(100)는 이전에 송신된 명령이 아직 메모리 장치(200)에 의해 처리 중인 경우에도, 즉 이전에 송신된 명령이 메모리 장치(200)에 의해 처리가 완료되었다는 통지를 받기 전에도 명령 큐에 대기 중인 다음 명령을 메모리 장치(200)로 송신할 수 있으며, 이에 따라 메모리 장치(200) 역시 이전에 송신된 명령을 처리하는 중에도 다음 명령을 호스트 장치(100)로부터 수신할 수 있다. 이와 같은 명령 큐에 저장될 수 있는 명령의 최대 개수(queue depth)는 예를 들어, 32개일 수 있다. 또한, 명령 큐는 헤드 포인터(head point)와 테일 포인터(tail pointer)를 통해 큐에 저장된 명령 열의 시작과 끝을 각각 나타내는 원형 큐(circular queue) 타입으로 구현될 수 있다.
복수의 스토리지 유닛(221) 각각은 메모리 셀 어레이(미도시)와 상기 메모리 셀 어레이의 작동을 제어하는 제어 회로(미도시)를 포함할 수 있다. 상기 메모리 셀 어레이는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 1비트의 정보를 저장하는 셀(single level cell, SLC)일 수도 있지만, MLC(multi level cell), TLC(triple level cell), QLC(quadruple level cell)와 같이 2비트 이상의 정보를 저장하는 셀일 수도 있다. 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다. 이와 관련한 보다 구체적은 설명은 후술한다.
메모리 장치(200)에는 전원 전압으로서 VCC, VCCQ1, VCCQ2 등이 입력될 수 있다. VCC는 메모리 장치(200)를 위한 주 전원 전압으로서, 예를 들어, 2.4~3.6V의 값을 가질 수 있다. VCCQ1은 낮은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 UFS 디바이스 컨트롤러(210)를 위한 것이며. 예를 들어, 1.14~1.26V의 값을 가질 수 있다. VCCQ2는 VCC보다는 낮지만 VCCQ1보다는 높은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 MIPI M-PHY(251)와 같은 입출력 인터페이스를 위한 것이며, 예를 들어, 1.7~1.95V의 값을 가질 수 있다. 상기 전원 전압들은 레귤레이터(260)를 거쳐 메모리 장치(200)의 각 구성 요소들을 위해 공급될 수 있다. 레귤레이터(260)는 전술한 전원 전압들 중 서로 다른 것에 각각 연결되는 단위 레귤레이터의 집합으로 구현될 수 있다.
도 2를 참조하면, 호스트 메모리(140)는 앞서 설명한 HPB 리드 동작을 지원하기 위한 HPB 엔트리를 저장할 수 있다. 호스트 메모리(140)의 제1 영역(140a)은 제1 타입 HPB 엔트리(HPB entry 1)가 저장되는 영역이고, 제2 영역(140b)은 제2 타입 HPB 엔트리(HPB entry 2)가 저장되는 영역일 수 있다.
도 3을 참조하면, 호스트 메모리(140)의 제1 영역(140a)은 예를 들어, 앞서 설명한 LU(211)에 대응하는 복수의 HPB 엔트리 저장 영역(RG)을 포함할 수 있다. 그리고, 각 HPB 엔트리 저장 영역(RG)은 복수의 HPB 엔트리 서브 저장 영역(SRG)를 포함할 수 있다. 각각의 HPB 엔트리 저장 영역(RG) 또는 HPB 엔트리 서브 저장 영역(SRG)은 필요에 따라 활성화(active)되거나 비활성화(inactive)될 수 있다. 활성화된 HPB 엔트리 저장 영역(RG) 또는 HPB 엔트리 서브 저장 영역(SRG)에 저장된 제1 타입 HPB 엔트리(HPB entry 1)는 HPB 리드 동작에 이용될 수 있다.
도 4를 참조하면, 호스트 메모리(140)의 제1 영역(140a)에 저장된 제1 타입 HPB 엔트리(HE1-1)는 매핑 정보(MI)와 인덱싱 정보(IDI)를 포함할 수 있다. 비록 도면에서는, HPB 엔트리 서브 저장 영역(SRG)에 저장된 1개의 제1 타입 HPB 엔트리(HE1-1)만 도시하였으나, HPB 엔트리 서브 저장 영역(SRG)에는 복수의 제1 타입 HPB 엔트리가 저장될 수 있다.
매핑 정보(MI)는 논리 어드레스(LBA)와 물리 어드레스(PPN) 간의 매핑 관계를 정의하는 정보이다. 구체적으로, 논리 어드레스(LBA)로 어드레싱되는 사용자 데이터의 메모리 장치(200) 내의 물리 어드레스(PPN)가 논리 어드레스(LBA)에 매칭된 형태로 매핑 정보(MI)가 저장될 수 있다.
인덱싱 정보(IDI)는 호스트 메모리(140)의 제2 영역(140b)에 저장된 제2 타입 HPB 엔트리(HE2-1)를 지시하는 정보이다. 몇몇 실시예에서, 인덱싱 정보(IDI)는 호스트 메모리(140)의 제2 영역(140b)에 저장된 제2 타입 HPB 엔트리(HE2-1)의 위치를 찾는데 필요한 정보일 수 있다.
UFS 호스트 컨트롤러(110)가 메모리 장치(200)에 HPB 리드 커맨드를 전송할 때, UFS 호스트 컨트롤러(110)는 제1 타입 HPB 엔트리(HE1-1)의 인덱싱 정보(IDI)를 참조하여, 복수의 제2 타입 HPB 엔트리(HE2-1, HE2-2, HE2-3) 중 제1 타입 HPB 엔트리(HE1-1)와 연관된 제2 타입 HPB 엔트리(HE2-1)를 찾고, 제1 타입 HPB 엔트리(HE1-1)와 제2 타입 HPB 엔트리(HE2-1)를 HPB 리드 커맨드에 포함시켜 메모리 장치(200)에 제공할 수 있다.
제2 타입 HPB 엔트리(HE2-1)는 추가 정보(ADD INFO)를 포함할 수 있다. 추가 정보(ADD INFO)는 호스트 장치(100)로부터의 커맨드에 응답하여 메모리 장치(200)의 UFS 디바이스 컨트롤러(210)가 수행하는 동작과 연관된 정보일 수 있다. 구체적으로, 추가 정보(ADD INFO)는 호스트 장치(100)로부터의 커맨드에 응답하여 메모리 장치(200)의 UFS 디바이스 컨트롤러(210)가 수행해야할 동작의 신뢰성을 높이는 정보일 수 있다.
몇몇 실시예에서, 추가 정보(ADD INFO)는 UFS 디바이스 컨트롤러(210)가 호스트 장치(100)로부터의 리드 커맨드에 응답하여 복수의 스토리지 유닛(221)에 저장된 데이터를 리드할 때 사용되는 리드 전압의 전압 레벨에 관한 정보를 포함할 수 있다. 또한, 몇몇 실시예에서, 추가 정보(ADD INFO)는 UFS 디바이스 컨트롤러(210)가 호스트 장치(100)로부터의 리드 커맨드에 응답하여 복수의 스토리지 유닛(221)에 저장된 데이터를 리드할 때 참조할 수 있는 메모리 셀 카운팅 정보를 포함할 수 있다.
제1 타입 HPB 엔트리(HE1-1)의 크기는 예를 들어, 8비트일 수 있다. 메모리 장치(200)의 저장 용량이 증가하고 그 구성이 복잡해짐에 따라 메모리 장치(200)의 동작에 필요한 이러한 추가 정보(ADD INFO)의 양도 점차 늘어난다. 그런데, 한정된 크기의 제1 타입 HPB 엔트리(HE1-1) 내에는 이러한 추가 정보(ADD INFO)가 모두 포함되지 못할 수 있다.
따라서, 본 실시예에서는 제2 타입 HPB 엔트리(HE2-1)를 호스트 메모리(140)의 제2 영역(140a)에 저장하여 제2 타입 HPB 엔트리(HE2-1)의 크기를 제한하지 않고, 제1 타입 HPB 엔트리(HE1-1) 내에 연관된 제2 타입 HPB 엔트리(HE2-1)를 지시하는 인덱싱 정보(IDI)를 두어, 이러한 문제를 해결한다. 이처럼 크기에 제한받지 않는 제2 타입 HPB 엔트리(HE2-1)의 추가 정보(ADD INFO)를 이용하여 메모리 장치(200)가 리드 동작을 수행할 경우, 메모리 장치(200)의 리드 레이턴시가 저감되고 동작 신뢰성이 향상될 수 있다.
도 1 및 도 5를 참조하면, 메모리 장치(200)의 비휘발성 스토리지(220)에 포함된 복수의 스토리지 유닛(221) 중 적어도 하나는 물리 어드레스(PPN), 물리 어드레스(PPN)에 대응되는 논리 어드레스(LBA) 및 물리 어드레스(PPN)에 대응되는 추가 정보(ADD INFO)를 저장할 수 있다. 몇몇 실시예에서, 메모리 장치(200)의 UFS 디바이스 컨트롤러(210)는 이들로부터 앞서 설명한 호스트 메모리(140)에 저장되는 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 생성할 수 있다. 이에 관한 구체적인 설명은 후술한다.
몇몇 실시예에서, UFS 디바이스 컨트롤러(210)가 생성한 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)는 디바이스 메모리(240) 내에 저장될 수 있다. 예를 들어, 복수의 스토리지 유닛(221) 중 적어도 하나에 저장된 물리 어드레스(PPN), 논리 어드레스(LBA) 및 추가 정보(ADD INFO)가 디바이스 메모리(240)로 캐싱되어, 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2) 형태로 저장될 수 있다.
디바이스 메모리(240) 내에 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)가 저장될 경우, 디바이스 메모리(240)는 앞서 설명한 호스트 메모리(140)와 유사한 구조로 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 저장할 수 있다. 예를 들어, 디바이스 메모리(240)는 복수의 HPB 엔트리 저장 영역(도 3의 RG)과, 복수의 HPB 엔트리 서브 저장 영역(도 3의 SRG)를 포함할 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 디바이스 메모리(240)의 저장 형태는 이와 다르게 얼마든지 변형되어 실시될 수 있다.
본 실시예에서는, 메모리 장치(200)가 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 생성한 후, 이를 호스트 장치(100)에 제공한다. 이하, 도 1 및 도 6 내지 도 10을 참조하여, 메모리 장치(200)의 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)가 호스트 장치(100)에 제공되는 동작에 대해 설명한다.
도 6은 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다. 도 7 내지 도 10은 도 6에 도시된 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 6에 도시된 동작은 UFS 시스템(1)이 예를 들어, 디바이스 제어 모드(device control mode)로 설정된 상태로 수행될 수 있으나, 이에 제한되는 것은 아니다.
도 1 및 도 6을 참조하면, 호스트 장치(100)가 커맨드를 메모리 장치(200)에 제공한다(S100). 여기서 커맨드는 리드 커맨드, 라이트 커맨드, 소거 커맨드 등을 포함할 수 있다.
커맨드를 제공받은 메모리 장치(200)는 커맨드에 응답하여 커맨드를 처리한다(S110). 예를 들어, 호스트 장치(100)로부터 제공받는 커맨드가 라이트 커맨드인 경우, 메모리 장치(200)의 UFS 디바이스 컨트롤러(210)는 라이트 커맨드와 함께 제공된 사용자 데이터를 예를 들어, 토글 기법을 이용하여 비휘발성 스토리지(220)에 라이트한다. 이에 관한 보다 구체적인 설명은 후술한다.
이러한 라이트 동작에 따라, 사용자 데이터를 어드레싱하는 논리 어드레스에 대응되는 비휘발성 스토리지(220)의 물리 어드레스가 변경될 수 있다. 이와 같은 변경이 발생하면, 메모리 장치(200)는 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 생성한다(S120).
구체적으로, 도 7을 참조하면, UFS 디바이스 컨트롤러(210)는 먼저, 대응되는 논리 어드레스(LBA)가 변경되어야 하는 물리 어드레스(PPN)를 기초로 이에 대응되는 추가 정보(ADD INFO)를 찾는다(S122). 그리고, UFS 디바이스 컨트롤러(210)는 변경이 필요한 물리 어드레스(PPN)와 논리 어드레스(LBA)를 스크램블링(또는 암호화)하여 물리 어드레스(PPN)와 논리 어드레스(LBA) 간의 매핑 정보(MI)를 생성하고, 추가 정보(ADD INFO)를 지시하는 인덱싱 정보(IDI)를 생성한다(S124). 이에 의해, 매핑 정보(MI)와 인덱싱 정보(IDI)를 포함하는 제1 타입 HPB 엔트리(HPB entry 1)가 생성된다.
그리고, UFS 디바이스 컨트롤러(210)는 추가 정보(ADD INFO)를 스크램블링(또는 암호화)하여 제2 타입 HPB 엔트리(HPB entry 2)를 생성한다(S126).
몇몇 실시예에서, UFS 디바이스 컨트롤러(210)는 제2 타입 HPB 엔트리(HPB entry 2)의 생성이 필요하지 않은 경우, 제2 타입 HPB 엔트리(HPB entry 2)의 생성을 생략할 수도 있다.
비록 도 6에서는 메모리 장치(200)가 커맨드를 처리한 후 바로 이러한 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 생성하는 순서를 도시하였으나, 이는 하나의 예시에 불과한 것이며, 실시예들이 이에 제한되는 것은 아니다. 메모리 장치(200)가 호스트 장치(100)에 제1 타입 HPB 엔트리(HPB entry 1) 및/또는 제2 타입 HPB 엔트리(HPB entry 2)를 제공하는 단계(S180) 전의 임의의 타이밍에 이러한 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2) 생성 동작이 수행될 수 있다.
다음, 메모리 장치(200)가 응답 커맨드를 생성한다(S130).
여기서, 응답 커맨드(RSP)는 호스트 메모리(140)의 복수의 HPB 엔트리 저장 영역의 활성화(active) 또는 비활성화(inactive)를 추천하는(recommend) 커맨드일 수 있다. 예를 들어, 사용자 데이터를 어드레싱하는 논리 어드레스에 대응되는 비휘발성 스토리지(220)의 물리 어드레스가 변경된 경우, UFS 디바이스 컨트롤러(210)는 이에 대응하는 호스트 메모리(140)의 HPB 엔트리 저장 영역(도 3의 RG)의 비활성화를 추천하는 응답 커맨드(RSP)를 UFS 호스트 컨트롤러(110)에 제공할 수 있다.
몇몇 실시예에서, 이러한 응답 커맨드(RSP)는 JEDEC HPB 표준에 따라 도 8에 도시된 RESPONSE UPIU 패킷 형태로 구현될 수 있다. JEDEC HPB 표준에 따른 RESPONSE UPIU 패킷의 세부 구성은 JEDEC HPB 표준 문서들에 설명되어 있는 바 상세한 설명은 생략한다.
본 실시예에서, UFS 디바이스 컨트롤러(210)가 생성하는 응답 커맨드(RSP)는 도 8에 도시된 것과 같이 HPB 엔트리 타입 정보(HPBETI)를 포함한다.
HPB 엔트리 타입 정보(HPBETI)는 예를 들어, 2비트로 구성될 수 있다. 도 9를 참조하면, 예를 들어, HPB 엔트리 타입 정보(HPBETI)의 값이 01일 경우, 이는 제1 타입 HPB 엔트리(HPB entry 1)를 지시하는 것을 의미하고, HPB 엔트리 타입 정보(HPBETI)의 값이 10일 경우, 이는 제2 타입 HPB 엔트리(HPB entry 2)를 지시하는 것을 의미하며, HPB 엔트리 타입 정보(HPBETI)의 값이 11일 경우, 이는 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 지시하는 것을 의미한다.
즉, UFS 디바이스 컨트롤러(210)가 호스트 메모리(140)에 저장된 제1 타입 HPB 엔트리(HPB entry 1)의 변경을 추천하려고할 경우, UFS 디바이스 컨트롤러(210)는 응답 커맨드(RSP) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 01로 설정하고, UFS 디바이스 컨트롤러(210)가 호스트 메모리(140)에 저장된 제2 타입 HPB 엔트리(HPB entry 2)의 변경을 추천하려고할 경우, UFS 디바이스 컨트롤러(210)는 응답 커맨드(RSP) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 10으로 설정할 수 있다. 또한, UFS 디바이스 컨트롤러(210)가 호스트 메모리(140)에 저장된 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)의 변경을 추천하려고할 경우, UFS 디바이스 컨트롤러(210)는 응답 커맨드(RSP) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 11로 설정할 수 있다.
도 9에서는 2비트로 구성된 HPB 엔트리 타입 정보(HPBETI)의 일 예를 도시하였으나, HPB 엔트리 타입 정보(HPBETI)의 예가 도시된 것에 제한되는 것은 아니다. 필요에 따라 HPB 엔트리 타입 정보(HPBETI)는 더 많은 비트 또는 더 적은 비트로 구성될 수도 있으며, 도시된 각 비트 값의 지시 대상도 얼마든지 변형되어 실시될 수 있다.
다음, 메모리 장치(200)가 생성된 응답 커맨드(RSP)를 호스트 장치(100)에 제공한다(S140). 이어서, 호스트 장치(100)의 UFS 호스트 컨트롤러(110)가 응답 커맨드(RSP)를 디코딩한다(S150). 그리고, UFS 호스트 컨트롤러(110)는 디코딩 결과에 따라 활성화될 HPB 엔트리 저장 영역(도 3의 RG)에 저장될 HPB 엔트리를 요청하는 요청 커맨드를 메모리 장치(200)에 제공한다(S160).
몇몇 실시예에서, 이러한 요청 커맨드는 JEDEC HPB 표준에 따라 도 10에 도시된 HPB READ BUFFER 커맨드 형태로 구현될 수 있다. JEDEC HPB 표준에 따른 HPB READ BUFFER 커맨드의 세부 구성은 JEDEC HPB 표준 문서들에 설명되어 있는 바 상세한 설명은 생략한다.
본 실시예에서, UFS 호스트 컨트롤러(110)가 생성하는 요청 커맨드(HPB READ BUFFER)는 도 10에 도시된 것과 같이 HPB 엔트리 타입 정보(HPBETI)를 포함한다.
UFS 디바이스 컨트롤러(210)로부터 호스트 메모리(140)에 저장된 제1 타입 HPB 엔트리(HPB entry 1)의 변경을 추천받은 경우, UFS 호스트 컨트롤러(110)는 요청 커맨드(HPB READ BUFFER) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 01로 설정하여 UFS 디바이스 컨트롤러(210)에 변경된 제1 타입 HPB 엔트리(HPB entry 1)를 요청할 수 있다.
그리고, UFS 디바이스 컨트롤러(210)로부터 호스트 메모리(140)에 저장된 제2 타입 HPB 엔트리(HPB entry 2)의 변경을 추천받은 경우, UFS 호스트 컨트롤러(110)는 요청 커맨드(HPB READ BUFFER) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 10으로 설정하여 UFS 디바이스 컨트롤러(210)에 변경된 제2 타입 HPB 엔트리(HPB entry 2)를 요청할 수 있다.
그리고, UFS 디바이스 컨트롤러(210)로부터 호스트 메모리(140)에 저장된 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)의 변경을 추천받은 경우, UFS 호스트 컨트롤러(110)는 요청 커맨드(HPB READ BUFFER) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 11로 설정하여 UFS 디바이스 컨트롤러(210)에 변경된 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 요청할 수 있다.
다음, 메모리 장치(200)의 UFS 디바이스 컨트롤러(210)가 제공받은 요청 커맨드(HPB READ BUFFER)를 디코딩한다(S170). 그리고, UFS 디바이스 컨트롤러(210)는 디코딩 결과에 따라 활성화될 HPB 엔트리 저장 영역(도 3의 RG)에 저장될 HPB 엔트리를 호스트 장치(100)에 제공한다(S180).
구체적으로, 수신한 요청 커맨드(HPB READ BUFFER) 내의 HPB 엔트리 타입 정보(HPBETI)의 값이 01인 경우, UFS 디바이스 컨트롤러(210)는 앞서 도 7을 참조하여 설명한 과정을 통해 생성된 제1 타입 HPB 엔트리(HPB entry 1)를 호스트 장치에 제공할 수 있다.
그리고, 수신한 요청 커맨드(HPB READ BUFFER) 내의 HPB 엔트리 타입 정보(HPBETI)의 값이 10인 경우, UFS 디바이스 컨트롤러(210)는 앞서 도 7을 참조하여 설명한 과정을 통해 생성된 제2 타입 HPB 엔트리(HPB entry 1)를 호스트 장치에 제공할 수 있다.
그리고, 수신한 요청 커맨드(HPB READ BUFFER) 내의 HPB 엔트리 타입 정보(HPBETI)의 값이 11인 경우, UFS 디바이스 컨트롤러(210)는 앞서 도 7을 참조하여 설명한 과정을 통해 생성된 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 1)를 호스트 장치에 제공할 수 있다.
다음, UFS 호스트 컨트롤러(110)는 메모리 장치(200)로부터 제공받은 HPB 엔트리를 이용하여 호스트 메모리(140)를 업데이트 한다(S190). 이와 같은 과정을 통해 메모리 장치(200)의 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)가 호스트 장치(100)에 제공될 수 있다.
이하, 도 1 및 도 11을 참조하여, 메모리 장치(200)의 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)가 호스트 장치(100)에 제공되는 다른 동작에 대해 설명한다.
도 11은 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다.
도 11에 도시된 동작은 UFS 시스템(1)이 예를 들어, 디바이스 제어 모드로 설정된 상태로 수행될 수 있으나, 이에 제한되는 것은 아니다.
도 1 및 도 11을 참조하면, 메모리 장치(200)가 내부 유지 동작을 수행한다(S200). 여기서, 내부 유지 동작은 메모리 장치(200)의 성능을 유지하기 위한 동작들을 포함할 수 있다.
몇몇 실시예에서, 이러한 내부 유지 동작은 예를 들어, 가비지 컬렉션(garbage collection)을 포함할 수 있다.
이러한 내부 유지 동작에 따라, 사용자 데이터를 어드레싱하는 논리 어드레스에 대응되는 비휘발성 스토리지(220)의 물리 어드레스가 변경될 수 있다. 이와 같은 변경이 발생하면, 메모리 장치(200)는 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 생성한다(S220).
제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 생성하는 동작(S210)과, 그 이후의 메모리 장치(200)가 응답 커맨드를 생성하고 전송하는 동작(S220, S230), 호스트 장치(100)의 UFS 호스트 컨트롤러(110)가 응답 커맨드(RSP)를 디코딩하고, 디코딩 결과에 따라 활성화될 HPB 엔트리 저장 영역(도 3의 RG)에 저장될 HPB 엔트리를 요청하는 요청 커맨드를 메모리 장치(200)에 제공하는 동작(S240, S250), 메모리 장치(200)의 UFS 디바이스 컨트롤러(210)가 제공받은 요청 커맨드(HPB READ BUFFER)를 디코딩하고, UFS 디바이스 컨트롤러(210)가 디코딩 결과에 따라 활성화될 HPB 엔트리 저장 영역(도 3의 RG)에 저장될 HPB 엔트리를 호스트 장치(100)에 제공하는 동작(S260, S270), 및 UFS 호스트 컨트롤러(110)가 메모리 장치(200)로부터 제공받은 HPB 엔트리를 이용하여 호스트 메모리(140)를 업데이트 하는 동작(S280)은 앞서 설명한 실시예와 동일한 바 중복된 설명을 생략한다.
이하, 도 1 및 도 12 내지 도 14를 참조하여, 메모리 장치(200)의 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)가 호스트 장치(100)에 제공되는 다른 동작에 대해 설명한다.
도 12는 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다. 도 13 및 도 14는 도 12에 도시된 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 12에 도시된 동작은 UFS 시스템(1)이 예를 들어, 호스트 제어 모드(host control mode)로 설정된 상태로 수행될 수 있으나, 이에 제한되는 것은 아니다.
도 12를 참조하면, UFS 호스트 컨트롤러(110)는 복수의 HPB 엔트리 저장 영역의 활성화 또는 비활성화를 요청하는 요청 커맨드를 메모리 장치(200)에 제공한다(S300).
몇몇 실시예에서, 이러한 요청 커맨드는 JEDEC HPB 표준에 따라 도 13에 도시된 HPB WRITE BUFFER 커맨드 형태로 구현될 수 있다.
본 실시예에서, UFS 호스트 컨트롤러(110)가 생성하는 요청 커맨드(HPB WRITE BUFFER)는 도 13에 도시된 것과 같이 HPB 엔트리 타입 정보(HPBETI)를 포함하며, 예를 들어, 예약된 영역(Reserved)의 일부가 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 전송하는데 이용될 수 있다.
즉, 본 실시예에서는 UFS 호스트 컨트롤러(110)가 생성하는 요청 커맨드(HPB WRITE BUFFER)에 HPB 엔트리 타입 정보(HPBETI)와 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 포함하는 HPB 엔트리가 같이 포함될 수 있다.
구체적으로, 제1 타입 HPB 엔트리(HPB entry 1)를 메모리 장치(200)에 전송하려는 경우, UFS 호스트 컨트롤러(110)는 요청 커맨드(HPB WRITE BUFFER) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 01로 설정하고, UFS 디바이스 컨트롤러(210)에 제1 타입 HPB 엔트리(HPB entry 1)를 전송할 수 있다.
그리고, 제2 타입 HPB 엔트리(HPB entry 2)를 메모리 장치(200)에 전송하려는 경우, UFS 호스트 컨트롤러(110)는 요청 커맨드(HPB WRITE BUFFER) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 10로 설정하고, UFS 디바이스 컨트롤러(210)에 제2 타입 HPB 엔트리(HPB entry 2)를 전송할 수 있다.
그리고, 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 메모리 장치(200)에 전송하려는 경우, UFS 호스트 컨트롤러(110)는 요청 커맨드(HPB WRITE BUFFER) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 11로 설정하고, UFS 디바이스 컨트롤러(210)에 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 전송할 수 있다.
다시 도 12를 참조하면, UFS 디바이스 컨트롤러(210)는 호스트 장치(100)로부터 제공받은 HPB 엔트리를 이용하여 디바이스 메모리(240)를 업데이트 한다(S310).
이와 같은 동작은 앞서 설명한 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 생성 동작(도 6의 S120)의 역순으로 진행될 수 있다.
구체적으로, 도 14를 참조하면, UFS 디바이스 컨트롤러(210)는 매핑 정보(MI)와 인덱싱 정보(IDI)를 포함하는 제1 타입 HPB 엔트리(HPB entry 1)를 언스크램블링(또는 복호화)하여 물리 어드레스(PPN)와 논리 어드레스(LBA) 쌍을 추출한다(S312). 그리고, UFS 디바이스 컨트롤러(210)는 제2 타입 HPB 엔트리(HPB entry 2)를 언스크램블링(또는 복호화)하여 물리 어드레스(PPN)에 대응되는 추가 정보(ADD INFO)를 추출할 수 있다(S314). 이렇게 추출된 정보를 바탕으로 UFS 디바이스 컨트롤러(210)는 디바이스 메모리(240) 또는 스토리지 유닛(221)을 업데이트할 수 있다.
이하, 도 1 및 도 15 내지 도 19를 참조하여, 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 이용한 리드 동작에 대해 설명한다.
도 15는 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다. 도 16 내지 도 19는 도 15에 도시된 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 1 및 도 15를 참조하면, UFS 호스트 컨트롤러(110)가 복수의 스토리지 유닛(221)에 저장된 데이터를 리드하는 리드 커맨드를 메모리 장치(200)에 제공한다(S400).
몇몇 실시예에서, 이러한 리드 커맨드는 JEDEC HPB 표준에 따라 도 16에 도시된 HPB READ 커맨드 형태로 구현될 수 있다.
본 실시예에서, UFS 호스트 컨트롤러(110)가 생성하는 리드 커맨드(HPB READ)는 도 16에 도시된 것과 같이 HPB 엔트리 타입 정보(HPBETI)와, HPB 엔트리 타입 정보(HPBETI)에 따른 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 포함할 수 있다.
구체적으로, 메모리 장치(200)의 리드 동작에 제1 타입 HPB 엔트리(HPB entry 1)가 필요한 경우, UFS 호스트 컨트롤러(110)는 리드 커맨드(HPB READ) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 01로 설정하고, UFS 디바이스 컨트롤러(210)에 제1 타입 HPB 엔트리(HPB entry 1)를 전송할 수 있다.
그리고, 메모리 장치(200)의 리드 동작에 제2 타입 HPB 엔트리(HPB entry 2)가 필요한 경우, UFS 호스트 컨트롤러(110)는 리드 커맨드(HPB READ) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 10으로 설정하고, UFS 디바이스 컨트롤러(210)에 제2 타입 HPB 엔트리(HPB entry 2)를 전송할 수 있다.
그리고, 메모리 장치(200)의 리드 동작에 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)가 필요한 경우, UFS 호스트 컨트롤러(110)는 리드 커맨드(HPB READ) 내의 HPB 엔트리 타입 정보(HPBETI)의 값을 11로 설정하고, UFS 디바이스 컨트롤러(210)에 제1 타입 HPB 엔트리(HPB entry 1)와 제2 타입 HPB 엔트리(HPB entry 2)를 전송할 수 있다.
도 1 및 도 15를 참조하면, UFS 디바이스 컨트롤러(210)는 리드 커맨드(HPB READ)에 응답하여 HPB 엔트리를 이용한 리드 동작을 수행할 수 있다(S410).
구체적으로, UFS 디바이스 컨트롤러(210)는 도 14에 도시된 것과 같이 호스트 장치(100)로부터 제공받은 HPB 엔트리로부터 물리 어드레스(PPN)와 논리 어드레스(LBA) 쌍과 물리 어드레스(PPN)에 대응되는 추가 정보(ADD INFO)를 추출하고, 추출된 물리 어드레스(PPN)와 추가 정보(ADD INFO)를 이용하여 복수의 스토리지 유닛(221)에 저장된 데이터를 리드할 수 있다.
이러한 리드 동작은 UFS 디바이스 컨트롤러(210)가 스토리지 인터페이스(230)를 이용하여 비휘발성 스토리지(220)에 대해 수행할 수 있는데, 이하 이러한 리드 동작에 대해 보다 구체적으로 설명한다.
도 17은 도 1의 UFS 디바이스 컨트롤러(210), 스토리지 인터페이스(230) 및 비휘발성 스토리지(220)를 재구성하여 도시한 도면이다. 도 1의 스토리지 인터페이스(230)는 도 17의 컨트롤러 인터페이스 회로(230a)와 메모리 인터페이스 회로(230b)를 포함할 수 있다.
메모리 장치(220)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(230b), 제어 로직 회로(510), 및 메모리 셀 어레이(520)를 포함할 수 있다.
메모리 인터페이스 회로(230b)는 제1 핀(P11)을 통해 메모리 컨트롤러(210)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(230b)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(210)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(230b)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(210)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(230b)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(210)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(230b)는 제7 핀(P17)을 통해 메모리 컨트롤러(210)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(210)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(230b)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(230b)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
몇몇 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(230b)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(230b)는 제5 핀(P15)을 통해 메모리 컨트롤러(210)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(230b)는 제6 핀(P16)을 통해 메모리 컨트롤러(210)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(210)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(220)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(230b)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(230b)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(230b)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(230b)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(210)로 전송될 수 있다.
메모리 장치(220)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(210)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(230b)는 메모리 컨트롤러(210)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(230b)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(230b)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(230b)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(210)로 전송할 수 있다. 메모리 인터페이스 회로(230b)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(220)의 상태 정보를 메모리 컨트롤러(210)로 전송할 수 있다. 메모리 장치(220)가 비지 상태인 경우(즉, 메모리 장치(220) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(230b)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(210)로 전송할 수 있다. 메모리 장치(220)가 레디 상태인 경우(즉, 메모리 장치(220) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(230b)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(210)로 전송할 수 있다. 예를 들어, 메모리 장치(220)가 페이지 리드 명령에 응답하여 메모리 셀 어레이(520)로부터 데이터(DATA)를 리드하는 동안, 메모리 인터페이스 회로(230b)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(210)로 전송할 수 있다. 예를 들어, 메모리 장치(220)가 프로그램 명령에 응답하여 메모리 셀 어레이(520)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(230b)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(210)로 전송할 수 있다.
제어 로직 회로(510)는 메모리 장치(220)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(510)는 메모리 인터페이스 회로(230b)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(510)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(220)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(510)는 메모리 셀 어레이(520)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(520)로부터 데이터(DATA)를 리드하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(520)는 제어 로직 회로(510)의 제어에 따라 메모리 인터페이스 회로(230b)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(520)는 제어 로직 회로(510)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(230b)로 출력할 수 있다.
메모리 셀 어레이(520)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
메모리 컨트롤러(210)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(230a)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(220)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(230a)는 제1 핀(P21)을 통해 메모리 장치(220)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(230a)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(220)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(230a)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(220)로 전송할 수 있다. 컨트롤러 인터페이스 회로(230a)는 제7 핀(P27)을 통해 메모리 장치(220)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(220)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(230a)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(220)로 전송할 수 있다. 컨트롤러 인터페이스 회로(230a)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(220)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(220)로 전송할 수 있다.
컨트롤러 인터페이스 회로(230a)는 제5 핀(P25)을 통해 메모리 장치(220)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(230a)는 제6 핀(P26)을 통해 메모리 장치(220)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(220)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(220)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(230a)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 메모리 장치(220)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(230a)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(220)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(230a)는 메모리 장치(220)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(230a)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(220)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(230a)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(230a)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(230a)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(220)로 전송할 수 있다.
컨트롤러 인터페이스 회로(230a)는 제8 핀(P28)을 통해 메모리 장치(220)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(230a)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(220)의 상태 정보를 판별할 수 있다.
도 18은 도 17의 메모리 장치를 나타내는 예시적인 블록도이다.
도 17을 참조하면, 메모리 장치(220)는 제어 로직 회로(510), 메모리 셀 어레이(520), 페이지 버퍼부(550), 전압 생성기(530), 및 로우 디코더(540)를 포함할 수 있다. 도 17에는 도시되지 않았으나, 메모리 장치(220)는 도 17에 도시된 메모리 인터페이스 회로(230b)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(510)는 메모리 장치(220) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(510)는 메모리 인터페이스 회로(230b)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(510)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(520)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(520)는 비트 라인들(BL)을 통해 페이지 버퍼부(550)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(540)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(520)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(520)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(550)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(550)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(550)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(550)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 리드 동작 시, 페이지 버퍼부(550)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(530)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 리드, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(530)는 워드 라인 전압(VWL)으로서 프로그램 전압, 리드 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(540)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(540)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 리드 동작 시, 선택된 워드 라인으로 리드 전압을 인가할 수 있다.
도 19는 몇몇 실시예에 따른 UFS 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. UFS 장치의 스토리지 모듈이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 스토리지 모듈을 구성하는 복수의 메모리 블록 각각은 도 19에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 19에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 19를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 7에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 20은 몇몇 실시예에 따른 메모리 시스템에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 장치(4000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(4000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(4210), 층간 절연층(4215), 제1 기판(4210)에 형성되는 복수의 회로 소자들(4220a, 4220b, 4220c), 복수의 회로 소자들(4220a, 4220b, 4220c) 각각과 연결되는 제1 메탈층(4230a, 4230b, 4230c), 제1 메탈층(4230a, 4230b, 4230c) 상에 형성되는 제2 메탈층(4240a, 4240b, 4240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(4230a, 4230b, 4230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(4240a, 4240b, 4240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(4230a, 4230b, 4230c)과 제2 메탈층(4240a, 4240b, 4240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(4240a, 4240b, 4240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(4240a, 4240b, 4240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(4240a, 4240b, 4240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(4215)은 복수의 회로 소자들(4220a, 4220b, 4220c), 제1 메탈층(4230a, 4230b, 4230c), 및 제2 메탈층(4240a, 4240b, 4240c)을 커버하도록 제1 기판(4210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(4240b) 상에 하부 본딩 메탈(4271b, 4272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(4271b, 4272b)은 셀 영역(CELL)의 상부 본딩 메탈(4371b, 4372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(4271b, 4272b)과 상부 본딩 메탈(4371b, 4372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(4310)과 공통 소스 라인(4320)을 포함할 수 있다. 제2 기판(4310) 상에는, 제2 기판(4310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(4331-4338; 4330)이 적층될 수 있다. 워드라인들(4330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(4330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(4310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(4330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(4350c) 및 제2 메탈층(4360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(4350c)은 비트라인 컨택일 수 있고, 제2 메탈층(4360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(4360c)은 제2 기판(4310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 20에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(4360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(4360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(4393)를 제공하는 회로 소자들(4220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(4360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(4371c, 4372c)과 연결되며, 상부 본딩 메탈(4371c, 4372c)은 페이지 버퍼(4393)의 회로 소자들(4220c)에 연결되는 하부 본딩 메탈(4271c, 4272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(4330)은 제1 방향(Y축 방향)에 수직하면서 제2 기판(4310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(4341-4347; 4340)와 연결될 수 있다. 워드라인들(4330)과 셀 컨택 플러그들(4340)은, 제2 방향을 따라 워드라인들(4330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(4330)에 연결되는 셀 컨택 플러그들(4340)의 상부에는 제1 메탈층(4350b)과 제2 메탈층(4360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(4340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(4371b, 4372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(4271b, 4272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(4340)은 주변 회로 영역(PERI)에서 로우 디코더(4394)를 형성하는 회로 소자들(4220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(4394)를 형성하는 회로 소자들(4220b)의 동작 전압은, 페이지 버퍼(4393)를 형성하는 회로 소자들(4220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(4393)를 형성하는 회로 소자들(4220c)의 동작 전압이 로우 디코더(4394)를 형성하는 회로 소자들(4220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(4380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(4380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(4320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(4380) 상부에는 제1 메탈층(4350a)과 제2 메탈층(4360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(4380), 제1 메탈층(4350a), 및 제2 메탈층(4360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(4205, 4305)이 배치될 수 있다. 도 20을 참조하면, 제1 기판(4210)의 하부에는 제1 기판(4210)의 하면을 덮는 하부 절연막(4201) 이 형성될 수 있으며, 하부 절연막(4201) 상에 제1 입출력 패드(4205)가 형성될 수 있다. 제1 입출력 패드(4205)는 제1 입출력 컨택 플러그(4203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(4220a, 4220b, 4220c) 중 적어도 하나와 연결되며, 하부 절연막(4201)에 의해 제1 기판(4210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(4203)와 제1 기판(4210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(4203)와 제1 기판(4210)을 전기적으로 분리할 수 있다.
도 20을 참조하면, 제2 기판(4310)의 상부에는 제2 기판(4310)의 상면을 덮는 상부 절연막(4301)이 형성될 수 있으며, 상부 절연막(4301) 상에 제2 입출력 패드(4305)가 배치될 수 있다. 제2 입출력 패드(4305)는 제2 입출력 컨택 플러그(4303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(4220a, 4220b, 4220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(4305)는 회로 소자(4220a)와 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(4303)가 배치되는 영역에는 제2 기판(4310) 및 공통 소스 라인(4320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(4305)는 제3 방향(Z축 방향)에서 워드라인들(4380)과 오버랩되지 않을 수 있다. 도 20을 참조하면, 제2 입출력 컨택 플러그(4303)는 제2 기판(4310)의 상면에 평행한 방향에서 제2 기판(4310)과 분리되며, 셀 영역(CELL)의 층간 절연층(4315)을 관통하여 제2 입출력 패드(4305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(4205)와 제2 입출력 패드(4305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(4000)는 제1 기판(4201)의 상부에 배치되는 제1 입출력 패드(4205)만을 포함하거나, 또는 제2 기판(4301)의 상부에 배치되는 제2 입출력 패드(4305)만을 포함할 수 있다. 또는, 메모리 장치(4000)가 제1 입출력 패드(4205)와 제2 입출력 패드(4305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(4000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(4372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(4372a)과 동일한 형태의 하부 메탈 패턴(4273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(4273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(4273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(4273a)과 동일한 형태의 상부 메탈 패턴(4372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(4240b) 상에는 하부 본딩 메탈(4271b, 4272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(4271b, 4272b)은 셀 영역(CELL)의 상부 본딩 메탈(4371b, 4372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(4252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(4252)과 동일한 형태의 상부 메탈 패턴(4392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(4392) 상에는 콘택을 형성하지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 호스트 장치
200: 메모리 장치

Claims (20)

  1. 복수의 스토리지 유닛; 및
    복수의 HPB(High Performance Boosting) 엔트리 저장 영역을 포함하는 호스트 메모리를 포함하는 호스트 장치로부터 리드 커맨드를 제공받고 그에 대한 응답으로 상기 복수의 스토리지 유닛에 저장된 데이터를 리드하는 디바이스 컨트롤러를 포함하고,
    상기 디바이스 컨트롤러는,
    상기 호스트 장치에 상기 복수의 HPB 엔트리 저장 영역의 활성화 또는 비활성화를 추천하는 응답 커맨드를 제공하되,
    상기 응답 커맨드는 활성화될 HPB 엔트리 저장 영역에 저장될 HPB 엔트리의 타입을 지시하는 HPB 엔트리 타입 정보를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 HPB 엔트리는, 제1 타입 HPB 엔트리와 제2 타입 HPB 엔트리를 포함하고,
    상기 HPB 엔트리 타입 정보의 제1 값은 상기 제1 타입 HPB 엔트리를 지시하고,
    상기 HPB 엔트리 타입 정보의 제2 값은 상기 제2 타입 HPB 엔트리를 지시하고,
    상기 HPB 엔트리 타입 정보의 제3 값은 상기 제1 타입 HPB 엔트리와 상기 제2 타입 HPB 엔트리를 모두 지시하는 메모리 장치.
  3. 제2항에 있어서,
    상기 HPB 엔트리 타입 정보는 2비트로 구성되는 메모리 장치.
  4. 제1항에 있어서,
    상기 HPB 엔트리는, 제1 타입 HPB 엔트리와 제2 타입 HPB 엔트리를 포함하고,
    상기 제1 타입 HPB 엔트리는, 논리 어드레스와 물리 어드레스 간의 매핑 정보와, 상기 제2 타입 HPB 엔트리를 지시하는 인덱싱 정보를 포함하고,
    상기 제2 타입 HPB 엔트리는, 상기 디바이스 컨트롤러의 동작과 연관된 추가 정보를 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 추가 정보는, 상기 복수의 스토리지 유닛에 저장된 데이터를 리드할 때 사용되는 리드 전압의 전압 레벨에 관한 정보를 포함하는 메모리 장치.
  6. 제1항에 있어서,
    상기 디바이스 컨트롤러는,
    상기 호스트 장치로부터 활성화될 HPB 엔트리 저장 영역에 저장될 HPB 엔트리를 요청하는 요청 커맨드를 제공받되,
    상기 요청 커맨드는, 상기 활성화될 HPB 엔트리 저장 영역에 저장될 HPB 엔트리의 타입을 지시하는 HPB 엔트리 타입 정보를 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 HPB 엔트리는, 제1 타입 HPB 엔트리와 제2 타입 HPB 엔트리를 포함하고,
    상기 디바이스 컨트롤러는,
    상기 요청 커맨드에 대한 응답으로, 상기 HPB 엔트리 타입 정보에 기초하여, 상기 제1 타입 HPB 엔트리와 상기 제2 타입 HPB 엔트리 중 적어도 하나를 상기 호스트 장치에 제공하는 메모리 장치.
  8. 제1항에 있어서,
    상기 HPB 엔트리는, 제1 타입 HPB 엔트리와 제2 타입 HPB 엔트리를 포함하고,
    상기 디바이스 컨트롤러는,
    상기 호스트 장치로부터 커맨드를 제공받고,
    상기 커맨드에 따른 동작 수행에 응답하여, 논리 어드레스와 물리 어드레스 간의 매핑 정보와, 상기 제2 타입 HPB 엔트리를 지시하는 인덱싱 정보를 포함하는 상기 제1 타입 HPB 엔트리와, 상기 복수의 스토리지 유닛의 리드 동작에 필요한 추가 정보를 포함하는 상기 제2 타입 HPB 엔트리를 생성하는 메모리 장치.
  9. 제1항에 있어서,
    상기 HPB 엔트리는, 제1 타입 HPB 엔트리와 제2 타입 HPB 엔트리를 포함하고,
    상기 디바이스 컨트롤러는,
    내부 유지 동작을 수행하고,
    상기 내부 유지 동작 수행에 응답하여, 논리 어드레스와 물리 어드레스 간의 매핑 정보와, 상기 제2 타입 HPB 엔트리를 지시하는 인덱싱 정보를 포함하는 상기 제1 타입 HPB 엔트리와, 상기 복수의 스토리지 유닛의 리드 동작에 필요한 추가 정보를 포함하는 상기 제2 타입 HPB 엔트리를 생성하는 메모리 장치.
  10. 제9항에 있어서,
    상기 내부 유지 동작은 가비지 컬렉션(garbage collection)을 포함하는 메모리 장치.
  11. 복수의 HPB 엔트리 저장 영역을 포함하는 호스트 메모리; 및
    상기 복수의 HPB 엔트리 저장 영역에 저장된 HPB 엔트리와, 상기 HPB 엔트리의 타입을 지시하는 HPB 엔트리 타입 정보를 포함하는 리드 커맨드를 메모리 장치에 제공하는 호스트 컨트롤러를 포함하는 호스트 장치.
  12. 제11항에 있어서,
    상기 HPB 엔트리는, 제1 타입 HPB 엔트리와 제2 타입 HPB 엔트리를 포함하고,
    상기 제1 타입 HPB 엔트리는, 논리 어드레스와 물리 어드레스 간의 매핑 정보와, 상기 제2 타입 HPB 엔트리를 지시하는 인덱싱 정보를 포함하고,
    상기 제2 타입 HPB 엔트리는, 상기 리드 커맨드에 대응하여 상기 메모리 장치가 수행하는 동작과 연관된 추가 정보를 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 호스트 메모리는,
    상기 제1 타입 HPB 엔트리가 저장되는 제1 영역과,
    상기 제2 타입 HPB 엔트리가 저장되는 제2 영역을 포함하고,
    상기 제2 영역에 저장되는 상기 제2 타입 HPB 엔트리의 위치는 상기 제1 타입 HPB 엔트리의 상기 인덱싱 정보에 의해 결정되는 호스트 장치.
  14. 제12항에 있어서,
    상기 HPB 엔트리 타입 정보의 제1 값은 상기 제1 타입 HPB 엔트리를 지시하고,
    상기 HPB 엔트리 타입 정보의 제2 값은 상기 제2 타입 HPB 엔트리를 지시하고,
    상기 HPB 엔트리 타입 정보의 제3 값은 상기 제1 타입 HPB 엔트리와 상기 제2 타입 HPB 엔트리를 모두 지시하는 호스트 장치.
  15. 제14항에 있어서,
    상기 HPB 엔트리 타입 정보는 2비트로 구성되는 호스트 장치.
  16. 제11항에 있어서,
    상기 메모리 장치는, 복수의 HPB 엔트리 저장 영역을 포함하는 디바이스 메모리를 포함하고,
    상기 호스트 컨트롤러는,
    상기 메모리 장치에, 상기 복수의 HPB 엔트리 저장 영역의 활성화 또는 비활성화를 요청하는 요청 커맨드를 제공하되,
    상기 요청 커맨드는 상기 복수의 HPB 엔트리 저장 영역에 저장된 HPB 엔트리의 타입을 지시하는 HPB 엔트리 타입 정보를 포함하는 호스트 장치.
  17. HPB 엔트리가 저장된 호스트 메모리;
    상기 HPB 엔트리를 포함하는 리드 커맨드를 출력하는 호스트 컨트롤러;
    복수의 스토리지 유닛; 및
    상기 리드 커맨드에 응답하여 상기 복수의 스토리지 유닛에 저장된 데이터를 리드하는 디바이스 컨트롤러를 포함하고,
    상기 리드 커맨드는, 상기 HPB 엔트리의 타입을 지시하는 HPB 엔트리 타입 정보를 포함하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 HPB 엔트리는, 제1 타입 HPB 엔트리와 제2 타입 HPB 엔트리를 포함하고,
    상기 호스트 메모리는,
    상기 제1 타입 HPB 엔트리가 저장되는 제1 영역과,
    상기 제2 타입 HPB 엔트리가 저장되는 제2 영역을 포함하고,
    상기 제2 영역에 저장되는 상기 제2 타입 HPB 엔트리의 위치는 상기 제1 타입 HPB 엔트리에 포함된 정보에 의해 결정되는 메모리 시스템.
  19. 제17항에 있어서,
    상기 호스트 메모리는, 복수의 HPB 엔트리 저장 영역을 포함하고,
    상기 디바이스 컨트롤러는,
    상기 호스트 컨트롤러에 상기 복수의 HPB 엔트리 저장 영역의 활성화 또는 비활성화를 추천하는 응답 커맨드를 제공하되,
    상기 응답 커맨드는 상기 HPB 엔트리 타입 정보를 포함하는 메모리 시스템.
  20. 제17항에 있어서,
    상기 호스트 메모리는, 복수의 HPB 엔트리 저장 영역을 포함하고,
    상기 호스트 컨트롤러는,
    활성화될 상기 HPB 엔트리 저장 영역에 저장될 HPB 엔트리를 요청하는 요청 커맨드를 상기 디바이스 컨트롤러에 제공하고,
    상기 요청 커맨드는, 상기 HPB 엔트리 타입 정보를 포함하는 메모리 시스템.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113900582A (zh) * 2020-06-22 2022-01-07 慧荣科技股份有限公司 数据处理方法及对应的数据储存装置
WO2022205161A1 (en) * 2021-03-31 2022-10-06 Yangtze Memory Technologies Co., Ltd. File system and host performance booster for flash memory
JP2023023980A (ja) * 2021-08-06 2023-02-16 キオクシア株式会社 メモリシステム

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2014522066A (ja) * 2011-08-09 2014-08-28 エルエスアイ コーポレーション 入出力デバイスとコンピューティングホストとの相互運用
KR20180054394A (ko) * 2016-11-15 2018-05-24 삼성전자주식회사 호스트 메모리 버퍼(Host Memory Buffer)를 관리하기 위한 NVMe(Non-Volatile Memory　Express) 컨트롤러를 포함하는 솔리드 스테이트 저장 장치(solid state storage device), 이를 포함하는 시스템 및 호스트의 호스트 메모리 버퍼를 관리하는 방법
US11029862B2 (en) 2017-04-25 2021-06-08 Netapp, Inc. Systems and methods for reducing write tax, memory usage, and trapped capacity in metadata storage
US10732893B2 (en) * 2017-05-25 2020-08-04 Western Digital Technologies, Inc. Non-volatile memory over fabric controller with memory bypass
US10430117B2 (en) 2017-10-23 2019-10-01 Micron Technology, Inc. Host accelerated operations in managed NAND devices
US10445249B2 (en) * 2017-11-09 2019-10-15 International Business Machines Corporation Facilitating access to memory locality domain information
CN109800180B (zh) 2017-11-17 2023-06-27 爱思开海力士有限公司 用于地址映射的方法和存储器系统
KR20190087217A (ko) 2018-01-16 2019-07-24 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10579538B2 (en) 2018-02-21 2020-03-03 Western Digital Technologies, Inc. Predicting addresses in non-volatile storage
JP7010740B2 (ja) 2018-03-16 2022-01-26 キオクシア株式会社 メモリシステムおよび制御方法
KR20200133817A (ko) * 2018-04-23 2020-11-30 마이크론 테크놀로지, 인크. 호스트 논리적-대-물리적 정보 리프레시
KR20200049051A (ko) 2018-10-31 2020-05-08 삼성전자주식회사 스토리지 장치의 구동 방법, 이를 수행하는 스토리지 장치 및 이를 이용한 스토리지 시스템의 구동 방법
US11422942B2 (en) * 2019-04-02 2022-08-23 SK Hynix Inc. Memory system for utilizing a memory included in an external device
KR20200121645A (ko) * 2019-04-16 2020-10-26 에스케이하이닉스 주식회사 컨트롤러 및 그것의 동작 방법과 메모리 시스템
US10698613B1 (en) * 2019-04-19 2020-06-30 EMC IP Holding Company LLC Host processing of I/O operations
KR20200132568A (ko) 2019-05-17 2020-11-25 삼성전자주식회사 백라이트 유닛 및 이를 포함하는 홀로그래픽 디스플레이 장치
US20210334200A1 (en) * 2020-04-22 2021-10-28 Micron Technology, Inc. Storing translation layer metadata in host memory buffer
US11327684B2 (en) * 2020-05-14 2022-05-10 Western Digital Technologies, Inc. Storage system and method for host memory access
KR20220006913A (ko) * 2020-07-09 2022-01-18 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
JP2022084980A (ja) * 2020-11-27 2022-06-08 キオクシア株式会社 電子デバイス

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