KR20220107486A - 메모리 시스템 - Google Patents

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KR20220107486A
KR20220107486A KR1020210010170A KR20210010170A KR20220107486A KR 20220107486 A KR20220107486 A KR 20220107486A KR 1020210010170 A KR1020210010170 A KR 1020210010170A KR 20210010170 A KR20210010170 A KR 20210010170A KR 20220107486 A KR20220107486 A KR 20220107486A
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Abstract

메모리 시스템에 있어서, 각각이 복수의 메모리 블록을 포함하고, 각 메모리 블록은 복수의 워드라인에 연결된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치들과, 상기 비휘발성 메모리 장치들 각각의 워드라인 별 프로그램 시간을 확인하고, 상기 워드라인 별 프로그램 시간에 기초하여, 타겟 프로그램 시간을 계산하는 메모리 컨트롤러를 포함하고, 상기 비휘발성 메모리 장치들 각각은 상기 메모리 컨트롤러부터 상기 타겟 프로그램 시간을 수신하고, 상기 타겟 프로그램 시간에 기초하여 상기 워드라인 별 프로그램 시간을 조정하고, 상기 워드라인 별 프로그램 시간의 조정이 완료되면, 상기 메모리 컨트롤러는 일정 시간 동안 상기 메모리 시스템의 쓰기 속도의 변동폭을 확인하고, 상기 쓰기 속도의 변동폭이 기준 값보다 작으면 상기 타겟 프로그램 시간을 최종 타겟 프로그램 시간으로 설정한다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것이다.
작은 크기를 가지면서 고용량의 메모리 장치에 대한 요구가 늘어남에 따라 수직으로 적층되는 메모리 셀들을 갖는 메모리 장치에 대한 연구가 활발해 진행되고 있다. 최근에는 메모리 장치의 집적도가 증가함에 따라, 수직으로 적층되는 메모리 셀들의 개수가 증가하는 추세이며, 그로부터 복수의 메모리 셀들이 특성 차이를 보이는 문제를 보상할 수 있는 다양한 방법들이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 워드라인 별 프로그램 시간을 타겟 프로그램 시간으로 조정하는 메모리 시스템을 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 각각이 복수의 메모리 블록을 포함하고, 각 메모리 블록은 복수의 워드라인에 연결된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치들과, 상기 비휘발성 메모리 장치들 각각의 워드라인 별 프로그램 시간을 확인하고, 상기 워드라인 별 프로그램 시간에 기초하여, 타겟 프로그램 시간을 계산하는 메모리 컨트롤러를 포함하고, 상기 비휘발성 메모리 장치들 각각은 상기 메모리 컨트롤러부터 상기 타겟 프로그램 시간을 수신하고, 상기 타겟 프로그램 시간에 기초하여 상기 워드라인 별 프로그램 시간을 조정하고, 상기 워드라인 별 프로그램 시간의 조정이 완료되면, 상기 메모리 컨트롤러는 일정 시간 동안 상기 메모리 시스템의 쓰기 속도의 변동폭을 확인하고, 상기 쓰기 속도의 변동폭이 기준 값보다 작으면 상기 타겟 프로그램 시간을 최종 타겟 프로그램 시간으로 설정한다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 복수의 워드라인들을 포함하는 비휘발성 메모리 장치와, 일정 시간 동안 상기 메모리 시스템의 쓰기 속도의 변동폭이 기준 값을 만족하도록 타겟 프로그램 시간을 설정하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 프로그램 될 워드라인에 대응하는 타겟 프로그램 시간을 상기 비휘발성 메모리 장치로 전송하고, 상기 메모리 컨트롤러가 상기 워드라인에 대한 프로그램 명령을 상기 비휘발성 메모리 장치로 전송하면, 상기 비휘발성 메모리 장치는 상기 워드라인의 프로그램 시간을 확인하고, 상기 타겟 프로그램 시간에 기초하여 상기 워드라인의 프로그램 시간을 조정한다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 복수의 메모리 블록을 포함하는 비휘발성 메모리 장치와, 일정 시간 동안 상기 메모리 시스템의 쓰기 속도의 변동폭이 기준 값을 만족하도록 타겟 프로그램 시간을 설정하는 메모리 컨트롤러를 포함하고, 상기 메모리 시스템의 파워 온(power on) 시,　상기 메모리 컨트롤러가 상기 비휘발성 메모리 장치로 상기 타겟 프로그램 시간을 전송하면, 상기 비휘발성 메모리 장치는 상기 타겟 프로그램 시간을 저장하고, 상기 메모리 컨트롤러가 워드라인에 대한 프로그램 명령을 상기 비휘발성 메모리 장치로 전송하면, 상기 비휘발성 메모리 장치는 상기 워드라인의 프로그램 시간을 확인하고, 상기 타겟 프로그램 시간에 기초하여 상기 워드라인의 프로그램 시간을 조정한다.
본 발명의 일 실시 예에 따르면, 메모리 시스템이 워드라인 별 프로그램 시간을 타겟 프로그램 시간으로 조정할 수 있으므로, 일정 시간 동안 메모리 시스템의 성능의 변동 폭을 고객이 요구하는 값으로 개선할 수 있다. 따라서, 고객에게 일관된 서비스 품질(Quality of Service(QoS))을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단하게 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 간단하게 나타낸 회로도이다.
도 4와 도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단하게 나타낸 도면들이다.
도 6 내지 도 9는 본 발명의 실시 예에 따른 메모리 시스템의 성능의 변동 폭을 설명하기 위한 도면이다.
도 10과 도 11은 본 발명의 일 실시예에 따른 성능 평탄화 작업을 설명하기 위한 도면들이다.
도 12는 본 발명의 일 실시예에 따른 메모리 컨트롤러와 비휘발성 메모리 장치 사이에서 교환되는 명령어나 데이터를 보여주는 도면이다.
도 13 본 발명의 일 실시예에 따른 워드라인의 프로그램 시간을 확인하는 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 타겟 프로그램 시간을 나타내는 도면이다.
도 15는 본 발명의 일 실시예에 따른 메모리 컨트롤러와 비휘발성 메모리 장치 사이에서 교환되는 명령어나 데이터를 보여주는 도면이다.
도 16은 본 발명의 일 실시예에 따른 타겟 프로그램 시간을 나타내는 도면이다.
도 17은 본 발명의 일 실시예에 따른 호스트-스토리지 시스템을 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 간단하게 나타낸 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리(10) 및 메모리 컨트롤러(20)를 포함할 수 있다. 메모리 시스템(1)은 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리(10)와 메모리 컨트롤러(20)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(1)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리(10)는 복수의 비휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(20)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(20)는 복수의 채널들(CH1~CHm)을 통해 메모리(10)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 채널들(CH1~CHm)을 통해 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리(10)로 전송하거나, 메모리(10)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(20)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(20)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(20)는 서로 다른 채널들을 통해 메모리(10)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)을 통해 메모리(10)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리(10)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)을 통해 메모리(10)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리(10)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(20)는 메모리(10)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(20)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(20)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(20)로 전송할 수 있다.
도 1에는 메모리(10)가 m개의 채널을 통해 메모리 컨트롤러(20)와 통신하고, 메모리(10)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
메모리 시스템(1)의 성능은 단위시간당 프로그램되는 데이터 양(MB/s)으로 정의될 수 있다. 단위시간당 프로그램되는 데이터 양(MB/s)은 쓰기 속도를 의미할 수 있으며, 일정시간 동안 메모리 시스템(1)의 쓰기 속도는 변할 수 있다. 일정 시간 동안 메모리 시스템(1)의 쓰기 속도의 변동 폭은 기준 값을 만족하도록 설계되어야 한다. 상기 기준 값은 고객이 요구하는 값일 수 있다. 예컨대, 메모리 시스템(1)의 쓰기 속도의 변동 폭은 상기 쓰기 속도의 최대값과 상기 쓰기 속도의 평균값의 차이, 및 상기 쓰기 속도의 최소값과 상기 쓰기 속도의 평균값의 차이 중 하나에 대응하는 값일 수 있다. 실시 예에 따라, 메모리 시스템(1)의 쓰기 속도의 변동 폭은 상기 쓰기 속도의 최대값과 상기 쓰기 속도의 평균값의 차이, 및 상기 쓰기 속도의 최소값과 상기 쓰기 속도의 평균값의 차이 중 워스트 케이스(worst case)에 대응하는 값일 수 있으나, 이에 한정되는 것은 아니다.
구체적으로, 메모리 시스템(1)의 쓰기 속도의 변동 폭은 상기 쓰기 속도의 평균 값을 기준으로 상기 쓰기 속도의 최대값과 상기 쓰기 속도의 최소값의 차이의 비율을 의미할 수 있으며, 상기 기준 값은 10%일 수 있다.
본 발명의 일 실시예에 따르면, 일정 시간 동안 메모리 시스템(1)의 쓰기 속도의 변동 폭이 기준 값을 만족하도록 하기 위해서, 메모리 컨트롤러(20)는 비휘발성 메모리 장치들(NVM11~NVMmn) 각각의 워드라인 별 프로그램 시간을 확인하고, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각의 워드라인 별 프로그램 시간에 기초하여 타겟 프로그램 시간을 결정할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 상기 타겟 프로그램 시간에 기초하여 워드라인 별 프로그램 시간을 조정할 수 있다. 따라서, 일정 시간 동안 메모리 시스템(1)의 쓰기 속도의 변동 폭을 고객이 요구하는 값으로 개선하여, 고객에게 일관된 서비스 품질을 제공할 수 있다.
본 명세서에서는 메모리 시스템(1)의 성능의 변동 폭은 메모리 시스템(1)의 쓰기 속도의 변동 폭을 의미할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단하게 나타낸 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(30)는 제어 로직 회로(32), 메모리 셀 어레이(33), 페이지 버퍼부(34), 전압 생성기(35), 및 로우 디코더(36)를 포함할 수 있다. 비휘발성 메모리 장치(30)는 인터페이스 회로(31)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 소스 드라이버 등을 더 포함할 수 있다.
제어 로직 회로(32)는 비휘발성 메모리 장치(30) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(32)는 인터페이스 회로(31)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(32)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(33)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(33)는 비트라인들(BL)을 통해 페이지 버퍼부(34)에 연결될 수 있고, 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 로우 디코더(36)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(33)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시예에서, 메모리 셀 어레이(33)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(34)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(34)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트라인들(BL) 중 적어도 하나의 비트라인을 선택할 수 있다. 페이지 버퍼부(34)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(34)는 선택된 비트라인으로 프로그램될 데이터에 대응하는 비트라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(34)는 선택된 비트라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(35)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(35)는 프로그램 전압, 독출 전압, 패스 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다. 전압 생성기(35)가 생성하는 전압들 중 일부는 로우 디코더(36)에 의해 워드라인 전압(VWL)으로서 워드라인들(WL)에 입력될 수 있으며, 일부는 소스 드라이버에 의해 공통 소스 라인에 입력될 수도 있다.
로우 디코더(36)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(360)는 선택된 워드라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드라인으로 독출 전압을 인가할 수 있다.
본 발명의 일 실시예에 따르면, 비휘발성 메모리 장치(30)는 타겟 프로그램 전압을 메모리 컨트롤러로부터 수신할 수 있다. 제어 로직 회로(32)는 상기 타겟 프로그램 시간에 기초하여 워드라인의 프로그램 시간을 조정할 수 있다. 예컨대, 제어 로직 회로(32)는 상기 워드라인의 프로그램 시간과 상기 타겟 프로그램 시간의 차이 값을 계산하고, 상기 차이 값만큼 상기 워드라인의 프로그램 동작의 종료 시간을 지연시켜서 상기 워드라인의 프로그램 시간을 조정할 수 있다. 따라서, 일정 시간 동안 메모리 시스템의 쓰기 속도의 변동 폭을 고객이 요구하는 값으로 개선할 수 있다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 간단하게 나타낸 회로도이다.
도 3에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 낸드 스트링들은 기판과 수직한 방향으로 형성될 수 있다.
도 3을 참조하면, 메모리 블록(BLKi)은 비트라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 3에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 3에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
워드라인들의 수가 증가함에 따라 하나의 메모리 블록을 프로그램 하는데 걸리는 시간이 증가할 수 있다. 메모리 시스템의 성능은 단위 시간당 프로그램되는 데이터 양(MB/s)으로 정의될 수 있으며, 1초 단위로 메모리 시스템의 성능을 측정할 수 있다. 그러나, 하나의 메모리 블록을 프로그램 하는데 걸리는 시간이 증가함에 따라, 하나의 메모리 블록을 프로그램 하는데 걸리는 시간이 상기 단위 시간보다 더 오래 걸릴 수 있다. 이 경우, 일정 시간 동안 메모리 시스템의 성능의 변동 폭이 더 커질 수 있다.
본 발명의 일 실시예에 따르면, 메모리 시스템은 타겟 프로그램 시간에 기초하여 비휘발성 메모리 장치의 워드라인 별 프로그램 시간을 조정할 수 있다. 따라서, 메모리 시스템의 성능의 변동 폭을 고객이 요구하는 값으로 개선할 수 있다.
도 4와 도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단하게 나타낸 도면들이다.
먼저 도 4를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 복수의 블록들(BLK1, BLK2)을 포함할 수 있다. 복수의 블록들(BLK1, BLK2)은 서로 동일한 구조를 가질 수 있으며, 분리층들(140)에 의해 구분될 수 있다.
도 5는 도 4에 도시한 비휘발성 메모리 장치(100)에서 블록들(BLK1, BLK2) 중 하나를 도시한 사시도일 수 있다. 도 4 및 도 5를 함께 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 서로 상하로 배치되는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 셀 영역(C)의 하부에 배치될 수 있으며, 주변 회로 영역(P)은 제1 기판(101)을 포함하고, 셀 영역(C)은 제1 기판(101)과 다른 제2 기판(102)을 포함할 수 있다.
예를 들어 주변 회로 영역(P)은 제1 기판(101) 상에 마련되는 복수의 주변 회로 소자들(103), 주변 회로 소자들(103)과 연결되는 복수의 배선 라인들(105), 및 주변 회로 소자들(103)과 배선 라인들(105)을 커버하는 제1 층간 절연층(107) 등을 포함할 수 있다. 주변 회로 영역(P)에 포함되는 주변 회로 소자들(103)은 메모리 장치(100)의 구동에 필요한 회로, 예를 들어 페이지 버퍼, 로우 디코더 등을 제공할 수 있다.
셀 영역(C)에 포함되는 제2 기판(102)은 제1 층간 절연층(107) 상에 배치될 수 있다. 셀 영역(C)은 제2 기판(102) 상에 적층되는 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 복수의 절연층들(IL)을 포함할 수 있다. 절연층들(IL)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 교대로 적층될 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인들(SSL1, SSL2)의 개수는, 도 4에 도시한 바와 같이 한정되지 않으며, 다양하게 변형될 수 있다.
또한 셀 영역(C)은 제2 기판(102)의 상면에 수직하는 제1 방향(Z축 방향)으로 연장되는 채널 구조체들(CH)을 포함할 수 있으며, 채널 구조체들(CH)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 관통하여 제2 기판(102)에 연결될 수 있다. 채널 구조체들(CH)은 채널 영역(110), 채널 영역(110)의 내부 공간을 채우는 매립 절연층(120), 및 비트라인 연결층(130) 등을 포함할 수 있다. 채널 구조체들(CH) 각각은 비트라인 연결층(130)을 통해 적어도 하나의 비트라인에 연결될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL), 스트링 선택 라인들(SSL1, SSL2), 절연층들(IL), 및 채널 구조체들(CH) 등은 적층 구조체로 정의될 수 있다.
채널 영역(110)의 외측에는 적어도 하나의 게이트 절연층이 배치될 수 있다. 일 실시예에서 게이트 절연층은 채널 영역(110)으로부터 순차적으로 배치되는 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있다. 실시예에 따라, 터널링층, 전하 저장층, 블록킹층 중 적어도 하나는, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 둘러싸는 형상으로 형성될 수도 있다.
접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 층간 절연층(150)에 의해 커버될 수 있다. 또한, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 분리층들(140)에 의해 복수의 블록들(BLK1, BLK2)로 분리될 수 있다. 일 실시예에서, 제2 방향(Y축 방향)으로 서로 인접한 한 쌍의 분리층들(140) 사이에서, 스트링 선택 라인들(SSL1, SSL2)은 상부 분리층(160)에 의해 복수의 영역들로 분리될 수 있다.
일 실시예에서, 상부 분리층(160)이 배치되는 영역에는, 더미 채널 구조체들(DCH)이 마련될 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 같은 구조를 가질 수 있으며, 다만 비트라인과는 연결되지 않을 수 있다.
도 5에 도시한 일 실시예에서, 채널 구조체들(CH)과 분리층들(140)은 제1 방향으로 길게 연장되는 형상을 가지며, 따라서 제1 방향에서 그 폭이 변할 수 있다. 채널 구조체들(CH)과 분리층들(140)은, 제2 기판(102)에 가까워질수록 좁아지는 폭을 갖는 테이퍼드 구조를 가질 수 있다.
메모리 셀들에 데이터를 프로그램하거나, 메모리 셀들에 저장된 데이터를 리드하는 동작은, 페이지 단위로 실행될 수 있다. 메모리 셀들에 기록된 데이터에 대한 삭제 동작은, 분리층들(140, 240)에 의해 구분되는 메모리 블록들(BLK1, BLK2) 각각을 단위로 실행될 수 있다.
일정 시간 동안 메모리 시스템의 성능의 변동 폭은 고객이 요구하는 기준 값을 만족해야 한다. 메모리 시스템의 성능은 단위 시간당 프로그램되는 데이터 양(MB/s)으로 정의될 수 있으며, 1초 단위로 메모리 시스템의 성능을 측정할 수 있다. 그러나, 비휘발성 메모리 장치의 적층 단수가 증가함에 따라 하나의 메모리 블록을 프로그램하는데 걸리는 시간이 상기 단위 시간보다 더 오래 걸릴 수 있다. 워드라인 별로 데이터를 프로그램하는데 걸리는 시간(이하, '프로그램 시간'이라 함)에 차이가 존재하는데, 하나의 메모리 블록을 프로그램하는데 걸리는 시간이 상기 단위 시간보다 더 오래 걸리면, 일정 시간 동안 메모리 시스템의 성능의 변동 폭이 더 커질 수 있다.
본 발명의 일 실시예에 따르면, 메모리 시스템은 비휘발성 메모리 장치의 워드라인 별 프로그램 시간을 조정해서 메모리 시스템의 성능을 조절하는 성능 평탄화 작업을 수행할 수 있다.
도 6 내지 도 9는 본 발명의 실시 예에 따른 메모리 시스템의 성능의 변동 폭을 설명하기 위한 도면이다.
도 6을 참조하면, X-축은 시간(s)을 나타내고, Y-축은 데이터 양(MB)을 나타낸다. 메모리 시스템의 성능은 단위 시간당 프로그램되는 데이터 양(MB/s)으로 정의될 수 있으며, 일정 시간 동안 메모리 시스템의 성능의 변동 폭은 고객이 요구하는 기준 값을 만족해야 한다.
도 7을 참조하면, X-축은 서로 다른 워드라인(WL)을 나타내고, Y-축은 프로그램 시간(μs)을 나타낸다. 워드라인 별로 프로그램 시간이 다를 수 있다. 워드라인 별 프로그램 시간의 차이가 크면 메모리 시스템의 성능의 변동 폭에 영향을 줄 수 있다.
도 8a는 하나의 메모리 블록을 프로그램 하는데 걸리는 시간이 단위 시간보다 짧은 경우를 나타낸다. 단위 시간이 1초라고 가정하면, N-초에서 0번째 메모리 블락(BLK0)의 일부를 프로그램하고, 1번째 메모리 블락(BLK1)의 일부를 프로그램할 수 있다. (N+1)-초에서 1번째 메모리 블락(BLK1)의 나머지 일부를 프로그램하고, 2번째 메모리 블락(BLK2)을 모두 프로그램하고, 3번째 메모리 블락(BLK3)의 일부를 프로그램할 수 있다.
N-초와 (N+1)-초에서 서로 겹치지 않는 워드라인 터치 구간 즉, 0번째 메모리 블락(BLK0)의 해칭 부분, 1번째 메모리 블락(BLK1)의 해칭 부분, 및 3번째 메모리 블락(BKK3)의 해칭 부분은 메모리 시스템의 성능의 변동 폭에 영향을 주는 구간일 수 있다.
도 8b는 하나의 메모리 블락을 프로그램 하는데 걸리는 시간이 단위 시간보다 긴 경우를 나타낸다. 단위 시간이 1초라고 가정하면, N-초에서 0번째 메모리 블락(BLK0)의 일부를 프로그램할 수 있다. (N+1)-초에서 0번째 메모리 블락(BLK0)의 나머지 일부를 프로그램하고, 1번째 메모리 블락(BLK1)의 일부를 프로그램할 수 있다.
N-초와 (N+1)-초에서 서로 겹치지 않는 워드라인 터치 구간 즉, 0번째 메모리 블락(BLK0)의 해칭 부분과 1번째 메모리 블락(BLK1)의 해칭 부분은 메모리 시스템의 성능의 변동 폭에 영향을 주는 구간일 수 있다.
도 8a와 달리 도 8b에서는 메모리 장치의 적층 단수가 증가함에 따라 하나의 메모리 블록을 프로그램 하는데 걸리는 시간이 단위 시간보다 길어지기 때문에 메모리 시스템의 성능의 변동 폭에 영향을 주는 구간이 상대적으로 더 넓어질 수 있다. 도 8a와 도 8b 모두 워드라인 별 프로그램 시간에 차이가 있어도 도 8b 에서는 N-초와 (N+1)-초 사이에서 터치하는 워드라인 구간이 다 다르기 때문에 메모리 시스템의 성능의 변동 폭에 영향을 주는 구간이 상대적으로 더 넓어진다. 따라서, 메모리 시스템의 성능의 변동 폭이 더 커질 수 있다.
도 9를 참조하면, 메모리 시스템은 워드라인 별 프로그램 시간을 타겟 프로그램 시간(tTARGET)으로 조정할 수 있다. 예컨대, 프로그램 시간이 타겟 프로그램 시간보다 길면 프로그램 시간을 조정하지 않고, 프로그램 시간이 타겟 프로그램 시간보다 짧으면 프로그램 시간을 타겟 프로그램 시간으로 지연시킬 수 있다. 따라서, 워드라인 간 프로그램 시간의 차이는 a 간격만큼 줄어들 수 있다.
도 10과 도 11은 본 발명의 일 실시예에 따른 성능 평탄화 작업을 설명하기 위한 도면들이다.
도 10과 도 11을 함께 참조하면, 메모리 컨트롤러(50)는 일정 시간 동안 메모리 시스템(40)의 성능의 변동 폭을 확인할 수 있다(S310). 메모리 시스템(40)의 성능은 단위시간당 프로그램되는 데이터 양(MB/s)으로 정의될 수 있으며, 일정 시간 동안 메모리 시스템(40)의 쓰기 속도의 변동 폭은 기준 값을 만족해야 한다. 일정 시간 동안 메모리 시스템(40)의 성능의 변동 폭이 기준 값 이상이면(S320의 YES), 일정 시간 동안 메모리 시스템(40)의 성능의 변동 폭을 기준 값 이내로 맞추기 위해서 메모리 시스템(40)은 성능 평탄화 작업을 수행할 수 있다.
메모리 컨트롤러(50)는 메모리(60)에 포함된 비휘발성 메모리 장치들(61, 62) 각각의 워드라인 별 프로그램 시간(tPROG)을 확인할 수 있다(S330).
메모리 컨트롤러(50)는 워드라인 별 프로그램 시간(tPROG)에 기초하여 타겟 프로그램 시간(tTARGET)을 계산할 수 있다(S340). 예컨대, 기준 값이 10% 라고 가정하자. 메모리 컨트롤러(50)는 워드라인 별 프로그램 시간 중 최대값과 타겟 프로그램 시간(tTARGET)의 평균값을 계산하고, 상기 평균값을 기준으로 상기 최대값과 타겟 프로그램 시간(tTARGET)의 차이의 비율이 (10% +α)를 만족하도록 타겟 프로그램 시간(tTARGET)을 계산할 수 있다.
메모리 컨트롤러(50)가 타겟 프로그램 시간(tTARGET)을 비휘발성 메모리 장치들(61, 62)로 전송하면, 비휘발성 메모리 장치들(61, 62) 각각은 타겟 프로그램 시간(tTARGET)을 수신할 수 있다. 비휘발성 메모리 장치들(61, 62) 각각의 제어 로직은 타겟 프로그램 시간(tTARGET)에 기초하여 워드라인 별 프로그램 시간(tPROG)을 조정할 수 있다(S350).
제어 로직은 데이터 무결성(data integrity)을 고려하여 워드라인 별 프로그램 시간(tPROG)을 조정할 수 있다. 예컨대, 프로그램 시간(tPROG)이 타겟 프로그램 시간(tTARGET) 보다 길면 프로그램 시간(tPROG)을 조정하지 않고, 프로그램 시간(tPROG)이 타겟 프로그램 시간(tTARGET) 보다 짧으면 프로그램 시간(tPROG)을 타겟 프로그램 시간(tTARGET)으로 지연시킬 수 있다. 따라서, 워드라인 간 프로그램 시간의 차이가 줄어들 수 있다.
워드라인 별 프로그램 시간의 조정이 완료되면, 메모리 컨트롤러(50)는 다시 일정 시간 동안 메모리 시스템(40)의 성능의 변동 폭을 확인할 수 있다(S310). 메모리 시스템(40)의 성능의 변동 폭이 기준 값을 만족할 때까지 상기 성능 평탄화 작업을 반복할 수 있다. 메모리 시스템(40)의 성능의 변동 폭이 기준 값과 같거나 기준 값보다 작으면(S320), 메모리 컨트롤러(50)는 타겟 프로그램 시간(tTARGET)을 최종 타겟 프로그램 시간으로 설정하고, 성능 평탄화 작업을 종료할 수 있다.
실시 예에 따라, P/E(program/erase) 사이클 수가 기준 횟수 이상이면, 메모리 시스템(40)은 다시 성능 평탄화 작업을 수행하고, 메모리 컨트롤러(50)는 최종 타겟 프로그램 시간을 다시 설정할 수 있다.
실시 예에 따라 메모리 시스템(40)의 외부 온도가 기준 온도 범위를 벗어나면, 메모리 시스템(40)은 다시 성능 평탄화 작업을 수행하고, 메모리 컨트롤러(50)는 최종 타겟 프로그램 시간을 다시 설정할 수 있다.
성능 평탄화 작업은 메모리 컨트롤러(50) 내부의 CPU(central processing unit; 51)에 소프트웨어로 구현될 수 있고, 메모리 컨트롤러(50) 내부에 별도의 하드웨어 로직(52)으로 구현될 수도 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 컨트롤러와 비휘발성 메모리 장치 사이에서 교환되는 명령어나 데이터를 보여주는 도면이다.
도 12를 참조하면, 메모리 컨트롤러(MC)는 초기에 타겟 프로그램 시간(tTARGET)을 계산하기 위하여 비휘발성 메모리 장치(NVM)의 워드라인 별 프로그램 시간(tPROG)을 확인할 수 있다(S100). 비휘발성 메모리 장치(NVM)의 워드라인 별 프로그램 시간(tPROG)을 확인하기 위하여, 메모리 컨트롤러(MC)는 비휘발성 메모리 장치(NVM)로 프로그램 명령(CMD), 데이터(DATA), 및 주소(ADDR)를 전송하고, 비휘발성 메모리 장치(NVM)로부터 레디/비지 신호(RB)를 수신할 수 있다. 메모리 컨트롤러(MC)가 워드라인 별 프로그램 시간(tPROG)을 확인하는 방법은 도 13을 참조하여 상세히 설명하기로 한다.
메모리 컨트롤러(MC)는 메모리 시스템의 쓰기 속도의 변동 폭이 기준 값을 만족하도록 타겟 프로그램 시간(tTARGET)을 설정하고 저장할 수 있다(S110). 도 12에서 메모리 컨트롤러(MC)가 타겟 프로그램 시간(tTARGET)을 설정하는 방법은 도 10과 도 11에서 메모리 컨트롤러가 최종 타겟 프로그램 시간을 설정하는 방법과 동일하므로 자세한 설명은 생략하기로 한다.
타겟 프로그램 시간(tTARGET)은 메모리 시스템 내부의 별도의 비휘발성 메모리에 저장되거나, 단계 S120 내지 단계 S140에서 설명할 바와 같이 비휘발성 메모리 장치(NVM)에 저장 될 수 있다. 타겟 프로그램 시간(tTARGET)은 도 14를 참조하여 상세히 설명하기로 한다.
메모리 시스템의 파워 온(power on) 시에, 메모리 컨트롤러(MC)는 비휘발성 메모리 장치(NVM)로 타겟 프로그램 시간(tTARGET)을 전송할 수 있다. 비휘발성 메모리 장치(NVM)는 타겟 프로그램 시간(tTARGET)을 저장할 수 있다(S140).
메모리 컨트롤러(MC)는 비휘발성 메모리 장치(NVM)에 데이터를 프로그램 하기 위해, 비휘발성 메모리 장치(NVM)로 프로그램 명령(CMD), 데이터(DATA), 및 주소(ADDR)를 전송할 수 있다(S150). 비휘발성 메모리 장치(NVM)는 프로그램 동작을 수행 한 후 워드라인 별 프로그램 시간(tPROG)을 확인할 수 있다(S160).
비휘발성 메모리 장치(NVM)는 타겟 프로그램 시간(tTARGET)에 기초하여 워드라인 별 프로그램 시간(tPROG)을 조정할 수 있다. 예컨대, 워드라인의 프로그램 시간(tPROG)이 타겟 프로그램 시간(tTARGET) 보다 짧으면(S170의 YES), 비휘발성 메모리 장치(NVM)는 프로그램 동작의 종료 시간을 지연시킬 수 있다. 예컨대, 비휘발성 메모리 장치(NVM)는 타겟 프로그램 시간(tTARGET)과 워드라인의 프로그램 시간(tPROG)의 차이값을 더미 프로그램 시간(dummy tPROG)으로 계산할 수 있다(S180).
비휘발성 메모리 장치(NVM)는 더미 프로그램 시간(dummy tPROG)만큼 상기 프로그램 동작의 종료 시간을 지연시킬 수 있다. 예컨대, 비휘발성 메모리 장치(NVM)는 비휘발성 메모리 장치(NVM)가 레디 상태임을 지시하는 레디/비지 신호(RB')를 더미 프로그램 시간(dummy tPROG)만큼 지연시켜 메모리 컨트롤러(MC)로 전송할 수 있다(S190).
워드라인의 프로그램 시간(tPROG)이 타겟 프로그램 시간(tTARGET)과 같거나 타겟 프로그램 시간(tTARGET)보다 길면(S170의 YES), 비휘발성 메모리 장치(NVM)는 워드라인 별 프로그램 시간(tPROG)을 조정하지 않을 수 있다.
본 발명의 일 실시예에 따르면, 비휘발성 메모리 장치(NVM)가 타겟 프로그램 시간(tTARGET)에 기초하여 워드라인 별 프로그램 시간(tPROG)을 조정할 수 있으므로, 메모리 시스템(1)의 쓰기 속도의 변동 폭을 고객이 요구하는 값으로 개선할 수 있다.
도 13 본 발명의 일 실시예에 따른 워드라인의 프로그램 시간을 확인하는 방법을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 컨트롤러는 입출력 라인들을 통해 커맨드(CMD1 및 CMD2), 어드레스(ADDR) 및 데이터 (DATA)를 비휘발성 메모리 장치에 제공할 수 있다. 비휘발성 메모리 장치는 레디 비지 라인을 통해 레디 비지 신호(Ready Busy; RB)를 메모리 컨트롤러에 제공할 수 있다. 실시 예에서, 커맨드는 프로그램 동작을 수행하기 위한 커맨드들을 포함할 수 있다. 커맨드는 셋업 커맨드 (setup command; CMD1)와 컨펌 커맨드(confirm command; CMD2)를 포함할 수 있다. 셋업 커맨드(CMD1)에 따라 메모리 장치가 수행할 커맨드가 결정될 수 있다. 컨펌 커맨드(CMD2)는 메모리 장치의 동작을 지시하는 커맨드일 수 있다. 셋업 커맨드(CMD1)에 의해 프로그램 커맨드가 결정되고, 컨펌 커맨드(CMD2)에 의해 메모리 장치는 프로그램 동작을 수행할 수 있다. 메모리 컨트롤러는 셋업 커맨(CMD1)드를 출력한 뒤, 셋업 커맨드에 의해 결정된 커맨드에 대한 어드레스(ADDR)를 비휘발성 메모리 장치로 제공할 수 있다. 어드레스(ADDR)는 셋업 커맨드(CMD1)를 수행할 영역을 의미 한다. 어드레스(ADDR)는 로우 어드레스와 컬럼 어드레스로 구성될 수 있다. 메모리 장치는 어드레스(ADDR)에 의해 선택된 영역을 엑세스 할 수 있다. 실시 예에서, 메모리 컨트롤러는 어드레스를 출력한 뒤, 데이터(DATA)를 비휘발성 메모리 장치로 제공할 수 있다. 프로그램 동작 시에, 메모리 장치는 어드레스에 의해 선택된 영역에 데이터(DATA)를 프로그램 할 것이다. 실시 예에서, 메모리 컨트롤러는 비휘발성 메모리 장치로 데이터를 출력한 뒤, 컨펌 커맨드(CMD2)를 출력할 수 있다. 컨펌 커맨드(CMD2)는 메모리 장치(100)가 동작을 수행할 것을 지시하는 커맨드일 수 있다. 메모리 컨트롤러는 컨펌 커맨드(CMD2)를 비휘발성 메모리 장치로 제공할 수 있다. 메모리 컨트롤러는 메모리 컨트롤러로부터 비휘발성 메모리 장치로 컨펌 커맨드(CMD2)가 제공된 시점(t1)을 프로그램 동작의 시작 시점으로 결정할 수 있다. 레디 비지 신호는 레디 비지 라인(Ready Busy, RB)을 통해 비휘발성 메모리 장치로부터 메모리 컨트롤러에 제공된다. 레디 비지 신호는 비휘발성 메모리 장치의 상태가 레디 상태인지 또는 비지 상태인지를 나타낸다. 레디 비지 신호가 로우 상태인 경우, 비휘발성 메모리 장치가 비지 상태임을 나타낸다. 레디 비지 신호가 하이 상태인 경우, 비휘발성 메모리 장치가 레디 상태임을 나타낸다. 메모리 컨트롤러는 레디 비지 신호가 비지 상태에서 레디 상태로 변경되는 시점(t2)을 프로그램 동작의 종료 시점으로 결정할 수 있다. 비휘발성 메모리 장치는 프로그램 동작 시간(tPROG) 동안 프로그램 동작을 수행할 수 있다.
프로그램 시간은 프로그램 동작의 시작 시점(t1)부터 프로그램 동작의 종료 시점(t2)까지를 의미할 수 있다.
도 14는 본 발명의 일 실시예에 따른 타겟 프로그램 시간을 나타내는 도면이다.
비휘발성 메모리 장치의 복수의 메모리 블록들은 복수의 그룹들로 구분되고, 동일한 그룹에 속하는 메모리 블록들은 타겟 프로그램 시간이 동일할 수 있다. 도 14에 도시된 바와 같이 제1 내지 제100 메모리 블락들(BLK1~BLK100)은 제1 타겟 프로그램 시간(tTARGET1)으로 설정될 수 있고, 제101 내지 제200 메모리 블락들(BLK101~BLK200)은 제2 타겟 프로그램 시간(tTARGET2)으로 설정될 수 있고, 제 201내지 제m 메모리 블락들(BLK201~BLKm)은 제m 타겟 프로그램 시간(tTARGETm)으로 설정될 수 있다.
예컨대, 제1 메모리 블락의 제1 워드라인의 타겟 프로그램 시간은 제1 타겟 프로그램 시간(tTARGET1)일 수 있다. 상기 제1 워드라인에 대한 제1 프로그램 동작 시간이 제1 타겟 프로그램 시간(tTARGET1)보다 짧으면, 비휘발성 메모리 장치는 상기 제1 프로그램 동작 시간과 제1 타겟 프로그램 시간(tTARGET1)의 차이값을 더미 프로그램 시간으로 설정할 수 있다. 비휘발성 메모리 장치는 더미 프로그램 시간만큼 레디 비지 신호를 지연시켜 메모리 컨트롤러로 출력할 수 있다.
예컨대, 제101 메모리 블락의 제2 워드라인의 타겟 프로그램 시간은 제2 타겟 프로그램 시간(tTARGET2)일 수 있다. 제2 워드라인의 제2 프로그램 동작 시간이 제2 타겟 프로그램 시간(tTARGET2)보다 짧으면, 비휘발성 메모리 장치는 상기 제2 프로그램 동작 시간과 제2 타겟 프로그램 시간(tTARGET2)의 차이값을 더미 프로그램 시간으로 설정할 수 있다. 비휘발성 메모리 장치는 더미 프로그램 시간만큼 레디 비지 신호를 지연시켜 메모리 컨트롤러로 출력할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 컨트롤러와 비휘발성 메모리 장치 사이에서 교환되는 명령어나 데이터를 보여주는 도면이다.
도 15를 참조하면, 메모리 컨트롤러(MC)는 타겟 프로그램 시간(tTARGET)을 계산하기 위하여 초기에 비휘발성 메모리 장치(NVM)의 워드라인 별 프로그램 시간(tPROG)을 확인할 수 있다(S200). 비휘발성 메모리 장치(NVM)의 워드라인 별 프로그램 시간(tPROG)을 확인하기 위하여, 메모리 컨트롤러(MC)는 비휘발성 메모리 장치(NVM)로 프로그램 명령(CMD), 데이터(DATA), 및 주소(ADDR)를 전송하고, 비휘발성 메모리 장치(NVM)로부터 레디/비지 신호(RB)를 수신할 수 있다.
메모리 컨트롤러(MC)는 메모리 시스템의 성능의 변동 폭이 기준 값을 만족하도록 타겟 프로그램 시간(tTARGET)을 설정하고 저장할 수 있다(S210). 도 15에서 메모리 컨트롤러(MC)가 타겟 프로그램 시간(tTARGET)을 설정하는 방법은 도 10과 도 11에서 메모리 컨트롤러가 최종 타겟 프로그램 시간을 설정하는 방법과 동일하므로 자세한 설명은 생략하기로 한다. 타겟 프로그램 시간(tTARGET)은 메모리 시스템 내부의 별도의 비휘발성 메모리에 저장될 수 있다. 타겟 프로그램 시간(tTARGET)은 도 16을 참조하여 상세히 설명하기로 한다.
메모리 시스템이 파워 온(power on) 되고(S220), 메모리 컨트롤러(MC)는 프로그램 될 워드라인에 대응하는 타겟 프로그램 시간(tTARGET)을 비휘발성 메모리 장치(NVM)로 전송할 수 있다(S225). 메모리 컨트롤러(MC)는 상기 워드라인에 데이터를 프로그램 하기 위해, 비휘발성 메모리 장치(NVM)로 프로그램 명령(CMD), 데이터(DATA), 및 주소(ADDR)를 전송할 수 있다(S230). 실시 예에 따라, 메모리 컨트롤러(MC)는 프로그램 명령(CMD), 데이터(DATA), 및 주소(ADDR)와 함께 타겟 프로그램 시간(tTARGET)을 전송할 수 있다. 비휘발성 메모리 장치(NVM)는 프로그램 동작을 수행 한 후 워드라인 별 프로그램 시간(tPROG)을 확인할 수 있다(S240).
비휘발성 메모리 장치(NVM)는 타겟 프로그램 시간(tTARGET)에 기초하여 워드라인 별 프로그램 시간(tPROG)을 조정할 수 있다. 예컨대, 워드라인의 프로그램 시간(tPROG)이 타겟 프로그램 시간(tTARGET) 보다 짧으면(S250의 YES), 비휘발성 메모리 장치(NVM)는 프로그램 동작의 종료 시간을 지연시킬 수 있다. 예컨대, 비휘발성 메모리 장치(NVM)는 타겟 프로그램 시간(tTARGET)과 워드라인의 프로그램 시간(tPROG)의 차이값을 더미 프로그램 시간(dummy tPROG)으로 계산할 수 있다(S260).
비휘발성 메모리 장치(NVM)는 더미 프로그램 시간(dummy tPROG)만큼 상기 프로그램 동작의 종료 시간을 지연시킬 수 있다. 예컨대, 비휘발성 메모리 장치(NVM)는 메모리 장치가 레디 상태임을 지시하는 레디/비지 신호(RB')를 더미 프로그램 시간(dummy tPROG)만큼 지연시켜 메모리 컨트롤러(MC)로 전송할 수 있다(S270).
워드라인의 프로그램 시간(tPROG)이 타겟 프로그램 시간(tTARGET)과 같거나 타겟 프로그램 시간(tTARGET)보다 길면(S250의 YES), 비휘발성 메모리 장치(NVM)는 워드라인 별 프로그램 시간(tPROG)을 조정하지 않을 수 있다.
본 발명의 일 실시예에 따르면, 비휘발성 메모리 장치(NVM)가 타겟 프로그램 시간(tTARGET)에 기초하여 워드라인 별 프로그램 시간(tPROG)을 조정할 수 있으므로, 메모리 시스템의 쓰기 속도의 변동 폭을 고객이 요구하는 값으로 개선할 수 있다.
도 16은 본 발명의 일 실시예에 따른 타겟 프로그램 시간을 나타내는 도면이다.
타겟 프로그램 시간은 워드라인마다 다를 수 있다. 도 16을 참조하면, 제1 워드라인(WL1)은 제1 타겟 프로그램 시간(tTARGET1)으로 설정될 수 있고, 제2 워드라인(WL2)은 제2 타겟 프로그램 시간(tTARGET2)으로 설정될 수 있고, 제n 워드라인(WLn)은 제n 타겟 프로그램 시간(tTARGETn)으로 설정될 수 있다.
예컨대, 제1 메모리 블락의 제1 워드라인에 적합한 타겟 프로그램 시간은 제1 타겟 프로그램 시간(tTARGET1)일 수 있다. 제1 워드라인의 제1 프로그램 동작 시간이 제1 타겟 프로그램 시간(tTARGET1)보다 짧으면, 상기 제1 프로그램 동작 시간과 제1 타겟 프로그램 시간(tTARGET1)의 차이값을 더미 프로그램 시간으로 설정할 수 있다. 비휘발성 메모리 장치는 상기 더미 프로그램 시간만큼 레디 비지 신호를 지연시켜 메모리 컨트롤러로 출력할 수 있다.
예컨대, 제1 메모리 블락의 제2 워드라인에 적합한 타겟 프로그램 시간은 제2 타겟 프로그램 시간(tTARGET2)일 수 있다. 제2 워드라인의 제2 프로그램 동작 시간이 제2 타겟 프로그램 시간(tTARGET2)보다 짧으면, 제 프로그램 동작 시간과 제2 타겟 프로그램 시간(tTARGET2)의 차이값을 더미 프로그램 시간으로 설정할 수 있다. 비휘발성 메모리 장치는 상기 더미 프로그램 시간만큼 레디 비지 신호를 지연시켜 메모리 컨트롤러로 출력할 수 있다.
도 17은 본 발명의 일 실시예에 따른 호스트-스토리지 시스템을 나타낸 블록도이다.
호스트-스토리지 시스템(500)은 호스트(300) 및 스토리지 장치(400)를 포함할 수 있다. 또한, 스토리지 장치(400)는 스토리지 컨트롤러(410) 및 비휘발성 메모리(NVM, 420)를 포함할 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 호스트(300)는 호스트 컨트롤러(310) 및 호스트 메모리(320)를 포함할 수 있다. 호스트 메모리(320)는 스토리지 장치(400)로 전송될 데이터, 혹은 스토리지 장치(400)로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.
스토리지 장치(400)는 호스트(300)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(400)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(400)가 SSD인 경우, 스토리지 장치(400)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(400)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(400)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(300)와 스토리지 장치(400)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.
스토리지 장치(400)의 비휘발성 메모리(420)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치(400)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(400)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
일 실시예에 따라, 호스트 컨트롤러(310)와 호스트 메모리(320)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시예들에서, 호스트 컨트롤러(310)와 호스트 메모리(320)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(310)는 어플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 어플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(320)는 상기 어플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 어플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.
호스트 컨트롤러(310)는 호스트 메모리(320)의 데이터(예컨대, 기록 데이터)를 비휘발성 메모리(420)에 저장하거나, 비휘발성 메모리(420)의 데이터(예컨대, 독출 데이터)를 호스트 메모리(320)에 저장하는 동작을 관리할 수 있다.
스토리지 컨트롤러(410)는 호스트 인터페이스(411), 메모리 인터페이스(412) 및 CPU(central processing unit, 413)를 포함할 수 있다. 또한, 스토리지 컨트롤러(410)는 플래시 변환 레이어(Flash Translation Layer(FTL), 414), 패킷 매니저(415), 버퍼 메모리(416), ECC(error correction code, 417) 엔진 및 AES(advanced encryption standard, 418) 엔진을 더 포함할 수 있다. 스토리지 컨트롤러(410)는 플래시 변환 레이어(FTL, 414)가 로딩되는 워킹 메모리를 더 포함할 수 있으며, CPU(413)가 플래시 변환 레이어를 실행하는 것에 의해 비휘발성 메모리에 대한 데이터 기록 및 독출 동작이 제어될 수 있다.
호스트 인터페이스(411)는 호스트(300)와 패킷(packet)을 송수신할 수 있다. 호스트(300)로부터 호스트 인터페이스(411)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(420)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(411)로부터 호스트(300)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(420)로부터 독출된 데이터 등을 포함할 수 있다. 메모리 인터페이스(412)는 비휘발성 메모리(420)에 기록될 데이터를 비휘발성 메모리(420)로 송신하거나, 비휘발성 메모리(420)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(412)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 계층(414)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(420) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(420) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리(420) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(415)는 호스트(300)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(300)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(416)는 비휘발성 메모리(420)에 기록될 데이터 혹은 비휘발성 메모리(420)로부터 독출될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(416)는 스토리지 컨트롤러(410) 내에 구비되는 구성일 수 있으나, 스토리지 컨트롤러(410)의 외부에 배치되어도 무방하다.
ECC 엔진(417)은 비휘발성 메모리(420)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(417)은 비휘발성 메모리(420)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 비휘발성 메모리(420) 내에 저장될 수 있다. 비휘발성 메모리(420)로부터의 데이터 독출 시, ECC 엔진(417)은 독출 데이터와 함께 비휘발성 메모리(420)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.
AES 엔진(418)은, 스토리지 컨트롤러(410)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.
본 발명의 일 실시 예에 따르면 스토리지 컨트롤러(410)가 일정 시간 동안 스토리지 장치(400)의 성능의 변동 폭이 기준 값을 만족하도록 타겟 프로그램 시간을 설정할 수 있다. 실시 예에 따라, 호스트(300)가 스토리지 컨트롤러(410)로 미리 정해진 타겟 프로그램 시간을 전송할 수도 있다. 비휘발성 메모리(420)는 상기 타겟 프로그램 시간을 이용하여 워드라인 별 프로그램 시간을 조정할 수 있다. 따라서, 스토리지 장치(400)의 성능의 변동 폭을 고객이 요구하는 값으로 개선할 수 있다.
본 명세서에서는 워드라인 별로 프로그램 시간을 확인하고 타겟 프로그램 시간을 기초로 상기 워드라인 별 프로그램 시간을 조정하는 것으로 도시되고 설명되었으나, 페이지 별로 프로그램 시간을 확인하고 페이지 별로 프로그램 시간을 조정할 수도 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 40; 메모리 시스템
10, 30, 60; 메모리 장치
20, 50; 메모리 컨트롤러
61, 62; 비휘발성 메모리 장치들

Claims (10)

  1. 메모리 시스템에 있어서,
    각각이 복수의 메모리 블록을 포함하고, 각 메모리 블록은 복수의 워드라인에 연결된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치들;
    상기 비휘발성 메모리 장치들 각각의 워드라인 별 프로그램 시간을 확인하고, 상기 워드라인 별 프로그램 시간에 기초하여, 타겟 프로그램 시간을 계산하는 메모리 컨트롤러;를 포함하고,
    상기 비휘발성 메모리 장치들 각각은 상기 메모리 컨트롤러부터 상기 타겟 프로그램 시간을 수신하고, 상기 타겟 프로그램 시간에 기초하여 상기 워드라인 별 프로그램 시간을 조정하고,
    상기 워드라인 별 프로그램 시간의 조정이 완료되면, 상기 메모리 컨트롤러는 일정 시간 동안 상기 메모리 시스템의 쓰기 속도의 변동폭을 확인하고, 상기 쓰기 속도의 변동폭이 기준 값보다 작으면 상기 타겟 프로그램 시간을 최종 타겟 프로그램 시간으로 설정하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 비휘발성 메모리 장치들 각각은 상기 프로그램 시간이 상기 타겟 프로그램 시간보다 짧으면 워드라인 별 프로그램 동작의 종료 시간을 지연시키는 메모리 시스템.
  3. 제2항에 있어서,
    상기 비휘발성 메모리 장치들 각각은 상기 워드라인 별로 상기 프로그램 시간과 상기 타겟 프로그램 시간의 차이 값을 계산하고, 상기 차이 값만큼 상기 프로그램 동작의 종료 시간을 지연시키는 메모리 시스템.
  4. 제3항에 있어서,
    상기 비휘발성 메모리 장치들 각각은 레디 상태임을 지시하는 레디/비지 신호를 상기 차이 값만큼 지연시켜 상기 메모리 컨트롤러로 전송하는 메모리 시스템.
  5. 메모리 시스템에 있어서,
    복수의 워드라인들을 포함하는 비휘발성 메모리 장치; 및
    일정 시간 동안 상기 메모리 시스템의 쓰기 속도의 변동폭이 기준 값을 만족하도록 타겟 프로그램 시간을 설정하는 메모리 컨트롤러;를 포함하고,
    상기 메모리 컨트롤러는 프로그램 될 워드라인에 대응하는 타겟 프로그램 시간을 상기 비휘발성 메모리 장치로 전송하고,
    상기 메모리 컨트롤러가 상기 워드라인에 대한 프로그램 명령을 상기 비휘발성 메모리 장치로 전송하면, 상기 비휘발성 메모리 장치는 상기 워드라인의 프로그램 시간을 확인하고, 상기 타겟 프로그램 시간에 기초하여 상기 워드라인의 프로그램 시간을 조정하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 비휘발성 메모리 장치는 상기 워드라인의 프로그램 시간과 상기 타겟 프로그램 시간의 차이 값을 계산하고, 상기 차이 값만큼 프로그램 동작의 종료 시간을 지연시키는 메모리 시스템.
  7. 제6항에 있어서,
    상기 비휘발성 메모리 장치는 상기 비휘발성 메모리 장치가 레디 상태임을 지시하는 레디/비지 신호를 상기 차이 값만큼 지연시켜 상기 메모리 컨트롤러로 전송하는 메모리 시스템.
  8. 메모리 시스템에 있어서,
    복수의 메모리 블록을 포함하는 비휘발성 메모리 장치; 및
    일정 시간 동안 상기 메모리 시스템의 쓰기 속도의 변동폭이 기준 값을 만족하도록 타겟 프로그램 시간을 설정하는 메모리 컨트롤러;를 포함하고,
    상기 메모리 시스템의 파워 온(power on) 시,　상기 메모리 컨트롤러가 상기 비휘발성 메모리 장치로 상기 타겟 프로그램 시간을 전송하면, 상기 비휘발성 메모리 장치는 상기 타겟 프로그램 시간을 저장하고,
    상기 메모리 컨트롤러가 워드라인에 대한 프로그램 명령을 상기 비휘발성 메모리 장치로 전송하면, 상기 비휘발성 메모리 장치는 상기 워드라인의 프로그램 시간을 확인하고, 상기 타겟 프로그램 시간에 기초하여 상기 워드라인의 프로그램 시간을 조정하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 비휘발성 메모리 장치는 상기 워드라인의 프로그램 시간과 상기 타겟 프로그램 시간의 차이 값을 계산하고, 상기 차이 값만큼 프로그램 동작의 종료 시간을 지연시키는 메모리 시스템.
  10. 제9항에 있어서,
    상기 비휘발성 메모리 장치는 상기 비휘발성 메모리 장치가 레디 상태임을 지시하는 레디/비지 신호를 상기 차이 값만큼 지연시켜 상기 메모리 컨트롤러로 전송하는 메모리 시스템.

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