JP6441250B2 - 半導体記憶装置 - Google Patents

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置として、メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。

特開２０１４−１７０５９７号公報

データ読出しの際に生じる閾値電圧のばらつきを補正し得る半導体記憶装置を提供する。

実施形態の半導体記憶装置は、第１メモリセルトランジスタを含むメモリセルトランジスタの第１組と、上記第１メモリセルトランジスタの上方に設けられる第２メモリセルトランジスタを含むメモリセルトランジスタの第２組と、を含むＮＡＮＤストリングを備える。上記第１組に含まれるメモリセルトランジスタは、上記ＮＡＮＤストリングの最下層のメモリセルトランジスタを含み、前記第１組に含まれるメモリセルトランジスタの数は、上記第２組に含まれるメモリセルトランジスタの数よりも少ない。或るレベルのデータが上記第１組内の或るメモリセルトランジスタ及び上記第２組内の或るメモリセルトランジスタに書込まれる場合のプログラムベリファイ動作の際に、上記第１組内の或るメモリセルトランジスタは、ゲートに第１ベリファイ電圧が印加され、上記第２組内の或るメモリセルトランジスタは、ゲートに上記第１ベリファイ電圧と異なる第２ベリファイ電圧が印加される。

第１実施形態に係る半導体記憶装置の構成を示すブロック図である。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成の一部を示す断面図である。 第１実施形態に係る半導体記憶装置の閾値電圧の分布を示すダイアグラムである。 第１実施形態に係る半導体記憶装置の閾値電圧の分布変動を示すダイアグラムである。 第１実施形態に係る半導体記憶装置の電圧生成回路の構成を示すブロック図である。 第１実施形態に係る半導体記憶装置に適用されるゾーンテーブルを示すダイアグラムである。 第１実施形態に係る半導体記憶装置のデータ書込みの際の動作を示すフローチャートである。 第１実施形態に係る半導体記憶装置のベリファイ電圧の補正をしない場合におけるワード線毎の閾値電圧の分布を示すダイアグラムである。 第１実施形態に係る半導体記憶装置のベリファイ電圧の補正後におけるワード線毎の閾値電圧の分布を示すダイアグラムである。 第２実施形態に係る半導体記憶装置のメモリセルアレイの構成の一部を示す断面図である。 第２実施形態に係る半導体記憶装置の電圧生成回路の構成を示すブロック図である。 第２実施形態に係る半導体記憶装置に適用されるゾーンテーブルを示すダイアグラムである。 第２実施形態に係る半導体記憶装置のベリファイ電圧の補正をしない場合におけるワード線毎の閾値電圧の分布を示すダイアグラムである。 第２実施形態に係る半導体記憶装置のベリファイ電圧の補正後におけるワード線毎の閾値電圧の分布を示すダイアグラムである。 第３実施形態に係る半導体記憶装置のメモリセルアレイの構成の一部を示す断面図である。 第３実施形態に係る半導体記憶装置の電圧生成回路の構成を示すブロック図である。 第３実施形態に係る半導体記憶装置に適用されるゾーンテーブルを示すダイアグラムである。 第３実施形態に係る半導体記憶装置のベリファイ電圧の補正をしない場合におけるワード線毎の閾値電圧の分布を示すダイアグラムである。 第２実施形態に係る半導体記憶装置のベリファイ電圧の補正後におけるワード線毎の閾値電圧の分布を示すダイアグラムである。 第１変形例に係る半導体記憶装置のメモリセルアレイの構成の一部を示す断面図である。 第１変形例に係る半導体記憶装置の電圧生成回路の構成を示すブロック図である。 第２変形例に係る半導体記憶装置のメモリセルアレイの構成の一部を示す断面図である。 第２変形例に係る半導体記憶装置の電圧生成回路の構成を示すブロック図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。

１．１ 構成について
１．１．１ 半導体記憶装置の構成について
第１実施形態に係る半導体記憶装置の構成例について、図１を用いて説明する。図１は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。

半導体記憶装置１は、メモリセルアレイ１０、入出力回路１１、ロジック制御回路１２、レディービジー制御回路１３、レジスタ１４、シーケンサ１５、電圧生成回路１６、ロウデコーダ１７、及びセンスアンプ１８を備えている。

メモリセルアレイ１０は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）の集合である。ブロックＢＬＫは、例えばデータの消去単位となり、同一ブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。なお、メモリセルアレイ１０内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定出来る。

入出力回路１１は、半導体記憶装置１の外部と信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送受信する。信号Ｉ／Ｏは、データの実体であり、コマンド、アドレス、及び書き込みデータ又は読み出しデータ等を含む。入出力回路１１は、コマンド及びアドレスをレジスタ１４に転送する。入出力回路１１は、書き込みデータ及び読み出しデータをセンスアンプ１８と送受信する。

ロジック制御回路１２は、半導体記憶装置１の外部から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。信号／ＣＥは、半導体記憶装置１をイネーブルにするための信号である。信号ＣＬＥ及びＡＬＥは、信号ＣＬＥ及びＡＬＥと並行して半導体記憶装置１に流れる信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを半導体記憶装置１に通知する。信号／ＷＥは、信号／ＷＥと並行して半導体記憶装置１に流れる信号Ｉ／Ｏを半導体記憶装置１に取り込むことを指示する。信号／ＲＥは、半導体記憶装置１に信号Ｉ／Ｏを出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置１に指示する。

レディービジー制御回路１３は、信号／ＲＢを半導体記憶装置１の外部に転送して半導体記憶装置１の状態を外部に通知する。信号／ＲＢは、半導体記憶装置１がレディー状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。

レジスタ１４は、コマンド及びアドレスを保持する。レジスタ１４は、アドレスをロウデコーダ１７及びセンスアンプ１８に転送すると共に、コマンドをシーケンサ１５に転送する。また、レジスタ１４は、コマンドに基づいて実行されるシーケンスを制御するための各種テーブルを保持する。

シーケンサ１５は、コマンドを受け取り、又各種テーブルを参照して、コマンドに基づくシーケンス及び各種テーブルに示される情報に従って半導体記憶装置１の全体を制御する。

電圧生成回路１６は、シーケンサ１５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路１６は、生成した電圧をロウデコーダ１７及びセンスアンプ１８に供給する。

ロウデコーダ１７は、レジスタ１４からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づいてブロックＢＬＫを選択する。そして、選択されたブロックＢＬＫには、電圧生成回路１６からの電圧が転送される。

センスアンプ１８は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路１１に転送する。センスアンプ１８は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプ１８は、レジスタ１４からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。

１．１．２ メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイ１０の構成について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置１のメモリセルアレイ１０の構成を説明するための回路図の一例である。

図２に示すように、ＮＡＮＤストリングＮＳの各々は、例えば４８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ４７）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数は４８個に限られず、８個や、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、本明細書および特許請求の範囲において、『接続』とは間に別の導電可能な要素が介在することも含む。

或るブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ４７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ４７に接続される。すなわち、同じアドレスのワード線ＷＬは、同一ブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、又選択ゲート線ＳＧＳは、同一ブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。

また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｎ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｎ−１）（ｎは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。

また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。

前述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。このように一括して書込まれる単位を「ページ」と言う。

次に、メモリセルアレイ１０の断面構造について図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図３は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵに関する部分を示している。具体的には、図３は、２つのストリングユニットＳＵのそれぞれの２つのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。そして、図３に示される構成が、Ｘ方向に複数配列されており、例えばＸ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。

半導体記憶装置１は、半導体基板（図示せず）上に設けられている。以下の説明では、半導体基板の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。

半導体基板の上面内には、ｐ型ウェル領域２０が設けられる。ｐ型ウェル領域２０上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域２０上には、例えば、選択ゲート線ＳＧＳとして機能する配線層２１、ワード線ＷＬ０〜ＷＬ４７として機能する４８層の配線層２２（ＷＬ０〜ＷＬ４７）、及び選択ゲート線ＳＧＤとして機能する配線層２３が、順次積層される。配線層２１及び２３は、複数層積層されていてもよい。積層された配線層２１〜２３間には、図示せぬ絶縁膜が設けられる。

配線層２１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートに共通接続される。配線層２２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートに共通接続される。配線層２３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートに共通接続される。

メモリホールＭＨは、配線層２３、２２、２１を貫通してｐ型ウェル領域２０に達するように設けられる。メモリホールＭＨの側面上には、ブロック絶縁膜２４、電荷蓄積層２５、及びトンネル酸化膜２６が順に設けられる。メモリホールＭＨ内には、半導体ピラー２７が埋め込まれる。電荷蓄積層２５は、電荷を蓄積可能な絶縁膜であってもよいし、導電性のフローティングゲートでもよい。半導体ピラー２７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー２７の上端上には、ビット線ＢＬとして機能する配線層２８が設けられる。

以上のように、ｐ型ウェル領域２０の上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。

ｐ型ウェル領域２０の表面内には、ｎ^＋型不純物拡散領域２９及びｐ^＋型不純物拡散領域３０が設けられる。ｎ^＋型不純物拡散領域２９の上面上には、コンタクト３１が設けられる。コンタクト３１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層３２が設けられる。ｐ^＋型不純物拡散領域３０の上面上にはコンタクト３３が設けられる。コンタクト３３の上面上には、ウェル線ＣＰＷＥＬＬとして機能する配線層３４が設けられる。

なお、複数のメモリホールＭＨは、例えば、同一の形状を有する。メモリホールＭＨの形状は、主として製造工程に起因してＺ方向の相違する複数の位置にわたって不均一に形成され得る。例えば、メモリホールＭＨは、ボーイング形状を有する。具体的には、メモリホールＭＨの径は、配線層２２の中央付近の層（例えば配線層２２（ＷＬ２３））において最も大きく、Ｚ方向の端部に向かうほど小さくなる。また、例えば、メモリホールＭＨの径の変化率は、中央付近は緩やかであるが、端部に向かうほど大きい。このように、メモリホールＭＨの径は、Ｚ方向に依存して異なる大きさを有する。換言すると、メモリホールＭＨの径は、ワード線ＷＬ依存性を有する。

メモリホールＭＨの径は、メモリセルトランジスタＭＴの閾値電圧特性に影響を与え得る。つまり、メモリセルトランジスタＭＴの閾値電圧特性は、ワード線ＷＬ依存性を有し得る。特に、メモリセルトランジスタＭＴの閾値電圧特性は、メモリホールＭＨの径の変化率が大きい端部の配線層（例えば配線層２２（ＷＬ０）及び２２（ＷＬ４７）の近傍）において大きく変化し得る。

ここで、メモリセルトランジスタＭＴの閾値電圧特性とは、例えば、データ書込みの際に電荷蓄積層２５へ電荷が蓄積される度合いを含む。メモリセルトランジスタＭＴの閾値電圧は、例えば、メモリホールＭＨの径が小さいほど上昇しやすい。しかしながら、閾値電圧特性は、これに限らず、種々の特性が相互的に作用することによって決定される。このため、閾値電圧特性は、メモリホールＭＨの径のみによって一意に決定されない。閾値電圧特性は、その他の例として例えば、隣接するメモリセルトランジスタＭＴへのデータ書込みの際に意図せず電荷蓄積される度合い、及び蓄積された電荷がデータ書込みからデータ読出しまでの間に流出する度合いを含む。加えて、閾値電圧特性は、例えば、他のメモリセルトランジスタＭＴに生じる寄生抵抗の如き、データ書込み後からデータ読出しまでの間に閾値電圧を変動させる要素を含む。

なお、メモリセルアレイ１０の構成については、その他の構成であってもよい。メモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．３ メモリセルトランジスタの閾値電圧の分布について
次に、第１実施形態に係る半導体記憶装置のメモリセルトランジスタの閾値電圧の分布について説明する。図４は、第１実施形態に係る半導体記憶装置のメモリセルトランジスタの閾値電圧の分布の一例を示すダイアグラムである。

図４に示すように、メモリセルトランジスタＭＴは、例えば、その閾値電圧に応じて例えば２ビットのデータを保持可能である。この２ビットデータは、メモリセルトランジスタＭＴを閾値電圧の低いものから順番に、例えば“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルに分類することによって保持される。

“Ｅｒ”レベルは、データが消去された状態における閾値電圧の分布であり、例えば負の値を有し（正の値を有していても良い）、消去ベリファイレベル（ベリファイレベルやベリファイ電圧等とも称す）ＥＶよりも低い。“Ａ”〜“Ｃ”レベルは、電荷蓄積層２５内に電荷が注入された状態の閾値電圧の分布である。

ベリファイレベル“ＡＶ”よりも高い電圧に分布したメモリセルトランジスタＭＴは、“Ａ”レベル以上のレベルに分類される。また、“Ａ”レベルは、読み出しレベル“ＡＲ”よりも高く、且つ読み出しレベル“ＢＲ”より低い閾値電圧を示す。

ベリファイレベル“ＢＶ”よりも高い電圧に分布したメモリセルトランジスタＭＴは、“Ｂ”レベル以上のレベルに分類される。また、“Ｂ”レベルは、読み出しレベル“ＢＲ”よりも高く、且つ読み出しレベル“ＣＲ”より低い閾値電圧を示す。

ベリファイレベル“ＣＶ”よりも高い電圧に分布したメモリセルトランジスタＭＴは、“Ｃ”レベル以上のレベルに分類される。また、“Ｃ”レベルは、読み出しレベル“ＣＲ”よりも高い閾値電圧を示す。このように、４つレベルの閾値電圧を取り得ることにより、個々のメモリセルトランジスタＭＴは２ビットのデータ(4-level data)を記憶出来る。

“Ｅｒ”〜“Ｃ”レベルの各々におけるメモリセルトランジスタＭＴの閾値電圧は、データ書込み後に変動し、最終的に或る範囲内に分布する。図５は、第１実施形態に係る半導体記憶装置の閾値電圧の分布変動の一例を示すダイアグラムである。図５に示すように、或るレベルにおける閾値電圧の分布は、時間と共に分布Ｄ１から分布Ｄ２へ変動し得る。分布Ｄ１は、或るレベルにおいてデータ書込み直後に得られる閾値分布である。分布Ｄ２は、分布Ｄ１が得られたレベルにおいてデータ読出しの際に得られる閾値分布である。

このような分布の変動は、データ書込みからデータ読出しまでの間の種々の要因によって発生し得る。例えば、閾値電圧は、周辺のメモリセルトランジスタＭＴへのデータ書込みの際に、新たに電荷が蓄積されることによって上昇し得る。また、例えば、閾値電圧は、データ読出しまでの間に、蓄積していた電荷が流出することによって減少し得る。また、例えば、閾値電圧は、周辺のメモリセルトランジスタＭＴへのデータ書込みによって寄生抵抗が変化し、結果的に上昇又は減少し得る。このように、閾値電圧は、データ書込みの際よりも、データ読出しの際の方がより広い範囲に分布し得る。以下の説明では、データ書込みからデータ読出しまでの間に閾値電圧が変動し、より広い範囲に分布することを、「閾値電圧の分布変動」と言う。

上述の通り、メモリセルトランジスタＭＴの閾値電圧の特性は、ワード線ＷＬ依存性を有し得る。このため、閾値電圧の分布変動は、ワード線ＷＬ依存性を有し得る。特に、閾値電圧の分布変動は、ＮＡＮＤストリングＮＳの端部のワード線ＷＬにおいて、より大きく変動し得る。

１．１．４ ゾーンについて
次に、第１実施形態に係る半導体記憶装置に適用されるゾーンについて説明する。図６は、第１実施形態に係る半導体記憶装置の電圧生成回路の構成の一例を示すブロック図である。

図６に示すように、電圧生成回路１６は、チャージポンプ１６Ａ及びドライバ回路１６Ｂを備えている。チャージポンプ１６Ａは、シーケンサ１５からの指示に基づき、例えば、書込み動作、読出し動作、及び消去動作等の際に必要な複数の電圧を生成する。チャージポンプ１６Ａは、生成された複数の電圧をドライバ回路１６Ｂに転送する。ドライバ回路１６Ｂは、シーケンサ１５からの指示に基づき、チャージポンプ１６Ａから供給された複数の電圧を各種配線に転送する。

具体的には、例えば、ドライバ回路１６Ｂは、４つのＳＧＤドライバ１６ｄ（１６ｄ０〜１６ｄ３）と、ＳＧＳドライバ１６ｓと、４８つのワード線ドライバ１６ｗ（１６ｗ０〜１６ｗ４７）と、を備えている。ＳＧＤドライバ１６ｄ０〜１６ｄ３は、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に電圧を転送する。ＳＧＳドライバ１６ｓは、選択ゲート線ＳＧＳに電圧を転送する。ワード線ドライバ１６ｗ０〜１６ｗ４７は、それぞれワード線ＷＬ０〜ＷＬ４７に電圧を転送する。

ワード線ドライバ１６ｗは、シーケンサ１５からの指示に基づき、複数の組（ゾーン）に分類される。或るゾーンに分類されたワード線ドライバ１６ｗは、シーケンサ１５の制御に基づいて、他のゾーンに分類されたワード線ドライバ１６ｗと異なるベリファイ電圧を転送する。具体的には、例えば、ワード線ドライバ１６ｗは、データ書込みのベリファイ動作（以下「プログラムベリファイ動作」と言う。）において、３つのゾーンＺｎ１（Ｚｎ１０〜Ｚｎ１２）に分類される。つまり、ワード線ドライバ１６ｗ０及び１６ｗ１は、ゾーンＺｎ１０に分類される。ワード線ドライバ１６ｗ２〜１６ｗ４５は、ゾーンＺｎ１１に分類される。ワード線ドライバ１６ｗ４６及び１６ｗ４７は、ゾーンＺｎ１２に分類される。

シーケンサ１５は、ゾーンを識別させるためのゾーンテーブルに基づいて、発生させるべき電圧を電圧生成回路１６に指示する。ゾーンテーブルは、例えば、半導体記憶装置１の動作で使用される種々の電圧の１つについて、ゾーン毎に、同じ又は相違する値を示す。シーケンサ１５は、ゾーンテーブルを使用して、或るゾーンＺｎ１のワード線ドライバ１６ｗに、当該ゾーンＺｎ１に対応する電圧を転送させる。ゾーンテーブルは、例えば、レジスタ１４に予め保持されるテーブルの１つである。なお、ゾーンテーブルは、例えばメモリセルトランジスタＭＴの閾値電圧の分布変動のワード線ＷＬ依存性の傾向に基づいて決定される。閾値電圧の分布変動のワード線ＷＬ依存性は、例えば出荷前テストの際に測定される。ゾーンテーブルは、ウェハ単位で決定されてもよいが、これに限られない。ゾーンテーブルは、例えば、チップ単位、ブロックＢＬＫ単位等、種々の範囲において動的に決定されてもよい。

図７は、第１実施形態に係る半導体記憶装置の或るレベルにおけるプログラムベリファイ動作の際に適用されるゾーンテーブルの一例の内容を模式的に示したダイアグラムである。図７に示すように、同一レベルのデータに係るプログラムベリファイ動作の際に、ゾーンＺｎ１１に対応するワード線ＷＬ２〜ＷＬ４５は、ベリファイ電圧Vverify11が印加される。ゾーンＺｎ１０に対応するワード線ＷＬ０及びＷＬ１は、ベリファイ電圧Vverify11より小さいベリファイ電圧Vverify10が印加される。ゾーンＺｎ１２に対応するワード線ＷＬ４６及びＷＬ４７は、ベリファイ電圧Vverify11より小さいベリファイ電圧Vverify12が印加される。

１．２ 動作について
次に、第１実施形態に係る半導体記憶装置におけるデータの書込み動作について説明する。図８は、第１実施形態に係る半導体記憶装置のデータの書込み動作の一例を示すフローチャートである。以下の説明では、ブロックＢＬＫ、ストリングユニットＳＵ、ＮＡＮＤストリングＮＳ、及びメモリセルトランジスタＭＴの各々がプログラム動作又はプログラムベリファイ動作の対象である場合、各々の名称に「選択」を付す。また、プログラム動作又はプログラムベリファイ動作の対象でない場合、各々の名称に「非選択」を付す。同様に、選択メモリセルトランジスタＭＴが接続されるワード線ＷＬを選択ワード線ＷＬ、非選択メモリセルトランジスタＭＴが接続されるワード線ＷＬを非選択ワード線ＷＬと言う。なお、プログラムベリファイ動作においては、図７に示す如きダイアグラムの内容を含むゾーンテーブルが適用されるものとする。

図８に示すように、ステップＳＴ１０において、シーケンサ１５は、書き込みコマンドを受け取ると、セットアップを行う。すなわち、シーケンサ１５は、電圧生成回路１６に対して、回路の立ち上げを命令する。これに応答して電圧生成回路１６は、ベリファイ電圧Vverify10、Vverify11、及びVverify12を含む複数の電圧を生成する。

ステップＳＴ１１において、センスアンプ１８に書き込みデータが転送される。更にセンスアンプ１８は、書込みデータに応じて各ビット線ＢＬを充電する。

ステップＳＴ１２において、書込みデータに応じてプログラム動作が実行される。プログラム動作とは、ワード線に電圧を印加することで、選択メモリセルトランジスタＭＴに電荷を蓄積させて、閾値電圧を上昇させる動作である。具体的には、ワード線ドライバ１６ｗは、ロウデコーダ１７を介して、選択ワード線ＷＬに電圧Vpgmを印加する。また、ワード線ドライバ１６ｗは、非選択ワード線ＷＬに電圧Vpassを印加する。電圧Vpgmは、電荷を電荷蓄積層２５に注入するための電圧であり、電圧Vpassより大きい。電圧Vpassは、非選択メモリセルトランジスタＭＴをオン状態にする電圧で、且つ非選択メモリセルトランジスタＭＴへの誤書込みを抑制する大きさを有する。

ステップＳＴ１３において、プログラムベリファイ動作が実行される。プログラムベリファイ動作では、ステップＳＴ１２のプログラム動作の後、メモリセルトランジスタＭＴからデータを読み出す。これにより、ステップＳＴ１４において、所望のデータが書込まれているか否かの判定がシーケンサ１５により実行される。具体的には、ワード線ドライバ１６ｗは、選択ワード線ＷＬにベリファイ電圧を印加し、非選択ワード線ＷＬに電圧Vreadを印加する。電圧Vreadは、保持データに関わらず非選択メモリセルトランジスタＭＴをオンさせる大きさを有する。

ベリファイ電圧は、ゾーンテーブルに基づき、選択ワード線ＷＬに応じて異なる値が印加される。すなわち、ワード線ＷＬ０及びＷＬ１のいずれかが選択ワード線ＷＬである場合、ワード線ドライバ１６ｗ０及び１６ｗ１のうちの選択ワード線ＷＬと接続された１つは、ワード線ＷＬ０及びＷＬ１の対応する１つにベリファイ電圧Vverify10を印加する。ワード線ＷＬ２〜ＷＬ４５のいずれかが選択ワード線ＷＬである場合、ワード線ドライバ１６ｗ２〜１６ｗ４５のうちの選択ワード線ＷＬと接続された１つは、ワード線ＷＬ２〜ＷＬ４５の対応する１つにベリファイ電圧Vverify11を印加する。ワード線ＷＬ４６及びＷＬ４７のいずれかが選択ワード線ＷＬである場合、ワード線ドライバ１６ｗ４６及び１６ｗ４７のうちの選択ワード線ＷＬと接続された１つは、ワード線ＷＬ４６及びＷＬ４７の対応する１つにベリファイ電圧Vverify12を印加する。

ステップＳＴ１４において、シーケンサ１５による判定が実行される。具体的には、シーケンサ１５は、メモリセルトランジスタＭＴの閾値電圧の上昇が十分ではない場合、いまだデータの書込みが完了していない（プログラムベリファイにフェイルした）と判定する（ステップＳＴ１４；ｎｏ）。この場合、ステップＳＴ１２に戻り、再びプログラム動作が実行される。一方、シーケンサ１５は、上記プログラム動作を繰り返すことによりメモリセルトランジスタＭＴの閾値電圧が十分に上昇した場合、所望のデータが書込まれた（プログラムベリファイにパスした）と判定する（ステップＳＴ１４；ｙｅｓ）。この場合、ステップＳＴ１５に進む。

ステップＳＴ１５において、リカバリーが行われ、データ書き込み動作は終了する。

１．３ 本実施形態に係る効果
第１実施形態によれば、データ読出しの際に閾値電圧が過度にばらついている状態になることを抑制出来る。本効果につき、以下説明する。

メモリセルトランジスタの閾値電圧は、データ書込みからデータ読出しまでの間に、変動することが知られている。例えば、フローティングゲート型のメモリセルトランジスタの閾値電圧は、データ書込みから読出しまでの間の寄生抵抗の変動の影響を受ける。寄生抵抗の変動の大きさは、同一のＮＡＮＤストリング内におけるデータ書込みの順番が早いほど、より大きくなる。つまり、閾値電圧の分布変動は、ＮＡＮＤストリング内の書込み順番との一貫性を有する。このため、従来の技術では、ＮＡＮＤストリング内のデータ書込みの順番毎に均等な数で分割されたメモリセルトランジスタの組を、ゾーンにより分類している。そして、ゾーン毎に異なるベリファイ電圧を設定することにより、閾値電圧の分布変動の低減が図られている。

一方、３次元積層型の不揮発半導体記憶装置は、例えばメモリホールの製造誤差に起因して、メモリセルトランジスタの形状にワード線依存性が生じる。メモリセルトランジスタの形状は、閾値電圧の分布変動を生じさせる要因となる。メモリセルトランジスタの形状は、ワード線毎に不均一に変動し得る。このため、閾値電圧の分布変動は、不均一に変動し得る。特に、ＮＡＮＤストリングの端部は、閾値電圧の分布変動が大きくなる。図９は、第１実施形態に係る半導体記憶装置１のベリファイ電圧を補正しない場合におけるワード線毎の閾値電圧の分布の一例を示すダイアグラムである。図９では、半導体記憶装置１の全てのメモリセルトランジスタＭＴに対して同一のベリファイ電圧Vverify11を用いてデータ書込みされた場合における、データ読出しの際の閾値電圧が、ワード線毎に分類されて示される。図９に示すように、ＮＡＮＤストリングＮＳは、端部領域Ａ１０及びＡ１２と、中央領域Ａ１１とに分類される。端部領域Ａ１０又はＡ１２に含まれるメモリセルトランジスタＭＴの数は、中央領域Ａ１１に含まれるメモリセルトランジスタＭＴの数と異なり、例えば少ない。同一のベリファイ電圧Vverify11が用いられた場合、閾値電圧の分布変動は、ＮＡＮＤストリングＮＳの端部領域Ａ１０及びＡ１２において、中央領域Ａ１１よりも大きい。具体的には、図９の例では、データ読出しの際における中央領域Ａ１１のメモリセルトランジスタＭＴの閾値電圧（中央領域Ａ１１の閾値電圧）は、ベリファイ電圧Vverify11付近に分布する。一方、端部領域Ａ１０及びＡ１２の閾値電圧は、端部領域Ａ１０及びＡ１２のメモリセルトランジスタＭＴの特性により、データ書込みからデータ読出しまでの間に、ベリファイ電圧Vverify11に対して大きく増加している。このように、データ読出しの際にＮＡＮＤストリングの端部において生じる閾値電圧の分布変動を補正することについて、検討の余地がある。

第１実施形態に係る構成によれば、同一のレベルのデータが書込まれる場合のプログラムベリファイ動作の際に、ゾーン毎の値のベリファイ電圧が使用される。例えば、端部領域及び中央領域Ａ１０〜Ａ１２に対して、異なるゾーンＺｎ１０〜Ｚｎ１２を定義するゾーンテーブルに基づき、ベリファイ電圧を印加するようにしている。より具体的には、ゾーンＺｎ１０及びＺｎ１２に含まれるメモリセルトランジスタＭＴの制御ゲートには、ゾーンＺｎ１１に含まれるメモリセルトランジスタＭＴの制御ゲートと異なるベリファイ電圧が印加されるようにしている。これにより、データ読出しの際にＮＡＮＤストリングＮＳの端部に生じる閾値電圧の分布変動を補正することができる。

図１０は、第１実施形態に係る半導体記憶装置１のベリファイ電圧補正後におけるワード線毎の閾値電圧の分布の一例を示すダイアグラムである。図１０は、ゾーンＺｎ１０〜Ｚｎ１２にそれぞれベリファイ電圧Vverify10〜Vverify12が印加された場合におけるワード線毎の閾値電圧の分布変動が示されている。図１０に示すように、ベリファイ電圧Vverify10及びVverify12は、ベリファイ電圧Vverify11よりも低い。これにより、ゾーンＺｎ１０及びＺｎ１２のメモリセルトランジスタＭＴは、ベリファイ電圧Vverify11が設定された場合よりも電荷蓄積されない状態でプログラムベリファイをパスする。その後、ゾーンＺｎ１０及びＺｎ１２のメモリセルトランジスタＭＴは、その特性により閾値電圧が上昇する。このため、ゾーンＺｎ１０及びＺｎ１２の閾値電圧は、結果的にベリファイ電圧Vverify11付近に分布する。つまり、全てのメモリセルトランジスタＭＴの閾値電圧は、データ読出しの際に、ワード線ＷＬに依存しないように補正される。したがって、データ読出しの際にＮＡＮＤストリングの端部において閾値電圧が過度にばらついている状態になることを抑制できる。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、図９で説明したような端部の閾値電圧のみが大きく変動している場合だけでなく、端部以外においても閾値電圧が分布変動を補正する必要がある場合において、データ読出しの際に閾値電圧が過度にばらついている状態になることを抑制するものである。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。

２．１ 構成について
２．１．１ メモリセルアレイの構成について
第２実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図１１を用いて説明する。図１１は、第２実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図１１は、図３と同様に、１つのブロックＢＬＫ内の２つのストリングユニットＳＵのそれぞれのストリングＮＳ、及び関連する部分を示している。

図１１に示すように、複数のメモリホールＭＨは、図３で説明したようなボーイング形状ではなく、テーパ形状を有する。すなわち、メモリホールＭＨの径は、下方から上方に向けて大きくなる。具体的には、メモリホールＭＨの径は、配線層２２（ＷＬ０）において最も小さく、配線層２２（ＷＬ４７）において最も大きくなる。このように、メモリホールＭＨの径は、Ｚ方向に依存して異なる大きさを有するので、閾値電圧の特性がワード線ＷＬ依存性を有する点で第１実施形態と共通する。一方、メモリホールＭＨの径が上方に向かうにつれて単調増加する点において、第１実施形態と異なる。このため、閾値電圧の特性の変化の仕方は、第１実施形態と異なり得る。具体的には、ＮＡＮＤストリングＮＳの中央付近の層（例えば、配線層２２（ＷＬ２〜ＷＬ４５））においても、閾値電圧の特性の差が大きくなり得る。

２．２ ゾーンについて
次に、第２実施形態に係る半導体記憶装置において適用されるゾーンについて説明する。図１２は、第２実施形態に係る半導体記憶装置の電圧生成回路の構成の一例を示すブロック図である。

図１２に示すように、ワード線ドライバ１６ｗは、プログラムベリファイ動作において、４つのゾーンＺｎ２（Ｚｎ２０〜Ｚｎ２３）に分類される。具体的には、ワード線ドライバ１６ｗ０及び１６ｗ１は、ゾーンＺｎ２０に分類される。ワード線ドライバ１６ｗ２〜１６ｗ２３は、ゾーンＺｎ２１に分類される。ワード線ドライバ１６ｗ２４〜１６ｗ４５は、ゾーンＺｎ２２に分類される。ワード線ドライバ１６ｗ４６及び１６ｗ４７は、ゾーンＺｎ２３に分類される。

図１３は、第２実施形態に係る半導体記憶装置のプログラムベリファイ動作の際に適用されるゾーンテーブルの内容を模式的に示したダイアグラムの一例である。図１３に示すように、プログラムベリファイ動作の際に、ゾーンＺｎ２１に対応するワード線ＷＬ２〜ＷＬ２３は、ベリファイ電圧Vverify21が印加される。ゾーンＺｎ２０に対応するワード線ＷＬ０及びＷＬ１は、ベリファイ電圧Vverify21より小さいベリファイ電圧Vverify20が印加される。ゾーンＺｎ２２に対応するワード線ＷＬ２４〜ＷＬ４５は、ベリファイ電圧Vverify21より大きいベリファイ電圧Vverify22が印加される。ゾーンＺｎ２３に対応するワード線ＷＬ４６及びＷＬ４７は、ベリファイ電圧Vverify22より更に大きいベリファイ電圧Vverify23が印加される。

２．３ 本実施形態に係る効果
図１４は、第２実施形態に係る半導体記憶装置１のベリファイ電圧を補正しない場合におけるワード線毎の閾値電圧の分布の一例を示すダイアグラムである。図１４では、半導体記憶装置１の全てのメモリセルトランジスタＭＴに対して同一のベリファイ電圧Vverify21を用いてデータ書込みされる。その後、データ読出しの際の閾値電圧が、ワード線毎に分類されて示されている。図１４に示すように、同一のベリファイ電圧Vverify21が用いられた場合、ＮＡＮＤストリングＮＳの閾値電圧は、端部領域Ａ２０から端部領域Ａ２３に向かうほど減少している。具体的には、中央領域Ａ２１の閾値電圧は、ベリファイ電圧Vverify21付近に分布している。端部領域Ａ２０の閾値電圧は、ベリファイ電圧Vverify21に対して大きく増加している。一方、中央領域Ａ２２及び端部領域Ａ２３の閾値電圧は、ベリファイ電圧Vverify21に対して減少している。端部領域Ａ２３の閾値電圧は、中央領域Ａ２２の閾値電圧に対して更に大きく減少している。このような場合、中央領域２１Ａの閾値電圧に対する他の領域の閾値電圧の分布変動は、端部領域Ａ２０及びＡ２２のみならず、中央領域Ａ２２においても大きくなってしまう。

第２実施形態に係る構成によれば、同一のレベルのデータが書込まれる場合のプログラムベリファイ動作の際に、ゾーン毎の値のベリファイ電圧が使用される。例えば、第２実施形態に係る半導体記憶装置１は、端部領域及び中央領域Ａ２０〜Ａ２３に対して、それぞれ異なるゾーンＺｎ２０〜Ｚｎ２３を定義するゾーンテーブルに基づき、ベリファイ電圧を印加するようにしている。より具体的には、ゾーンＺｎ２０及びＺｎ２３には、ゾーンＺｎ２１及びＺｎ２２と異なるベリファイ電圧Vverify20及びVverify23が印加される。また、ゾーンＺｎ２１及びＺｎ２２には、それぞれ異なるベリファイ電圧Vverify21及びVverify22が印加されるようにしている。これにより、ＮＡＮＤストリングに生じる閾値電圧の分布変動をより精度よく補正することができる。

図１５は、第２実施形態に係る半導体記憶装置１のベリファイ電圧補正後におけるワード線毎の閾値電圧の分布の一例を示すダイアグラムである。図１５は、ゾーンＺｎ２０〜Ｚｎ２３にそれぞれベリファイ電圧Vverify20〜Vverify23が印加された場合におけるワード線毎の閾値電圧の分布変動が示されている。図１５に示すように、ベリファイ電圧Vverify20は、ベリファイ電圧Vverify21よりも低い。ベリファイ電圧Vverify22は、ベリファイ電圧Vverify21よりも高い。また、ベリファイ電圧Vverify23は、ベリファイ電圧Vverify22よりも更に高い。これにより、ゾーンＺｎ２２のメモリセルトランジスタＭＴは、ベリファイ電圧Vverify21が設定された場合よりも、より電荷蓄積された状態でプログラムベリファイをパスする。また、ゾーンＺｎ２３のメモリセルトランジスタＭＴは、ベリファイ電圧Vverify22が設定された場合よりも更に電荷蓄積された状態でプログラムベリファイをパスする。その後、ゾーンＺｎ２２のメモリセルトランジスタＭＴは、閾値電圧が減少する。また、ゾーンＺｎ２３のメモリセルトランジスタＭＴは、ゾーンＺｎ２２のメモリセルトランジスタＭＴよりも更に閾値電圧が減少する。このため、ゾーンＺｎ２２及びＺｎ２３の閾値電圧は、結果的にベリファイ電圧Vverify21付近に分布する。つまり、全てのメモリセルトランジスタＭＴの閾値電圧は、データ読出しの際に、ワード線ＷＬに依存しないように補正される。したがって、データ読出しの際にＮＡＮＤストリングの端部のみならず、端部以外の領域に生じる閾値電圧の分布変動についても補正することができる。

３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第３実施形態に係る半導体記憶装置のＮＡＮＤストリングは、１本の柱状の形状ではなくＵ字形状となる場合において、データ読出しの際の閾値電圧の分布変動を低減するものである。以下の説明では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。

３．１ ＮＡＮＤストリングの構成について
第３実施形態に係る半導体記憶装置のＮＡＮＤストリングＮＳの構成について、図１６を用いて説明する。図１６は、第３実施形態に係る半導体記憶装置のＮＡＮＤストリングの一部の断面構造の一例を示している。特に、図１６は、図３と同様に、１つのブロックＢＬＫ内の２つのストリングユニットＳＵのそれぞれのＮＡＮＤストリングＮＳ、及び関連する部分を示している。

図１６に示すように、ＮＡＮＤストリングＮＳは、半導体基板（図示せず）の上方に設けられ、バックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を含む。

バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴとして機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１及びＳＴ２として機能する。配線層Ｌ４は、ソース線ＣＥＬＳＲＣ及びビット線ＢＬとして機能する。

バックゲートトランジスタ層Ｌ１は、半導体基板の上方に設けられ、導電層３５を有する。導電層３５の上面内には、バックゲートホールＢＨが設けられる。導電層３５は、バックゲート線として機能する。導電層３５は、ＸＹ平面上に二次元に拡がり、ブロックＢＬＫ毎に分断されている。

メモリセルトランジスタ層Ｌ２は、バックゲートトランジスタ層Ｌ１の上方に設けられる。メモリセルトランジスタ層Ｌ２は、配線層２２を有する。すなわち、導電層３５上には、ワード線ＷＬ２３〜ＷＬ０として機能する配線層２２と、ワード線ＷＬ２４〜ＷＬ４７として機能する配線層２２と、が個別に積層される。積層された配線層２２の間には、図示せぬ絶縁膜が設けられる。ワード線ＷＬ２３〜ＷＬ０として機能する配線層２２及びワード線ＷＬ２４〜ＷＬ４７として機能する配線層２２は、図示せぬ絶縁膜によって分断される。配線層２２は、例えばＸ方向に沿って延びる。

選択トランジスタ層Ｌ３は、メモリセルトランジスタ層Ｌ２の上方に設けられる。選択トランジスタ層Ｌ３は、選択ゲート線ＳＧＳとして機能する配線層２１及び選択ゲート線ＳＧＤとして機能する配線層２３を有する。配線層２１は、ワード線ＷＬ０として機能する配線層２２の上方に積層される。配線層２３は、ワード線ＷＬ４７として機能する配線層２２の上方に積層される。配線層２１及び２３は、図示せぬ絶縁膜によって分断される。配線層２１及び２３は、例えばＸ方向に沿って延びる。

また、メモリセルトランジスタ層Ｌ２及び選択トランジスタ層Ｌ３は、メモリホールＭＨ１及びＭＨ２を有する。メモリホールＭＨ１は、配線層２１、及びワード線ＷＬ０〜ＷＬ２３として機能する配線層２２を貫通してバックゲートホールＢＨに達するように設けられる。メモリホールＭＨ２は、配線層２３、及びワード線ＷＬ４７〜ＷＬ２４として機能する配線層２２を貫通してバックゲートホールＢＨに達するように設けられる。

バックゲートホールＢＨ及びメモリホールＭＨ１、ＭＨ２の側面上には、ブロック絶縁膜２４、電荷蓄積層（絶縁膜）２５、及びトンネル酸化膜２６が順に設けられる。バックゲートホールＢＨ内には、半導体膜３６が埋め込まれる。メモリホールＭＨ１及びＭＨ２の各々の内部には、半導体ピラー２７が埋め込まれる。半導体ピラー２７の各々の下端は、半導体膜３６に接する。半導体膜３６及び半導体ピラー２７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。メモリホールＭＨ１に埋め込まれた半導体ピラー２７の上端には、ソース線ＣＥＬＳＲＣとして機能する配線層３２が設けられる。メモリホールＭＨ２に埋め込まれた半導体ピラー２７の上端には、コンタクト３７が設けられる。コンタクト３７の上面には、ビット線ＢＬとして機能する配線層２８が設けられる。

以上のように、半導体基板の上方には、バックゲートトランジスタ、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１並びにＳＴ２が順に積層されている。また、２つのメモリホールＭＨ１及びＭＨ２と、メモリホールＭＨ１及びＭＨ２を連結するバックゲートホールＢＨとが、１つのＮＡＮＤストリングＮＳに対応している。

なお、メモリホールＭＨ１及びＭＨ２の形状は、主として製造工程に起因してＺ方向の相違する複数の位置にわたって不均一に形成され得る。例えば、メモリホールＭＨ１及びＭＨ２は、例えば、第１実施形態と同様にボーイング形状を有する。具体的には、メモリホールＭＨ１の径は、配線層２２の中央付近の層（例えば配線層２２（ＷＬ１２））において最も大きく、Ｚ方向の端部に向かうほど小さくなる。つまり、メモリホールＭＨ１の径の変化率は、端部である配線層２２（ＷＬ０）及び配線層２２（ＷＬ２３）の層において局所的に最も大きい。また、メモリホールＭＨ２の径は、配線層２２の中央付近の層（例えば配線層２２（ＷＬ３５））において最も大きく、Ｚ方向の端部に向かうほど小さくなる。つまり、メモリホールＭＨ２の径の変化率は、端部である配線層２２（ＷＬ４７）及び配線層２２（ＷＬ２４）の層において局所的に最も大きい。このように、メモリホールＭＨ１及びＭＨ２の径は、Ｚ方向に依存して異なる大きさを有する。

つまり、第３実施形態に係るメモリセルトランジスタＭＴの閾値電圧特性は、ワード線ＷＬ依存性を有し得る。特に、メモリセルトランジスタＭＴの閾値電圧特性は、メモリホールＭＨ１及びＭＨ２の端部の配線層２２（例えば配線層２２（ＷＬ０）及び２２（ＷＬ４７）の近傍、又は配線層２２（ＷＬ２３）及び２２（ＷＬ２４）の近傍）において大きく変化し得る。

また、半導体基板上に並ぶ複数のメモリホールＭＨ１及びＭＨ２は、例えば同一の形状を有する。このため、メモリホールＭＨ１及びＭＨ２は、Ｚ方向に同一のワード線ＷＬ依存性を有し得る。したがって、メモリホールＭＨ１のメモリセルトランジスタＭＴ０〜ＭＴ２３と、それぞれメモリホールＭＨ２のメモリセルトランジスタＭＴ４７〜ＭＴ２４とは、同一の階層のワード線ＷＬにおいて同一の閾値電圧特性を示し得る。

３．２ ゾーンについて
次に、第３実施形態に係る半導体記憶装置において適用されるゾーンについて説明する。図１７は、第３実施形態に係る半導体記憶装置の電圧生成回路の構成の一例を示すブロック図である。

図１７に示すように、ワード線ドライバ１６ｗは、プログラムベリファイ動作において、４つのゾーンＺｎ３（Ｚｎ３０〜Ｚｎ３３）に分類される。具体的には、ワード線ドライバ１６ｗ０、１６ｗ１、１６ｗ４６、及び１６ｗ４７は、ゾーンＺｎ３０に分類される。ワード線ドライバ１６ｗ２〜１６ｗ１２、及び１６ｗ３５〜１６ｗ４５は、ゾーンＺｎ３１に分類される。ワード線ドライバ１６ｗ１３〜１６ｗ２１、及び１６ｗ２６〜１６ｗ３４は、ゾーンＺｎ３２に分類される。ワード線ドライバ１６ｗ２２〜１６ｗ２５は、ゾーンＺｎ３３に分類される。

図１８は、第３実施形態に係る半導体記憶装置のプログラムベリファイ動作の際に適用されるゾーンテーブルの内容を模式的に示したダイアグラムの一例である。図１８に示すように、プログラムベリファイ動作の際に、ゾーンＺｎ３１に対応するワード線ＷＬ２〜ＷＬ１２、及びＷＬ３５〜ＷＬ４５は、ベリファイ電圧Vverify31が印加される。ゾーンＺｎ３０に対応するワード線ＷＬ０、ＷＬ１、ＷＬ４６、及びＷＬ４７は、ベリファイ電圧Vverify31より大きいベリファイ電圧Vverify30が印加される。ゾーンＺｎ３２に対応するワード線ＷＬ１３〜ＷＬ２１、及びＷＬ２６〜ＷＬ３４は、ベリファイ電圧Vverify31より大きいベリファイ電圧Vverify32が印加される。ゾーンＺｎ３３に対応するワード線ＷＬ２２〜ＷＬ２５は、ベリファイ電圧Vverify32より更に大きいベリファイ電圧Vverify33が印加される。

３．３ 本実施形態に係る効果
図１９は、第３実施形態に係る半導体記憶装置１のベリファイ電圧を補正しない場合におけるワード線毎の閾値電圧の分布の一例を示すダイアグラムである。図１９では、半導体記憶装置１の全てのメモリセルトランジスタＭＴに対して同一のベリファイ電圧Vverify31を用いてデータ書込みされる。その後、データ読出しの際の閾値電圧が、ワード線毎に分類されて示されている。同一のベリファイ電圧Vverify31が用いられた場合、図１９に示すように、ＮＡＮＤストリングＮＳの閾値電圧は、メモリホールＭＨ１に対応する端部領域Ａ３０から端部領域Ａ３３までの範囲と、メモリホールＭＨ２に対応する端部領域Ａ３４から端部領域Ａ３７までの範囲とで対称に変動している。具体的には、中央領域Ａ３１及びＡ３６の閾値電圧は、ベリファイ電圧Vverify31付近に分布している。端部領域Ａ３０及びＡ３７の閾値電圧は、ベリファイ電圧Vverify31に対して大きく減少している。一方、中央領域Ａ３２及びＡ３５、並びに端部領域Ａ３３及びＡ３４の閾値電圧は、ベリファイ電圧Vverify31に対して減少している。特に、端部領域Ａ３３及びＡ３４は、中央領域Ａ３２及びＡ３５の閾値電圧に対して更に大きく減少している。これは、２つのメモリホールＭＨ１及びＭＨ２がＺ方向に同一の変動傾向を示す閾値電圧特性を有するためである。

第３実施形態に係る構成によれば、同一のレベルのデータが書込まれる場合のプログラムベリファイ動作の際に、ゾーン毎の値のベリファイ電圧が使用される。例えば、第３実施形態に係る半導体記憶装置１は、端部領域Ａ３０及びＡ３７、中央領域Ａ３１及びＡ３６、中央領域Ａ３２及びＡ３５、並びに端部領域Ａ３３及びＡ３４は、それぞれ同一のゾーンＺｎ３０〜Ｚｎ３３に分類されるようにしている。より具体的には、ゾーンＺｎ３０〜Ｚｎ３３には、プログラムベリファイ動作の際に、それぞれ独立したベリファイ電圧Vverify30〜Vverify33が印加されるようにしている。これにより、ＮＡＮＤストリングに生じる閾値電圧の分布変動をより精度よく補正することができる。

図２０は、第３実施形態に係る半導体記憶装置１のベリファイ電圧補正後におけるワード線毎の閾値電圧の分布の一例を示すダイアグラムである。図２０は、ゾーンＺｎ３０〜Ｚｎ３３にそれぞれベリファイ電圧Vverify30〜Vverify33が印加された場合におけるワード線毎の閾値電圧の分布変動が示されている。図２０に示すように、ベリファイ電圧Vverify30は、ベリファイ電圧Vverify31よりも高い。ベリファイ電圧Vverify32は、ベリファイ電圧Vverify31よりも高い。また、ベリファイ電圧Vverify33は、ベリファイ電圧Vverify32よりも更に高い。これにより、ゾーンＺｎ３０及びＺｎ３２のメモリセルトランジスタＭＴは、ベリファイ電圧Vverify31が設定された場合よりも電荷蓄積された状態でプログラムベリファイをパスする。また、ゾーンＺｎ３３のメモリセルトランジスタＭＴは、ベリファイ電圧Vverify32が設定された場合よりも更に電荷蓄積された状態でプログラムベリファイをパスする。その後、ゾーンＺｎ３０及びＺｎ３２のメモリセルトランジスタＭＴは、その特性により、閾値電圧が減少する。また、ゾーンＺｎ３３のメモリセルトランジスタＭＴは、その特性により、ゾーンＺｎ３２のメモリセルトランジスタＭＴよりも更に閾値電圧が減少する。このため、ゾーンＺｎ３０及びＺｎ３２〜Ｚｎ３３の閾値電圧は、結果的にベリファイ電圧Vverify31付近に分布する。つまり、全てのメモリセルトランジスタＭＴの閾値電圧は、データ読出しの際に、ワード線ＷＬに依存しないように補正される。したがって、データ読出しの際にＮＡＮＤストリングＮＳの端部のみならず、端部以外の領域の閾値電圧が過度にばらついている状態になることを抑制することができる。また、隣接しないメモリセルトランジスタＭＴ同士であっても、Ｚ方向に同一の階層に設けられたものは、同一のゾーンに分類されている。このため、より少ない数のゾーンを用いて、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＴの閾値電圧の分布変動を補正することができる。

４．変形例等
実施形態は、上述の第１乃至第３実施形態で述べた形態に限らず、種々の変形が可能である。

４．１ 第１変形例
図２１は、第１変形例に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。図２１に示すように、複数のメモリホールＭＨの径は、図３で説明したようなメモリホールＭＨの中央付近の径が大きくなるボーイング形状ではなく、中央付近の径が小さくなるボーイング形状を有していてもよい。具体的には、メモリホールＭＨの径は、配線層２２（ＷＬ２３）付近において最も小さくなり、端部に近づくにつれて大きくなる。また、メモリホールＭＨの径の変化率は、配線層２２（ＷＬ２３）から配線層２２（ＷＬ０）へ向かう場合と、配線層２２（ＷＬ２３）から配線層２２（ＷＬ４７）へ向かう場合とで異なる。具体的には、メモリホールＭＨの径は、配線層２２（ＷＬ４７）の方が配線層２２（ＷＬ０）より大きい。

図２２は、第１変形例に係る半導体記憶装置のプログラムベリファイ動作の際に適用されるゾーンテーブルの内容を模式的に示したダイアグラムの一例である。図２２に示すように、プログラムベリファイ動作の際に、ゾーンＺｎ４１に対応するワード線ＷＬ２〜ＷＬ２３は、ベリファイ電圧Vverify41が印加される。ゾーンＺｎ４０に対応するワード線ＷＬ０及びＷＬ１は、ベリファイ電圧Vverify41より大きいベリファイ電圧Vverify40が印加される。ゾーンＺｎ４２に対応するワード線ＷＬ１３〜ＷＬ２１は、ベリファイ電圧Vverify41より大きいベリファイ電圧Vverify42が印加される。ゾーンＺｎ４３に対応するワード線ＷＬ４６及びＷＬ４７は、ベリファイ電圧Vverify42より更に大きいベリファイ電圧Vverify43が印加される。

第１変形例によれば、各実施形態と異なる閾値電圧の分布変動となった場合においても、ワード線ＷＬに依存する閾値分布のばらつきを補正することができる。補足すると、メモリホールＭＨの径の大きさが閾値電圧の分布変動と正の相関を有すると仮定すると、閾値電圧の分布変動は、例えば、メモリセルトランジスタＭＴ２３からメモリセルトランジスタＭＴ０に向けて大きくなる。また、閾値電圧の分布変動は、例えば、メモリセルトランジスタＭＴ２３からメモリセルトランジスタＭＴ４７に向けて大きくなる。また、メモリセルトランジスタＭＴ２３から上部は、下部よりも閾値電圧の分布変動が大きくなる。つまり、第１変形例では、ＮＡＮＤストリングの下端から上端に向けて閾値電圧の分布変動の大きさが一貫して増加または減少しない。このような場合でも、ＮＡＮＤストリングＮＳの端部領域、及び複数に分割された中央領域にゾーンＺｎ４０〜Ｚｎ４３を設定することにより、閾値電圧の分布変動の大きさに応じて、それぞれベリファイ電圧Vverify40〜Vverify43を印加することができる。したがって、ＮＡＮＤストリングに生じる閾値電圧の分布変動をより精度よく補正することができる。

４．２ 第２変形例
図２３は、第２変形例に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。図２３に示すように、複数のメモリホールＭＨの径は、図１１で説明したような下方から上方に向けて大きくなるテーパ形状ではなく、上方から下方に向けて大きくなるテーパ形状を有する。具体的には、メモリホールＭＨの径は、配線層２２（ＷＬ０）において最も大きく、配線層２２（ＷＬ４７）において最も小さくなる。このため、閾値電圧の特性の変化の仕方は、第２実施形態と異なり得る。具体的には、閾値電圧の特性は、Ｚ方向に沿って第２実施形態と反対の方向に変動し得る。

図２４は、第１変形例に係る半導体記憶装置のプログラムベリファイ動作の際に適用されるゾーンテーブルの内容を模式的に示したダイアグラムの一例である。図２４に示すように、プログラムベリファイ動作の際に、ゾーンＺｎ５１に対応するワード線ＷＬ２〜ＷＬ２３は、ベリファイ電圧Vverify51が印加される。ゾーンＺｎ５０に対応するワード線ＷＬ０及びＷＬ１は、ベリファイ電圧Vverify51より大きいベリファイ電圧Vverify50が印加される。ゾーンＺｎ５２に対応するワード線ＷＬ１３〜ＷＬ２１は、ベリファイ電圧Vverify51より小さいベリファイ電圧Vverify52が印加される。ゾーンＺｎ５３に対応するワード線ＷＬ４６及びＷＬ４７は、ベリファイ電圧Vverify52より更に小さいベリファイ電圧Vverify53が印加される。第２変形例によれば、第２実施形態と反対の閾値電圧の分布変動となった場合においても、ワード線ＷＬに依存する閾値分布のばらつきを補正することができる。

４．３ その他
第１乃至第３実施形態、並びに第１及び第２変形例は、各メモリセルトランジスタＭＴが２ビットのデータ(4-level data)を記憶出来るマルチレベルセル（ＭＬＣ：Multi-Level Cell）について説明したが、これに限られない。例えば、メモリセルトランジスタＭＴは、２ビットを超えるデータを記憶できる。３ビットのデータを記憶できるＴＬＣ（Triple-Level Cell）、４ビットのデータを記憶できるＱＬＣ（Quadruple-Level Cell）、又は５ビット以上のデータを記憶できるセルでもよい。また、ＮＡＮＤストリングＮＳは、ＭＬＣに限らず、１ビットのデータを記憶するメモリセルトランジスタＭＴ（ＳＬＣ：Single-Level Cell）を含んでもよい。ＳＬＣのメモリセルトランジスタＭＴは、例えば、ＮＡＮＤストリングＮＳの端部に設けられる。この場合、第１乃至第３実施形態、並びに第１及び第２変形例において設定されるゾーンテーブルは、ＭＬＣにのみ設定されてもよい。これにより、データ読出しの際の閾値電圧の分布に対する要求がＳＬＣよりも厳しいＭＬＣについて、適切な補正が実行できる。

また、第１乃至第３実施形態、並びに第１及び第２変形例では、メモリホールＭＨの端２つのメモリセルトランジスタＭＴ（ＭＴ０及びＭＴ１、又はＭＴ４６及びＭＴ４７）が端部として同一のゾーンに分類されたが、これに限られない。例えば、端部領域のゾーンに分類されるメモリセルトランジスタＭＴの数は、１個でもよく、又３個以上でもよい。また、端部領域のメモリセルトランジスタＭＴの数は、メモリホールＭＨの上端と下端で異なっていてもよい。更に、中央領域について、メモリセルトランジスタＭＴ２３を境に２つのゾーンに分類される例を示したが、これに限られない。このような端部領域及び中央領域の分類は、例えば、閾値電圧の分布変動の大きさによって決定される。メモリセルトランジスタＭＴは、例えば、同一のベリファイ電圧を適用した場合の閾値電圧の分布変動の大きさが、設定可能なベリファイ電圧に最も近いもの同士が同一のゾーンに分類されてもよい。また、例えば、メモリセルトランジスタＭＴは、同一のベリファイ電圧を適用した場合の閾値電圧の分布変動の、或る基準値からのずれの大きさに応じて、複数のゾーンに分類されてもよい。

また、第１乃至第３実施形態、並びに第１及び第２変形例では、１つのメモリホールＭＨの形状に対して、１つのゾーンテーブルが例示されている。しかしながら、メモリホールＭＨとゾーンテーブルの組み合わせは、これに限られず、任意の組み合わせで適用可能である。つまり、ゾーン毎のベリファイ電圧の大きさは、閾値電圧の分布変動の大きさに依って設定されればよく、メモリホールＭＨの形状には依らずに設定されてもよい。

その他、各実施形態及びその変形例において、以下の事項が適用されることが可能である。

多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、及び３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、及び７０μｓ〜８０μｓのいずれかの間にしてもよい。

書き込み動作は、プログラム動作及びベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、及び１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。

プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、又は偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、及び１９００μｓ〜２０００μｓのいずれかの間にしてもよい。

消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、及び１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。

消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び４０００μｓ〜９０００μｓのいずれかの間にしてもよい。

メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、又はＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。

また、メモリセル間にはエアギャップを形成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体記憶装置、１０…メモリセルアレイ、１１…入出力回路、１２…ロジック制御回路、１３…レディービジー制御回路、１４…レジスタ、１５…シーケンサ、１６…電圧生成回路、１６Ａ…チャージポンプ、１６Ｂ…ドライバ回路、１６ｄ…ＳＧＤドライバ、１６ｓ…ＳＧＳドライバ、１６ｗ…ワード線ドライバ、１７…ロウデコーダ、１８…センスアンプ、２０…ｐ型ウェル領域、２１〜２３、２８、３２、３４…配線層、２４…ブロック絶縁膜、２５…電荷蓄積層、２６…トンネル酸化膜、２７…半導体ピラー、２９…ｎ^＋型不純物拡散領域、３０…ｐ^＋型不純物拡散領域、３１、３３、３７…コンタクト、３５…導電層、３６…半導体膜。

Claims (6)

1. 第１メモリセルトランジスタを含むメモリセルトランジスタの第１組と、
   前記第１メモリセルトランジスタの上方に設けられる第２メモリセルトランジスタを含むメモリセルトランジスタの第２組と、
   を含むＮＡＮＤストリングを備え、
   前記第１組に含まれるメモリセルトランジスタは、前記ＮＡＮＤストリングの最下層のメモリセルトランジスタを含み、前記第１組に含まれるメモリセルトランジスタの数は、前記第２組に含まれるメモリセルトランジスタの数よりも少なく、
   或るレベルのデータが前記第１組内の或るメモリセルトランジスタ及び前記第２組内の或るメモリセルトランジスタに書込まれる場合のプログラムベリファイ動作の際に、
   前記第１組内の或るメモリセルトランジスタは、ゲートに第１ベリファイ電圧が印加され、
   前記第２組内の或るメモリセルトランジスタは、ゲートに前記第１ベリファイ電圧と異なる第２ベリファイ電圧が印加される、
   半導体記憶装置。
2. 前記ＮＡＮＤストリングは、前記第２メモリセルトランジスタの上方に設けられる第３メモリセルトランジスタを含むメモリセルトランジスタの第３組を更に備え、
   前記第３組に含まれるメモリセルトランジスタは、前記ＮＡＮＤストリングの最上層のメモリセルトランジスタを含み、前記第３組に含まれるメモリセルトランジスタの数は、前記第２組に含まれるメモリセルトランジスタの数よりも少なく、
   或るレベルのデータが前記第２組内の或るメモリセルトランジスタ及び前記第３組内の或るメモリセルトランジスタに書込まれる場合のプログラムベリファイ動作の際に、前記第３組内の或るメモリセルトランジスタは、ゲートに前記第２ベリファイ電圧と異なる第３ベリファイ電圧が印加される、
   請求項１記載の半導体記憶装置。
3. 前記ＮＡＮＤストリングは、前記第１メモリセルトランジスタの下方に設けられるバックゲートトランジスタを更に備え、
   前記第１組は、前記バックゲートトランジスタの上方において、前記第１メモリセルトランジスタと同一の階層に設けられる第４メモリセルトランジスタを更に含み、
   前記第２組は、前記第４メモリセルトランジスタの上方において、前記第２メモリセルトランジスタと同一の階層に設けられる第５メモリセルトランジスタを更に含む、
   請求項１記載の半導体記憶装置。
4. 前記ＮＡＮＤストリングは、前記第２メモリセルトランジスタの上方に設けられる第３メモリセルトランジスタ、及び前記第５メモリセルトランジスタの上方において前記第３メモリセルトランジスタと同一の階層に設けられる第６メモリセルトランジスタ、を含む第３組を更に備え、
   前記第３組に含まれるメモリセルトランジスタの数は、前記第２組に含まれるメモリセルトランジスタの数よりも少なく、
   或るレベルのデータが前記第２組内の或るメモリセルトランジスタ及び前記第３組内の或るメモリセルトランジスタに書込まれる場合のプログラムベリファイ動作の際に、前記第３組内の或るメモリセルトランジスタは、ゲートに前記第２ベリファイ電圧と異なる第３ベリファイ電圧が印加される、
   請求項３記載の半導体記憶装置。
5. 前記ＮＡＮＤストリングは、ボーイング形状である、請求項１記載の半導体記憶装置。
6. 前記ＮＡＮＤストリングは、テーパ形状である、請求項１記載の半導体記憶装置。