KR102465936B1 - 수직형 메모리 장치 - Google Patents
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Abstract
수직형 메모리 장치는, 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물, 및 상기 기판 상에서 상기 수직 방향으로 연장되어 상기 게이트 전극 구조물을 관통하는 채널을 구비할 수 있다. 상기 채널은, 상기 기판 상면에 경사진 측벽을 갖는 제1 부분, 및 상기 제1 부분의 상면에 접촉하여 상기 기판 상면에 경사진 측벽을 가지며, 상면의 최대폭이 상기 제1 부분의 상면 최대폭보다 작은 제2 부분을 포함할 수 있다.
Description
본 발명은 수직형 메모리 장치에 관한 것이다.
VNAND 플래시 메모리 장치의 몰드에 포함되는 층들의 개수가 증가함에 따라서, 이들을 관통하여 기판 상면을 노출시키는 채널 홀들을 형성할 때 이들 사이에 깊이 산포가 발생할 수 있으며, 이에 따라 모든 채널 홀들이 기판 상면을 노출시킬 수 있도록 오버 에치가 필요할 수 있으며, 이에 의해 기판 상면에 리세스가 형성될 수 있다. 이후, 상기 리세스 내부에 ONO막이 형성됨에 따라서 기생 트랜지스터가 형성되어 상기 VNAND 플래시 메모리 장치의 전기적 특성이 열화될 수 있다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물, 및 상기 기판 상에서 상기 수직 방향으로 연장되어 상기 게이트 전극 구조물을 관통하는 채널을 구비할 수 있다. 상기 채널은, 상기 기판 상면에 경사진 측벽을 갖는 제1 부분, 및 상기 제1 부분의 상면에 접촉하여 상기 기판 상면에 경사진 측벽을 가지며, 상면의 최대폭이 상기 제1 부분의 상면 최대폭보다 작은 제2 부분을 포함할 수 있다.
본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 채널 구조물, 전하 저장 구조물, 및 게이트 전극 구조물을 구비할 수 있다. 상기 채널 구조물은, 기판 상에 형성되어 상기 기판 상면에 경사진 측벽을 가지며 필라 형상을 갖는 하부 채널, 및 상기 하부 채널의 상면에 접촉하여 상기 기판 상면에 경사진 측벽을 가지며 가운데가 빈 실린더 형상을 갖는 상부 채널을 포함할 수 있다. 상기 전하 저장 구조물은 상부 채널의 외측벽을 커버할 수 있다. 상기 게이트 전극 구조물은, 상기 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에서 서로 이격되어, 각각이 상기 채널 구조물 혹은 상기 전하 저장 구조물의 외측벽을 둘러싸는 게이트 전극들을 포함할 수 있다. 상기 전하 저장 구조물의 상면의 최대폭은 상기 하부 채널의 최대폭보다 작을 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물, 및 상기 기판 상에서 상기 수직 방향으로 연장되어 상기 게이트 전극 구조물을 관통하며, 각각이 상기 기판 상면에 경사진 측벽을 갖고 상기 수직 방향으로 순차적으로 적층되어 서로 연결된 복수의 부분들을 포함하는 채널을 구비할 수 있다. 상기 채널의 복수의 부분들 중에서 상기 기판 상면으로부터 상기 수직 방향을 따라 홀수 번째에 배치된 부분의 상면의 최대폭은 그 바로 위에 배치된 부분의 상면의 최대폭보다 클 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치에서, 수직 방향으로 길게 연장되는 채널이 휘어짐이나 미스얼라인에 의해 특성 열화가 되는 것이 방지될 수 있다.
도 1 내지 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 도 19는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도들이다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 22 내지 25는 도 21에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 26은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 27 내지 28은 도 26에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 29는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 4 내지 도 19는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도들이다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 22 내지 25는 도 21에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 26은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 27 내지 28은 도 26에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 29는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1 내지 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 1은 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다.
이하에서는 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 3을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 게이트 전극 구조물, 절연 패턴 구조물, 및 이들을 관통하는 제2 구조물을 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 제1 및 제2 불순물 영역들(102, 104), 분리막(240), 제2 블로킹 막(280), 제2 스페이서(340), 공통 소스 라인(CSL)(350), 콘택 플러그(370), 비트 라인(390), 및 제1 내지 제3 층간 절연막들(250, 360, 380)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100) 상부에는 제1 불순물 영역(102)이 형성될 수 있다. 제1 불순물 영역(102)은 탄소, 혹은 예를 들어 붕소와 같은 p형 불순물을 포함할 수 있다.
상기 게이트 전극 구조물은 기판(100) 상에 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성된 복수 개의 게이트 전극들을 포함할 수 있다. 또한, 상기 게이트 전극 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 동일한 층에서 상기 제2 방향으로 각각 연장되는 상기 게이트 전극 구조물들은 상기 제2 방향으로 연장되는 제2 개구(260)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(260) 내부에는 상기 제2 방향으로 연장되는 CSL(350)이 형성될 수 있으며, CSL(350)의 상기 제3 방향으로의 양 측벽에는 제2 스페이서(340)가 형성될 수 있다. 한편, CSL(350)의 저면에 인접하는 기판(100) 상부에는 제2 불순물 영역(104)이 형성될 수 있다.
CSL(350)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있고, 제2 스페이서(340)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 불순물 영역(104)은 예를 들어 인, 비소 등과 같은 n형 불순물을 포함할 수 있다.
상기 각 게이트 전극 구조물들은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(332), 복수의 제2 게이트 전극들(334), 및 하나 이상의 제3 게이트 전극(336)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(332)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 각 제2 게이트 전극들(334)은 워드 라인역할을 수행할 수 있으며, 제3 게이트 전극(336)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다.
도면 상에서는 2개의 층들에 각각 형성된 제1 게이트 전극(332), 4개의 층들에 각각 형성된 제2 게이트 전극(334), 및 2개의 층들에 각각 형성된 제3 게이트 전극(336)이 도시되어 있으나 이는 예시적인 것이며 본 발명의 개념은 이에 한정되지 않는다. 즉, 각 제1 및 제3 게이트 전극들(332, 336)은 하나 혹은 복수의 층들에 형성될 수 있으며, 제2 게이트 전극(334)은 복수의 층들에 형성될 수 있다. 특히, 제2 게이트 전극(334)은 일반적으로 4개보다 훨씬 많은 층들에 각각 형성될 수 있으며, 이들 중에서 제1 게이트 전극(332) 및/또는 제3 게이트 전극(336)에 인접한 층들에 형성된 일부는 더미 워드 라인으로 사용될 수도 있다.
제1 게이트 전극(332)은 상기 제2 방향으로 연장되는 제1 게이트 도전 패턴(322), 및 이의 상면 및 저면과 일부 측벽을 커버하는 제1 게이트 배리어 패턴(312)을 포함할 수 있고, 제2 게이트 전극(334)은 상기 제2 방향으로 연장되는 제2 게이트 도전 패턴(324), 및 이의 상면 및 저면과 일부 측벽을 커버하는 제2 게이트 배리어 패턴(314)을 포함할 수 있으며, 제3 게이트 전극(336)은 상기 제2 방향으로 연장되는 제3 게이트 도전 패턴(326), 및 이의 상면 및 저면과 일부 측벽을 커버하는 제3 게이트 배리어 패턴(316)을 포함할 수 있다.
제1 내지 제3 게이트 도전 패턴들(322, 324, 326)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 제1 내지 제3 게이트 배리어 패턴들(312, 314, 316)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
상기 절연 패턴 구조물은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 복수의 절연 패턴들(115)을 포함할 수 있다. 각 절연 패턴들(115)은 기판(100) 상부에 형성된 제1 불순물 영역(102) 상면과 제1 게이트 전극(332) 사이, 상기 제1 방향으로 서로 이웃하는 제1 내지 제3 게이트 전극들(332, 334, 336) 사이, 및 제3 게이트 전극(336) 상부에 형성될 수 있다.
예시적인 실시예들에 있어서, 복수의 층들에 각각 형성된 절연 패턴들(115)은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성되어 제2 개구(260)에 의해 서로 이격될 수 있다. 절연 패턴들(115)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
복수의 절연 패턴들(115) 중에서 일부는 다른 것들에 비해 더 큰 두께를 가질 수 있다. 예를 들어, 기판(100) 상면으로부터 3번째 층에 형성된 절연 패턴(115), 최상층에 형성된 절연 패턴(115), 및 상부로부터 아래로 3번째 층에 형성된 절연 패턴(115)은 다른 절연 패턴들(115)에 비해 더 큰 두께를 가질 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
상기 제2 구조물은 기판(100)의 제1 불순물 영역(102) 상에 순차적으로 적층된 제1 구조물 및 패드(230)를 포함할 수 있으며, 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 절연 패턴 구조물을 관통할 수 있다.
상기 제1 구조물은 제1 불순물 영역(102) 상면으로부터 상기 제1 방향으로 연장된 채널(215), 이의 외측벽을 감싸는 전하 저장 구조물(195), 및 채널(215)이 형성하는 내부 공간을 채우는 충전 패턴(220)을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(215)은 가운데가 빈 실린더 형상 혹은 컵(cup) 형상을 가질 수 있으며, 충전 패턴(220)은 채널(215)이 형성하는 내부 공간을 채울 수 있다. 즉, 필라 형상의 충전 패턴(220)의 저면 및 측벽은 채널(215)에 의해 감싸질 수 있다.
채널(215)은 예를 들어, 결정질 실리콘을 포함할 수 있으며, 충전 패턴(220)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(215)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 어레이는 상기 제2 방향을 따라 복수 개로 형성된 채널들(215)을 포함하는 제1 채널 열(215a)과, 상기 제2 방향을 따라 복수 개로 형성된 채널들(215)을 포함하면서 상기 제3 방향으로 제1 채널 열(215a)과 일정한 간격으로 이격된 제2 채널 열(215b)을 포함할 수 있다. 이때, 제1 채널 열(215a)에 포함된 채널들(215)은 제2 채널 열(215b)에 포함된 채널들(215)로부터 상기 제2 방향 혹은 상기 제3 방향과 예각을 이루는 방향에 각각 위치할 수 있다.
한편, 상기 제1 및 제2 채널 열들(215a, 215b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 도 1에서는, 상기 제3 방향을 따라 5개의 제1 채널 열들(215a) 및 4개의 제2 채널 열들(215b)이 서로 교대로 배치되어 이들이 하나의 채널 그룹을 형성하는 것이 도시되어 있는데, 본 발명의 개념은 이에 한정되지는 않는다.
이하에서는, 상기 채널 그룹 내에 배열된 4개의 채널 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 열들(215a, 215b, 215c, 215d)로 지칭하고, 가운데에 배치된 채널 열은 제5 채널 열(215e)로 지칭하며, 나머지 4개의 채널 열들을 다시 제1, 제2, 제3 및 제4 채널 열들(215a, 215b, 215c, 215d)로 지칭하기로 한다. 이때, 상기 제3 방향을 따라 순서대로 배치된 제1, 제2, 제3 및 제4 채널 열들(215a, 215b, 215c, 215d)은 하나의 채널 블록을 정의할 수 있다. 도 1에는 하나의 채널 그룹 및 이와 상기 제3 방향을 따라 이격된 다른 하나의 채널 그룹의 일부를 포함하는 채널 어레이가 도시되어 있으며, 상기 각 채널 그룹들은 상기 제3 방향을 따라 배치된 2개의 채널 블록들을 포함하고 있다.
예시적인 실시예들에 있어서, 채널(215)의 외측벽을 감싸는 전하 저장 구조물(195)은 저면 중앙부가 뚫린 컵 형상을 가질 수 있다. 전하 저장 구조물(195)은 채널(215)의 외측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(185), 전하 저장 패턴(175) 및 제1 블로킹 패턴(165)을 포함할 수 있다.
터널 절연 패턴(185) 및 제1 블로킹 패턴(165)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 전하 저장 패턴(175)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제1 구조물은 전체적으로 기판(100) 상부의 제1 불순물 영역(102)의 상면으로부터 상기 제1 방향으로 연장되는 필라 형상을 가질 수 있으며, 상기 제1 구조물 및 그 상부의 패드(230)를 포함하는 상기 제2 구조물 역시 전체적으로 필라 형상을 가질 수 있다. 패드(230)은 예를 들어, 불순물이 도핑된 결정질 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 구조물은 서로 접촉하여 일체적으로 형성되며, 각각이 기판(100) 상면에 경사진 측벽을 갖는 하부 및 상부를 포함할 수 있다. 상기 하부의 상면은 기판(100) 상면에 평행한 수평 방향으로 제1 폭(W1)을 가질 수 있으며, 상기 하부의 저면은 상기 수평 방향으로 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 또한, 상기 상부의 상면은 상기 수평 방향으로 제3 폭(W3)을 가질 수 있으며, 상기 상부의 저면은 상기 수평 방향으로 제3 폭(W3)보다 작은 제4 폭(W4)을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 폭(W1)은 제3 폭(W3)보다 클 수 있으며, 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다. 일 실시예에 있어서, 제4 폭(W4)은 제2 폭(W2)보다 작을 수 있다.
제1 폭(W1)이 제3 폭(W3)보다 크므로, 이후 도 8 및 9를 참조로 설명되는 제1 상부 홀들(140) 형성 공정에서, 각 제1 상부 홀들(140)이 각 제2 희생막들(130) 상면을 노출시키도록 용이하게 형성될 수 있으며, 이에 따라 상기 제2 구조물이 원하는 구조로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(332)에 대응되는 상기 제2 구조물 부분의 상기 수평 방향으로의 폭은 제3 폭(W3)보다 작거나 같을 수 있다. 즉, 집적도 향상을 위해서는 상기 제2 구조물들이 최대한 서로 가깝게 형성되어야 하지만, 이들이 지나치게 가깝게 형성되는 경우, 이후 도 15 내지 18을 참조로 설명되는 게이트 치환 공정 시, 상기 제2 구조물들 사이에서는 게이트 전극이 갭(270, 도 16 참조)을 제대로 채우지 못하여 보이드가 발생할 수 있다. 이에, 상기 게이트 전극이 보이드 없이 잘 형성될 수 있는 상기 제2 구조물들 사이의 최소한의 거리는 이들이 각각 제3 폭(W3)을 가질 때 확보되도록 설계할 수 있으며, 이에 따라 상기 제2 구조물이 제3 폭(W3)보다 큰 폭을 갖는 부분에서는 게이트 전극이 형성되지 않도록 해야 한다.
이에 따라, 상기 제2 구조물의 하부의 상면은 상부의 상면이 갖는 제3 폭(W3)보다 큰 제1 폭(W1)을 갖지만, 상기 하부의 폭은 아래로 갈수록 점차 감소하므로, 상기 하부가 제3 폭(W3)과 같은 폭을 갖는 높이 혹은 그 아래에서만 상기 게이트 전극들을 형성함으로써, 이들이 보이드 없이 형성되도록 할 수 있다. 즉, 기판(100) 상면으로부터 2번째 층에 형성된 제1 게이트 전극(332)의 상면에 대응하는 상기 제2 구조물의 상기 수평 방향으로의 폭은 제3 폭(W3)과 같거나 혹은 이보다 작을 수 있다.
한편, 패드(230)의 상면에는 콘택 플러그(370)가 형성될 수 있으며, 콘택 플러그(370)의 상면에는 비트 라인(390)이 형성될 수 있다. 콘택 플러그(370)는 제1 및 제2 층간 절연막들(250, 360)을 관통하여 패드(230) 상면에 접촉할 수 있으며, 비트 라인(390)은 제3 층간 절연막(380)을 관통하여 콘택 플러그(370) 상면에 접촉할 수 있다.
콘택 플러그(370) 및 비트 라인(390)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속을 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있으며, 제1 내지 제3 층간 절연막들(250, 360, 380)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
분리막(240)은 최상층 절연 패턴(115)으로부터 상기 제1 방향을 따라 아래로 연장되어 상부에서 3번째 절연 패턴(115)의 일부까지 관통할 수 있으며, 이에 따라 각 층에 형성된 제3 게이트 전극들(336)이 상기 제3 방향을 따라 서로 분리될 수 있다.
예시적인 실시예들에 있어서, 분리막(240)은 1개의 채널 그룹 내에 배치된 2개의 채널 블록들 사이에서 상기 제2 방향으로 연장될 수 있으며, 제5 채널 열(215e)에 포함된 채널들(215)의 상부를 관통할 수 있다.
또한, 제2 블로킹 막(280)은 각 게이트 전극들(332, 334, 336)의 상면, 저면 및 일부 측벽과, 각 절연 패턴들(115)의 측벽 상에 형성될 수 있다. 제2 블로킹 막(280)은 전하 저장 구조물(195)의 측벽과도 접촉할 수 있다.
도 4 내지 도 19는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 5, 8, 13 및 15는 평면도들이고, 도 4, 6-7, 9-12, 14 및 16-19는 단면도들이다. 이때, 도 4, 6-7, 9-12, 14 및 16-19는 각 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 14는 도 13의 B-B'선을 따라 절단한 단면도이다.
도 4를 참조하면, 기판(100) 상부에 제1 불순물 영역(102)을 형성한 후, 제1 불순물 영역(102) 상에 절연막(110) 및 제1 희생막(120)을 상기 제1 방향을 따라 교대로 반복적으로 적층할 수 있다.
제1 불순물 영역(102)은 탄소, 혹은 예를 들어 붕소와 같은 p형 불순물을 기판(100) 상부에 도핑함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 절연막(110)은 3개의 층들에 형성될 수 있고 제1 희생막(120)은 2개의 층들에 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 다만, 이후 도 7을 참조로 설명하는 공정에 의해 적층되는 절연막(110) 및 제1 희생막(120)에 비해서 도 4를 참조로 설명하는 공정에 의해 적층되는 절연막(110) 및 제1 희생막(120)은 훨씬 작은 개수의 층들에 각각 형성될 수 있다.
한편, 절연막들(110) 중에서 최상층에 형성되는 것은 이보다 하층에 형성되는 것들보다 두께가 더 두꺼울 수 있다.
절연막(110) 및 제1 희생막(120)은, 예를 들어, 화학 기상 증착(CVD) 공정, 플라스마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성할 수 있다. 절연막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 희생막(120)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 5 및 6을 참조하면, 절연막들(110) 및 제1 희생막들(120)을 관통하여 기판(100) 상부의 제1 불순물 영역(102)을 노출시키는 제2 희생막들(130)을 형성할 수 있다.
구체적으로, 최상층의 절연막(110) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 절연막들(110) 및 제1 희생막들(120)을 식각함으로써 제1 불순물 영역(102)의 상면을 노출시키는 제1 하부 홀들을 형성한 후, 상기 제1 하부 홀들을 각각 채우도록 제2 희생막들(130)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 불순물 영역(102)은 상기 식각 공정에서 식각 저지막 역할을 수행할 수 있다. 즉, 예를 들어 실리콘을 포함하는 기판(100) 상부에 탄소나 p형 불순물을 도핑함으로써, 예를 들어, 실리콘 산화물 및 실리콘 질화물을 각각 포함하는 절연막(110) 및 제1 희생막(120)과의 식각 선택비가 증가할 수 있으며, 이에 따라, 상기 제1 하부 홀들을 형성하는 식각 공정에서 기판(100) 상부에 리세스가 형성되지 않을 수 있다. 즉, 상기 제1 하부 홀들은 균일한 깊이로 형성될 수 있으며, 이들을 채우도록 형성되는 제2 희생막들(130)은 균일한 두께로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 하부 홀들은 일반적인 식각 공정의 특성 상 깊이가 깊어짐에 따라 그 폭이 점차 작아질 수 있다. 즉, 상기 각 제1 하부 홀들의 측벽은 기판(100) 상면에 대해 수직하지 않고 경사질 수 있다. 이에 따라, 상기 각 제1 하부 홀들을 채우도록 형성되는 각 제2 희생막들(130) 역시 경사진 측벽을 가질 수 있다. 즉, 각 제2 희생막들(130)의 상면은 기판(100) 상면에 평행한 수평 방향으로 제1 폭(W1)을 가질 수 있으며, 각 제2 희생막들(130)의 저면은 상기 수평 방향으로 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 하부 홀들은 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성되어 하부 홀 어레이를 형성할 수 있다. 상기 하부 홀 어레이에 대해서는 이후 이에 대응하여 형성되는 상부 홀 어레이에 대한 설명으로 대체하기로 한다.
한편, 제2 희생막들(130)은 절연막(110) 및 제1 희생막(120)과 식각 선택비를 갖는 물질, 예를 들어, 폴리실리콘을 포함할 수 있다.
도 7을 참조하면, 제2 희생막들(130) 및 최상층의 절연막(110) 상에 절연막(110) 및 제1 희생막(120)을 다시 상기 제1 방향을 따라 교대로 반복적으로 형성할 수 있다.
도 7에는 예시적으로, 절연막(110) 및 제1 희생막(120)이 각각 7개 및 6개의 층들에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 즉, 도 7은 발명의 개념을 설명하기 위한 것으로서, 실제로 절연막(110) 및 제1 희생막(120)은 도 4를 참조로 설명한 공정에 의해 적층되는 절연막(110) 및 제1 희생막(120)의 층수보다 훨씬 많은 개수의 층들에 형성될 수 있다.
한편, 제2 희생막들(130) 상에 형성되는 절연막(110)은 제2 희생막들(130)의 측벽을 커버하는 하부의 절연막(110)과 병합될 수 있으며, 절연막들(110) 중에서 상부로부터 3번째 층에 형성되는 것은 다른 층들에 형성되는 것들보다 두께가 더 두꺼울 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
도 8 및 도 9를 참조하면, 최상층의 절연막(110) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 절연막들(110) 및 제1 희생막들(120)을 식각함으로써 제2 희생막들(130)의 상면을 각각 노출시키는 제1 상부 홀들(140)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제1 상부 홀들(140)은 일반적인 식각 공정의 특성 상 깊이가 깊어짐에 따라 그 폭이 점차 작아질 수 있다. 즉, 각 제1 상부 홀들(140)의 측벽은 기판(100) 상면에 대해 수직하지 않고 경사질 수 있다. 이에 따라, 각 제1 상부 홀들(140)의 최상부는 상기 수평 방향으로 제3 폭(W3)을 가질 수 있으며, 각 제2 희생막들(130)의 상면에 대응하는 각 제1 상부 홀들(140)의 하부는 상기 수평 방향으로 제3 폭(W3)보다 작은 제4 폭(W4)을 가질 수 있다.
예시적인 실시예들에 있어서, 각 제1 상부 홀들(140) 최상부의 제3 폭(W3)은 각 제2 희생막들(130) 상면의 제1 폭(W1)보다는 작을 수 있으며, 각 제2 희생막들(130) 저면의 제2 폭(W2)보다는 클 수 있다. 이에 따라, 각 제1 상부 홀들(140)에서 각 제2 희생막들(130)의 상면에 대응하는 하부의 제4 폭(W4) 역시 제1 폭(W1)보다 작을 수 있다. 일 실시예에 있어서, 각 제1 상부 홀들(140) 하부의 제4 폭(W4)은 각 제2 희생막들(130) 저면의 제2 폭(W2)보다도 작을 수 있다.
각 제2 희생막들(130) 상면의 제1 폭(W1)이 각 제1 상부 홀들(140) 하부의 제4 폭(W4)보다 큼에 따라서, 각 제1 상부 홀들(140)이 각 제2 희생막들(130)의 상면을 노출시키도록 용이하게 형성될 수 있다. 즉, 각 제1 상부 홀들(140)은 많은 수의 층들에 형성된 절연막(110) 및 제1 희생막(120)을 관통하도록 형성되므로 실제 공정 시 하부로 갈수로 휘어지는 현상이 나타날 수 있으며, 또한 미스얼라인에 의해 각 제1 상부 홀들(140)이 각 제2 희생막들(130) 상면에 정확하게 형성되지 않을 수 있다. 하지만, 각 제2 희생막들(130) 상면의 제1 폭(W1)이 크게 형성됨에 따라서, 전술한 현상들이 발생됨에도 불구하고 각 제1 상부 홀들(140)은 각 제2 희생막들(130) 상면을 노출시키도록 용이하게 형성될 수 있다.
한편, 복수의 제1 상부 홀들(140) 각각이 제2 희생막들(130)의 상면을 노출시키기 위해서 제1 상부 홀들(140)은 깊이 산포를 가질 수도 있으며, 이에 따라 제1 상부 홀들(140)의 저면은 제2 희생막들(130) 내에서 높이 산포를 가질 수 있다. 도 9에는 예시적으로, 제1 및 제2 높이들(H1, H2)에 형성된 저면을 갖는 제1 상부 홀들(140)이 도시되어 있다. 하지만, 제2 희생막들(130)은 이후 공정에 의해 제거되므로, 제1 상부 홀들(140)이 깊이 산포를 갖더라도, 제1 상부 홀들(140) 내에 형성되는 채널의 특성에는 아무런 문제가 발생하지 않는다.
상기 수직형 메모리 장치의 집적도 향상을 위해서는, 단위 면적당 형성되는 제1 상부 홀들(140)의 개수를 증가시켜 최대한 많은 수의 채널들을 형성하는 것이 바람직하다. 하지만 이를 위해서, 상기 채널들 사이의 거리가 지나치게 감소시키는 경우에는, 이후 도 16 내지 18을 참조로 설명되는 게이트 치환 공정 시, 상기 채널들 사이에서는 제1 희생막들(120)이 제거되어 형성되는 갭(270, 도 16 참조) 내에 게이트 전극들이 제대로 형성되지 못할 수 있다.
이에 따라, 상기 채널들 사이에 상기 게이트 전극들이 잘 형성될 수 있는 제1 상부 홀들(140) 사이의 최대 거리에 기초하여, 각 제1 상부 홀들(140)의 최상부의 제3 폭(W3)이 결정될 수 있다. 또한, 각 제1 상부 홀들(140)에 대응하여 형성되는 각 제2 희생막들(130) 상면의 제1 폭(W1)이 제3 폭(W3)보다 크지만 각 제2 희생막들(130)이 경사진 측벽을 가지므로, 각 제2 희생막들(130)의 상기 수평 방향으로의 폭이 상부로부터 하부로 갈수록 점차 감소하여 제3 폭(W3)과 같아지는 높이 및 그 아래 영역에 제1 희생막(120)을 형성함으로써, 갭(270) 내에 상기 게이트 전극들이 잘 형성될 수 있다.
이에 따라, 예시적인 실시예들에 있어서, 제1 희생막들(120) 중에서 기판(100) 상면으로부터 2번째 층에 형성된 것의 상면에 대응하는 제2 희생막(130) 부분의 상기 수평 방향으로의 폭은 각 제1 상부 홀들(140)의 최상부의 제3 폭(W3)보다 작거나 이와 동일할 수 있다.
제1 상부 홀들(140)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 상부 홀 어레이가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 상부 홀 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 상부 홀들(140)을 포함하는 제1 상부 홀 열(140a)과, 상기 제2 방향을 따라 복수 개로 형성된 제1 상부 홀들(140)을 포함하면서 상기 제3 방향으로 제1 상부 홀 열(140a)과 일정한 간격으로 이격된 제2 상부 홀 열(140b)을 포함할 수 있다. 이때, 제1 상부 홀 열(140a)에 포함된 제1 상부 홀들(140)은 제2 상부 홀 열(140b)에 포함된 제1 상부 홀들(140)로부터 상기 제2 방향과 예각을 이루는 방향에 각각 위치할 수 있다.
한편, 제1 및 제2 상부 홀 열들(140a, 140b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 도 8에서는, 상기 제3 방향을 따라 5개의 제1 상부 홀 열들(140a) 및 4개의 제2 상부 홀 열들(140b)이 서로 교대로 배치되어 이들이 하나의 상부 홀 그룹을 형성하는 것이 도시되어 있는데, 본 발명의 개념은 이에 한정되지는 않는다.
이하에서는, 상기 상부 홀 그룹 내에 배열된 4개의 상부 홀 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 상부 홀 열들(140a, 140b, 140c, 140d)로 지칭하고, 가운데에 배치된 상부 홀 열은 제5 상부 홀 열(140e)로 지칭하며, 나머지 4개의 상부 홀 열들을 다시 제1, 제2, 제3 및 제4 상부 홀 열들(140a, 140b, 140c, 140d)로 지칭하기로 한다. 이때, 상기 제3 방향을 따라 순서대로 배치된 제1, 제2, 제3 및 제4 상부 홀 열들(140a, 140b, 140c, 140d)은 하나의 상부 홀 블록을 정의할 수 있다.
도 10을 참조하면, 제1 상부 홀들(140)에 의해 노출된 제2 희생막들(130)을 제거함으로써, 상기 제1 하부 홀들이 다시 형성될 수 있다.
상기 제1 하부 홀들은 절연막들(110) 및 제1 희생막들(120)을 관통하도록 미리 형성된 제2 희생막들(130)을 제거하여 형성되므로, 제2 희생막들(130)의 크기에 한정되도록 형성될 수 있다.
이하에서는, 상기 각 제1 하부 홀들 및 그 상부에 형성되어 이에 연결된 각 제1 상부 홀들(140)을 합쳐서 제1 채널 홀(142)로 지칭하기로 한다. 즉, 제1 채널 홀(142)은 서로 연결된 하부 및 상부를 포함할 수 있으며, 상기 각 하부 및 상부는 경사진 측벽을 가질 수 있다.
이후, 제1 채널 홀들(142)의 측벽, 제1 불순물 영역(102)의 상면, 및 최상층 절연막(110)의 상면에 전하 저장 구조물 막(190) 및 제3 희생막(200)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물 막(190)은 순차적으로 적층된 제1 블로킹 막(160), 전하 저장막(170), 및 터널 절연막(180)을 포함할 수 있다. 예를 들어, 제1 블로킹 막(160), 전하 저장막(170), 및 터널 절연막(180)은 각각 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물을 포함할 수 있으며, 제3 희생막(200)은 예를 들어, 폴리실리콘을 포함할 수 있다.
도 11을 참조하면, 제3 희생막(200) 상에 제1 스페이서 막(도시하지 않음)을 형성한 후, 이를 이방성 식각하여 각 제1 채널 홀들(142)의 측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한다.
이후, 상기 제1 스페이서를 식각 마스크로 사용하여 제3 희생막(200), 터널 절연막(180), 전하 저장막(170) 및 제1 블로킹 막(160)을 순차적으로 식각함으로써, 각 제1 채널 홀들(142)의 측벽 및 제1 불순물 영역(102) 상에 각각 저면 중앙부가 뚫린 컵 형상을 갖는 제3 희생 패턴(도시하지 않음), 터널 절연 패턴(185), 전하 저장 패턴(175) 및 제1 블로킹 패턴(165)을 형성할 수 있다. 이때, 제1 불순물 영역(102)의 상부도 부분적으로 제거될 수 있다. 한편, 터널 절연 패턴(185), 전하 저장 패턴(175) 및 제1 블로킹 패턴(165)은 전하 저장 구조물(195)을 형성할 수 있다.
상기 제1 스페이서 및 상기 제3 희생 패턴을 제거한 후, 노출된 제1 불순물 영역(102), 터널 절연 패턴(185), 및 최상층 절연막(110) 상에 채널막(210)을 형성할 수 있다. 채널막(210)은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성할 수 있다. 채널막(210)이 비정질 실리콘을 포함하도록 형성되는 경우, 이후 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다.
도 12를 참조하면, 채널막(210) 상에 제1 채널 홀들(142)의 나머지 부분을 충분히 채우는 충전막을 형성한 후, 최상층 절연막(110)의 상면이 노출될 때까지 상기 충전막 및 채널막(210)을 평탄화함으로써, 각 제1 채널 홀들(142)의 나머지 부분을 채우는 충전 패턴(220)을 형성할 수 있으며, 채널막(210)은 채널(215)로 변환될 수 있다.
이에 따라, 각 제1 채널 홀들(142) 내의 제1 불순물 영역(102) 상에는 전하 저장 구조물(195), 채널(215) 및 충전 패턴(220)이 순차적으로 적층될 수 있다.
채널(215)이 형성되는 제1 채널 홀들(142)에 포함된 제1 상부 홀들(140)이 제1 내지 제5 상부 홀 열들(140a, 140b, 140c, 140d, 140e), 상기 상부 홀 블록, 상기 상부 홀 그룹, 및 상기 상부 홀 어레이를 정의함에 따라, 채널(215) 역시 이에 대응하여 제1 내지 제5 채널 열들(215a, 215b, 215c, 215d, 215e), 채널 블록, 채널 그룹, 및 채널 어레이를 정의할 수 있다.
한편, 가운데가 빈 실린더 형상의 채널(215), 채널(215)의 외측벽을 감싸는 전하 저장 구조물(195), 및 채널(215)의 내측벽에 의해 형성되는 내부 공간을 채우는 충전 패턴(220)은 전체적으로 필라 형상의 제1 구조물을 형성할 수 있다.
이후, 상기 제1 구조물의 상부를 제거하여 트렌치를 형성하고, 상기 트렌치를 채우는 패드(230)를 형성할 수 있다.
예시적인 실시예들에 있어서, 패드(230)는 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성될 수 있으며, 비정질 실리콘을 포함하도록 형성되는 경우에는, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
이하에서는, 상기 제1 구조물 및 그 상부에 형성된 패드(230)를 함께 제2 구조물로 지칭하기로 한다.
도 13 및 도 14를 참조하면, 상층에 형성된 제1 희생막들(120) 및 절연막들(110)을 관통하는 분리막(240)을 형성할 수 있다.
분리막(240)은 최상층 절연막(110) 상에 식각 마스크(도시되지 않음)를 형성하고, 이를 사용하여 하부의 제1 희생막들(120) 및 절연막들(110)을 식각함으로써 이들을 관통하는 제1 개구(도시하지 않음)를 형성한 후, 이를 채우도록 형성될 수 있다. 일 실시예에 있어서, 상기 제1 개구는 상부로부터 3번째 층에 형성되는 절연막(110) 일부까지 연장되도록 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 분리막(240)에 의해서 상층에 형성된 제1 희생막들(120)이 서로 분리될 수 있다.
예시적인 실시예들에 있어서, 분리막(240)은 하나의 채널 그룹 내에 배치된 2개의 채널 블록들 사이에서 상기 제2 방향으로 연장될 수 있으며, 제5 채널 열(215e)에 포함된 채널들(215)의 상부를 관통할 수 있다.
도 15 및 도 16을 참조하면, 최상층 절연막(110), 패드(230), 및 분리막(240) 상에 제1 층간 절연막(250)을 형성한 후, 제1 층간 절연막(250), 절연막들(110), 제1 희생막들(120), 및 제1 불순물 영역(102)을 관통하는 제2 개구(260)를 형성할 수 있으며, 이때 제1 불순물 영역(102) 하부의 기판(100) 부분도 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(260)는 상기 채널 그룹들 사이에 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제3 방향으로 인접하는 제2 개구들(260) 사이에는 1개의 채널 그룹이 배치될 수 있으며, 상기 채널 그룹은 제5 채널 열(215e)의 상기 제3 방향으로의 양측에 각각 형성되어 4개의 채널 열들을 포함하는 2개의 채널 블록들을 포함할 수 있다.
제2 개구(260)가 형성됨에 따라서, 절연막들(110)은 상기 제2 방향으로 각각 연장되는 절연 패턴들(115)로 변환될 수 있으며, 제1 희생막들(120)은 상기 제2 방향으로 각각 연장되는 제1 희생 패턴들(도시되지 않음)로 변환될 수 있다.
이후, 제2 개구(260)에 의해 노출된 상기 제1 희생 패턴들을 제거하여, 각 층에 형성된 절연 패턴들(115) 사이에 갭(270)을 형성할 수 있다. 갭(270)에 의해서 제1 블로킹 패턴(165)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제2 개구(260)에 의해 노출된 상기 제1 희생 패턴들을 제거할 수 있다.
도 17을 참조하면, 노출된 제1 블로킹 패턴(165)의 외측벽, 갭들(270)의 내벽, 절연 패턴들(115)의 표면, 기판(100)의 상면, 및 제1 층간 절연막(250)의 상면에 제2 블로킹 막(280)을 형성하고, 제2 블로킹 막(280) 상에 게이트 배리어막(290)을 형성한 후, 갭들(270)의 나머지 부분을 충분히 채우는 게이트 도전막(300)을 게이트 배리어막(290) 상에 형성한다.
전술한 바와 같이, 상기 제2 구조물들 사이의 거리가 적절히 확보됨으로써, 상기 제2 구조물들 사이에서도 게이트 도전막(300)이 갭(270)을 채우도록 잘 형성될 수 있다. 즉, 상기 각 제2 구조물들은 하부 및 상부를 포함할 수 있으며, 상부에 비해 상대적으로 큰 폭을 갖는 하부에서는 상부의 최대폭인 제3 폭(W3)보다 작은 폭을 갖는 부분에서만 갭들(270)이 형성될 수 있다. 이때, 상기 제2 구조물들이 제3 폭(W3) 이하의 폭을 갖는 경우, 이들 사이의 갭(270)은 게이트 도전막(300)에 의해 잘 채워질 수 있으므로, 결국 하층에 형성되는 게이트 도전막들(300)도 보이드 없이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 블로킹 막(280)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등의 금속 산화물을 포함하도록 형성할 수 있고, 게이트 배리어 막(290)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성할 수 있으며, 게이트 도전막(300)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 전기 저항이 낮은 금속을 포함하도록 형성할 수 있다.
도 18을 참조하면, 게이트 도전막(300) 및 게이트 배리어막(290)을 부분적으로 제거함으로써, 각 갭들(270) 내부에 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 도전막(300) 및 게이트 배리어막(290)은 습식 식각 공정을 통해 부분적으로 제거될 수 있으며, 이에 따라 형성되는 상기 게이트 전극은 각 갭들(270)의 일부만을 채우도록 형성될 수 있다.
상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 게이트 전극들은 제2 개구(260)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성될 수 있으며, 상기 복수 개의 층들에 형성된 상기 게이트 전극들은 게이트 전극 구조물을 형성할 수 있다. 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(332), 복수의 제2 게이트 전극들(334), 및 하나 이상의 제3 게이트 전극(336)을 포함할 수 있다. 각 제1 내지 제3 게이트 전극들(332, 334, 336)이 형성되는 층수는 제1 희생막들(120)의 층수에 의해 변동될 수 있다.
도 18에서는 2개의 층들에 형성된 제1 게이트 전극(332), 4개의 층들에 형성된 제2 게이트 전극(334), 및 2개의 층들에 형성된 제3 게이트 전극(336)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 특히, 제2 게이트 전극(334)의 경우, 이보다 훨씬 많은 층들에 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(332)은 그라운드 선택 라인(GSL) 기능을 수행할 수 있고, 제2 게이트 전극(334)은 워드 라인 기능을 수행할 수 있으며, 제3 게이트 전극(336)은 스트링 선택 라인(SSL) 기능을 수행할 수 있다. 이때, 제1 게이트 전극(332) 및/또는 제3 게이트 전극(336)에 인접한 층들에 형성된 일부 제2 게이트 전극들(336)은 더미 워드 라인으로 사용될 수도 있다.
도 19를 참조하면, 게이트 도전막(300) 및 게이트 배리어막(290)이 부분적으로 제거됨에 따라 노출되는 제2 블로킹 막(280) 부분을 통해 기판(100) 상부에 불순물을 주입함으로써 제2 불순물 영역(104)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
이후, 제2 블로킹 막(280) 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 제2 개구(260)의 측벽 상에 제2 스페이서(340)를 형성할 수 있으며, 이에 따라 제2 불순물 영역(104) 상부의 제2 블로킹 막(280) 부분이 노출될 수 있다.
이후, 제2 스페이서(340)를 식각 마스크로 사용하여 이에 의해 커버되지 않는 제2 블로킹 막(280) 부분을 식각할 수 있으며, 이때 제1 층간 절연막(250) 상면의 제2 블로킹 막(280) 부분도 함께 제거될 수 있다. 이때, 기판(100) 상부의 제2 불순물 영역(104)도 부분적으로 제거될 수 있다.
이후, 제2 불순물 영역(104) 상면, 제2 스페이서(340) 및 제1 층간 절연막(250) 상에 제2 개구(260)의 나머지 부분을 충분히 채우는 도전막을 형성한 후, 제1 층간 절연막(250)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 공통 소스 라인(CSL)(350)을 형성할 수 있다.
예시적인 실시예들에 있어서, CSL(350)은 상기 제1 방향으로 연장될 수 있으며, 또한 상기 제2 방향으로도 연장될 수 있다. 한편, CSL(350)의 저면은 제2 불순물 영역(104)에 의해 감싸질 수 있다.
다시 도 1 내지 3을 참조하면, 제1 층간 절연막(250), CSL(350), 제2 스페이서(340), 및 제2 블로킹 막(280) 상에 제2 층간 절연막(360)을 형성한 후, 제1 및 제2 층간 절연막들(250, 360)을 관통하여 패드(230)의 상면에 접촉하는 콘택 플러그(370)를 형성할 수 있다. 이후, 제2 층간 절연막(360) 및 콘택 플러그(370) 상에 제3 층간 절연막(380)을 형성한 후, 제3 층간 절연막(380)을 관통하여 콘택 플러그(370) 상면에 접촉하는 비트 라인(390)을 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(390)은 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치가 완성될 수 있다.
전술한 바와 같이, 기판(100) 상부에 제1 불순물 영역(102)을 형성하고, 몇 개의 층들에 절연막(110) 및 제1 희생막(120)을 교대로 형성한 후, 이들을 관통하여 제1 불순물 영역(102)을 노출시키는 상기 제1 하부 홀들을 형성할 수 있다. 이때, 제1 불순물 영역(102)이 일종의 식각 저지막 역할을 수행하므로, 상기 제1 하부 홀들은 깊이 차이 없이 균일하게 형성될 수 있으며, 이에 따라 기판(100) 상부에는 리세스가 형성되지 않을 수 있다.
상기 제1 하부 홀들을 채우는 제2 희생막들(130)을 형성한 후, 복수의 층들에 절연막(110) 및 제1 희생막(120)을 교대로 형성하고, 제2 희생막들(130)을 각각 노출시키는 제1 상부 홀들(140)을 형성할 수 있다. 각 제2 희생막들(130) 상면의 제1 폭(W1)이 각 제1 상부 홀들(140)의 최대폭인 제3 폭(W3)보다 크므로, 휘어짐이나 미스얼라인 등이 발생하더라도, 각 제1 상부 홀들(140)이 각 제2 희생막들(130)을 노출시키도록 용이하게 형성될 수 있다.
제2 희생막들(130)을 제거하여 상기 제1 하부 홀 및 제1 상부 홀(140)을 포함하는 제1 채널 홀(140) 내에 전하 저장 구조물(195) 및 채널(215)을 형성하므로, 제1 상부 홀들(140)이 깊이 산포를 갖더라도, 전하 저장 구조물(195) 및 채널(215)의 특성이 열화되지 않을 수 있다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 20은 도 1의 A-A'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치는 제1 및 제2 게이트 전극들을 제외하고는 도 1 내지 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 20을 참조하면, 상기 수직형 메모리 장치가 포함하는 게이트 전극 구조물에서 제1 게이트 전극(332)은 최하층에만 형성될 수 있으며, 그 상층에는 제2 게이트 전극(334)이 형성될 수 있다.
즉, 도 1 내지 3을 참조로 설명한 수직형 메모리 장치에서는, GSL 역할을 수행하는 제1 게이트 전극(332)이 2개의 층들에 형성되었으나, 도 20을 참조로 설명하는 수직형 메모리 장치에서는, GSL 역할을 수행하는 제1 게이트 전극(332)이 1개의 층에만 형성될 수 있다. 한편, 제1 게이트 전극(332) 상부에 형성되는 제2 게이트 전극(334)은 더미 워드 라인으로 사용될 수 있다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 21는 도 1의 A-A'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치는 제2 구조물의 형상을 제외하고는 도 1 내지 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 21을 참조하면, 상기 수직형 메모리 장치에 포함된 제2 구조물은 기판(100) 상면에 순차적으로 적층된 제1 내지 제4 부분들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 구조물의 상기 제1 및 제3 부분들은 상면 및 저면의 폭이 서로 실질적으로 동일하거나 유사할 수 있으며, 상기 제2 및 제4 부분들의 상면 및 저면의 폭 역시 서로 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 구조물의 상기 제1 및 제2 부분들, 및 상기 제2 구조물의 제3 및 제4 부분들은 각각 도 1 내지 3을 참조로 설명한 제2 구조물의 하부 및 상부와 유사한 형상을 가질 수 있다.
즉, 도 21에 도시된 제2 구조물은 도 2에 도시된 제2 구조물이 상기 제1 방향으로 적층된 것과 유사하다. 다만, 제1 게이트 전극(332)은 상기 제2 구조물의 상기 제1 부분에 대응하여 형성될 수 있고, 제2 게이트 전극(334)은 상기 제2 구조물의 상기 제2 및 제3 부분들 및 제4 부분의 하부에 대응하여 형성될 수 있으며, 제3 게이트 전극(336)은 상기 제2 구조물의 상기 제4 부분의 상부에 대응하여 형성될 수 있다.
비록 도면 상에서는 상기 제2 구조물이 순차적으로 적층된 제1 내지 제4 부분들을 포함하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 상기 제2 구조물은 보다 많은 부분들, 예를 들어 임의의 짝수 개의 부분들을 포함하도록 형성될 수도 있다.
도 22 내지 25는 도 21에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 22를 참조하면, 도 4 내지 도 9를 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
다만, 제2 희생막들(130) 상에 절연막(110) 및 제1 희생막(120)이 적층되어야 할 전체 층들 중에서 일부 층들에만 이들을 형성할 수 있으며, 이후 이들을 관통하며 제2 희생막들(130) 상면을 노출시키는 제1 상부 홀들(140) 내에 제4 희생막들(150)을 각각 형성할 수 있다.
제4 희생막들(150)은 예를 들어, 폴리실리콘을 포함할 수 있으며, 이에 따라 하부의 제2 희생막들(130)과 각각 병합될 수 있다.
도 23을 참조하면, 도 4 내지 9를 참조로 설명한 공정들과 유사한 공정들을 다시 수행할 수 있다.
즉, 제4 희생막들(150) 상에 절연막(110) 및 제1 희생막(120)을 일부의 층들, 예를 들어 각각 3개 및 2개의 층들에 형성하고, 이들을 관통하며 제4 희생막들(150) 상면에 접촉하는 제5 희생막들(135)을 각각 형성할 수 있다. 이후, 제5 희생막들(135) 상에 절연막(110) 및 제1 희생막(120)이 적층되어야 할 전체 층들 중에서 나머지 층들에 이들을 형성하고, 이들을 관통하며 제5 희생막들(135) 상면을 각각 노출시키는 제2 상부 홀들(144)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제5 희생막들(135)은 각 제2 희생막들(130)과 실질적으로 동일하거나 유사한 크기와 형상을 가질 수 있으며, 각 제2 상부 홀들(144)의 최상부의 폭 및 각 제5 희생막들(135) 상면에 대응하는 하부의 폭은 각 제4 희생막들(150)의 상면의 폭 및 각 제2 희생막들(130) 상면에 대응하는 하부의 폭과 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 각 제2 상부 홀들(144) 역시 각 제5 희생막들(135) 상면을 노출시키도록 용이하게 형성될 수 있다.
도 24를 참조하면, 제2 상부 홀들(144)에 의해 노출된 제5 희생막들(135), 및 그 하부의 제2 및 제4 희생막들(130, 150)을 제거할 수 있으며, 이에 따라 기판(100)의 상부에 형성된 제1 불순물 영역(102) 상면을 노출시키는 제2 채널 홀(146)이 형성될 수 있다.
도 25를 참조하면, 도 10 내지 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다시 도 21을 참조하면, 도 13 내지 19, 및 도 1 내지 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 제2 희생막들(130) 형성 이후에, 절연막(110) 및 제1 희생막(120)을 필요한 층수만큼 적층하고 이들 전체를 관통하는 상부 채널 홀을 형성하는 대신에, 절연막(110) 및 제1 희생막(120)의 일부만을 적층하고 이들을 관통하는 상부 채널 홀을 형성할 수 있다. 이에 따라, 상기 상부 채널 홀이 많은 층들을 관통하도록 형성됨에 따라 발생할 수 있는 휘어짐 현상을 완화시킬 수 있다. 또한, 절연막(110) 및 제1 희생막(120)의 적층 및 이들을 관통하는 상부 채널 홀 형성 공정을 복수 개로 분할함에 따라서, 상기 공정 수행 시 발생하는 미스얼라인이나 위치 시프트를 상기 공정들 사이에서 보정할 수 있다.
본 발명의 개념은 도 22 내지 24에 도시된 공정들의 회수에 제한되지 않으며, 전체적으로 적층되는 절연막(110) 및 제1 희생막(120)의 층수가 많은 경우에는, 희생막 형성 및 상부 채널 홀 형성 공정은 보다 더 많은 회수로 분할되어 수행될 수도 있다.
도 26은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 26는 도 1의 A-A'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치는 반도체 패턴을 더 포함하고 제2 구조물의 형상이 다른 것을 제외하고는 도 1 내지 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 26을 참조하면, 기판(100) 상부에 형성된 제1 불순물 영역(102) 상면에 형성된 반도체 패턴(400)을 포함할 수 있으며, 채널(215), 전하 저장 구조물(195), 및 충전 패턴(220)을 포함하는 제1 구조물, 및 패드(230)를 포함하는 제2 구조물은 반도체 패턴(400) 상에 형성될 수 있다.
반도체 패턴(400)은 제1 게이트 전극(332)의 채널 역할을 수행할 수 있으며, 이에 따라 반도체 패턴(400)과 채널(215)을 각각 하부 채널 및 상부 채널로 지칭할 수도 있다.
반도체 패턴(400)은 상부의 최대폭인 제5 폭(W5)이 상기 제2 구조물 상면의 폭인 제7 폭(W7)보다 클 수 있다. 또한, 상기 제2 구조물의 반도체 패턴(400) 상면에 대응하는 하부의 폭인 제8 폭(W8)은 반도체 패턴(400)의 상부의 최대폭인 제5 폭(W5)보다 작을 수 있다. 한편, 반도체 패턴(400) 저면의 폭인 제6 폭(W6)은 상부의 최대폭인 제5 폭(W5)보다 작을 수 있다.
상기 제2 구조물들의 저면은 높이 산포를 가질 수 있지만, 이들은 모두 반도체 패턴들(400) 상면 위치에 대응하는 절연 패턴(115)의 저면과 상면 사이에 위치할 수 있다. 이에 따라, 상기 높이 산포에 의해서 트랜지스터의 특성이 열화되지 않을 수 있다. 도면 상에서는 제5 및 제6 높이들(H5, H6)에 각각 형성된 저면을 갖는 상기 제2 구조물들이 도시되어 있다.
도 27 내지 28은 도 26에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 27을 참조하면, 도 4 내지 도 6을 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
다만, 상기 각 제1 하부 홀들 내에 제2 희생막(130)을 형성하는 대신에, 반도체 패턴(400)을 형성할 수 있다.
구체적으로, 상기 제1 하부 홀에 의해 노출된 기판(100) 상면을 씨드(seed)로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 상기 제1 하부 홀들을 채우는 반도체 패턴(400)을 형성할 수 있다. 이에 따라, 반도체 패턴(400)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 n형 혹은 p형 불순물이 도핑될 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(400)은 그 상면이 최상층 절연막(110)의 저면과 상면 사이에 위치하도록 형성될 수 있다. 또한, 상기 제1 하부 홀들 내에 형성되는 반도체 패턴들(400)의 상면은 높이 산포를 가질 수 있으나, 그 산포는 크지 않을 수 있다.
즉, 상기 제1 하부 홀들을 형성하는 식각 공정에서 식각 저지막 역할을 수행하는 제1 불순물 영역(102)에 의해 기판(100) 상부에 리세스가 형성되지 않아 상기 제1 하부 홀들이 균일한 깊이로 형성될 수 있으며, 또한 상기 제1 하부 홀들이 형성되는 절연막(110) 및 제1 희생막(120)의 층수가 많지 않으므로, 이들 내에 형성되는 반도체 패턴들(400)의 상면 높이들은 실질적으로 동일하거나 큰 차이가 나지 않을 수 있다. 도면 상에서는 각각 제3 및 제4 높이들(H3, H4)에 각각 형성된 상면을 갖는 반도체 패턴들(400)이 도시되어 있으며, 이들은 실질적으로 동일할 수 있다.
다만, 제1 불순물 영역(102)은 형성되지 않을 수도 있으며, 이 경우 반도체 패턴들(400)의 상면 높이의 산포는 다소 커질 수도 있다.
도 28을 참조하면, 도 7 내지 9를 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
다만, 제1 상부 홀들(140)은 각 반도체 패턴들(400)의 상면을 노출시키도록 형성될 수 있다.
예시적인 실시예들에 있어서, 반도체 패턴(400)의 상부의 최대폭인 제5 폭(W5)은 제1 상부 홀(140)의 최상부의 폭인 제7 폭(W7)보다 클 수 있다. 또한, 제1 상부 홀(140)의 반도체 패턴(400) 상면에 대응하는 하부의 폭인 제8 폭(W8)은 반도체 패턴(400)의 상부의 최대폭인 제5 폭(W5)보다 작을 수 있다. 한편, 반도체 패턴(400) 저면의 폭인 제6 폭(W6)은 상부의 최대폭인 제5 폭(W5)보다 작을 수 있다.
제1 상부 홀들(140)의 저면은 높이 산포를 가질 수 있지만, 이들은 모두 반도체 패턴들(400) 상면 위치에 대응하는 절연막(110)의 저면과 상면 사이에 위치할 수 있다. 이에 따라, 상기 높이 산포에 의해서 트랜지스터의 특성이 열화되지 않을 수 있다. 도면 상에서는 제5 및 제6 높이들(H5, H6)에 각각 형성된 저면을 갖는 제1 상부 홀들(140)이 도시되어 있다.
다시 도 26을 참조하면, 도 10 내지 19, 및 도 1 내지 3을 참조로 설명한 공정들과 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
도 29는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 29는 도 1의 A-A'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치는 도 26에 도시된 수직형 메모리 장치에 도 21에 도시된 수직형 메모리 장치의 개념을 적용한 것이다.
도 29를 참조하면, 상기 수직형 메모리 장치는 반도체 패턴(400) 상에 형성된 제2 구조물을 포함할 수 있으며, 상기 제2 구조물은 상기 제1 방향을 따라 순차적으로 적층된 제2 내지 제4 부분들을 포함할 수 있다.
즉, 도 21에 도시된 제2 구조물의 제1 부분이 반도체 패턴(400)으로 대체된 것으로 이해할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 102, 104: 제1, 제2 불순물 영역
110: 절연막 115: 절연 패턴
120, 130, 200, 150, 135: 제1 내지 제5 희생막
140, 144: 제1, 제2 상부 홀 142, 146: 제1, 제2 채널 홀
160, 280: 제1, 제2 블로킹 막 165: 제1 블로킹 패턴
170: 전하 저장막 175: 전하 저장 패턴
180: 터널 절연막 185: 터널 절연 패턴
190: 전하 저장 구조물 막 195: 전하 저장 구조물
210: 채널막 215: 채널
220: 충전 패턴 230: 패드
240: 분리막
250, 360, 380: 제1 내지 제3 층간 절연막
260: 제2 개구 270: 갭
290: 게이트 배리어막 300: 게이트 도전막
312, 314, 316: 제1 내지 제3 게이트 배리어 패턴
322, 324, 326: 제1 내지 제3 게이트 도전 패턴
332, 334, 336: 제1 내지 제3 게이트 전극
340: 제2 스페이서 350: CSL
370: 콘택 플러그 390: 비트 라인
110: 절연막 115: 절연 패턴
120, 130, 200, 150, 135: 제1 내지 제5 희생막
140, 144: 제1, 제2 상부 홀 142, 146: 제1, 제2 채널 홀
160, 280: 제1, 제2 블로킹 막 165: 제1 블로킹 패턴
170: 전하 저장막 175: 전하 저장 패턴
180: 터널 절연막 185: 터널 절연 패턴
190: 전하 저장 구조물 막 195: 전하 저장 구조물
210: 채널막 215: 채널
220: 충전 패턴 230: 패드
240: 분리막
250, 360, 380: 제1 내지 제3 층간 절연막
260: 제2 개구 270: 갭
290: 게이트 배리어막 300: 게이트 도전막
312, 314, 316: 제1 내지 제3 게이트 배리어 패턴
322, 324, 326: 제1 내지 제3 게이트 도전 패턴
332, 334, 336: 제1 내지 제3 게이트 전극
340: 제2 스페이서 350: CSL
370: 콘택 플러그 390: 비트 라인
Claims (10)
- 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물; 및
상기 기판 상에서 상기 수직 방향으로 연장되어 상기 게이트 전극 구조물을 관통하며,
상기 기판 상면에 경사진 측벽을 갖는 제1 부분; 및
상기 제1 부분의 상면에 접촉하여 상기 기판 상면에 경사진 측벽을 가지며, 상면의 최대폭이 상기 제1 부분의 상면 최대폭보다 작은 제2 부분을 포함하는 채널을 구비하고,
상기 기판 상부에는 탄소 혹은 p형 불순물이 도핑된 불순물 영역이 형성되며, 상기 채널은 상기 불순물 영역에 접촉하며,
상기 기판 상에 형성되어 상기 채널의 외측벽을 커버하는 전하 저장 구조물을 더 포함하며,
상기 채널의 형상에 대응하여 상기 전하 저장 구조물은,
상기 기판 상면에 경사진 측벽을 갖는 제1 부분; 및
상기 제1 부분의 상면에 접촉하여 상기 기판 상면에 경사진 측벽을 가지며, 상면의 최대폭이 상기 제1 부분의 상면 최대폭보다 작은 제2 부분을 포함하고,
상기 전하 저장 구조물은 상기 채널의 외측벽으로부터 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 배리어 패턴, 전하 저장 패턴, 및 블로킹 패턴을 포함하는 수직형 메모리 장치. - 삭제
- 삭제
- 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물; 및
상기 기판 상에서 상기 수직 방향으로 연장되어 상기 게이트 전극 구조물을 관통하며,
상기 기판 상면에 경사진 측벽을 갖는 제1 부분; 및
상기 제1 부분의 상면에 접촉하여 상기 기판 상면에 경사진 측벽을 가지며, 상면의 최대폭이 상기 제1 부분의 상면 최대폭보다 작은 제2 부분을 포함하는 채널을 구비하고,
상기 기판 상부에는 탄소 혹은 p형 불순물이 도핑된 불순물 영역이 형성되며, 상기 채널은 상기 불순물 영역에 접촉하며,
상기 기판 상에 형성되어 상기 채널의 외측벽을 커버하는 전하 저장 구조물을 더 포함하며,
상기 채널의 형상에 대응하여 상기 전하 저장 구조물은,
상기 기판 상면에 경사진 측벽을 갖는 제1 부분; 및
상기 제1 부분의 상면에 접촉하여 상기 기판 상면에 경사진 측벽을 가지며, 상면의 최대폭이 상기 제1 부분의 상면 최대폭보다 작은 제2 부분을 포함하고,
상기 채널 제1 부분의 중앙부 하부는 상기 불순물 영역 상부를 관통하고, 상기 채널 제1 부분의 중앙부 하부의 외측벽을 커버하는 상기 전하 저장 구조물 제1 부분의 하부는 상기 불순물 영역 상면에 접촉하는 수직형 메모리 장치. - 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물; 및
상기 기판 상에서 상기 수직 방향으로 연장되어 상기 게이트 전극 구조물을 관통하며,
상기 기판 상면에 경사진 측벽을 갖는 제1 부분; 및
상기 제1 부분의 상면에 접촉하여 상기 기판 상면에 경사진 측벽을 가지며, 상면의 최대폭이 상기 제1 부분의 상면 최대폭보다 작은 제2 부분을 포함하는 채널을 구비하고,
상기 기판 상부에는 탄소 혹은 p형 불순물이 도핑된 불순물 영역이 형성되며, 상기 채널은 상기 불순물 영역에 접촉하며,
상기 기판 상에 형성되어 상기 채널의 외측벽을 커버하는 전하 저장 구조물을 더 포함하며,
상기 채널의 형상에 대응하여 상기 전하 저장 구조물은,
상기 기판 상면에 경사진 측벽을 갖는 제1 부분; 및
상기 제1 부분의 상면에 접촉하여 상기 기판 상면에 경사진 측벽을 가지며, 상면의 최대폭이 상기 제1 부분의 상면 최대폭보다 작은 제2 부분을 포함하고,
상기 채널은 가운데가 빈 실린더 형상을 가지며,
상기 채널 내측벽에 의해 정의되는 공간을 채우는 충전 패턴; 및
상기 충전 패턴, 상기 채널, 및 상기 전하 저장 구조물 상에 형성된 패드를 더 포함하는 수직형 메모리 장치. - 제5항에 있어서, 상기 게이트 전극 구조물은 상기 기판 상면으로부터 상기 수직 방향을 따라 순차적으로 적층된 적어도 하나의 제1 게이트 전극, 제2 게이트 전극들, 및 적어도 하나의 제3 게이트 전극을 포함하는 수직형 메모리 장치.
- 제6항에 있어서, 상기 제1 게이트 전극은 상기 기판 상면에 평행한 수평 방향을 따라 상기 채널의 제1 부분에 오버랩되도록 2개의 층들에 각각 형성되며,
상기 2개의 층들 중에서 상층에 형성된 상기 제1 게이트 전극의 상면에 대응하는 상기 전하 저장 구조물 부분의 최대폭은 상기 패드의 상면 폭 이하인 수직형 메모리 장치. - 상부에 탄소 혹은 p형 불순물이 도핑된 불순물 영역이 형성된 기판;
상기 기판의 불순물 영역 상면에 형성되어 상기 기판의 상면에 경사진 측벽을 가지며 필라 형상을 갖는 하부 채널; 및
상기 하부 채널의 상면에 접촉하여 상기 기판 상면에 경사진 측벽을 가지며 가운데가 빈 실린더 형상을 갖는 상부 채널을 포함하는 채널 구조물;
상기 상부 채널의 외측벽을 커버하는 전하 저장 구조물; 및
상기 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에서 서로 이격되어, 각각이 상기 채널 구조물 혹은 상기 전하 저장 구조물의 외측벽을 둘러싸는 게이트 전극들을 포함하는 게이트 전극 구조물을 구비하며,
상기 전하 저장 구조물의 상면의 최대폭이 상기 하부 채널의 최대폭보다 작은 수직형 메모리 장치. - 제8항에 있어서, 상기 채널 구조물은 복수 개로 형성되며,
상기 채널 구조물들 중 적어도 2개 이상은 서로 다른 높이에 형성된 저면을 갖는 상부 채널을 포함하는 수직형 메모리 장치. - 상부에 불순물 영역이 형성된 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물; 및
상기 기판 상에서 상기 수직 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 기판의 불순물 영역 상부를 관통하며, 각각이 상기 기판 상면에 경사진 측벽을 갖고 상기 수직 방향으로 순차적으로 적층되어 서로 연결된 복수의 부분들을 포함하는 채널을 구비하며,
상기 채널의 복수의 부분들 중에서 상기 기판 상면으로부터 상기 수직 방향을 따라 홀수 번째에 배치된 부분의 상면의 최대폭은 그 바로 위에 배치된 부분의 상면의 최대폭보다 큰 수직형 메모리 장치.
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