KR102339740B1 - 수직형 메모리 장치 - Google Patents

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KR102339740B1
KR102339740B1 KR1020150070338A KR20150070338A KR102339740B1 KR 102339740 B1 KR102339740 B1 KR 102339740B1 KR 1020150070338 A KR1020150070338 A KR 1020150070338A KR 20150070338 A KR20150070338 A KR 20150070338A KR 102339740 B1 KR102339740 B1 KR 102339740B1
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김지용
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Abstract

수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성된 복수 개의 게이트 전극들, 상기 기판 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들을 관통하는 채널, 및 상기 게이트 전극들 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들에 각각 접촉하는 복수 개의 제1 콘택 플러그들을 포함한다. 상기 게이트 전극들 중 제1 게이트 전극 상에는 상기 수직 방향으로 연장되는 하나 이상의 제2 콘택 플러그가 더 형성된다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게, 본 발명은 계단 형상의 워드라인 패드 및 이에 접촉하는 콘택들을 포함하는 수직형 불휘발성 메모리 장치에 관한 것이다.
최근 집적도 증가를 위해 수직형 불휘발성 메모리 장치가 개발되고 있다. 수직형 불휘발성 메모리 장치 제조 시, 계단형 워드라인 패드를 형성한 후, 상기 워드라인 패드의 계단들 상에 각각 접촉하는 콘택들을 형성한다. 그런데, 패턴들의 밀도 차이에 의한 패턴 로딩 효과에 의해서, 가장 낮은 계단 및 가장 높은 계단상에 형성되는 콘택들을 위한 콘택 홀들이 상기 계단을 잘 노출시키지 못하도록 형성될 수 있다. 이에 따라, 상기 콘택 홀들 내에 형성되는 콘택들이 상기 워드라인 패드에 잘 접촉하지 못하여 전기적인 특성이 열화될 수 있다.
본 발명의 목적은 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성된 복수 개의 게이트 전극들, 상기 기판 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들을 관통하는 채널, 및 상기 게이트 전극들 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들에 각각 접촉하는 복수 개의 제1 콘택 플러그들을 포함한다. 상기 게이트 전극들 중 제1 게이트 전극 상에는 상기 수직 방향으로 연장되는 하나 이상의 제2 콘택 플러그가 더 형성된다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 상면은 상기 제1 콘택 플러그들의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그는 상기 제1 게이트 전극에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그는 상기 제1 게이트 전극에 접촉하지 않으며, 상기 제2 콘택 플러그의 저면은 상기 제1 게이트 전극의 상면보다는 높고 상기 제1 게이트 전극이 형성된 층의 바로 위층에 형성된 상기 게이트 전극의 저면보다는 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들은 상기 기판 상면에 평행한 제1 방향을 따라 연장될 수 있으며, 상기 제1 및 제2 콘택 플러그들은 상면에서 보았을 때 상기 제1 방향을 따라 일정한 간격으로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그는 상기 제1 및 제2 콘택 플러그들 중에서 상기 제1 방향을 따라 제일 처음 혹은 제일 마지막에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그는 상기 제1 및 제2 콘택 플러그들 중에서 상기 제1 방향을 따라 가운데에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 콘택 플러그들은 상기 제1 방향을 따라 지그재그 형상으로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그는 상기 제1 및 제2 콘택 플러그들 중에서 상기 제1 방향을 따라 제일 처음 혹은 제일 마지막에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들은 하층으로부터 상층으로 갈수록 상기 제1 방향의 길이가 점차 줄어드는 계단 형상을 가질 수 있으며, 상기 각 제1 및 제2 콘택 플러그들은 상층의 게이트 전극들에 의해 오버랩되지 않는 상기 각 게이트 전극들의 가장자리 부분 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 상기 게이트 전극들 중에서 최하층에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 상기 게이트 전극들 중에서 최상층에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 상기 게이트 전극들 중에서 가운데층에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 복수 개의 상기 제1 게이트 전극들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극들은 상기 게이트 전극들 중에서 최하층 및 최상층에 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그들 상면에 각각 접촉하는 제1 배선들을 더 포함할 수 있으며, 상기 제1 배선들을 통해 상기 제1 콘택 플러그들에는 전기적 신호가 인가될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 상면은 상기 제1 게이트 전극에 접촉하는 상기 제1 콘택 플러그 상면에 형성된 상기 제1 배선에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그는 어떠한 배선에도 연결되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들은 하층으로부터 상층으로 갈수록 상기 기판 상면에 평행한 제1 방향의 길이가 점차 줄어드는 계단 형상을 가질 수 있으며, 상기 게이트 전극들 중에서 최하층에 형성된 게이트 전극과 상기 제1 방향으로 인접한 상기 기판 상면에는, 상기 수직 방향으로 연장되어 상기 제1 및 제2 콘택 플러그들의 상면과 동일한 높이의 상면을 갖는 하나 이상의 제3 콘택 플러그가 더 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그들 상면에 각각 접촉하는 제1 배선들을 더 포함할 수 있으며, 상기 제1 배선들을 통해 상기 제1 콘택 플러그들에는 전기적 신호가 인가될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 콘택 플러그의 상면은 상기 제1 배선들과는 다른 제2 배선에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 콘택 플러그는 어떠한 배선에도 연결되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들은 순차적으로 적층된 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 상기 그라운드 선택 라인 혹은 상기 스트링 선택 라인을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들은 금속 패턴, 및 상기 금속 패턴의 적어도 상면 및 저면을 커버하는 배리어막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 콘택 플러그들은 대응하는 상기 게이트 전극의 상기 배리어막 패턴을 관통하여 상기 금속 패턴에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 콘택 플러그들은 대응하는 상기 게이트 전극의 상기 배리어막 패턴에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 콘택 플러그들은 대응하는 상기 게이트 전극의 상기 배리어막 패턴 및 상기 금속 패턴을 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그는 대응하는 상기 게이트 전극의 상기 배리어막 패턴에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그는 대응하는 상기 게이트 전극의 상기 배리어막 패턴에 접촉하지 않을 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 실시예들에 따른 수직형 메모리 장치는 메모리 셀 영역 및 주변 영역을 포함하는 기판의 상기 메모리 셀 영역 내에서, 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성된 복수 개의 게이트 전극들, 상기 기판 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들을 관통하는 채널, 및 상기 게이트 전극들 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들에 각각 접촉하는 복수 개의 제1 콘택 플러그들을 포함한다. 상기 메모리 셀 영역 내에서, 상기 게이트 전극들 중 최하층에 형성된 게이트 전극에 인접하는 상기 기판 상에는 상기 수직 방향으로 연장되어 상기 제1 콘택 플러그들의 상면과 동일한 높이의 상면을 갖는 하나 이상의 제3 콘택 플러그가 더 형성된다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들은 상기 기판 상면에 평행한 제1 방향을 따라 연장될 수 있으며, 상기 제1 및 제3 콘택 플러그들은 상면에서 보았을 때 상기 제1 방향을 따라 일정한 간격으로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들은 하층으로부터 상층으로 갈수록 상기 기판 상면에 평행한 제1 방향의 길이가 점차 줄어드는 계단 형상을 가질 수 있으며, 상기 제3 콘택 플러그는 상기 최하층에 형성된 상기 게이트 전극에 상기 제1 방향으로 인접한 상기 기판 부분 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그들 상면에 각각 접촉하는 제1 배선들을 더 포함할 수 있으며, 상기 제1 배선들에는 상기 기판의 주변 영역에 형성된 제2 배선을 통해 전기적 신호가 인가될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 콘택 플러그의 상면은 상기 최하층에 형성된 게이트 전극에 접촉하는 상기 제1 콘택 플러그 상면에 형성된 상기 제1 배선에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 콘택 플러그는 상기 제1 배선과 다른 제3 배선에 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 콘택 플러그는 어떠한 배선에도 연결되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들 중 제1 게이트 전극 상에는 상기 수직 방향으로 연장되어 상기 제1 콘택 플러그들의 상면과 동일한 높이의 상면을 갖는 하나 이상의 제2 콘택 플러그가 더 형성될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 연장된 채널, 상기 채널의 외측벽을 감싸는 전하 저장막 구조물, 각각이 상기 전하 저장막 구조물을 둘러싸면서 상기 기판 상면에 평행한 제1 방향을 따라 연장되고, 상기 수직 방향을 따라 서로 이격되며, 하층으로부터 상층으로 갈수록 상기 제1 방향의 길이가 점차 줄어드는 계단 형상을 갖는 복수 개의 게이트 전극들, 및 상층의 상기 게이트 전극들에 의해 오버랩되지 않는 상기 각 게이트 전극들의 가장자리 부분에 접촉하여 상기 수직 방향으로 연장된 복수 개의 제1 콘택 플러그들을 포함한다. 상기 수직 방향으로 서로 인접하는 상기 게이트 전극들의 상기 제1 방향으로의 길이들은 제1 폭으로 감소하되, 다만 상기 게이트 전극들 중에서 제1 게이트 전극의 상기 제1 방향으로의 길이와 상기 제1 게이트 전극 바로 상층에 배치된 제2 게이트 전극의 상기 제1 방향으로의 길이는 상기 제1 폭보다 큰 제2 폭으로 감소한다.
예시적인 실시예들에 있어서, 상기 제2 폭은 상기 제1 폭의 2배 이상일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극 상에 상기 수직 방향으로 연장된 하나 이상의 제2 콘택 플러그를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 콘택 플러그들은 상기 제1 방향을 따라 일정한 간격으로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 상면은 상기 제1 콘택 플러그의 상면과 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 복수 개의 상기 제1 게이트 전극들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 상기 게이트 전극들 중에서 최하층에 형성될 수 있다.
전술한 바와 같이 예시적인 실시예들에 따른 수직형 메모리 장치 제조 방법에서, 계단 구조물의 각 계단들에 형성된 게이트 전극들에 각각 연결되도록 제1 콘택 플러그들을 형성할 때, 일부 계단들에 제2 콘택 플러그를 더 형성함으로써, 패턴 로딩 현상을 방지하여 상기 제1 콘택 플러그들이 상기 게이트 전극들에 잘 접촉하도록 형성할 수 있다.
도 1 내지 도 13은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다.
도 14 내지 도 44는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 45 내지 도 70은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 13은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다. 이때, 도 1은 상기 수직형 메모리 장치가 형성되는 기판의 영역들을 설명하기 위한 평면도이고, 도 2 내지 도 13은 도 1의 X 영역에 대한 도면들이다. 구체적으로, 도 1, 2, 8 및 13은 평면도들이고, 도 3-7 및 9-12는 단면도들이다. 즉, 도 3은 도 2의 A-A'선을 따라 절단한 단면도이고, 도 4는 도 2의 B-B'선을 따라 절단한 단면도들이며, 도 5는 도 2의 C-C'선을 따라 절단한 단면도이고, 도 6은 도 2의 D-D'선을 따라 절단한 단면도이며, 도 7은 도 2의 E-E'선을 따라 절단한 단면도이다.
한편, 도 8a는 상기 수직형 메모리 장치에서 상기 기판으로부터 제5 층간 절연막까지 적층된 구조물에 대한 평면도이고, 도 8b는 상기 수직형 메모리 장치에서 상기 기판으로부터 제6 층간 절연막까지 적층된 구조물에 대한 평면도이며, 도 8c는 상기 수직형 메모리 장치에서 상기 기판으로부터 제7 층간 절연막까지 적층된 구조물에 대한 평면도이다. 또한, 도 9a 및 9b는 도 8a의 B-B'선을 따라 절단한 단면도들이고, 도 10 내지 도 12는 도 9a의 Y 영역의 확대도들이다.
한편, 이하에서는 상기 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 실질적으로 수직한 방향을 제3 방향으로 정의하기로 한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
먼저 도 1을 참조하면, 상기 수직형 메모리 장치가 형성되는 기판(100)은 제1 내지 제4 영역들(I, II, III, IV)을 포함할 수 있다. 이때, 제1 영역(I)은 메모리 셀들이 형성되는 메모리 셀 영역일 수 있고, 제2 영역(II)은 행 디코더(X-decoder)가 형성되는 영역일 수 있으며, 제3 영역(III)은 페이지 버퍼(page buffer) 및 열 디코더(Y-decoder)가 형성되는 영역일 수 있고, 제4 영역(IV)은 상기 메모리 셀들을 구동시키기 위한 주변 회로들이 형성되는 주변 회로 영역일 수 있다. 제2 및 제3 영역들(II, III)은 함께 코어(core) 영역을 형성할 수 있으며, 상기 코어 영역 및 상기 주변 회로 영역은 함께 주변 영역으로 지칭될 수도 있다.
이하에서는 설명의 편의를 위해서, 기판(100)의 제1 영역(I) 내에서 일 가장자리 부분인 X 영역에 대한 도면들을 참조하여 기술하기로 한다.
도 2 내지 도 7, 도 8a, 8b, 8c 및 도 9a를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 게이트 전극들(310), 채널(210), 제2 전하 저장막 구조물(280), 및 제1 및 제2 콘택 플러그들(380, 385)을 포함할 수 있다.
또한, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 절연막 패턴(115), 절연성 패드(127), 반도체 패턴(160), 충전막 패턴(220), 캐핑막 패턴(230), 제1 내지 제8 층간 절연막들(130, 140, 240, 340, 390, 430, 560, 630), 공통 소스 라인(Common Source Line: CSL)(330), 제2 스페이서(320), 제1 내지 제6 배선들(420, 425, 460, 465, 660, 690), 및 제1 내지 제6 비아들(460, 465, 550, 555, 590, 620)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
게이트 전극들(310)은 기판(100) 상에서 상기 제3 방향을 따라 서로 이격되도록 복수 개의 층들에 형성될 수 있다. 이때, 상기 제3 방향을 따라 적층된 게이트 전극들(310) 사이에는 절연막 패턴(115)이 개재될 수 있다.
한편, 각 게이트 전극들(310)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 상기 제2 방향을 따라 복수 개로 형성된 게이트 전극들(310)은 상기 제1 방향으로 연장되는 공통 소스 라인(CSL)(330) 및 이의 양 측벽에 형성된 제2 스페이서(320)에 의해 서로 분리될 수 있다. 한편, 공통 소스 라인(CSL)(330)에 접하는 기판(100) 상부에는 불순물 영역(105)이 형성될 수 있다. 불순물 영역(105)은 예를 들어, 인, 비소와 같은 n형 불순물을 포함할 수 있다.
상기 제3 방향으로 순차적으로 적층된 게이트 전극(310) 및 절연막 패턴(115)은 하나의 계단을 구성할 수 있으며, 상기 제3 방향을 따라 상기 계단들이 복수 개로 적층되어 하나의 계단 구조물을 형성할 수 있다. 이에 따라, 본 명세서에서 상기 계단 구조물을 구성하는 각 계단들은 외부로 노출되는 부분뿐만 아니라, 상부에 형성된 구조물에 의해 커버되는 부분까지도 모두 포함하여 하나의 층을 이루는 전체 부분을 의미한다.
상기 계단 구조물은 하층으로부터 상층으로 갈수록 상기 제1 방향의 길이가 점차 줄어드는 계단들을 포함할 수 있으며, 이에 따라 상기 각 계단들에 형성된 게이트 전극들(310) 및 절연막 패턴들(115) 역시 하층으로부터 상층으로 갈수록 상기 제1 방향의 길이가 점차 줄어들 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 상기 계단들은 상기 제1 방향으로의 길이가 일정한 폭으로 줄어들 수 있으며, 이에 따라 각 계단들에서 상층에 형성된 계단들에 의해 커버되거나 오버랩되지 않고 노출되는 부분은 일정할 수 있다. 마찬가지로, 상기 제3 방향으로 서로 인접하는 게이트 전극들(310)의 상기 제1 방향으로의 길이는 일정한 제1 폭만큼 감소할 수 있으며, 이에 따라 각 게이트 전극들(310)에서 상층에 형성된 게이트 전극들(310)에 의해 커버되거나 오버랩되지 않고 노출되는 부분은 일정할 수 있다.
하지만, 상기 계단들 중에서 제1 계단의 상기 제1 방향으로의 길이와 상기 제1 계단 바로 상층에 배치된 제2 계단의 상기 제1 방향으로의 길이는 상기 제1 폭보다 큰 제2 폭만큼 감소할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 폭은 상기 제1 폭의 2배 이상일 수 있다.
이에 따라, 상기 제1 계단에 형성된 제1 게이트 전극(310)의 상기 제1 방향으로의 길이와 제1 게이트 전극(310) 바로 상층에 배치된 제2 게이트 전극(310)의 상기 제1 방향으로의 길이는 상기 제1 폭보다 큰 제2 폭으로 감소할 수 있으며, 제1 게이트 전극(310)에서 상층의 게이트 전극들(310)에 의해 커버되거나 오버랩되지 않고 노출되는 부분은 다른 층에 형성된 게이트 전극들(310)에서 상층의 게이트 전극들(310)에 의해 커버되거나 오버랩되지 않고 노출되는 부분에 비해 넓을 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(310)은 복수 개로 적층된 게이트 전극들(310) 중에서 최하층에 형성된 것일 수 있다. 다른 실시예들에 있어서, 제1 게이트 전극(310)은 복수 개로 적층된 게이트 전극들(310) 중에서 최상층에 형성된 것일 수 있다. 또 다른 실시예들에 있어서, 제1 게이트 전극(310)은 복수 개로 적층된 게이트 전극들(310) 중에서 가운데층에 형성된 것일 수 있다. 즉, 제1 게이트 전극(310)은 복수 개로 적층된 게이트 전극들(310) 중에서 임의의 층에 형성된 것일 수 있으며, 경우에 따라서는 복수 개의 층들에 형성된 것들일 수도 있다.
게이트 전극(310)은 상기 제3 방향을 따라 순차적으로 배열된 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 이때, 상기 각 GSL, 워드 라인 및 SSL은 1개 혹은 복수 개의 층에 형성될 수 있다. 또한, 상기 GSL과 상기 워드 라인 사이 및/또는 상기 SSL과 상기 워드 라인 사이에는 하나 혹은 복수 개의 더미 워드 라인(dummy word line)이 더 형성될 수도 있다. 예시적인 실시예들에 있어서, 상기 GSL은 1개의 층에 형성되고, 상기 SSL은 2개의 층에 형성되며, 상기 워드 라인은 상기 GSL 및 상기 SSL 사이에서 짝수 개의 층들에 형성될 수 있다. 이에 따라, 일 실시예에 있어서, 제1 게이트 전극(310)은 상기 GSL이거나 혹은 상기 SSL일 수 있다.
게이트 전극(310)은 게이트 도전 패턴(300), 및 이의 상면 및 저면과 적어도 일부 측벽을 감싸는 게이트 배리어막 패턴(290)을 포함할 수 있다. 게이트 도전 패턴(300)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있다. 게이트 배리어막 패턴(290)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. 이와는 달리, 게이트 배리어막 패턴(290)은 금속을 포함하는 제1 층 및 금속 질화물을 포함하는 제2 층으로 구성될 수도 있다.
한편, 게이트 전극(310)의 상면 및 저면과, 일부 측벽은 제2 블로킹막 패턴(270)에 의해 감싸질 수 있다. 구체적으로, 제2 블로킹막 패턴(270)은 게이트 전극(310)의 게이트 배리어막 패턴(290)을 커버할 수 있다. 제2 블로킹막 패턴(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
절연막 패턴(115)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 공통 소스 라인(CSL)(330)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제2 스페이서(320)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
한편, 각 게이트 전극들(310)의 일 측벽에는 절연성 패드(127)가 형성될 수 있으며, 절연성 패드(127)는 하층으로부터 상층으로 갈수록 상기 제2 방향으로의 길이가 점차 감소할 수 있다. 절연성 패드(127)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 계단 구조물을 관통하여 제2 구조물이 형성될 수 있으며, 상기 제2 구조물은 기판(100) 상면에 접촉할 수 있다. 즉, 상기 제2 구조물은 기판(100) 상에 순차적으로 적층된 반도체 패턴(160), 상기 제1 구조물, 및 캐핑막 패턴(230)을 포함할 수 있으며, 상기 제1 구조물은 반도체 패턴(160) 상에 순차적으로 적층된 제1 전하 저장막 구조물(200), 채널(210) 및 충전막 패턴(220)을 포함할 수 있다. 상기 제2 구조물은 상기 제3 방향으로 연장되어, 교대로 반복적으로 적층된 게이트 전극들(310) 및 절연막 패턴들(115)을 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 구조물은 상기 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있으며, 이에 따라 제2 구조물 어레이를 형성할 수 있다. 상기 각 제2 구조물들은 내부에 채널(210)을 포함하고 있으므로, 상기 제2 구조물 어레이에 대해서는 후술하는 채널 어레이에 대한 설명으로 대체하기로 한다.
반도체 패턴(160)은 단결정 실리콘 혹은 단결정 게르마늄을 포함할 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다. 예시적인 실시예들에 있어서, 반도체 패턴(160)은 그 상면이 절연막 패턴들(115) 중에서 기판(100) 상면으로부터 2번째 층에 형성된 절연막 패턴(115)의 상면과 저면 사이에 위치하도록 형성될 수 있다. 이에 따라, 반도체 패턴(160)은 GSL에 인접하도록 형성될 수 있다.
채널(210)은 반도체 패턴(160) 상에 형성될 수 있으며, 컵 형상을 가질 수 있다. 채널(210)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함할 수 있다. 채널(210)은 상기 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 어레이는 상기 제1 방향을 따라 복수 개로 형성된 제1 채널들을 포함하는 제1 채널 열(hole column)과, 상기 제1 방향을 따라 복수 개로 형성된 제2 채널들을 포함하면서 상기 제2 방향으로 상기 제1 채널 열과 일정한 간격으로 이격된 제2 채널 열을 포함할 수 있다. 이때, 상기 제1 채널들은 상기 제2 채널들로부터 상기 제1 방향 혹은 상기 제2 방향과 예각을 이루는 방향에 각각 위치할 수 있다. 이에 따라, 상기 제1 및 제2 채널들은 전체적으로 상기 제1 방향을 기준으로 지그재그(zigzag) 형상으로 배열될 수 있다. 이와 같이 상기 제1 및 제2 채널들이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널들(210)이 배열될 수 있다.
한편, 상기 제1 및 제2 채널 열들은 상기 제2 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 방향을 따라 상기 제1 및 제2 채널 열들이 교대로 2번씩 배열되어 총 4개의 채널 열들을 포함하는 하나의 채널 블록(hole block)을 형성할 수 있으며, 상기 채널 블록은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이하에서는 각 채널 블록들 내에 배열된 4개의 채널 열들을 최상층 절연막 패턴(115)의 가장자리에 인접한 것부터 상기 제2 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 열들로 지칭하기로 한다. 즉, 도 2에서는 상기 제2 방향을 따라 서로 이격된 2개의 채널 블록들이 도시되어 있으며, 상기 각 채널 블록들은 상기 제2 방향을 따라 순차적으로 배열된 제1, 제2, 제3 및 제4 채널 열들을 포함하고 있다.
전술한 바와는 달리, 상기 채널 어레이는 상기 지그재그 배열과는 다르게 배열된 복수 개의 채널들(210)을 포함할 수도 있다.
채널(210)의 외측벽에는 터널 절연막 패턴(190), 전하 저장막 패턴(180) 및 제1 블로킹막 패턴(170)이 순차적으로 적층될 수 있으며, 이들은 제1 전하 저장막 구조물(200)을 형성할 수 있다. 제1 전하 저장막 구조물(200)은 게이트 전극(310)의 일 측벽을 감싸는 제2 블로킹막 패턴(270) 부분에 접촉할 수 있으며, 이들은 함께 제2 전하 저장막 구조물(280)을 형성할 수 있다. 이때, 제1 및 제2 블로킹막 패턴들(170, 270)은 함께 블로킹막 패턴 구조물을 형성할 수 있다. 제1 전하 저장막 구조물(200)은 저면 중앙부가 뚫린 컵 형상을 가질 수 있다.
터널 절연막 패턴(190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장막 패턴(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 블로킹막 패턴(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
충전막 패턴(220)은 컵 형상을 갖는 채널(210)이 형성하는 내부 공간을 채울 수 있다. 충전막 패턴(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 전하 저장막 구조물(200), 채널(210), 및 충전막 패턴(220)으로 구성되는 상기 제1 구조물은 워드 라인 및 SSL에 인접하도록 형성될 수 있다.
캐핑막 패턴(230)은 상기 제1 구조물 상에 형성될 수 있다. 캐핑막 패턴(230)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함할 수 있다.
제1 층간 절연막(100)은 기판(100) 상에 형성되어 상기 계단 구조물의 측벽을 커버할 수 있다. 제2 층간 절연막(140)은 제1 층간 절연막(130) 및 상기 계단 구조물 상에 형성될 수 있으며, 캐핑막 패턴(230)의 측벽을 감쌀 수 있다. 제3 층간 절연막(240)은 제2 층간 절연막(140) 및 캐핑막 패턴(230) 상에 형성될 수 있으며, 공통 소스 라인(330) 및 제2 스페이서(320)의 측벽을 감쌀 수 있다. 제4 층간 절연막(340)은 제3 층간 절연막(240) 및 공통 소스 라인(330) 상에 형성될 수 있다. 제1 내지 제4 층간 절연막들(130, 140, 240, 340)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 일부 혹은 전체가 하나의 막으로 병합될 수도 있다. 또한, 제1 및 제2 층간 절연막들(130, 140)은 절연막 패턴(115)과 병합될 수도 있다.
이제 도 10 내지 도 12를 함께 참조하면, 각 제1 콘택 플러그들(380)은 제1 내지 제4 층간 절연막들(130, 140, 240, 340), 절연막 패턴(115), 제2 블로킹막 패턴(270), 및 게이트 배리어막 패턴(290)을 관통하여 게이트 도전 패턴(300)에 접촉할 수 있다. 즉, 각 제1 콘택 플러그들(380)은 제1 내지 제4 층간 절연막들(130, 140, 240, 340), 상층의 계단들에 의해 커버되지 않은 각 계단들 부분에 형성된 절연막 패턴(115) 부분, 상기 절연막 패턴(115) 부분 하부의 제2 블로킹막 패턴(270), 및 게이트 배리어막 패턴(290)을 관통하여 게이트 도전 패턴(300)과 접촉할 수 있다. 이때, 각 제1 콘택 플러그들(380)은 게이트 도전 패턴(300) 상면에 형성된 게이트 배리어막 패턴(290) 부분을 관통하여 게이트 도전 패턴(300)과 접촉할 수 있으며, 나아가 게이트 도전 패턴(300) 상부도 부분적으로 관통할 수 있다.
하지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 각 제1 콘택 플러그들(380)이 게이트 전극(310)과 적어도 부분적으로 접촉하는 경우라면 모두 본 발명의 범위에 포함될 수 있다. 일 실시예에 있어서, 도 10을 참조하면, 각 제1 콘택 플러그들(380)은 게이트 도전 패턴(300) 상면에 형성된 게이트 배리어막 패턴(290) 부분은 관통하지 않고 그 상면에만 접촉하거나, 혹은 상기 게이트 배리어막 패턴(290) 부분을 부분적으로만 관통하여 게이트 도전 패턴(300)에는 접촉하지 않을 수 있다. 다른 실시예에 있어서, 도 11을 참조하면, 각 제1 콘택 플러그들(380)은 게이트 도전 패턴(300) 상면에 형성된 게이트 배리어막 패턴(290) 부분 및 게이트 도전 패턴(300)을 관통하여, 게이트 도전 패턴(300) 저면에 형성된 게이트 배리어막 패턴(290) 부분에 접촉하거나, 혹은 이를 부분적으로 관통할 수 있다. 또 다른 실시예에 있어서, 도 12를 참조하면, 각 제1 콘택 플러그들(380)은 게이트 도전 패턴(300), 게이트 도전 패턴(300) 상면 및 저면에 형성된 게이트 배리어막 패턴(290) 부분들을 모두 관통할 수 있으며, 이에 따라 그 저면이 제2 블로킹막 패턴(270) 내부 혹은 그 하부의 절연막 패턴(115) 내부에 위치할 수도 있다.
다만, 최상층 계단에 형성된 게이트 전극(310)을 노출시키는 제1 콘택 플러그(380)는 제1 층간 절연막(130)은 관통하지 않을 수 있다.
각 제1 콘택 플러그들(380)은 상층 계단들에 의해 커버되지 않는 각 계단들 부분에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그들(380)은 상기 제1 방향을 따라 일정한 간격으로 형성될 수 있다. 일 실시예에 있어서, 제1 콘택 플러그들(380)은 상부에서 보았을 때, 상기 각 채널 블록 내에서 하나의 채널 열, 예를 들어, 제2 채널 열과 동일 선상에 배열되도록 형성될 수 있다. 다른 실시예에 있어서, 도 13을 참조하면, 제1 콘택 플러그들(380)은 상부에서 보았을 때, 상기 각 채널 블록 내에서 상기 제2 방향으로의 가운데 위치에서 상기 제1 방향을 따라 배열되도록 형성될 수 있다. 즉, 제1 콘택 플러그들(380)은 하나의 채널 블록 내에서 상기 제2 방향으로의 임의의 위치에서 상기 제1 방향을 따라 배열되도록 형성될 수 있다.
이와는 달리, 제1 콘택 플러그들(380)은 상기 제1 방향을 따라 지그재그 형상으로 형성될 수도 있다.
일 실시예에 있어서, 제2 콘택 플러그(385)는 제1 내지 제4 층간 절연막들(130, 140, 240, 340), 절연막 패턴(115), 제2 블로킹막 패턴(270), 및 게이트 배리어막 패턴(290)을 관통하여, 제1 게이트 전극(310)에 포함된 게이트 도전 패턴(300)에 접촉할 수 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제2 콘택 플러그(385)는 제1 콘택 플러그(380)와 유사하게, 게이트 도전 패턴(300) 상면에 형성된 게이트 배리어막 패턴(290) 부분의 상면에 접촉하거나 그 일부를 관통할 수도 있고, 게이트 도전 패턴(300)을 관통하여 그 저면에 형성된 게이트 배리어막 패턴(290) 부분에 접촉하거나 부분적으로 관통할 수도 있으며, 나아가 게이트 도전 패턴(300), 및 그 상면 및 저면에 형성된 게이트 배리어막 패턴(290) 부분들을 모두 관통하여, 그 저면이 제2 블로킹막 패턴(270) 내부 혹은 그 하부의 절연막 패턴(115) 내부에 위치할 수도 있다.
하지만, 제1 콘택 플러그들(380)과는 달리, 제2 콘택 플러그(385)는 게이트 전극(310)에 접촉하지 않을 수도 있다. 즉, 도 9b를 참조하면, 제2 콘택 플러그(385)는 게이트 전극(310) 상면에 형성된 제2 블로킹막 패턴(270) 부분의 상면 혹은 내부 일부에만 접촉하고 게이트 전극(310)에는 접촉하지 않을 수 있으며, 나아가 그 저면이 상부의 절연막 패턴(115) 내에 위치하여 제2 블로킹막 패턴(270)에 접촉하지 않을 수도 있다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(385)는 제1 게이트 전극(310) 상에 형성된 제1 콘택 플러그(380)에 인접하도록 제1 게이트 전극(310) 상에 형성될 수 있으며, 제1 콘택 플러그들(380)이 상기 제1 방향을 따라 서로 이격된 간격과 동일하게 제1 게이트 전극(310) 상에 형성된 제1 콘택 플러그(380)로부터 상기 제1 방향으로 이격될 수 있다. 즉, 제1 및 제2 콘택 플러그들(380, 385)은 전체적으로 상기 제1 방향을 따라 동일 선상에서 일정한 간격으로 형성될 수 있다. 이와는 달리, 제1 콘택 플러그들(380)이 상기 제1 방향을 따라 지그재그 형상으로 형성되는 경우에는, 제1 및 제2 콘택 플러그들(380, 385)도 전체적으로 상기 제1 방향을 따라 지그재그 형상으로 형성될 수 있다.
전술한 바와 같이, 제1 게이트 전극(310)은 최하층 계단뿐만 아니라 최상층 계단에 형성될 수도 있고, 임의의 층 계단에 형성될 수 있으며, 나아가 복수 개로 형성될 수도 있다. 이에 따라, 제1 게이트 전극(310) 상에 형성되는 제2 콘택 플러그(385) 역시 그 저면이 최하층 계단, 최상층 계단, 혹은 임의의 층 계단에 형성될 수 있으며, 나아가 복수 개의 제2 콘택 플러그(285)가 형성될 수도 있다. 또한, 각 제1 게이트 전극들(310) 상에는 하나의 제2 콘택 플러그(385)뿐만 아니라, 복수 개의 제2 콘택 플러그들(385)도 형성될 수 있다.
다만 이하에서는 설명의 편의를 위해서, 상기 제1 계단은 상기 최하층 계단이고, 상기 제1 계단에는 하나의 제2 콘택 플러그(385)만이 형성되는 경우를 설명하기로 한다.
제1 콘택 플러그(380)는 제1 도전 패턴(370), 및 이의 저면 및 측벽을 감싸는 제1 배리어막 패턴(360)을 포함할 수 있으며, 제2 콘택 플러그(385)는 제2 도전 패턴(375), 및 이의 저면 및 측벽을 감싸는 제2 배리어막 패턴(365)을 포함할 수 있다. 이때, 상기 제1 도전 패턴(370)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속을 포함할 수 있 있으며, 제1 배리어막 패턴(360)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있다. 이와는 달리, 제1 배리어막 패턴(360)은 금속막 및 금속 질화막으로 구성된 다층막으로 형성될 수도 있다.
제5 내지 제8 층간 절연막들(390, 430, 560, 630)은 제4 층간 절연막(340), 및 제1 및 제2 콘택 플러그들(380, 385) 상에 순차적으로 적층될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이에 따라, 제5 내지 제8 층간 절연막들(390, 430, 560, 630)은 일부 혹은 전체가 하나의 막으로 병합될 수도 있으며, 또한 하부의 제4 층간 절연막(340)과도 병합될 수도 있다.
제1 내지 제6 배선들(420, 425, 460, 465, 660, 690), 및 제1 내지 제6 비아들(490, 495, 550, 555, 590, 620)은 각각 도전 패턴, 및 이의 저면 및 측벽을 감싸는 배리어막 패턴을 포함할 수 있다. 이때, 상기 도전 패턴은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속을 포함할 수 있으며, 상기 배리어막 패턴은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있다. 이와는 달리, 상기 배리어막 패턴은 금속막 및 금속 질화막으로 구성된 다층막으로 형성될 수도 있다.
구체적으로, 제1 및 제2 배선들(420, 425)은 제5 층간 절연막(390)을 관통하여 제1 및 제2 콘택 플러그들(380, 385) 상면에 접촉할 수 있다. 제1 배선(420)은 제3 도전 패턴(410), 및 이의 저면 및 측벽을 감싸는 제3 배리어막 패턴(400)을 포함할 수 있으며, 제2 배선(425)은 제4 도전 패턴(415), 및 이의 저면 및 측벽을 감싸는 제4 배리어막 패턴(405)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 배선(420)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 배선(425)은 상기 제1 방향으로 연장될 수 있다. 이때, 각 제1 배선들(420)은 제1 콘택 플러그(380) 상면에 접촉할 수 있으며, 제2 배선(425)은 상기 제1 계단에 형성된 제1 및 제2 콘택 플러그들(380, 385) 상면들에 접촉할 수 있다.
한편, 각 제1 배선들(420)은 상기 제2 방향을 따라 복수 개로 형성된 채널 블록들 중 일부에 형성된 제1 콘택 플러그들(380) 상면에 접촉하도록 상기 제2 방향으로 연장될 수 있다. 일 실시예에 있어서, 각 제1 배선들(420)은 상기 제2 방향으로 연장되어, 상기 제2 방향으로 서로 인접하는 4개의 채널 블록들에 형성된 제1 콘택 플러그들(380) 상면에 접촉할 수 있다. 제2 배선(425)은 상기 제1 방향으로 연장되어 제2 영역(II)에 형성된 배선(도시되지 않음)과 연결될 수 있으며, 이에 따라 전기적 신호가 인가될 수 있다.
제3 및 제4 배선들(460, 465)은 제6 층간 절연막(430)의 상부를 관통할 수 있으며, 제1 및 제2 비아들(490, 495)은 제6 층간 절연막(430)의 하부를 관통하여 제1 및 제2 배선들(420, 425) 상면에 각각 접촉할 수 있다.
이때, 제3 배선(460)은 제5 도전 패턴(450), 및 이의 측벽 및 저면 일부를 감싸는 제5 배리어막 패턴(440)을 포함할 수 있으며, 제4 배선(465)은 제6 도전 패턴(455), 및 이의 측벽 및 저면 일부를 감싸는 제6 배리어막 패턴(445)을 포함할 수 있다. 또한, 제1 비아(490)는 제7 도전 패턴(480), 및 이의 저면 및 측벽을 감싸는 제7 배리어막 패턴(470)을 포함할 수 있으며, 제2 비아(495)는 제8 도전 패턴(485), 및 이의 저면 및 측벽을 감싸는 제8 배리어막 패턴(475)을 포함할 수 있다. 다만, 순차적으로 적층된 제1 비아(490) 및 제3 배선(460)은 일체적으로 형성될 수 있으며, 또한, 순차적으로 적층된 제2 비아(495) 및 제4 배선(465) 역시 일체적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 배선(460)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 또한, 제4 배선(465)은 상기 제1 방향으로 연장될 수 있다. 이때, 제3 배선들(460)은 제1 비아(490)를 통해 제1 배선들(420)에 각각 전기적으로 연결될 수 있으며, 제4 배선들(465)은 제2 비아(495)를 통해 제1 배선들(420)에 각각 전기적으로 연결될 수 있다.
일 실시예에 있어서, 각 제3 배선들(460)은 상기 제2 방향으로 연장되어, 상기 제2 방향으로 서로 인접하는 4개의 채널 블록들 상에 형성될 수 있다. 제4 배선(465)은 상기 제1 방향으로 연장되어 제2 영역(II)에 형성된 배선(도시되지 않음)과 연결될 수 있으며, 이에 따라 전기적 신호가 인가될 수 있다.
제1 및 제2 연결 배선들(520, 525)은 제6 층간 절연막(430)의 상부를 관통할 수 있으며, 제3 및 제4 비아들(550, 555)은 제6 층간 절연막(430)의 하부, 및 제3 내지 제5 층간 절연막들(240, 340, 390)을 관통하여 캐핑막 패턴(230) 상면에 접촉할 수 있다.
이때, 제1 연결 배선(520)은 제9 도전 패턴(510), 및 이의 측벽 및 저면 일부를 감싸는 제9 배리어막 패턴(500)을 포함할 수 있으며, 제2 연결 배선(525)은 제10 도전 패턴(515), 및 이의 측벽 및 저면 일부를 감싸는 제10 배리어막 패턴(505)을 포함할 수 있다. 또한, 제3 비아(550)는 제11 도전 패턴(540), 및 이의 저면 및 측벽을 감싸는 제11 배리어막 패턴(530)을 포함할 수 있으며, 제4 비아(555)는 제12 도전 패턴(545), 및 이의 저면 및 측벽을 감싸는 제12 배리어막 패턴(535)을 포함할 수 있다. 다만, 순차적으로 적층된 제3 비아(550) 및 제1 연결 배선(520)은 일체적으로 형성될 수 있으며, 또한, 순차적으로 적층된 제4 비아(555) 및 제2 연결 배선(525) 역시 일체적으로 형성될 수 있다.
제3 및 제4 비아들(550, 555)은 채널들(210) 상에 형성된 캐핑막 패턴들(230) 상에 각각 형성될 수 있으며, 제1 및 제2 연결 배선들(520, 525)은 각각 상기 제2 방향으로 연장되어, 제3 및 제4 비아들(550, 555)에 전기적으로 연결될 수 있다. 이에 따라, 제1 및 제2 연결 배선들(520, 525)은 공통 소스 라인(CSL)(330)에 의해 상기 제2 방향으로 서로 이격된 양 채널 블록들에 각각 포함된 채널들(210)을 서로 전기적으로 연결할 수 있다. 예시적인 실시예들에 있어서, 제1 연결 배선(520)은 제1 채널 블록의 제3 및 제4 채널 열들에 포함된 채널들(210)과, 상기 제2 방향으로 상기 제1 채널 블록과 이격된 제2 채널 블록의 제1 및 제2 채널 열들에 포함된 채널들(210)을 서로 연결할 수 있다. 또한, 제2 연결 배선(525)은 상기 제2 채널 블록의 제3 및 제4 채널 열들에 포함된 채널들(210)과, 상기 제2 방향으로 상기 제2 채널 블록과 이격된 제3 채널 블록의 제1 및 제2 채널 열들에 포함된 채널들(210)을 서로 연결할 수 있다.
제5 및 제6 비아들(590, 620)은 제7 층간 절연막(560)을 관통하여 제3 배선(460), 및 제1 및 제2 연결 배선들(520, 525) 상면에 각각 접촉할 수 있다.
이때, 제5 비아(590)는 제13 도전 패턴(580), 및 이의 측벽 및 저면을 감싸는 제13 배리어막 패턴(570)을 포함할 수 있으며, 제6 비아(620)는 제14 도전 패턴(610), 및 이의 측벽 및 저면을 감싸는 제14 배리어막 패턴(600)을 포함할 수 있다.
제5 및 제6 배선들(660, 690)은 제8 층간 절연막(630)을 관통하여 제5 및 제6 비아들(590, 620) 상면에 각각 접촉할 수 있다.
이때, 제5 배선(660)은 제15 도전 패턴(650), 및 이의 측벽 및 저면을 감싸는 제15 배리어막 패턴(640)을 포함할 수 있으며, 제6 배선(690)은 제16 도전 패턴(680), 및 이의 측벽 및 저면을 감싸는 제16 배리어막 패턴(670)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제5 배선(660)은 상기 제1 방향으로 연장되어 제2 영역(II)에 형성된 배선(도시되지 않음)과 연결될 수 있으며, 이에 따라 전기적 신호가 인가될 수 있다. 즉, 제2 영역(II)의 상기 배선으로부터 인가된 전기적 신호는 제5 배선(660), 제5 비아(590), 제3 배선(460), 제1 비아(490) 및 제1 배선(420)을 통해 제1 콘택 플러그(380)로 전달될 수 있다. 예시적인 실시예들에 있어서, 제6 배선(690)은 상기 제2 방향으로 연장될 수 있으며, 제6 비아(620), 제1 및 제2 연결 배선들(520, 525), 제3 및 제4 비아들(550, 555), 및 캐핑막 패턴(230)을 통해 채널(210)에 전기적으로 연결될 수 있다. 이때, 제6 배선(690)은 비트 라인 기능을 수행할 수 있다.
전술한 바와 같이, 상기 수직형 메모리 장치는 기판(100) 상면에 수직한 방향을 따라 적층된 복수의 게이트 전극들(310) 중에서 제1 게이트 전극(310) 상에는 제1 콘택 플러그(380)에 더하여 제2 콘택 플러그(385)가 더 형성될 수 있다. 후술하는 제조 방법에서 설명되는 바와 같이, 제2 콘택 플러그(385)에 의해 패턴 로딩 현상이 방지되어, 각 제1 콘택 플러그들(380)이 원하는 크기 및/또는 형상을 갖도록 형성될 수 있으며, 하부의 게이트 전극들(310)에 잘 접촉할 수 있다.
한편, 상기 수직형 메모리 장치에 형성되는 제2 콘택 플러그(385), 및 이에 전기적으로 연결되는 제1 및 제2 배선들(420, 425)은 다양한 형태로 구현될 수 있으며, 이에 대해서는 도 45 내지 도 70을 참조로 후술하기로 한다.
이하에서는, 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기로 한다. 이때, 상기 수직형 메모리 장치의 제조 방법은 도 1에 도시된 제1 영역(I) 내의 X 영역을 나타내는 도 14 내지 도 44를 참조로 설명하기로 한다.
도 14 내지 도 44는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 14, 16, 18, 20, 22, 24, 29, 31, 33, 35, 37 및 42는 평면도들이고, 도 15, 17, 19, 21, 23, 25-28, 30, 32, 34, 36, 38-41 및 43-44는 단면도들이다. 이때, 도 15, 17, 19, 21, 23, 25, 27, 30 및 38은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 26, 28, 32, 34, 36 및 39는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 40은 대응하는 평면도의 C-C'선을 따라 절단한 단면도이고, 도 41 및 43은 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이며, 도 44는 대응하는 평면도의 E-E'선을 따라 절단한 단면도이다.
도 14 및 15를 참조하면, 기판(100) 상에 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 절연막들(110) 및 복수의 희생막들(120)이 상기 제3 방향을 따라 교대로 적층될 수 있다. 도 1에는 예시적으로, 8개 층의 절연막들(110) 및 7개 층의 희생막들(120)이 기판(100) 상에 교대로 형성된 것이 도시되어 있으나, 절연막(110) 및 희생막(120)의 개수는 이에 한정되지 않으며, 각각 더 많거나 혹은 더 적은 개수로 형성될 수도 있다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
절연막(110) 및 희생막(120)은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라스마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 최하층 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다.
절연막(110)은 예를 들어, 피이-테오스(PE-TEOS), 고밀도 플라스마(HDP) 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 포함하도록 형성될 수 있다. 희생막(120)은 절연막(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다.
도 16 및 17을 참조하면, 최상층에 형성된 절연막(110)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 최상층 절연막(110) 상에 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(110) 및 그 하부의 최상층 희생막(120)을 식각한다. 이에 따라, 최상층 희생막(120) 하부에 형성된 절연막(110)의 일부가 노출될 수 있다. 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시킨 후, 이를 식각 마스크로 사용하여 최상층 절연막(110), 최상층 희생막(120), 상기 노출된 절연막(110), 및 그 하부의 희생막(110)을 다시 식각하는 트리밍(trimming) 공정을 수행한다. 상기 트리밍 공정을 반복적으로 수행함으로써, 순차적으로 적층된 희생막 패턴(125) 및 절연막 패턴(115)으로 각각 구성되는 복수 개의 계단들을 포함하는 계단 구조물이 형성될 수 있다.
이때, 상기 계단 구조물에 포함된 계단들은 하층에서 상층으로 갈수록 일정한 비율로 감소하는 면적을 가질 수 있다. 이에 따라, 상기 계단들은 상기 각 제1 및 제2 방향들로의 길이가 하층에서 상층으로 갈수록 일정한 폭만큼 줄어들 수 있으며, 상층 계단들에 의해 커버되지 않고 노출되는 각 계단들 부분의 상기 각 제1 및 제2 방향들로의 길이가 일정할 수 있다. 다만, 예시적인 실시예들에 있어서, 상기 계단들 중 최하층 계단에서 상층에 형성된 계단들에 의해 커버되지 않고 노출되는 부분의 상기 각 제1 및 제2 방향들로의 길이는, 나머지 층들에 형성된 각 계단들에서 상층에 형성된 계단들에 의해 커버되지 않고 노출되는 부분의 상기 각 제1 및 제2 방향들로의 길이보다 크도록 형성될 수 있다. 이는 상기 트리밍 공정에서, 상기 포토레지스트 패턴의 면적을 축소시키는 비율을 조정함으로써 구현될 수 있다. 예시적인 실시예들에 있어서, 상기 최하층 계단에서 노출되는 부분의 상기 제1 방향으로의 길이는 나머지 층들에 형성된 각 계단들에서 노출되는 부분의 상기 제1 방향으로의 길이의 2배 이상일 수 있다.
다만, 도 16 및 17은 최하층 계단의 노출되는 부분의 길이가 다른 층에 형성된 계단의 노출되는 부분의 길이보다 상대적으로 큰 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉 제1 콘택 홀들(350, 도 31 및 32 참조) 이외에 제2 콘택 홀(355, 도 31 및 32 참조)을 형성해야 할 필요가 있는 경우라면, 상기 최하층 계단 이외의 다른 층에 형성된 계단의 노출되는 부분의 길이가 상대적으로 크도록 형성할 수도 있으며, 이하에서는 이와 같이 상대적으로 노출되는 부분의 길이가 큰 계단을 제1 계단으로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 제1 계단은 최하층뿐만 아니라 임의의 층에 형성될 수 있으며, 또한 복수 개로 형성될 수도 있다.
한편, 절연막(110) 및 희생막(120)의 적층 개수가 많은 경우에는, 2개 이상의 포토레지스트 패턴들(도시되지 않음)을 사용하여 상기 트리밍 공정을 수행할 수도 있다. 즉 하나의 포토레지스트 패턴이 갖는 두께의 한계 때문에, 이를 식각 마스크로 사용하여 트리밍 공정을 수행하는 데에는 횟수의 제한이 따르므로, 복수 개의 포토레지스트 패턴들을 순차적으로 사용함으로써 전체적으로 많은 횟수로 트리밍 공정을 수행할 수 있으며, 이에 따라 많은 수로 적층된 절연막(110) 및 희생막(120)을 식각하여 각각 절연막 패턴(115) 및 희생막 패턴(125)을 형성할 수 있다.
이와 같이 복수 개의 포토레지스트 패턴들을 사용하는 경우에는, 최하층이 아닌 다른 층에 형성된 계단의 노출되는 부분의 길이가 상대적으로 크도록 하기 위해서, 반드시 트리밍 공정 시 포토레지스트 패턴의 면적을 축소시키는 비율을 부분적으로 조정할 필요는 없다. 예를 들어, 제1 포토레지스트 패턴의 면적을 일정하게 축소시키면서 트리밍 공정을 복수 회 수행한 이후, 다음에 사용되는 제2 포토레지스트 패턴의 면적 자체를 조정함으로써 상대적으로 긴 부분이 노출되는 계단을 형성할 수 있으며, 이후 상기 제2 포토레지스트 패턴의 면적을 역시 일정하게 축소시키면서 트리밍 공정을 복수 회 수행하여 계단 구조물을 형성할 수 있다.
도 18 및 19를 참조하면, 상기 계단 구조물을 커버하는 제1 층간 절연막(130)을 기판(100) 상에 형성하고, 상기 계단 구조물의 최상층 절연막 패턴(115)의 상면이 노출될 때까지 제1 층간 절연막(130) 상면을 평탄화한다.
이때, 제1 층간 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 절연막 패턴(115)과 병합될 수도 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다. 다만, 제1 층간 절연막(130)은 상기 계단 구조물이 형성된 부분 상에서 상대적으로 높게 형성될 수 있으므로, 이에 대해 일차적으로 식각한 후 상기 평탄화 공정을 수행할 수도 있다.
도 20 및 21을 참조하면, 상기 계단 구조물 및 제1 층간 절연막(130) 상에 제2 층간 절연막(140)을 형성한 후, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 수행한다. 이에 따라, 제2 층간 절연막(140), 절연막 패턴들(115) 및 희생막 패턴들(125)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 채널 홀들(holes)(150)을 형성할 수 있다.
이때, 제2 층간 절연막(140)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제1 층간 절연막(130) 및/또는 최상층 절연막 패턴(115)에 병합될 수도 있다.
예시적인 실시예들에 있어서, 채널 홀들(150)은 상기 제1 및 제2 방향들을 따라 각각 형성될 수 있으며, 이에 따라 채널 홀 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 홀 어레이는 상기 제1 방향을 따라 복수 개로 형성된 제1 채널 홀들을 포함하는 제1 채널 홀 열(hole column)과, 상기 제1 방향을 따라 복수 개로 형성된 제2 채널 홀들을 포함하면서 상기 제2 방향으로 상기 제1 채널 홀 열과 일정한 간격으로 이격된 제2 채널 홀 열을 포함할 수 있다. 이때, 상기 제1 채널 홀들은 상기 제2 채널 홀들로부터 상기 제1 방향 혹은 상기 제2 방향과 예각을 이루는 방향에 각각 위치할 수 있다. 이에 따라, 상기 제1 및 제2 채널 홀들은 전체적으로 상기 제1 방향을 기준으로 지그재그(zigzag) 형상으로 배열될 수 있다. 이와 같이 상기 제1 및 제2 채널 홀들이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널 홀들(150)이 배열될 수 있다.
한편, 상기 제1 및 제2 채널 홀 열들은 상기 제2 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 방향을 따라 상기 제1 및 제2 채널 홀 열들이 교대로 2번씩 배열되어 총 4개의 채널 홀 열들을 포함하는 하나의 채널 홀 블록(hole block)을 형성할 수 있으며, 상기 채널 홀 블록은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이하에서는 각 채널 홀 블록들 내에 배열된 4개의 채널 홀 열들을 최상층 절연막 패턴(115)의 가장자리에 인접한 것부터 상기 제2 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 홀 열들로 지칭하기로 한다. 즉, 도 20에서는 상기 제2 방향을 따라 서로 이격된 2개의 채널 홀 블록들이 도시되어 있으며, 상기 각 채널 홀 블록들은 상기 제2 방향을 따라 순차적으로 배열된 제1, 제2, 제3 및 제4 채널 홀 열들을 포함하고 있다.
전술한 바와는 달리, 상기 채널 홀 어레이는 상기 지그재그 배열과는 다르게 배열된 복수 개의 채널 홀들(150)을 포함할 수도 있다.
도 22 및 23을 참조하면, 먼저 각 채널 홀들(150)을 부분적으로 채우는 반도체 패턴(160)을 형성한다.
구체적으로, 채널 홀들(150)에 의해 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 채널 홀들(150)을 부분적으로 채우는 반도체 패턴(160)을 형성할 수 있다. 이에 따라, 반도체 패턴(160)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다. 이와는 달리, 채널 홀들(150)을 채우는 비정질 실리콘 막을 형성한 후, 상기 비정질 실리콘 막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴(160)을 형성할 수도 있다. 예시적인 실시예들에 있어서, 반도체 패턴(160)은 그 상면이 절연막 패턴들(115) 중에서 기판(100) 상면으로부터 2번째 층에 형성된 절연막 패턴(115)의 상면과 저면 사이에 위치하도록 형성될 수 있다.
이후, 채널 홀들(150)의 내측벽, 반도체 패턴(160)의 상면, 및 제2 층간 절연막(140)의 상면에 제1 블로킹막, 전하 저장막, 터널 절연막 및 제1 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 제1 스페이서 막을 이방성 식각하여 채널 홀들(150)의 내측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 터널 절연막, 상기 전하 저장막 및 상기 제1 블로킹막을 식각함으로써, 채널 홀들(150)의 내측벽 및 반도체 패턴(160) 상에 각각 저면 중앙부가 뚫린 컵 형상을 갖는 터널 절연막 패턴(190), 전하 저장막 패턴(180) 및 제1 블로킹막 패턴(170)을 각각 형성할 수 있다. 이때, 반도체 패턴(160)의 상부도 부분적으로 함께 제거될 수 있다. 한편, 터널 절연막 패턴(190), 전하 저장막 패턴(180) 및 제1 블로킹막 패턴(170)은 제1 전하 저장막 구조물(200)을 형성할 수 있다.
상기 제1 블로킹막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 상기 전하 저장막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있으며, 상기 터널 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 상기 제1 스페이서 막은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 반도체 패턴(160), 터널 절연막 패턴(190), 및 제2 층간 절연막(140) 상에 채널막을 형성하고, 채널 홀들(150)의 나머지 부분을 충분히 채우는 충전막을 상기 채널막 상에 형성한다.
상기 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성할 수 있다. 상기 채널막이 비정질 실리콘을 포함하도록 형성되는 경우, 이후 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다. 상기 충전막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이후, 제2 층간 절연막(140)의 상면이 노출될 때까지 상기 충전막 및 상기 채널막을 평탄화함으로써, 각 채널 홀들(150)의 나머지 부분을 채우는 충전막 패턴(220)을 형성할 수 있으며, 상기 채널막은 채널(210)로 변환될 수 있다.
이에 따라, 각 채널 홀들(150) 내 반도체 패턴(160) 상에는 제1 전하 저장막 구조물(200), 채널(210) 및 충전막 패턴(220)이 순차적으로 적층될 수 있다. 이때, 제1 전하 저장막 구조물(200)은 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있고, 채널(210)은 컵 형상으로 형성될 수 있으며, 충전막 패턴(220)은 필라(pillar) 형상으로 형성될 수 있다.
채널(210)이 형성되는 채널 홀들(150)이 제1 내지 제4 채널 홀 열들을 포함하는 채널 홀 블록, 및 복수 개의 채널 홀 블록들을 포함하는 채널 홀 어레이를 정의함에 따라, 채널(210)도 이에 대응하여 채널 블록 및 채널 어레이를 정의할 수 있다.
이후, 충전막 패턴(220), 채널(210), 및 제1 전하 저장막 구조물(200)로 구성되는 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑막 패턴(230)을 형성한다.
구체적으로, 상기 제1 구조물의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 캐핑막을 상기 제1 구조물 및 제2 층간 절연막(140) 상에 형성하고, 제2 층간 절연막(140)의 상면이 노출될 때까지 상기 캐핑막의 상부를 평탄화하여 캐핑막 패턴(230)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 캐핑막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성될 수 있으며, 상기 캐핑막이 비정질 실리콘을 포함하도록 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
캐핑막 패턴(230)은 각 채널들(210) 상에 형성되므로, 상기 채널 블록 및 채널 어레이에 각각 대응하여 캐핑막 패턴 블록 및 캐핑막 패턴 어레이를 형성할 수 있다.
한편, 각 채널 홀들(150) 내부에 형성되는 상기 제1 구조물, 반도체 패턴(160) 및 캐핑막 패턴(230)은 제2 구조물을 정의할 수 있다.
도 24 내지 도 26을 참조하면, 제2 층간 절연막(140) 및 캐핑막 패턴(230) 상에 제3 층간 절연막(240)을 형성한 후, 제2 및 제3 층간 절연막들(140, 240), 절연막 패턴들(115) 및 희생막 패턴들(125)을 관통하는 개구(250)를 형성하여 기판(100) 상면을 노출시킨다.
이때, 제3 층간 절연막(240)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제2 층간 절연막(140)과 병합될 수도 있다.
예시적인 실시예들에 따르면, 개구(250)는 상기 채널 블록들 사이에서 상기 제1 방향을 따라 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 인접하는 2개의 개구들(250) 사이에는 4개의 채널 열들이 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 상기 채널 블록들이 포함하는 채널 열들의 개수에 따라서, 인접하는 2개의 개구들(250) 사이에 형성되는 채널 열들의 개수도 달라질 수 있다.
이후, 개구(250)에 의해 노출된 희생막 패턴들(125)을 제거하여, 각 층의 절연막 패턴들(115) 사이에 갭(260)을 형성할 수 있으며, 갭(260)에 의해 제1 블로킹막 패턴(170)의 외측벽 일부 및 반도체 패턴(160)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 개구(250)에 의해 노출된 희생막 패턴들(125)을 제거할 수 있다.
다만 개구(250)로부터 상기 제2 방향으로 멀리 떨어진 계단 부분에 형성된 희생막 패턴(125) 부분은 상기 습식 식각 공정에 의해 제거되지 않고 잔류할 수 있으며, 이하에서는 이들을 절연성 패드(127)로 지칭하기로 한다.
도 27 및 28을 참조하면, 노출된 제1 블로킹막 패턴(170)의 외측벽, 노출된 반도체 패턴(160)의 측벽, 갭(260)의 내벽, 절연막 패턴들(115)의 표면, 노출된 기판(100) 상면, 및 제3 층간 절연막(240)의 상면에 제2 블로킹막을 형성하고, 상기 제2 블로킹막 상에 게이트 배리어막을 형성한 후, 갭(260)의 나머지 부분을 충분히 채우는 게이트 도전막을 상기 게이트 배리어막 상에 형성한다.
상기 제2 블로킹막은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함하도록 형성될 수 있다. 상기 게이트 배리어막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 상기 게이트 배리어막은 금속을 포함하는 제1 층 및 금속 질화물을 포함하는 제2 층으로 구성될 수도 있다.
이후, 상기 게이트 도전막 및 상기 게이트 배리어막을 부분적으로 제거하여, 갭(260) 내부에 각각 게이트 도전 패턴(300) 및 게이트 배리어막 패턴(290)을 형성할 수 있으며, 이들은 함께 게이트 전극(310)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 도전막 및 상기 게이트 배리어막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(310)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제1 방향으로 연장되는 복수 개의 게이트 전극들(310)은 개구(250)에 의해 서로 이격될 수 있다. 한편, 복수 개의 게이트 전극들(310) 중에서 상기 제1 계단에 형성된 게이트 전극(310)은 제1 게이트 전극(310)으로 지칭될 수 있다.
게이트 전극(310)은 상기 제3 방향을 따라 순차적으로 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 이때, 상기 각 GSL, 워드 라인 및 SSL은 1개 혹은 복수 개의 층에 형성될 수 있다. 또한, 상기 GSL과 상기 워드 라인 사이 및/또는 상기 SSL과 상기 워드 라인 사이에는 하나 혹은 복수 개의 더미 워드 라인이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 상기 GSL은 1개의 층에 형성되고, 상기 SSL은 2개의 층에 형성되며, 상기 워드 라인은 상기 GSL 및 상기 SSL 사이에서 짝수 개의 층들에 형성될 수 있다. 이에 따라, 상기 GSL은 반도체 패턴(160)에 인접하여 형성될 수 있고, 상기 워드 라인 및 SSL은 채널(210)에 인접하여 형성될 수 있다.
한편, 상기 게이트 도전막 및 상기 게이트 배리어막을 부분적으로 제거할 때, 절연막 패턴들(115)의 표면, 기판(100) 상면, 캐핑막 패턴(230) 상면 및 제3 층간 절연막(240) 상면의 상기 제2 블로킹막 부분이 함께 제거될 수 있으며, 이에 따라 게이트 전극(310)의 상면, 저면 및 적어도 일 측벽을 감싸는 제2 블로킹막 패턴(270)이 형성될 수 있다. 제1 및 제2 블로킹막 패턴들(170, 270)은 함께 블로킹막 패턴 구조물을 형성할 수 있으며, 또한 터널 절연막 패턴(190), 전하 저장막 패턴(180), 및 상기 블로킹막 패턴 구조물은 함께 제2 전하 저장막 구조물(280)을 형성할 수 있다.
한편, 상기 게이트 도전막, 상기 게이트 배리어막 및 상기 제2 블로킹막이 부분적으로 제거됨에 따라, 기판(100) 상면을 노출시키며 상기 제1 방향으로 연장되는 개구(250)가 다시 형성될 수 있다.
도 29 및 30을 참조하면, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
이후, 불순물 영역(105) 상면, 개구(250)의 측벽 및 제3 층간 절연막(240) 상면에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 개구(250)의 측벽 상에 제2 스페이서(320)를 형성할 수 있으며, 이에 따라 기판(100) 상부에 형성된 불순물 영역(105)이 부분적으로 노출될 수 있다. 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
노출된 불순물 영역(105) 상에 개구(250)의 나머지 부분을 채우는 공통 소스 라인(CSL)(330)을 형성한다. 예시적인 실시예들에 따르면, 개구(250)를 채우는 도전막을 노출된 불순물 영역(105), 제2 스페이서(320) 및 제3 층간 절연막(240) 상에 형성한 후, 제3 층간 절연막(240)의 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써, 공통 소스 라인(CSL)(330)을 형성할 수 있다. 상기 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
도 31 및 32a를 참조하면, 제3 층간 절연막(240) 및 공통 소스 라인(CSL)(330) 상에 제4 층간 절연막(340)을 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 수행하여 제1 및 제2 콘택 홀들(350, 355)을 형성할 수 있다.
각 제1 콘택 홀들(350)은 제1 내지 제4 층간 절연막들(130, 140, 240, 340), 절연막 패턴(115), 제2 블로킹막 패턴(270), 및 게이트 배리어막 패턴(290)을 관통하여 게이트 도전 패턴(300)을 노출시키도록 형성될 수 있다. 즉, 각 제1 콘택 홀들(350)은 제1 내지 제4 층간 절연막들(130, 140, 240, 340), 상층의 계단들에 의해 커버되지 않은 각 계단들 부분에 형성된 절연막 패턴(115) 부분, 상기 절연막 패턴(115) 부분 하부의 제2 블로킹막 패턴(270), 및 게이트 배리어막 패턴(290)을 관통하여 게이트 도전 패턴(300)을 노출시킬 수 있다. 이때, 각 제1 콘택 홀들(350)은 게이트 도전 패턴(300) 상면에 형성된 게이트 배리어막 패턴(290) 부분을 관통하여 게이트 도전 패턴(300)을 노출시킬 수 있으며, 나아가 게이트 도전 패턴(300) 상부도 부분적으로 관통할 수 있다.
하지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 각 제1 콘택 홀들(350)이 게이트 전극(310)을 적어도 부분적으로 노출시키도록 형성되는 경우라면 모두 본 발명의 범위에 포함될 수 있다. 즉, 일 실시예에 있어서, 각 제1 콘택 홀들(350)은 게이트 도전 패턴(300) 상면에 형성된 게이트 배리어막 패턴(290) 부분은 관통하지 않고 그 상면만을 노출시키거나, 혹은 상기 게이트 배리어막 패턴(290) 부분을 부분적으로만 관통하여 게이트 도전 패턴(300)을 노출시키지 않을 수 있다. 다른 실시예에 있어서, 각 제1 콘택 홀들(350)은 게이트 도전 패턴(300) 상면에 형성된 게이트 배리어막 패턴(290) 부분 및 게이트 도전 패턴(300)을 관통하여, 게이트 도전 패턴(300) 저면에 형성된 게이트 배리어막 패턴(290) 부분을 노출시키거나, 혹은 이를 부분적으로 관통할 수 있다. 또 다른 실시예에 있어서, 각 제1 콘택 홀들(350)은 게이트 도전 패턴(300), 게이트 도전 패턴(300) 상면 및 저면에 형성된 게이트 배리어막 패턴(290) 부분들을 모두 관통할 수 있으며, 이에 따라 그 저면이 제2 블로킹막 패턴(270) 내부 혹은 그 하부의 절연막 패턴(115) 내부에 위치할 수도 있다.
다만, 최상층 계단에 형성된 게이트 전극(310)을 노출시키는 제1 콘택 홀(350)은 제1 층간 절연막(130)은 관통하지 않을 수 있다.
각 제1 콘택 홀들(350)은 상층 계단들에 의해 커버되지 않는 각 계단들 부분에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 홀들(350)은 상기 제1 방향을 따라 일정한 간격으로 형성될 수 있다. 일 실시예에 있어서, 제1 콘택 홀들(350)은 상부에서 보았을 때, 상기 각 채널 블록 내에서 하나의 채널 열, 예를 들어, 제2 채널 열과 동일 선상에 배열되도록 형성될 수 있다. 다른 실시예에 있어서, 제1 콘택 홀들(350)은 상부에서 보았을 때, 상기 각 채널 블록 내에서 상기 제2 방향으로의 가운데 위치에서 상기 제1 방향을 따라 배열되도록 형성될 수 있다. 즉, 제1 콘택 홀들(350)은 하나의 채널 블록 내에서 상기 제2 방향으로의 임의의 위치에서 상기 제1 방향을 따라 배열되도록 형성될 수 있다.
이와는 달리, 제1 콘택 홀들(350)은 상기 제1 방향을 따라 지그재그 형상으로 형성될 수도 있다.
일 실시예에 있어서, 제2 콘택 홀(355)은 제1 내지 제4 층간 절연막들(130, 140, 240, 340), 절연막 패턴(115), 제2 블로킹막 패턴(270), 및 게이트 배리어막 패턴(290)을 관통하여, 상기 제1 계단에 형성된 게이트 도전 패턴(300)을 노출시키도록 형성될 수 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제2 콘택 홀(355)은 제1 콘택 홀(350)과 유사하게, 게이트 도전 패턴(300) 상면에 형성된 게이트 배리어막 패턴(290) 부분의 상면을 노출시키거나 그 일부를 관통할 수도 있고, 게이트 도전 패턴(300)을 관통하여 그 저면에 형성된 게이트 배리어막 패턴(290) 부분을 노출시키거나 부분적으로 관통할 수도 있으며, 나아가 게이트 도전 패턴(300), 및 그 상면 및 저면에 형성된 게이트 배리어막 패턴(290) 부분들을 모두 관통하여, 그 저면이 제2 블로킹막 패턴(270) 내부 혹은 그 하부의 절연막 패턴(115) 내부에 위치할 수도 있다.
하지만, 제1 콘택 홀들(350)과는 달리, 제2 콘택 홀(355)은 게이트 전극(310)을 노출시키지 않을 수도 있다. 즉, 도 32b를 참조하면, 제2 콘택 홀(355)은 게이트 전극(310) 상면에 형성된 제2 블로킹막 패턴(270) 부분의 상면 혹은 내부 일부만을 부분적으로 노출시키고 게이트 전극(310)은 노출시키지 않을 수 있으며, 나아가 그 저면이 상부의 절연막 패턴(115) 내에 위치하여 제2 블로킹막 패턴(270)을 노출시키지 않을 수도 있다.
예시적인 실시예들에 있어서, 제2 콘택 홀(355)은 상기 제1 계단에 형성된 제1 콘택 홀(350)에 인접하도록 상기 제1 계단에 형성될 수 있으며, 제1 콘택 홀들(350)이 상기 제1 방향을 따라 서로 이격된 간격과 동일하게 상기 제1 계단에 형성된 제1 콘택 홀(350)로부터 상기 제1 방향으로 이격되도록 형성될 수 있다. 즉, 제1 및 제2 콘택 홀들(350, 355)은 전체적으로 상기 제1 방향을 따라 동일 선상에서 일정한 간격으로 형성될 수 있다. 이와는 달리, 제1 콘택 홀들(350)이 상기 제1 방향을 따라 지그재그 형상으로 형성되는 경우에는, 제1 및 제2 콘택 홀들(350, 355)도 전체적으로 상기 제1 방향을 따라 지그재그 형상으로 형성될 수 있다.
제1 콘택 홀들(350)은 내부에 홀들을 갖는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 하부의 막들을 식각함으로써 형성될 수 있다. 그런데, 형성하고자 하는 패턴들의 밀도 차이에 의해서, 가장자리에 형성되는 패턴들은 가운데에 형성되는 패턴들과 동일한 크기 및/또는 형상으로 형성되지 않을 수 있으며, 이는 패턴 로딩(pattern loading) 현상으로 알려져 있다. 즉, 상기 포토레지스트 패턴에 상기 홀들을 형성할 때, 가장자리에 형성되는 홀들은 가운데에 형성되는 홀들과 다른 크기 및/또는 형상으로, 예를 들어 이들보다 작은 크기로 형성될 수 있다.
또한, 상기 홀들이 형성된 상기 포토레지스트 패턴을 식각 마스크로 사용하여 제1 내지 제4 층간 절연막들(130, 140, 240, 340)을 식각함으로써 각 계단들을 부분적으로 관통하도록 제1 콘택 홀들(350)을 형성할 때, 상기 계단들의 높이 차이에 따라 제1 콘택 홀들(350) 사이에도 깊이 차이가 발생하며, 이에 따라, 예를 들어, 최하층 계단을 부분적으로 관통하는 제1 콘택 홀(350)은 나머지 층에 형성된 계단들을 부분적으로 관통하는 제1 콘택 홀들(350)에 비해 원하는 깊이 및/또는 폭을 갖도록 형성되기 어려울 수 있다.
따라서 제2 콘택 홀(355)을 형성하지 않고 제1 콘택 홀들(350)만을 형성할 경우에는, 상기 제1 방향을 따라 가장자리에 형성되는 제1 콘택 홀들(350), 즉 최상층 계단 및 최하층 계단에 형성되는 제1 콘택 홀들(350)은 패턴 로딩 현상에 의해 원하는 깊이 및/또는 폭으로 형성되지 않을 수 있으며, 특히 가장 깊이 형성되는 최하층 계단에 형성되는 제1 콘택 홀(350)은 원하는 만큼의 깊이 및/또는 폭을 갖도록 형성되기 어려울 수 있다.
하지만, 예시적인 실시예들에 있어서, 상기 최하층 계단에 형성되는 제1 콘택 홀(350)에 인접하도록 제2 콘택 홀(355)을 더 형성하여 패턴 로딩 현상을 방지함으로써, 상기 최하층 계단에 형성되는 제1 콘택 홀(350)이 원하는 깊이 및/또는 폭을 갖도록 할 수 있다. 이에 따라, 제1 콘택 홀(350)에 더하여 제2 콘택 홀(355)이 형성되는 상기 최하층 계단, 즉 상기 제1 계단은 도 16 및 17을 참조로 설명한 바와 같이 상기 제1 방향을 따라 상대적으로 큰 길이를 갖도록 형성될 수 있다. 물론, 제1 콘택 홀(350)은 상기 최하층 계단에 대신하거나 혹은 이에 더하여 상기 최상층 계단에 형성될 수도 있다. 다만, 제2 콘택 홀(355)은 패턴 로딩 현상이나 깊이 차이에 의해서 제1 콘택 홀들(350)과는 다른 크기 및/또는 형상을 갖도록 형성될 수도 있다.
한편, 실제 식각 공정 시 공정 순서나 공정 조건에 따라서, 상기 최하층 계단 혹은 상기 최상층 계단에 형성되는 제1 콘택 홀(350)뿐만 아니라, 가운데 층 계단들에 형성되는 제1 콘택 홀들(350)도 원하는 깊이 및/또는 폭을 갖지 못할 수도 있으며, 이를 방지하기 위하여 제2 콘택 홀(355)이 상기 가운데 층 계단들에 더 형성될 수도 있다. 예를 들어, 제1 콘택 홀들(350)을 한꺼번에 형성하지 않고 상층 계단들 및 하층 계단들로 나누어서 형성하는 경우에는, 최하층 계단이나 최상층 계단뿐만 아니라 가운데 층 계단에 형성되는 제1 콘택 홀(350)도 원하는 깊이 및/또는 폭을 가지 못할 수 있으며, 이에 따라 상기 가운데 층 계단에도 제2 콘택 홀(355)을 형성할 수 있다. 다만, 이 경우에는 일 실시예에 있어서, 하층 계단들에 형성되는 제1 및 제2 콘택 홀들(350, 355)을 채우도록 후술하는 제1 및 제2 콘택 플러그들(380, 385)을 형성한 후, 이들을 커버하는 별도의 층간 절연막(도시되지 않음)을 형성하고, 다시 상층 계단들에 형성되는 제1 및 제2 콘택 홀들(350, 355)을 채우도록 제1 및 제2 콘택 플러그들(380, 385)을 형성할 수도 있다.
즉, 상대적으로 큰 길이를 갖는 상기 제1 계단은 최하층 계단뿐만 아니라 가운데층 계단을 포함할 수도 있고 또한 복수 개로 형성될 수도 있으며, 상기 각 제1 계단들에는 제2 콘택 홀(355)이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 각 제1 계단들에는 하나의 제2 콘택 홀(355)뿐만 아니라, 복수 개의 제2 콘택 홀들(355)이 형성될 수도 있다.
다만 이하에서는 설명의 편의를 위해서, 상기 제1 계단은 상기 최하층 계단이고, 상기 제1 계단에는 하나의 제2 콘택 홀(355)이 형성되는 경우만을 설명하기로 한다.
도 33 및 34를 참조하면, 제1 및 제2 콘택 홀들(350, 355)을 각각 채우는 제1 및 제2 콘택 플러그들(380, 385)을 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 콘택 플러그들(380, 385)은 제1 및 제2 콘택 홀들(350, 355)에 의해 노출된 게이트 전극(310) 부분, 제1 및 제2 콘택 홀들(350, 355)의 내벽, 및 제4 층간 절연막(340) 상면에 제1 배리어막을 형성하고, 상기 제1 배리어막 상에 제1 및 제2 콘택 홀들(350, 355)의 나머지 부분을 채우는 제1 도전막을 형성한 후, 제4 층간 절연막(340) 상면이 노출될 때까지 상기 제1 도전막 및 상기 제1 배리어막을 평탄화함으로써 형성될 수 있다.
이때, 상기 제1 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있으며, 상기 제1 배리어막은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 상기 제1 배리어막은 금속막 및 금속 질화막으로 구성된 다층막으로 형성될 수도 있다.
각 제1 콘택 홀들(350)을 채우는 제1 콘택 플러그(380)는 제1 도전 패턴(370), 및 이의 저면 및 측벽을 감싸는 제1 배리어막 패턴(360)을 포함하도록 형성될 수 있으며, 제2 콘택 홀(355)을 채우는 제2 콘택 플러그(385)는 제2 도전 패턴(375), 및 이의 저면 및 측벽을 감싸는 제2 배리어막 패턴(365)을 포함하도록 형성될 수 있다.
한편, 제1 및 제2 콘택 홀들(350, 355)의 배열 형상에 따라, 제1 및 제2 콘택 플러그들(380, 385)도 동일하게 배열될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 콘택 플러그들(380, 385)은 그 저면의 높이는 다를 수 있으나, 그 상면의 높이는 실질적으로 동일할 수 있다.
도 35 및 36을 참조하면, 제4 층간 절연막(340), 및 제1 및 제2 콘택 플러그들(380, 385) 상면에 제5 층간 절연막(390)을 형성한 후, 제5 층간 절연막(390)을 관통하여 제1 및 제2 콘택 플러그들(380, 385) 상면에 접촉하는 제1 및 제2 배선들(420, 425)을 형성한다.
제5 층간 절연막(390)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제4 층간 절연막(340)에 병합될 수도 있다.
제1 및 제2 배선들(420, 425)은 제5 층간 절연막(390)을 관통하여 제1 및 제2 콘택 플러그들(380, 385) 상면을 노출시키는 제1 및 제2 개구들(도시되지 않음)을 형성하고, 상기 노출된 제1 및 제2 콘택 플러그들(380, 385) 상면, 상기 제1 및 제2 개구들의 내벽, 및 제5 층간 절연막(390) 상에 제3 배리어막을 형성한 후, 상기 제1 및 제2 개구들의 나머지 부분을 채우는 제3 도전막을 상기 제3 배리어막 상에 형성하고, 제5 층간 절연막(390) 상면이 노출될 때까지 상기 제3 도전막 및 상기 제3 배리어막을 평탄화함으로써 형성될 수 있다.
이때, 상기 제3 도전막은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있으며, 상기 제3 배리어막은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 상기 제3 배리어막은 금속막 및 금속 질화막으로 구성된 다층막으로 형성될 수도 있다.
상기 제1 개구를 채우는 제1 배선(420)은 제3 도전 패턴(410), 및 이의 저면 및 측벽을 감싸는 제3 배리어막 패턴(400)을 포함하도록 형성될 수 있으며, 상기 제2 개구를 채우는 제2 배선(425)은 제4 도전 패턴(415), 및 이의 저면 및 측벽을 감싸는 제4 배리어막 패턴(405)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 배선(420)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 배선(425)은 상기 제1 방향으로 연장될 수 있다. 이때, 각 제1 배선들(420)은 제1 콘택 플러그(380) 상면에 접촉하도록 형성될 수 있으며, 제2 배선(425)은 상기 제1 계단에 형성된 제1 및 제2 콘택 플러그들(380, 385) 상면들에 접촉하도록 형성될 수 있다.
이와는 달리, 제2 배선(425)은 상기 제1 방향으로 연장되는 제1 부분, 및 상기 제2 방향으로 연장되는 제2 부분을 포함하도록 형성될 수도 있으며, 이 경우에 제2 배선(425)은 상기 제1 계단에 형성된 제1 콘택 플러그(380) 상면에만 접촉하고 제2 콘택 플러그(385) 상면에는 접촉하지 않도록 형성될 수 있다. 혹은, 제1 및 제2 콘택 플러그들(380, 385)이 상기 제1 방향을 따라 지그재그 형상으로 형성된 경우, 제2 배선(425)은 상기 제1 방향으로 연장되되, 상기 제1 계단에 형성된 제1 콘택 플러그(380) 상면에만 접촉하고 제2 콘택 플러그(385) 상면에는 접촉하지 않도록 형성될 수도 있다. 이와 같이, 제2 배선(425)에 연결되지 않는 제2 콘택 플러그(385)에는 아무런 전기적 신호가 인가되지 않을 수 있으며, 이에 따라 더미 콘택 플러그로 지칭될 수 있다.
한편, 각 제1 배선들(420)은 상기 제2 방향을 따라 복수 개로 형성된 채널 블록들 중 일부에 형성된 제1 콘택 플러그들(380) 상면에 접촉하도록 상기 제2 방향으로 연장될 수 있다. 일 실시예에 있어서, 각 제1 배선들(420)은 상기 제2 방향으로 연장되어, 상기 제2 방향으로 서로 인접하는 4개의 채널 블록들에 형성된 제1 콘택 플러그들(380) 상면에 접촉할 수 있다. 제2 배선(425)은 상기 제1 방향으로 연장되어 제2 영역(II, 도 1 참조)에 형성된 배선(도시되지 않음)과 연결될 수 있으며, 이에 따라 전기적 신호가 인가될 수 있다.
도 37 내지 도 41을 참조하면, 제5 층간 절연막(390), 및 제1 및 제2 배선들(420, 425) 상에 제6 층간 절연막(430)을 형성한 후, 제1 내지 제4 비아들(vias)(490, 495, 550, 555), 제3 및 제4 배선들(460, 465), 및 제1 및 제2 연결 배선들(520, 525)을 형성한다.
제6 층간 절연막(430)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제5 층간 절연막(390)에 병합될 수도 있다.
제3 및 제4 배선들(460, 465), 및 제1 및 제2 비아들(490, 495)은 제6 층간 절연막(430) 상부를 제거하여 제1 및 제2 트렌치들(도시되지 않음)을 형성하고, 상기 제1 및 제2 트렌치들에 각각 연통하면서 제1 및 제2 배선들(420, 425) 상면을 각각 노출시키는 제1 및 제2 비아 홀들(도시되지 않음)을 형성한 후, 상기 노출된 제1 및 제2 배선들(420, 425) 상면, 상기 제1 및 제2 비아 홀들의 내벽, 상기 제1 및 제2 트렌치들의 내벽, 및 제6 층간 절연막(430) 상에 제5 배리어막을 형성하고, 상기 제1 및 제2 비아 홀들 및 상기 제1 및 제2 트렌치들의 나머지 부분을 채우는 제5 도전막을 상기 제5 배리어막 상에 형성한 후, 제6 층간 절연막(430) 상면이 노출될 때까지 상기 제5 도전막 및 상기 제5 배리어막을 평탄화함으로써 형성될 수 있다. 다만, 상기 제1 및 제2 트렌치들을 형성하기 이전에, 상기 제1 및 제2 비아 홀들을 먼저 형성할 수도 있다.
이때, 상기 제5 도전막은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있으며, 상기 제5 배리어막은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 상기 제5 배리어막은 금속막 및 금속 질화막으로 구성된 다층막으로 형성될 수도 있다.
상기 제1 트렌치를 채우는 제3 배선(460)은 제5 도전 패턴(450), 및 이의 측벽 및 저면 일부를 감싸는 제5 배리어막 패턴(440)을 포함하도록 형성될 수 있으며, 상기 제2 트렌치를 채우는 제4 배선(465)은 제6 도전 패턴(455), 및 이의 측벽 및 저면 일부를 감싸는 제6 배리어막 패턴(445)을 포함하도록 형성될 수 있다. 또한, 상기 제1 비아 홀을 채우는 제1 비아(490)는 제7 도전 패턴(480), 및 이의 저면 및 측벽을 감싸는 제7 배리어막 패턴(470)을 포함하도록 형성될 수 있으며, 상기 제2 비아 홀을 채우는 제2 비아(495)는 제8 도전 패턴(485), 및 이의 저면 및 측벽을 감싸는 제8 배리어막 패턴(475)을 포함하도록 형성될 수 있다. 다만, 순차적으로 적층된 제1 비아(490) 및 제3 배선(460)은 일체적으로 형성될 수 있으며, 또한, 순차적으로 적층된 제2 비아(495) 및 제4 배선(465) 역시 일체적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 배선(460)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 또한, 제4 배선(465)은 상기 제1 방향으로 연장될 수 있다. 이때, 제3 배선들(460)은 제1 비아(490)를 통해 제1 배선들(420)에 각각 전기적으로 연결될 수 있으며, 제4 배선들(465)은 제2 비아(495)를 통해 제1 배선들(420)에 각각 전기적으로 연결될 수 있다.
일 실시예에 있어서, 각 제3 배선들(460)은 상기 제2 방향으로 연장되어, 상기 제2 방향으로 서로 인접하는 4개의 채널 블록들 상에 형성될 수 있다. 제4 배선(465)은 상기 제1 방향으로 연장되어 제2 영역(II, 도 1 참조)에 형성된 배선(도시되지 않음)과 연결될 수 있으며, 이에 따라 전기적 신호가 인가될 수 있다.
제1 및 제2 연결 배선들(520, 525), 및 제3 및 제4 비아들(550, 555)은 제6 층간 절연막(430) 상부를 제거하여 제3 및 제4 트렌치들(도시되지 않음)을 형성하고, 상기 제3 및 제4 트렌치들에 각각 연통하면서 캐핑막 패턴들(230) 상면을 각각 노출시키는 제3 및 제4 비아 홀들(도시되지 않음)을 형성한 후, 상기 노출된 캐핑막 패턴들(230) 상면, 상기 제3 및 제4 비아 홀들의 내벽, 상기 제3 및 제4 트렌치들의 내벽, 및 제6 층간 절연막(430) 상에 제9 배리어막을 형성하고, 상기 제3 및 제4 비아 홀들 및 상기 제3 및 제4 트렌치들의 나머지 부분을 채우는 제9 도전막을 상기 제9 배리어막 상에 형성한 후, 제6 층간 절연막(430) 상면이 노출될 때까지 상기 제9 도전막 및 상기 제9 배리어막을 평탄화함으로써 형성될 수 있다. 다만, 상기 제3 및 제4 트렌치들을 형성하기 이전에, 상기 제3 및 제4 비아 홀들을 먼저 형성할 수도 있다.
이때, 상기 제9 도전막은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있으며, 상기 제9 배리어막은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 상기 제9 배리어막은 금속막 및 금속 질화막으로 구성된 다층막으로 형성될 수도 있다.
상기 제3 트렌치를 채우는 제1 연결 배선(520)은 제9 도전 패턴(510), 및 이의 측벽 및 저면 일부를 감싸는 제9 배리어막 패턴(500)을 포함하도록 형성될 수 있으며, 상기 제4 트렌치를 채우는 제2 연결 배선(525)은 제10 도전 패턴(515), 및 이의 측벽 및 저면 일부를 감싸는 제10 배리어막 패턴(505)을 포함하도록 형성될 수 있다. 또한, 상기 제3 비아 홀을 채우는 제3 비아(550)는 제11 도전 패턴(540), 및 이의 저면 및 측벽을 감싸는 제11 배리어막 패턴(530)을 포함하도록 형성될 수 있으며, 상기 제4 비아 홀을 채우는 제4 비아(555)는 제12 도전 패턴(545), 및 이의 저면 및 측벽을 감싸는 제12 배리어막 패턴(535)을 포함하도록 형성될 수 있다. 다만, 순차적으로 적층된 제3 비아(550) 및 제1 연결 배선(520)은 일체적으로 형성될 수 있으며, 또한, 순차적으로 적층된 제4 비아(555) 및 제2 연결 배선(525) 역시 일체적으로 형성될 수 있다.
제3 및 제4 비아들(550, 555)은 채널들(210) 상에 형성된 캐핑막 패턴들(230) 상에 각각 형성될 수 있으며, 제1 및 제2 연결 배선들(520, 525)은 각각 상기 제2 방향으로 연장되어, 제3 및 제4 비아들(550, 555)에 전기적으로 연결될 수 있다. 이에 따라, 제1 및 제2 연결 배선들(520, 525)은 공통 소스 라인(CSL)(330)에 의해 상기 제2 방향으로 서로 이격된 양 채널 블록들에 각각 포함된 채널들(210)을 서로 전기적으로 연결할 수 있다. 예시적인 실시예들에 있어서, 제1 연결 배선(520)은 제1 채널 블록의 제3 및 제4 채널 열들에 포함된 채널들(210)과, 상기 제2 방향으로 상기 제1 채널 블록과 이격된 제2 채널 블록의 제1 및 제2 채널 열들에 포함된 채널들(210)을 서로 연결할 수 있다. 또한, 제2 연결 배선(525)은 상기 제2 채널 블록의 제3 및 제4 채널 열들에 포함된 채널들(210)과, 상기 제2 방향으로 상기 제2 채널 블록과 이격된 제3 채널 블록의 제1 및 제2 채널 열들에 포함된 채널들(210)을 서로 연결할 수 있다.
도 42 내지 도 44를 참조하면, 제6 층간 절연막(430), 제3 및 제4 배선들(460, 465), 및 제1 및 제2 연결 배선들(520, 525) 상에 제7 층간 절연막(560)을 형성한 후, 제5 및 제6 비아들(590, 620)을 형성한다.
제7 층간 절연막(560)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제6 층간 절연막(430)에 병합될 수도 있다.
제5 및 제6 비아들(590, 620)은 제7 층간 절연막(560)을 관통하여 제3 배선(460), 및 제1 및 제2 연결 배선들(520, 525) 상면을 각각 노출시키는 제5 및 제6 비아 홀들(도시되지 않음)을 형성한 후, 상기 노출된 제3 배선(460) 상면, 상기 노출된 제1 및 제2 연결 배선들(520, 525) 상면, 상기 제5 및 제6 비아 홀들의 내벽, 및 제7 층간 절연막(560) 상에 제13 배리어막을 형성하고, 상기 제5 및 제6 비아 홀들의 나머지 부분을 채우는 제13 도전막을 상기 제13 배리어막 상에 형성한 후, 제7 층간 절연막(560) 상면이 노출될 때까지 상기 제13 도전막 및 상기 제13 배리어막을 평탄화함으로써 형성될 수 있다.
이때, 상기 제13 도전막은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있으며, 상기 제13 배리어막은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 상기 제13 배리어막은 금속막 및 금속 질화막으로 구성된 다층막으로 형성될 수도 있다.
상기 제5 비아 홀을 채우는 제5 비아(590)는 제13 도전 패턴(580), 및 이의 측벽 및 저면을 감싸는 제13 배리어막 패턴(570)을 포함하도록 형성될 수 있으며, 상기 제6 비아 홀을 채우는 제6 비아(620)는 제14 도전 패턴(610), 및 이의 측벽 및 저면을 감싸는 제14 배리어막 패턴(600)을 포함하도록 형성될 수 있다.
이때, 제5 비아(590)는 제3 배선(460)에 전기적으로 연결될 수 있으며, 제6 비아(620)는 제1 및 제2 연결 배선들(520, 525)에 전기적으로 연결될 수 있다.
다시 도 2 내지 도 7을 참조하면, 제7 층간 절연막(560), 및 제5 및 제6 비아들(590, 620) 상에 제8 층간 절연막(630)을 형성한 후, 제5 및 제6 배선들(660, 690)을 형성한다.
제8 층간 절연막(630)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제7 층간 절연막(560)에 병합될 수도 있다.
제5 및 제6 배선들(660, 690)은 제8 층간 절연막(630)을 관통하여 제5 및 제6 비아들(590, 620) 상면을 각각 노출시키는 제3 및 제4 개구들(도시되지 않음)을 형성한 후, 상기 노출된 제5 및 제6 비아들(590, 620) 상면, 상기 제3 및 제4 개구들의 내벽, 및 제8 층간 절연막(630) 상에 제15 배리어막을 형성하고, 상기 제5 및 제6 비아 홀들의 나머지 부분을 채우는 제15 도전막을 상기 제15 배리어막 상에 형성한 후, 제8 층간 절연막(630) 상면이 노출될 때까지 상기 제15 도전막 및 상기 제15 배리어막을 평탄화함으로써 형성될 수 있다.
이때, 상기 제15 도전막은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있으며, 상기 제15 배리어막은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 상기 제15 배리어막은 금속막 및 금속 질화막으로 구성된 다층막으로 형성될 수도 있다.
상기 제3 개구를 채우는 제5 배선(660)은 제15 도전 패턴(650), 및 이의 측벽 및 저면을 감싸는 제15 배리어막 패턴(640)을 포함하도록 형성될 수 있으며, 상기 제4 개구를 채우는 제6 배선(690)은 제16 도전 패턴(680), 및 이의 측벽 및 저면을 감싸는 제16 배리어막 패턴(670)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제5 배선(660)은 상기 제1 방향으로 연장되어 제2 영역(II, 도 1 참조)에 형성된 배선(도시되지 않음)과 연결될 수 있으며, 이에 따라 전기적 신호가 인가될 수 있다. 즉, 제2 영역(II)의 상기 배선으로부터 인가된 전기적 신호는 제5 배선(660), 제5 비아(590), 제3 배선(460), 제1 비아(490) 및 제1 배선(420)을 통해 제1 콘택 플러그(380)로 전달될 수 있다.
예시적인 실시예들에 있어서, 제6 배선(690)은 상기 제2 방향으로 연장될 수 있으며, 제6 비아(620), 제1 및 제2 연결 배선들(520, 525), 제3 및 제4 비아들(550, 555), 및 캐핑막 패턴(230)을 통해 채널(210)에 전기적으로 연결될 수 있다. 이때, 제6 배선(690)은 비트 라인 기능을 수행할 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치가 완성될 수 있다.
전술한 바와 같이, 상기 수직형 메모리 장치 제조 방법에서, 계단 구조물의 각 계단들에 형성된 게이트 전극들(310)에 각각 연결되도록 제1 콘택 플러그들(380)을 형성할 때, 일부 계단들에 제2 콘택 플러그(385)를 더 형성함으로써, 패턴 로딩 현상을 방지하여 제1 콘택 플러그들(380)이 게이트 전극들(310)에 잘 접촉하도록 형성할 수 있다.
도 45 내지 도 70은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 45, 47, 49, 51, 53, 55, 57, 59, 61, 63, 65, 67 및 69는 평면도들이고, 도 46, 48, 50, 52, 54, 56, 58, 60, 62, 64, 66, 68 및 70은 단면도들이다. 이때, 상기 각 단면도들은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다.
상기 도면들에 도시된 수직형 메모리 장치들은 제2 콘택 플러그 및 이에 연결되는 상부 배선을 제외하고는, 도 1 내지 도 13에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다. 한편 설명의 편의를 위해서, 도 8a 및 9a에 도시된 바와 같이, 상기 도면들은 기판으로부터 제5 층간 절연막까지 적층된 구조물에 대해서만 도시한다.
도 45 및 46을 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 지그재그 형상으로 형성될 수 있다. 이에 따라, 최하층 계단에 형성된 제1 게이트 전극(310) 상에는 제1 및 제2 콘택 플러그들(380, 385)이 함께 형성될 수 있으며, 이들에 공통적으로 연결되어 전기적 신호를 인가하는 제2 배선(425)은 상기 제1 방향으로 연장되는 제1 부분, 및 상기 제2 방향으로 연장되는 제2 부분을 포함할 수 있다.
도 47 및 48을 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 동일 선상에 형성될 수 있다. 이때, 최상층 계단에 형성된 제1 게이트 전극(310) 상에는 제1 및 제2 콘택 플러그들(380, 385)이 함께 형성될 수 있으며, 이들에 공통적으로 연결되어 전기적 신호를 인가하는 제1 배선(420)은 상기 제2 방향으로 연장될 수 있다.
도 49 및 50a를 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 동일 선상에 형성될 수 있다. 이때, 가운데 층 계단에 형성된 제1 게이트 전극(310) 상에는 제1 및 제2 콘택 플러그들(380, 385)이 함께 형성될 수 있으며, 이들에 공통적으로 연결되어 전기적 신호를 인가하는 제1 배선(420)은 상기 제2 방향으로 연장될 수 있다.
한편, 도 50b를 참조하면, 제1 및 제2 콘택 플러그들(380, 385)이 상부와 하부로 나뉘어 배열될 수 있다. 즉, 하층 계단들에 형성된 제1 및 제2 콘택 플러그들(380, 385)이 연결되는 제1 및 제2 배선들(420, 425), 및 제5 층간 절연막(390) 상에는 제9 및 제10 층간 절연막들(700, 710)이 별도로 형성될 수 있다. 또한, 상층 계단들에 형성된 제1 및 제2 콘택 플러그들(380, 385)은 제1 내지 제5 층간 절연막들(130, 140, 240, 340, 390), 및 제9 층간 절연막(700)을 관통할 수 있으며, 이들 상면에는 제10 층간 절연막(710)을 관통하여 제1 및 제2 배선들(420, 425)이 형성될 수 있다.
도 51 및 52를 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 동일 선상에 형성될 수 있다. 한편, 최하층 계단에 형성된 제1 게이트 전극(310) 상에는 제1 및 제2 콘택 플러그들(380, 385)이 함께 형성될 수 있다. 제1 콘택 플러그(380)에 전기적으로 연결되는 제2 배선(425)은 상기 제1 방향으로 연장되는 제1 부분 및 상기 제2 방향으로 연장되는 제2 부분을 포함할 수 있으며, 제2 콘택 플러그(385) 상면에 접촉하지 않을 수 있다. 이에 따라, 제2 콘택 플러그(385)에는 아무런 전기적 신호가 인가되지 않을 수 있으며, 더미 콘택 플러그로 지칭될 수 있다.
도 53 및 54를 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 지그재그 형상으로 형성될 수 있다. 한편, 최하층 계단에 형성된 제1 게이트 전극(310) 상에는 제1 및 제2 콘택 플러그들(380, 385)이 함께 형성될 수 있다. 제1 콘택 플러그(380)에 전기적으로 연결되는 제2 배선(425)은 상기 제1 방향으로 연장되어 제2 콘택 플러그(385) 상면에 접촉하지 않을 수 있다. 이에 따라, 제2 콘택 플러그(385)는 더미 콘택 플러그일 수 있다.
도 55 및 56을 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 동일 선상에 형성될 수 있다. 다만, 제2 콘택 플러그(385)는 게이트 전극(310) 상에 형성되지 않으며, 최하층 계단에 상기 제1 방향으로 인접한 기판(100) 상면에 형성될 수 있다. 한편, 제1 콘택 플러그(380)에 전기적으로 연결되는 제2 배선(425)은 상기 제1 방향으로 연장되는 제1 부분 및 상기 제2 방향으로 연장되는 제2 부분을 포함할 수 있으며, 제2 콘택 플러그(385) 상면에 접촉하지 않을 수 있다. 이에 따라, 제2 콘택 플러그(385)는 더미 콘택 플러그일 수 있다.
도 57 및 58을 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 지그재그 형상으로 형성될 수 있다. 이때, 제2 콘택 플러그(385)는 게이트 전극(310) 상에 형성되지 않으며, 최하층 계단에 상기 제1 방향으로 인접한 기판(100) 상면에 형성될 수 있다. 한편, 제1 콘택 플러그(380)에 전기적으로 연결되는 제2 배선(425)은 상기 제1 방향으로 연장되어 제2 콘택 플러그(385) 상면에 접촉하지 않을 수 있다. 이에 따라, 제2 콘택 플러그(385)는 더미 콘택 플러그일 수 있다.
도 59 및 60을 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 동일 선상에 형성될 수 있다. 한편, 최상층 계단에 형성된 제1 게이트 전극(310) 상에는 제1 및 제2 콘택 플러그들(380, 385)이 함께 형성될 수 있다. 다만, 제1 콘택 플러그(380)에 전기적으로 연결되는 제1 배선(420)은 상기 제1 방향으로 연장되며, 제2 콘택 플러그(385) 상면에는 접촉하지 않을 수 있다. 이에 따라, 제2 콘택 플러그(385)는 더미 콘택 플러그일 수 있다.
도 61 및 62를 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 동일 선상에 형성될 수 있다. 한편, 가운데 층 계단에 형성된 제1 게이트 전극(310) 상에는 제1 및 제2 콘택 플러그들(380, 385)이 함께 형성될 수 있다. 다만, 제1 콘택 플러그(380)에 전기적으로 연결되는 제1 배선(420)은 상기 제1 방향으로 연장되며, 제2 콘택 플러그(385) 상면에는 접촉하지 않을 수 있다. 이에 따라, 제2 콘택 플러그(385)는 더미 콘택 플러그일 수 있다.
도 63 및 64를 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 동일 선상에 형성될 수 있다. 한편, 최하층 계단에 형성된 제1 게이트 전극(310) 상에는 제1 및 제2 콘택 플러그들(380, 385)이 함께 형성될 수 있다. 또한, 제2 콘택 플러그(385)는 최하층 계단에 상기 제1 방향으로 인접한 기판(100) 상면에도 형성될 수 있다. 제1 콘택 플러그(380)에 전기적으로 연결되는 제2 배선(425)은 상기 제1 방향으로 연장되는 제1 부분 및 상기 제2 방향으로 연장되는 제2 부분을 포함할 수 있으며, 제1 게이트 전극(310) 상에 형성된 제2 콘택 플러그(385) 상면에는 접촉하되, 기판(100) 상면에 형성된 제2 콘택 플러그(385)에는 접촉하지 않을 수 있다. 이에 따라, 기판(100) 상면에 형성된 제2 콘택 플러그(385)는 더미 콘택 플러그일 수 있다.
도 65 및 66을 참조하면, 제1 콘택 플러그들(380) 및 게이트 전극(310) 상에 형성된 제2 콘택 플러그(385)는 상기 제1 방향을 따라 동일 선상에 형성될 수 있으나, 기판(100) 상면에 형성된 제2 콘택 플러그(385)는 상기 선상에서 벗어나도록 형성될 수 있다. 한편, 최하층 계단에 형성된 제1 게이트 전극(310) 상에는 제1 및 제2 콘택 플러그들(380, 385)이 함께 형성될 수 있다. 제1 콘택 플러그(380), 및 게이트 전극(310) 상에 형성된 제2 콘택 플러그(385)에 전기적으로 연결되는 제2 배선(425)은 상기 제1 방향으로 연장될 수 있으며, 이에 따라 기판(100) 상면에 형성된 제2 콘택 플러그(385) 상면에는 접촉하지 않을 수 있다. 이에 따라, 기판(100) 상면에 형성된 제2 콘택 플러그(385)는 더미 콘택 플러그일 수 있다.
도 67 및 68을 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 동일 선상에 형성될 수 있다. 이때, 제2 콘택 플러그(385)는 최하층 계단에 형성된 제1 게이트 전극(310) 및 이에 인접하는 기판(100) 상에 각각 형성될 수 있다. 제1 콘택 플러그(380)에 전기적으로 연결되는 제2 배선(425)은 상기 제1 방향으로 연장되는 제1 부분 및 상기 제2 방향으로 연장되는 제2 부분을 포함할 수 있으며, 제2 콘택 플러그들(385) 상면에는 접촉하지 않을 수 있다. 이에 따라, 제2 콘택 플러그들(385)은 더미 콘택 플러그들일 수 있다.
도 69 및 70을 참조하면, 제1 및 제2 콘택 플러그들(380, 385)은 상기 제1 방향을 따라 동일 선상에 형성될 수 있다. 이때, 제2 콘택 플러그(385)는 최하층 계단에 인접하는 기판(100) 상면에 형성될 수 있다. 제1 콘택 플러그(380)에 전기적으로 연결되는 제2 배선(425)은 상기 제1 방향으로 연장되는 제1 부분 및 상기 제2 방향으로 연장되는 제2 부분을 포함할 수 있으며, 제2 콘택 플러그들(385) 상면에는 접촉하지 않을 수 있다. 다만, 제2 콘택 플러그(385)는 별도의 제7 배선(427)에 연결될 수 있으며, 제3 배선(427)은 제2 영역(II)에 형성된 배선(도시되지 않음)으로부터 전기적 신호를 제2 콘택 플러그(385)에 전송할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
110: 절연막 115: 절연막 패턴
130, 140, 240, 340, 390, 430, 560, 630, 700, 710: 제1 내지 제10 층간 절연막
150: 채널 홀 160: 반도체 패턴
170, 270: 제1, 제2 블로킹막 패턴 180: 전하 저장막 패턴
190: 터널 절연막 패턴 200: 제1 전하 저장막 구조물
210: 채널 220: 충전막 패턴
230: 캐핑막 패턴 250: 개구
260: 갭 280: 제2 전하 저장막 구조물
290: 게이트 배리어막 패턴 300: 게이트 도전 패턴
310: 게이트 전극 320: 제2 스페이서
330: 공통 소스 라인 350, 355: 제1 및 제2 콘택 홀
360, 365, 400, 405, 440, 445, 470, 475, 500, 505, 530, 535, 570, 600, 640, 670: 제1 내지 제16 배리어막 패턴
370, 375, 410, 415, 450, 455, 480, 485, 510, 515, 540, 545, 580, 610, 650, 680: 제1 내지 제16 도전 패턴
380, 385: 제1, 제2 콘택 플러그
420, 425, 460, 465, 660, 690, 427: 제1 내지 제7 배선
490, 495, 550, 555, 590, 620: 제1 내지 제6 비아

Claims (20)

  1. 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성된 복수 개의 게이트 전극들;
    상기 기판 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들을 관통하는 채널; 및
    상기 게이트 전극들 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들에 각각 접촉하는 복수 개의 콘택 플러그들을 포함하며,
    상기 게이트 전극들은 제1 게이트 전극들 및 제2 게이트 전극을 포함하고,
    상기 콘택 플러그들은 제1 콘택 플러그들 및 제2 콘택 플러그들을 포함하며,
    상기 제1 콘택 플러그들은 상기 제1 게이트 전극들에 각각 접촉하고,
    상기 제2 콘택 플러그들은 상기 제2 게이트 전극에 접촉하되, 상기 제2 게이트 전극 상에 나란히 형성되어 서로 전기적으로 연결된 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제2 콘택 플러그들의 상면은 상기 제1 콘택 플러그들의 상면과 실질적으로 동일한 높이에 형성된 수직형 메모리 장치.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 각 게이트 전극들은 상기 기판 상면에 평행한 제1 방향을 따라 연장되며,
    상기 제1 콘택 플러그들 및 상기 제2 콘택 플러그들 중 하나는 상면에서 보았을 때 상기 제1 방향을 따라 일정한 간격으로 배치된 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 제2 콘택 플러그들 중 하나는 상기 제1 방향으로 상기 제1 콘택 플러그들의 앞 혹은 뒤에 배치된 수직형 메모리 장치.
  7. 제5항에 있어서, 상기 제2 콘택 플러그들 중 하나는 상기 제1 방향으로 상기 제1 콘택 플러그들의 가운데 부분에 배치된 수직형 메모리 장치.
  8. 제5항에 있어서, 상기 제1 콘택 플러그들 및 상기 제2 콘택 플러그들 중 하나는 상기 제1 방향을 따라 지그재그 형상으로 배치된 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 제2 콘택 플러그들 중 하나는 상기 제1 방향으로 상기 제1 콘택 플러그들의 앞 혹은 뒤에 배치된 수직형 메모리 장치.
  10. 제5항에 있어서, 상기 게이트 전극들은 하층으로부터 상층으로 갈수록 상기 제1 방향의 길이가 점차 줄어드는 계단 형상을 가지며,
    상기 각 제1 및 제2 콘택 플러그들은 상층의 게이트 전극들에 의해 오버랩되지 않는 상기 각 게이트 전극들의 가장자리 부분 상에 형성된 수직형 메모리 장치.
  11. 제1항에 있어서, 상기 제2 게이트 전극은 상기 게이트 전극들 중에서 최하층에 형성된 수직형 메모리 장치.
  12. 제1항에 있어서, 상기 제2 게이트 전극은 상기 게이트 전극들 중에서 최상층에 형성된 수직형 메모리 장치.
  13. 제1항에 있어서, 상기 제2 게이트 전극은 상기 게이트 전극들 중에서 가운데층에 형성된 수직형 메모리 장치.
  14. 삭제
  15. 제1항에 있어서, 상기 제2 게이트 전극은 상기 게이트 전극들 중에서 최하층 및 최상층에 각각 형성된 수직형 메모리 장치.
  16. 메모리 셀 영역 및 주변 영역을 포함하는 기판의 상기 메모리 셀 영역 내에서, 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성된 복수 개의 게이트 전극들;
    상기 기판 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들을 관통하는 채널; 및
    상기 게이트 전극들 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들에 각각 접촉하는 복수 개의 콘택 플러그들을 포함하며,
    상기 게이트 전극들은 제1 게이트 전극들 및 제2 게이트 전극을 포함하고,
    상기 콘택 플러그들은 제1 콘택 플러그들, 제2 콘택 플러그들 및 제3 콘택 플러그를 포함하며,
    상기 제1 콘택 플러그들은 상기 제1 게이트 전극들에 각각 접촉하고,
    상기 제2 콘택 플러그들은 상기 제2 게이트 전극에 접촉하되, 상기 제2 게이트 전극 상에 나란히 형성되어 서로 전기적으로 연결되며,
    상기 제3 콘택 플러그는 상기 메모리 셀 영역 내에서, 상기 게이트 전극들 중 최하층에 형성된 게이트 전극에 인접하는 상기 기판 상에 형성되어 상기 수직 방향으로 연장되며, 상기 제1 및 제2 콘택 플러그들의 상면과 동일한 높이의 상면을 갖는 수직형 메모리 장치.
  17. 제16항에 있어서, 상기 각 게이트 전극들은 상기 기판 상면에 평행한 제1 방향을 따라 연장되며,
    상기 제1 콘택 플러그들, 상기 제2 콘택 플러그들 중 하나, 및 상기 제3 콘택 플러그는 상면에서 보았을 때 상기 제1 방향을 따라 일정한 간격으로 배치된 수직형 메모리 장치.
  18. 제16항에 있어서, 상기 게이트 전극들은 하층으로부터 상층으로 갈수록 상기 기판 상면에 평행한 제1 방향의 길이가 점차 줄어드는 계단 형상을 가지며,
    상기 제3 콘택 플러그는 상기 최하층에 형성된 상기 게이트 전극에 상기 제1 방향으로 인접한 상기 기판 부분 상에 형성된 수직형 메모리 장치.
  19. 기판 상면에 수직한 수직 방향을 따라 연장된 채널;
    상기 채널의 외측벽을 감싸는 전하 저장막 구조물;
    각각이 상기 전하 저장막 구조물을 둘러싸면서 상기 기판 상면에 평행한 제1 방향을 따라 연장되고, 상기 수직 방향을 따라 서로 이격되며, 하층으로부터 상층으로 갈수록 상기 제1 방향의 길이가 점차 줄어드는 계단 형상을 갖는 복수 개의 게이트 전극들; 및
    상층의 상기 게이트 전극들에 의해 오버랩되지 않는 상기 각 게이트 전극들의 가장자리 부분에 접촉하여 상기 수직 방향으로 연장된 복수 개의 콘택 플러그들을 포함하며,
    상기 게이트 전극들은 제1 게이트 전극들 및 제2 게이트 전극을 포함하고,
    상기 콘택 플러그들은 제1 콘택 플러그들 및 제2 콘택 플러그들을 포함하며,
    상기 제1 콘택 플러그들은 상기 제1 게이트 전극들에 각각 접촉하고,
    상기 제2 콘택 플러그들은 상기 제2 게이트 전극에 접촉하되, 상기 제2 게이트 전극 상에 나란히 형성되어 서로 전기적으로 연결되며,
    상기 수직 방향으로 서로 인접하는 상기 게이트 전극들의 상기 제1 방향으로의 길이들은 제1 폭으로 감소하되, 다만 상기 게이트 전극들 중에서 제3 게이트 전극의 상기 제1 방향으로의 길이와 상기 제3 게이트 전극 바로 상층에 배치된 제4 게이트 전극의 상기 제1 방향으로의 길이는 상기 제1 폭보다 큰 제2 폭으로 감소하는 수직형 메모리 장치.
  20. 제19항에 있어서, 상기 제2 폭은 상기 제1 폭의 2배 이상인 수직형 메모리 장치.
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