CN106409831B - 垂直存储器件 - Google Patents

Abstract

本公开提供了垂直存储器件。一种垂直存储器件包括：多个栅电极，分别在多个水平处，在基本垂直于基板的顶表面的垂直方向上彼此间隔开；沟道，在基板上在垂直方向上延伸并穿过栅电极；和多个第一接触插塞，在垂直方向上延伸并分别接触栅电极。至少一个第二接触插塞形成在该多个栅电极当中的第一栅电极上，并在垂直方向上延伸。

Description

垂直存储器件

技术领域

本发明构思总地涉及垂直取向的存储器件，更具体地，本发明构思涉及包括楼梯形字线垫(staircase-shaped word line pad)和在其上的接触的垂直非易失性存储器件。

背景技术

近来，已经开发了具有提高的集成度的垂直非易失性存储器件。当制造垂直非易失性存储器件时，在形成楼梯形字线垫之后，接触可以分别形成在字线垫上。根据可能由图案的密度差异引起的图案负载效应(pattern loading effect)，用于形成最上面的接触和最下面的接触的接触孔不能暴露对应的字线垫。因此，接触孔中的接触不能很好地电接触字线垫，这会使垂直非易失性存储器件的电特性恶化。

发明内容

根据本发明构思的一些实施例，一种存储器件包括：层叠在基板上的多个导电栅电极，限定存储器件的选择线和字线；沟道结构，在基板上并延伸穿过层叠的导电栅电极中的一些；以及多个导电接触插塞，基本上平行于沟道结构朝向基板延伸并延伸到导电栅电极上。导电接触插塞中的第一导电接触插塞分别电接触导电栅电极中的第一导电栅电极。导电接触插塞中的第二导电接触插塞在导电栅电极中的第二导电栅电极上延伸，使得导电接触插塞中的第二导电接触插塞中的至少一个电接触导电栅电极中的第二导电栅电极。

在一些实施例中，导电接触插塞的与基板相反的表面可以是基本上共平面的，导电接触插塞中的第一导电接触插塞可以朝向基板延伸至不同的深度，导电接触插塞中的第二导电接触插塞可以朝向基板延伸至相应的深度，该相应的深度不同于导电接触插塞中的第一导电接触插塞的所述不同的深度。

在一些实施例中，第一布线可以在导电接触插塞中的第一导电接触插塞的表面上基本上平行地延伸并可以由此分别电联接到导电栅电极中的第一导电栅电极，第二布线可以在导电接触插塞中的第二导电接触插塞的表面上延伸并可以通过导电接触插塞中的第二导电接触插塞中的至少一个电联接到导电栅电极中的第二导电栅电极。

在一些实施例中，第二布线可以在与第一布线不同的方向上延伸。

在一些实施例中，导电接触插塞中的第二导电接触插塞的相应的深度可以基本上相似，使得导电接触插塞中的第二导电接触插塞中的两个或更多个可以电接触导电栅电极中的第二导电栅电极。

在一些实施例中，导电接触插塞中的第二导电接触插塞中的另一个可以不电接触导电栅电极中的第二导电栅电极，和/或可以不电接触在其表面处的布线。

在一些实施例中，导电栅电极中的第二导电栅电极可以限定选择线中的相应的一个选择线。

在一些实施例中，导电栅电极中的靠近基板的导电栅电极可以比导电栅电极中的层叠在其上的远离基板的导电栅电极长，导电接触插塞中的第一和第二导电接触插塞可以沿着导电栅电极延伸的方向相对于彼此均匀地间隔开。

根据本发明构思的方面，提供一种垂直存储器件。该垂直存储器件包括：多个栅电极，分别在多个水平处并在基本上垂直于基板的顶表面的垂直方向上彼此间隔开；沟道，在基板上在垂直方向上延伸并穿过栅电极；以及多个第一接触插塞，在垂直方向上延伸并分别接触该多个栅电极。至少一个第二接触插塞形成在多个栅电极当中的第一栅电极上，并在垂直方向上延伸。

在示例实施方式中，第二接触插塞的顶表面可以与第一接触插塞的顶表面基本上共平面。

在示例实施方式中，第二接触插塞可以接触第一栅电极。

在示例实施方式中，第二接触插塞可以不接触第一栅电极，第二接触插塞的底表面可以高于第一栅电极的顶表面并且低于该多个栅电极中的处于高于第一栅电极的水平的水平且最靠近第一栅电极的水平的水平处的一个栅电极的底表面。

在示例实施方式中，每个栅电极可以在基本上平行于基板的顶表面的第一方向上延伸，当从上方观看时(即，在平面图中)，第一接触插塞和第二接触插塞可以在第一方向上以恒定距离设置或彼此均匀地间隔开。

在示例实施方式中，在第一接触插塞和第二接触插塞当中，第二接触插塞可以设置在第一方向上的第一端或第二端处。

在示例实施方式中，在第一接触插塞和第二接触插塞当中，第二接触插塞可以在第一方向上设置在中间。

在示例实施方式中，第一接触插塞和第二接触插塞可以在第一方向上设置成Z字形布局。

在示例实施方式中，在第一接触插塞和第二接触插塞当中，第二接触插塞可以设置在第一方向上的第一端或第二端处。

在示例实施方式中，该多个栅电极可以具有在第一方向上的从低水平朝向高水平减小的长度，第一接触插塞和第二接触插塞的每个可以形成在栅电极中的对应的一个栅电极的没有被上面的栅电极交叠的边缘部分上。

在示例实施方式中，第一栅电极可以设置在栅电极当中的最低的水平处。

在示例实施方式中，第一栅电极可以设置在栅电极当中的最高的水平处。

在示例实施方式中，第一栅电极可以设置在栅电极当中的中间水平处。

在示例实施方式中，该多个栅电极可以包括多个第一栅电极。

在示例实施方式中，第一栅电极可以设置在该多个栅电极当中的最低的水平和最高的水平处。

在示例实施方式中，垂直存储器件还可以包括分别接触第一接触插塞的顶表面的第一布线，电信号可以通过第一布线施加到第一接触插塞。

在示例实施方式中，第二接触插塞的顶表面可以接触第一布线中的一个，所述第一布线中的所述一个在第一接触插塞中的接触第一栅电极的对应的一个第一接触插塞的顶表面上。

在示例实施方式中，第二接触插塞可以不连接到布线(即，没有连接到第一布线和/或其他布线)。

在示例实施方式中，该多个栅电极可以具有楼梯形状(staircase shape)，该楼梯形状具有在第一方向上的从低水平朝向高水平减小的长度，该第一方向基本平行于基板的顶表面。垂直存储器件还可以包括至少一个第三接触插塞，在基板的顶表面上、在第一方向上邻近于该多个栅电极中的处于最低的水平的一个栅电极。至少一个第三接触插塞可以具有与第一接触插塞的顶表面和第二接触插塞的顶表面基本共平面的顶表面。

在示例实施方式中，垂直存储器件还可以包括分别接触第一接触插塞的第一布线，电信号可以通过第一布线施加到接触插塞。

在示例实施方式中，第三接触插塞的顶表面可以接触不同于第一布线的第二布线。

在示例实施方式中，第三接触插塞可以不连接到布线。

在示例实施方式中，栅电极可以包括在垂直方向上顺序层叠的GSL、字线和SSL。

在示例实施方式中，第一栅电极可以包括GSL或SSL。

在示例实施方式中，每个栅电极可以包括金属图案和阻挡图案，该阻挡图案在金属图案的至少顶部和底部上或覆盖金属图案的至少顶部和底部。

在示例实施方式中，每个第一接触插塞可以穿过或延伸通过该多个栅电极中的对应的一个栅电极的阻挡图案，并接触该对应的一个栅电极的金属图案。

在示例实施方式中，每个第一接触插塞可以接触该多个栅电极中的对应的一个栅电极的阻挡图案。

在示例实施方式中，每个第一接触插塞可以接触该多个栅电极中的对应的一个栅电极的阻挡图案和金属图案。

在示例实施方式中，第二接触插塞可以接触该多个栅电极中的对应的一个栅电极的阻挡图案。

在示例实施方式中，第二接触插塞可以不接触该多个栅电极中的对应的一个栅电极的阻挡图案。

根据本发明构思的方面，提供了一种垂直存储器件。该垂直存储器件包括：在基板的存储单元区中的多个栅电极，分别在多个水平处并在基本垂直于基板的顶表面的垂直方向上彼此间隔开，该基板包括存储单元区和外围区；沟道，在基板上在垂直方向上延伸并穿过栅电极；以及多个第一接触插塞，在垂直方向上延伸并分别接触该多个栅电极。至少一个第三接触插塞形成在存储单元区中的基板上、邻近于多个栅电极中的处于最低的水平处的一个栅电极。至少一个第三接触插塞在垂直方向上延伸并具有与第一接触插塞的顶表面基本共平面的顶表面。

在示例实施方式中，每个栅电极可以在基本平行于基板的顶表面的第一方向上延伸，当从上方看时，第一接触插塞和第三接触插塞可以在第一方向上以彼此恒定或均匀的距离设置。

在示例实施方式中，该多个栅电极可以具有楼梯形状，该楼梯形状具有在第一方向上的从低水平朝向高水平减小的长度，该第一方向基本平行于基板的顶表面。第三接触插塞可以设置在基板的在第一方向上邻近多个栅电极中的处于最低水平的一个栅电极的部分上。

在示例实施方式中，垂直存储器件还可以包括分别接触该多个第一接触插塞的顶表面的多个第一布线，电信号可以通过在基板的外围区中的第二布线施加到第一接触插塞。

在示例实施方式中，第三接触插塞的顶表面可以接触该多个第一布线中的在该多个第一接触插塞中的对应的一个第一接触插塞的顶表面上的一个第一布线，该对应的一个第一接触插塞接触该多个栅电极中的处于最低水平的一个栅电极。

在示例实施方式中，第三接触插塞可以连接到不同于第一布线的第三布线。

在示例实施方式中，第三接触插塞可以不连接到布线。

在示例实施方式中，垂直存储器件还可以包括在该多个栅电极当中的第一栅电极上并在垂直方向上延伸的至少一个第二接触插塞。至少一个第二接触插塞可以具有与第一接触插塞的顶表面基本共平面的顶表面。

根据本发明构思的方面，提供了一种垂直存储器件。该垂直存储器件包括：沟道，在基本垂直于基板的顶表面的垂直方向上在基板上延伸；电荷存储结构，在沟道的外侧壁上或覆盖沟道的外侧壁；多个栅电极，分别在多个水平处并在垂直方向上彼此间隔开；以及多个接触插塞，每个接触插塞在垂直方向上延伸并接触该多个栅电极中的对应一个栅电极的没有被处于上面的水平的栅电极交叠的边缘部分。多个栅电极的每个覆盖电荷存储结构并在第一方向上延伸，该多个栅电极具有楼梯形状，该楼梯形状的在第一方向上的长度从低水平朝向高水平减小。在垂直方向上顺序层叠的该多个栅电极在第一方向上的长度减小第一值，而第一栅电极在第一方向上的长度与该多个栅电极中的最靠近第一栅电极并设置在第一栅电极上方的一个栅电极在第一方向上的长度之间的差具有第二值，该第二值大于第一值。

在示例实施方式中，第二值可以等于或超过第一值的两倍。

在示例实施方式中，垂直存储器件还可以包括在第一栅电极上、在垂直方向上延伸的至少一个第二接触插塞。

在示例实施方式中，第一接触插塞和第二接触插塞可以在第一方向上以彼此恒定或均匀的距离而设置。

在示例实施方式中，第二接触插塞的顶表面可以与第一接触插塞的顶表面基本共平面。

在示例实施方式中，该多个栅电极可以包括多个第一栅电极。

在示例实施方式中，第一栅电极可以设置在该多个栅电极当中的最低的水平处。

在制造根据示例实施方式的垂直存储器件的方法中，当第一接触插塞形成为连接到楼梯结构的多个台阶中的栅电极时，第二接触插塞可以进一步形成在一些台阶上，以减小或防止图案负载效应。因此，第一接触插塞可以形成为良好地接触栅电极。

附图说明

通过以下参照附图的详细描述，本发明构思的以上和其他的方面以及特征将变得易于理解，附图中相同的附图标记指代相同的元件，除非另外地说明，附图中：

图1至图13是示出根据示例实施方式的垂直存储器件的平面图和截面图；

图14至图44是示出在根据示例实施方式的整个制造方法中垂直存储器件的多个制造阶段的平面图和截面图；以及

图45至图70是示出根据示例实施方式的垂直存储器的平面图和截面图。

具体实施方式

现在将参照附图更全面地描述示例实施方式，附图中示出示例实施方式。然而，示例实施方式可以以许多不同的形式实现，而不应被解释为限于这里阐述的示例实施方式。在附图中，为了清晰，夸大了层和区域的厚度。附图中的相同的附图标记指示相同的元件，因此将省略对它们的描述。

将理解，当元件或层被称为在另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在其他元件或层上或直接连接到、联接到另一元件或层，或者可以存在居间元件或层。相反，当元件被称为“直接”在另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，则没有居间的元件或层存在。用于描述元件或层之间的关系的其他词语应当以类似的方式解释(例如，“在...之间”与“直接在...之间”，“相邻”与“直接相邻”，“在...上”与“直接在...上”)。如这里所用的，术语“和/或”包括一个或多个相关列举项目的任何和所有组合。

将理解，虽然这里可以使用术语第一、第二和第三等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区别开，除非另外地说明。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而没有背离示例实施方式的教导。

为了描述的方便，这里可以使用空间关系术语诸如“下面”、“下方”、“下”、“上方”、“上”等来描述一个元件或特征和其他元件或特征如附图所示的关系。将理解，空间关系术语旨在涵盖除了附图所绘的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转过来，被描述为在其他元件或特征的“下方”或“下面”的元件则应取向在所述其他元件或特征的“上方”。因此，示范性术语“下方”可以涵盖之上和之下两种取向。器件可以被另外地取向(旋转90度或在其它的取向)，这里所用的空间关系描述语被相应地解释。

这里使用的术语仅是为了描述特定的示例实施方式的目的，而不旨在限制示例实施方式。如这里所用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外清楚地指示。还将理解的，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他的特征、步骤、操作、元件、部件和/或其组的存在或添加。

这里参照截面图描述了示例实施方式，这些图是理想化的示例实施方式(和中间结构)的示意图。因而，可以预期由于例如制造技术和/或公差引起的图示形状的变化。因此，示例实施方式不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区将通常具有圆化或弯曲的特征和/或在其边缘处的注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，通过注入形成的埋入区可以导致在埋入区和通过其进行注入的表面之间的区域中的某些注入。因此，附图中示出的区域在本质上是示意性的，它们的形状不旨在限制本公开的范围。

除非另外地限定，否则这里使用的所有术语(包括技术和科学术语)都具有本公开所属的领域内的普通技术人员所通常理解的相同的含义。还将理解的是，术语诸如通用词典中定义的那些应当被解释为具有与它们在相关技术的背景中的涵义相一致的涵义，而不应被解释为理想化或过度正式的意义，除非这里明确地如此限定。

图1至图13是示出根据示例实施方式的垂直存储器件的平面图和截面图。图1是示出基板的其上可形成垂直存储器件的区域的平面图，图2至图13示出图1的区域X。具体地，图1、2、8和13是平面图，图3-7和9-12是截面图。在这些截面图当中，图3是沿着图2的截线A-A’的截面图，图4是沿着图2的截线B-B’的截面图，图5是沿着图2的截线C-C’的截面图，图6是沿着图2的截线D-D’的截面图，图7是沿着图2的截线E-E’的截面图。

图8A是包括在基板上的第五绝缘中间层下面的元件的结构的平面图，图8B是包括在基板上的第六绝缘中间层下面的元件的结构的平面图，图8C是包括在基板上的第七绝缘中间层下面的元件的结构的平面图。另外，图9A和图9B分别是沿着图8A的截线B-B’的截面图，图10至图12分别是图9A的区域Y的放大图。

为了说明，基本上平行于基板的顶表面并彼此交叉的二个方向被分别定义为第一方向和第二方向，基本上垂直于基板的顶表面的方向被定义为第三方向。在示例实施方式中，第一方向和第二方向可以彼此基本垂直。在整个本公开中，第一方向、第二方向和第三方向被如上定义并且如附图所示。

参照图1，其上可形成垂直非易失性存储器件的基板100可以包括第一区I、第二区II、第三区III和第四区IV。第一区I可以用作其中可形成存储单元的存储单元区，第二区II可以用作X解码器可形成在其中的区域，第三区III可以用作页缓冲器和Y解码器可形成在其中的区域，第四区IV可以用作外围电路可形成在其中的外围电路区。第二区II和第三区III可以形成核心区，该核心区和外围电路区可以形成外围区。

在下文，将示出位于第一区I的边缘处的区域X。

参照图2-图7、图8A、图8B、图8C和图9A，垂直非易失性存储器件可以包括栅电极310、沟道210、第二电荷存储结构280以及第一接触插塞380和第二接触插塞385。

垂直非易失性存储器件还可以包括在基板100上的绝缘图案115、绝缘垫127、半导体图案160、填充图案220、盖图案230、第一至第八绝缘中间层130、140、240、340、390、430、560和630、公共源极线(CSL)330、第二间隔物320、第一至第六布线420、425、460、465、660和690、以及第一至第六通路490、495、550、555、590和620。

基板100可以包括半导体材料，例如硅或锗。

栅电极310可以在基板100上形成在沿着第三方向的多个水平处，并可以彼此间隔开。绝缘图案115可以插置在沿着第三方向层叠的栅电极310之间。

每个栅电极310可以在第一方向上延伸，多个栅电极310可以形成在第二方向上。在第二方向上设置的栅电极310可以通过在第一方向上延伸的CSL 330和在CSL 330的相对侧壁的每个上的第二间隔物320而分开。杂质区105可以邻近于CSL 330形成在基板100的上部。杂质区105可以包括n型杂质，例如磷、砷等。

在第三方向上顺序层叠的栅电极310和绝缘图案115可以形成“台阶(stair)”形状，沿着第三方向层叠的多个台阶可以形成“阶梯(stair-step)”图案或“楼梯结构(staircase structure)”。因此，在本说明书中，“楼梯结构”的每个“台阶”可以不仅表示其暴露部分而且表示其被上面的“台阶”覆盖的部分。也就是，“台阶”可以表示在第三方向上顺序层叠的栅电极310和绝缘图案115的整个部分。

楼梯结构可以包括多个台阶，该多个台阶分别具有在第一方向上的可从最低的水平朝向最高的水平减小的长度，因此楼梯中的栅电极310和绝缘图案115两者可以具有在第一方向上的也可从最低的水平朝向最高的水平减小的长度。在示例实施方式中，楼梯可以具有在第一方向上的可减小恒定值的长度，因此楼梯的沿着第三方向没有被上面的楼梯覆盖或交叠的部分可以具有在第一方向上的恒定长度。同样地，沿着第三方向层叠的栅电极310可以具有在第一方向上的可减小恒定的第一值的长度，因此栅电极310的没有被上面的栅电极310覆盖或交叠的部分可以具有在第一方向上的恒定长度。

然而，多个台阶当中的“第一台阶”(例如，图4中的最下面的台阶)在第一方向上的长度与第二台阶在第一方向上的长度之间的差可以具有大于第一值的第二值，该第二台阶可以是所述多个台阶中的最靠近“第一台阶”并设置在“第一台阶”之上的一个台阶。在示例实施方式中，第二值可以等于或超过第一值的两倍。

因此，从多个栅电极310当中的在第一台阶中的第一栅电极310到多个栅电极310当中的在第二台阶中的第二栅电极310(该第二栅电极310可以是多个栅电极310中最靠近第一栅电极310并设置在第一栅电极310之上的一个栅电极)，第一和第二栅电极310在第一方向上的长度可以被减小第二值，该第二值大于第一值。另外，第一栅电极310的没有被上面的栅电极310覆盖或交叠的部分可以具有比其他栅电极310的没有被上面的栅电极310覆盖或交叠的部分的面积大的面积。

在示例实施方式中，第一栅电极310可以是分别设置在多个水平处的多个栅电极310中的最下面的一个栅电极。在另一些示例实施方式中，第一栅电极310可以是分别设置在多个水平处的多个栅电极310中的最上面的一个栅电极。在另一些示例实施方式中，第一栅电极310可以是分别设置在多个水平处的多个栅电极310中的一个中间栅电极。

栅电极310可以包括在第三方向上顺序层叠的接地选择线(GSL)、字线和串选择线(SSL)。GSL、字线和SSL中的每个可以形成在一个水平或者在多个水平处。一个或多于一个的虚设字线可以进一步形成在GSL和字线之间和/或在SSL和字线之间。在示例实施方式中，GSL可以形成在一个水平处，SSL可以形成在两个水平处，字线可以形成在GSL和SSL之间的偶数个水平处。因此，第一栅电极310可以是GSL或SSL。

栅电极310可以包括栅极导电图案300和栅极阻挡图案290，该栅极阻挡图案290在栅极导电图案300的顶部、底部和至少一部分侧壁上或者覆盖栅极导电图案300的顶部、底部和至少一部分侧壁。栅极导电图案300可以包括具有低电阻率的金属，例如钨、钛、钽、铂等。栅极阻挡图案290可以包括金属氮化物，例如钛氮化物、钽氮化物等。另外地或替换地，栅极阻挡图案290可以具有包括金属的第一图案和包括金属氮化物的第二图案。

栅电极310的顶部、底部和一部分侧壁可以被第二阻止图案270覆盖。具体地，第二阻止图案270可以覆盖栅电极310的栅极阻挡图案290。第二阻止图案270可以包括氧化物，例如硅氧化物。

绝缘图案115可以包括氧化物，例如硅氧化物，CSL 330可以包括金属、金属氮化物和/或金属硅化物，第二间隔物320可以包括氮化物，例如硅氮化物。

绝缘垫127可以形成在每个栅电极310的侧壁处，并可以具有在第二方向上的从最低的水平朝向最高的水平减小的长度。绝缘垫127可以包括氮化物，例如硅氮化物。

第二结构可以穿过楼梯结构形成，并可以接触基板100的顶表面。也就是，第二结构可以包括顺序地层叠在基板100上的半导体图案160、第一结构和盖图案230，该第一结构可以包括第一电荷存储结构200、沟道210和填充图案220。第二结构可以在第三方向上延伸，并可以穿过或延伸通过交替且重复地层叠在基板100上的栅电极310和绝缘图案115。

在示例实施方式中，多个第二结构可以形成在第一方向和第二方向两者上，其可以形成第二结构阵列。多个第二结构的每个可以包括沟道210，因此随后对沟道阵列的说明可以应用于对第二结构阵列的说明。

半导体图案160可以包括单晶硅或单晶锗，在某些情况下，杂质可以被掺杂到其中。在示例实施方式中，半导体图案160的顶表面可以位于绝缘图案115之一的顶表面和底表面之间，所述绝缘图案115之一可以形成在从基板100的顶表面起的第二水平处。

沟道210可以形成在半导体图案160上，并可以具有杯子一样的形状。沟道210可以包括掺杂的或未掺杂的多晶硅，或者非晶硅。多个沟道210可以形成在第一方向和第二方向两者上，其可以形成沟道阵列。

在示例实施方式中，沟道阵列可以包括第一沟道列和第二沟道列，该第一沟道列具有在第一方向上设置的多个第一沟道，该第二沟道列具有在第一方向上设置并在第二方向上与第一沟道列间隔开的多个第二沟道。连接相邻的第一沟道和第二沟道的线可以与第一方向和/或第二方向形成锐角。因此，第一沟道和第二沟道可以相对于第一方向设置成Z字形布局。根据第一沟道和第二沟道设置成Z字形布局，更多数量的沟道210可以形成在一区域中。

第一沟道列和第二沟道列可以在第二方向上交替且重复地设置。在示例实施方式中，第一沟道列和第二沟道列可以在第二方向上设置两次以形成沟道块，多个沟道块可以形成在第二方向上以彼此间隔开。在下文，在每个沟道块的多个沟道列当中沿着第二方向邻近于最上面的绝缘图案115的边缘的四个沟道列可以以此次序被称为第一沟道列、第二沟道列、第三沟道列和第四沟道列。也就是，图2示出了在第二方向上彼此间隔开的两个沟道块，每个沟道块包括在第二方向上设置的第一沟道列、第二沟道列、第三沟道列和第四沟道列。

另外地或者替换地，沟道阵列可以包括处于不同于Z字形布局的布局的多个沟道210。

隧道绝缘图案190、电荷存储图案180和第一阻止图案170可以顺序地层叠在沟道210的外侧壁上，这可以形成第一电荷存储结构200。第一电荷存储结构200可以接触第二阻止图案270的在栅电极310的侧壁上或覆盖栅电极310的侧壁的部分，第一电荷存储结构200和第二阻止图案270可以形成第二电荷存储结构280。第一阻止图案170和第二阻止图案270可以形成阻止图案结构。第一电荷存储结构200可以具有杯子一样的形状，其中央底部是敞开的。

隧道绝缘图案190可以包括氧化物，例如硅氧化物，电荷存储图案180可以包括氮化物，例如硅氮化物，第一阻止图案170可以包括氧化物，例如硅氧化物。

填充图案220可以填充具有杯子一样的形状的沟道210的内部空间。填充图案220可以包括氧化物，例如硅氧化物。

第一结构包括第一电荷存储结构200、沟道210和填充图案220，并可以邻近于字线和SSL。

盖图案230可以形成在第一结构上。盖图案230可以包括掺杂的或未掺杂的多晶硅，或者非晶硅。

第一绝缘中间层130可以形成在基板100上并可以覆盖楼梯结构的侧壁。第二绝缘中间层140可以形成在第一绝缘中间层130和楼梯结构上，并可以覆盖盖图案230。第三绝缘中间层240可以形成在第二绝缘中间层140和盖图案230上，并可以覆盖CSL 330和第二间隔物320。第四绝缘中间层340可以形成在第三绝缘中间层240和CSL 330上。第一至第四绝缘中间层130、140、240和340可以包括氧化物，例如硅氧化物，第一至第四绝缘中间层130、140、240和340中的一些或全部可以彼此合并。另外，第一绝缘中间层130和第二绝缘中间层140可以与绝缘图案115合并。

现在参照图10至图12连同图2-图7、图8A、图8B、图8C和图9A，每个第一接触插塞380可以穿过或延伸通过第一至第四绝缘中间层130、140、240和340、绝缘图案115、第二阻止图案270和栅极阻挡图案290，并可以接触(其可以在这里指的是物理接触和/或电接触，视情况而定)栅极导电图案300。也就是，每个第一接触插塞380可以穿过或延伸通过第一至第四绝缘中间层130、140、240和340、每个台阶中的绝缘图案115的没有被上面的台阶覆盖的部分、以及第二阻止图案270和栅极阻挡图案290的在绝缘图案115的该部分下面的部分，并可以接触栅极导电图案300。每个第一接触插塞380可以穿过或延伸通过栅极阻挡图案290的在栅极导电图案300的顶表面上的部分以接触栅极导电图案300，并且进一步接触栅极导电图案300的上部。

然而，本发明构思可以不限于此，而是其中每个第一接触插塞380可接触栅电极310的至少一部分的任何情形可以被包括在本发明构思的范围内。在示例实施方式中，参照图10，每个第一接触插塞380可以不穿过或延伸通过栅极阻挡图案290的在栅极导电图案300的顶表面上的部分，而是仅接触栅极导电图案300的顶表面，或者可以部分地穿过或延伸通过栅极阻挡图案290而不接触栅极导电图案300。另外地或者替换地，参照图11，每个第一接触插塞380可以穿过或延伸通过栅极阻挡图案290的在栅极导电图案300的顶表面上的部分以及栅极导电图案300，并可以接触或者部分地穿过或延伸通过栅极阻挡图案290的在栅极导电图案300的底表面下面的部分。另外地或者替换地，参照图12，每个第一接触插塞380可以穿过或延伸通过全部(例如，整个)的栅极导电图案300、以及栅极阻挡图案290的在栅极导电图案300的顶表面上的部分和在栅极导电图案300的底表面下面的部分，因此，每个第一接触插塞380的底表面可以位于第二阻止图案270中或在其下面的绝缘图案115中。

暴露处于最高的水平的栅电极310的第一接触插塞380可以不穿过或延伸通过第一绝缘中间层130。

每个第一接触插塞380可以形成在对应的台阶的没有被上面的台阶覆盖的部分上。在示例实施方式中，第一接触插塞380可以在第一方向上以恒定或均匀的距离设置。在示例实施方式中，参照图13，当从上方看时(例如，在平面图中)，第一接触插塞380可以设置在与每个沟道块的沟道列(例如，第二沟道列)相同的线中。另外地或者替换地，当从上方看时，第一接触插塞380可以在第一方向上设置在每个沟道块的在第二方向上的中央部分处。也就是，第一接触插塞380可以在第一方向上设置在每个沟道块在第二方向上的任何位置处。

另外地或者替换地，第一接触插塞380可以设置成在第一方向上的Z字形布局。

在示例实施方式中，第二接触插塞385可以穿过或延伸通过第一至第四绝缘中间层130、140、240和340、绝缘图案115、第二阻止图案270和栅极阻挡图案290，并可以接触第一栅电极310的栅极导电图案300。然而，本发明构思可以不限于此。也就是，类似于第一接触插塞380，第二接触插塞385可以接触或部分地穿过或延伸通过栅极阻挡图案290的在栅极导电图案300的顶表面上的部分，或者可以穿过或延伸通过栅极导电图案300以接触、或部分地穿过或延伸通过栅极阻挡图案290的在栅极导电图案300的底表面下面的部分。此外，第二接触插塞385可以穿过或延伸通过全部(例如，整个)的栅极导电图案300以及栅极阻挡图案290的在栅极导电图案300的顶表面上的部分和在栅极导电图案300的底表面下面的部分，因此，第二接触插塞385的底表面可以位于第二阻止图案270中或在其下面的绝缘图案115中。

然而，不同于第一接触插塞380，在某些情况下，第二接触插塞385可以不接触栅电极310。也就是，参照图9B，第二接触插塞385可以接触或穿过或延伸通过第二阻止图案270的在栅电极310的顶表面上的部分，但是可以不接触栅电极310。此外，第二接触插塞385的底表面可以位于栅电极310上方的绝缘图案115中，并可以不接触第二阻止图案270。

在示例实施方式中，第二接触插塞385可以形成在第一栅电极310上、邻近于在第一栅电极310上的第一接触插塞380，并可以与第一栅电极310上的第一接触插塞380在第一方向上间隔开一距离，该距离与第一接触插塞380之间在第一方向上的距离基本相同。也就是，第一接触插塞380和第二接触插塞385可以设置在第一方向上的同一条线中。另外地或者替换地，当第一接触插塞380设置成在第一方向上的Z字形布局时，第一接触插塞380和第二接触插塞385也可以设置成在第一方向上的Z字形布局。

如以上所述，第一栅电极310可以不仅形成在最低水平的台阶中而且可以形成在最高水平的台阶中，还可以形成在任何水平的台阶中。另外地，可以形成多个第一栅电极310。因此，可形成在第一栅电极310上的第二接触插塞385也可以形成在最低水平的台阶、最高水平的台阶或任何水平的台阶上，并且可以形成多个第二接触插塞385。此外，不仅一个第二接触插塞385而且多个第二接触插塞385可以形成在每个第一栅电极310上。

在下文，将仅说明其中第一台阶是最低水平的台阶并且仅一个第二接触插塞385形成在第一台阶上的情况。

第一接触插塞380可以包括第一导电图案370和第一阻挡图案360，该第一阻挡图案360在第一导电图案370的底部和侧壁上或者覆盖第一导电图案370的底部和侧壁。第二接触插塞385可以包括第二导电图案375和第二阻挡图案365，该第二阻挡图案365在第二导电图案375的底部和侧壁上或者覆盖第二导电图案375的底部和侧壁。第一导电图案370和第二导电图案375的每个可以包括金属，例如钨、钛、钽等，第一阻挡图案360和第二阻挡图案365的每个可以包括金属氮化物，例如钛氮化物、钽氮化物、钨氮化物等。另外地或者替换地，第一阻挡图案360和第二阻挡图案365的每个可以具有包括金属层和金属氮化物层的多层结构。

第五至第八绝缘中间层390、430、560和630可以顺序地层叠在第四绝缘中间层340以及第一接触插塞380和第二接触插塞385上，并可以包括氧化物，例如硅氧化物。因此，第五至第八绝缘中间层390、430、560和630中的一些或全部可以彼此合并，并且也可以与下面的第四绝缘中间层340合并。

第一至第六布线420、425、460、465、660和690以及第一至第六通路490、495、550、555、590和620中的每个可以包括导电图案和阻挡图案，该阻挡图案在导电图案的底部和侧壁上或者覆盖导电图案的底部和侧壁。导电图案可以包括金属，例如铜、铝、钨、钛、钽等，阻挡图案可以包括金属氮化物，例如钛氮化物、钽氮化物、钨氮化物等。另外地或者替换地，阻挡图案可以具有包括金属层和金属氮化物层的多层结构。

具体地，第一布线420和第二布线425可以穿过或者延伸通过第五绝缘中间层390以接触第一接触插塞380的顶表面和第二接触插塞385的顶表面。第一布线420可以包括第三导电图案410和第三阻挡图案400，该第三阻挡图案400在第三导电图案410的底部和侧壁上或者覆盖第三导电图案410的底部和侧壁。第二布线425可以包括第四导电图案415和第四阻挡图案405，该第四阻挡图案405在第四导电图案415的底部和侧壁上或者覆盖第四导电图案415的底部和侧壁。

在示例实施方式中，第一布线420可以在第二方向上延伸，多个第一布线420可以形成在第一方向上。另外，第二布线425可以在第一方向上延伸。每个第一布线420可以接触第一接触插塞380的顶表面，第二布线425可以接触第一台阶上的第一接触插塞380的顶表面和第二接触插塞385的顶表面。

每个第一布线420可以在第二方向上延伸以接触在沿第二方向设置的多个沟道块的一些中的第一接触插塞380的顶表面。在示例实施方式中，每个第一布线420可以在第二方向上延伸以接触在第二方向上彼此相邻的四个沟道块中的第一接触插塞380的顶表面。第二布线425可以在第一方向上延伸以连接到第二区II中的布线，因此电信号可以被施加到其。

第三布线460和第四布线465可以穿过或延伸通过第六绝缘中间层430的上部，第一通路490和第二通路495可以穿过或延伸通过第六绝缘中间层430的下部以接触第一布线420的顶表面和第二布线425的顶表面。

第三布线460可以包括第五导电图案450和第五阻挡图案440，该第五阻挡图案440在第五导电图案450的底部和侧壁上或覆盖第五导电图案450的底部和侧壁。第四布线465可以包括第六导电图案455和第六阻挡图案445，该第六阻挡图案445在第六导电图案455的底部和侧壁上或覆盖第六导电图案455的底部和侧壁。第一通路490可以包括第七导电图案480和第七阻挡图案470，该第七阻挡图案470在第七导电图案480的底部和侧壁上或覆盖第七导电图案480的底部和侧壁。第二通路495可以包括第八导电图案485和第八阻挡图案475，该第八阻挡图案475在第八导电图案485的底部和侧壁上或覆盖第八导电图案485的底部和侧壁。然而，顺序地层叠的第一通路490和第三布线460可以一体地形成，顺序地层叠的第二通路495和第四布线465也可以一体地形成。

在示例实施方式中，第三布线460可以在第二方向上延伸，多个第三布线460可以形成在第一方向上。第四布线465可以在第一方向上延伸。第三布线460可以通过第一通路490电连接到第一布线420，第四布线465可以通过第二通路495电连接到第一布线420。

在示例实施方式中，每个第三布线460可以在第二方向上延伸以形成在第二方向上彼此相邻的四个沟道块上。第四布线465可以在第一方向上延伸以连接到第二区II中的布线，因此电信号可以被施加到其上。

第一连接布线520和第二连接布线525可以穿过或延伸通过第六绝缘中间层430的上部，第三通路550和第四通路555可以穿过或延伸通过第六绝缘中间层430的下部以及第三绝缘中间层240、第四绝缘中间层340和第五绝缘中间层390从而接触盖图案230的顶表面。

第一连接布线520可以包括第九导电图案510和第九阻挡图案500，该第九阻挡图案500在第九导电图案510的底部和侧壁上或覆盖第九导电图案510的底部和侧壁。第二连接布线525可以包括第十导电图案515和第十阻挡图案505，该第十阻挡图案505在第十导电图案515的底部和侧壁上或覆盖第十导电图案515的底部和侧壁。第三通路550可以包括第十一导电图案540和第十一阻挡图案530，该第十一阻挡图案530在第十一导电图案540的底部和侧壁上或覆盖第十一导电图案540的底部和侧壁。第四通路555可以包括第十二导电图案545和第十二阻挡图案535，该第十二阻挡图案535在第十二导电图案545的底部和侧壁上或覆盖第十二导电图案545的底部和侧壁。顺序地层叠的第三通路550和第一连接布线520可以一体地形成，顺序地层叠的第四通路555和第二连接布线525也可以一体地形成。

第三通路550和第四通路555可以分别形成在沟道210上的盖图案230上。第一连接布线520和第二连接布线525的每个可以在第二方向上延伸，第一连接布线520和第二连接布线525可以分别电连接到第三通路550和第四通路555。因此，第一连接布线520和第二连接布线525可以电连接通过CSL 330在第二方向上彼此间隔开的两个沟道块中包括的沟道210。在示例实施方式中，第一连接布线520可以连接包括在第一沟道块的第三沟道列和第四沟道列中的沟道210以及包括在第二沟道块的第一沟道列和第二沟道列中的沟道210，该第二沟道块在第二方向上与第一沟道块间隔开。第二连接布线525可以连接包括在第二沟道块的第三沟道列和第四沟道列中的沟道210以及包括在第三沟道块的第一沟道列和第二沟道列中的沟道210，该第三沟道块在第二方向上与第二沟道块间隔开。

第五通路590和第六通路620可以穿过或延伸通过第七绝缘中间层560以分别接触第三布线460的顶表面以及第一连接布线520和第二连接布线525的顶表面。

第五通路590可以包括第十三导电图案580和第十三阻挡图案570，该第十三阻挡图案570在第十三导电图案580的底部和侧壁上或覆盖第十三导电图案580的底部和侧壁。第六通路620可以包括第十四导电图案610和第十四阻挡图案600，该第十四阻挡图案600在第十四导电图案610的底部和侧壁上或覆盖第十四导电图案610的底部和侧壁。

第五布线660和第六布线690可以穿过或延伸通过第八绝缘中间层630以分别接触第五通路590的顶表面和第六通路620的顶表面。

第五布线660可以包括第十五导电图案650和第十五阻挡图案640，该第十五阻挡图案640在第十五导电图案650的底部和侧壁上或覆盖第十五导电图案650的底部和侧壁。第六布线690可以包括第十六导电图案和第十六阻挡图案670，该第十六阻挡图案670在第十六导电图案680的底部和侧壁上或者覆盖第十六导电图案680的底部和侧壁。在示例实施方式中，第五布线660可以在第一方向上延伸以连接到第二区II中的布线，因此电信号可以被施加到其上。也就是，从第二区II中的布线施加的电信号可以通过第五布线660、第五通路590、第三布线460、第一通路490和第一布线420传输到第一接触插塞380。在示例实施方式中，第六布线690可以在第二方向上延伸，并可以通过第六通路620、第一连接布线520和第二连接布线525、第三通路550和第四通路555以及盖图案230电连接到沟道210。第六布线690可以用作位线。

如以上说明的，除了第一接触插塞380之外，垂直存储器件还可以包括在沿第三方向层叠的多个栅电极310当中的第一栅电极310上的第二接触插塞385。如将在后面说明的，由于第二接触插塞385，可以减小或防止图案负载效应，使得每个第一接触插塞380可以形成为具有期望的尺寸和/或形状，并可以更好地接触下面的栅电极310。

第二接触插塞385以及电连接到其的第一布线420和第二布线425可以被实现为具有不同的布局，其可以随后参照图45至图70说明。

在下文，说明了根据示例实施方式的制造垂直存储器件的方法。此方法可以参照图14至图44说明，图14至图44可以示出图1的区域X。

图14至图44是示出在根据示例实施方式的整个制造方法中垂直存储器件的多个制造阶段的平面图和截面图。具体地，图14、16、18、20、22、24、29、31、33、35、37和42是平面图，图15、17、19、21、23、25-28、30、32、34、36、38-41和43-44是截面图。在这些截面图当中，图15、17、19、21、23、25、27、30和38是沿着对应的平面图的截线A-A’的截面图，图26、28、32、34、36和39是沿着对应的平面图的截线B-B’的截面图，图40是沿着对应的平面图的截线C-C’的截面图，图41和43是沿着对应的平面图的截线D-D’的截面图，图44是沿着对应的平面图的截线E-E’的截面图。

参照图14和图15，绝缘层110和牺牲层120可以交替且重复地形成在基板100上。因此，多个绝缘层110和多个牺牲层120可以在第三方向上彼此交替地层叠在基板100上。为了说明的目的，图1示出交替地层叠在基板100上的八个绝缘层110和七个牺牲层120。然而，本发明构思可以不被限制为任何特定数目的绝缘层110和牺牲层120。

基板100可以包括半导体材料，例如硅、锗等。

绝缘层110和牺牲层120可以通过化学气相沉积(CVD)工艺、等离子体化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺等形成。在示例实施方式中，多个绝缘层110中的直接形成在基板100的顶表面上的最下面的一个绝缘层可以通过热氧化工艺形成。

绝缘层110可以由硅氧化物(例如，等离子体增强正硅酸乙酯(PE-TEOS)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)等)形成。牺牲层120可以由相对于绝缘层110具有蚀刻选择性的材料(例如，硅氮化物)形成。

参照图16和17，部分地在最上面的绝缘层110上或部分地覆盖最上面的绝缘层110的光致抗蚀剂图案可以形成在其上，在其下面的最上面的绝缘层110和最上面的牺牲层120可以使用该光致抗蚀剂图案作为蚀刻掩模而被蚀刻。因此，绝缘层110的在最上面的牺牲层120下面的部分可以被暴露。在减小光致抗蚀剂图案的尺寸之后，最上面的绝缘层110、最上面的牺牲层120、暴露的绝缘层110以及在其下面的牺牲层可以使用减小的光致抗蚀剂图案作为蚀刻掩模被蚀刻，这可以被称为修整工艺(trimming process)。修整工艺可以被重复地进行以形成包括多个台阶的楼梯结构，每个台阶具有顺序地层叠的牺牲图案125和绝缘图案115。

包括在楼梯结构中的台阶可以具有从低的水平朝向高的水平减小的面积，例如从最低的水平朝向最高的水平减小的面积。因此，台阶可以具有沿着第一方向和第二方向的长度，其每个长度从最低的水平朝向最高的水平减小一恒定值，台阶的没有被上面的台阶覆盖而是被暴露的部分可以具有沿着第一方向和第二方向的长度，该长度可以是恒定的。然而，在示例实施方式中，最低水平的台阶的没有被上面的台阶覆盖而是被暴露的部分可以具有沿着第一方向和第二方向的长度，该长度可以大于其他水平的台阶的没有被上面的台阶覆盖而是被暴露的部分的长度，这可以通过在修整工艺中控制光致抗蚀剂图案的减小的比例而实现。在示例实施方式中，最低水平的台阶的没有被上面的台阶覆盖而是被暴露的部分可以具有沿着第一方向和第二方向的长度，该长度可以等于或大于其他水平的台阶的没有被上面的台阶覆盖而是被暴露的部分的长度的两倍。

图16和图17示出最低水平的台阶的暴露部分具有比其他水平的台阶的暴露部分的沿着第一和第二方向的长度大的沿着第一和第二方向的长度，然而，本发明构思可以不限于此。也就是，当除了第一接触孔350(参照图31和32)之外还形成第二接触孔355(参照图31和32)时，另一水平的台阶的暴露部分可以形成为具有比其他水平的台阶的暴露部分的沿着第一和第二方向的长度大的沿着第一和第二方向的长度，在下文，包括具有沿着第一和第二方向相对大的长度的暴露部分的台阶可以被称为“第一台阶”。在示例实施方式中，第一台阶可以不仅形成在最低的水平处，而且可以形成在任何水平处，在某些情况下，可以形成多个第一台阶。

当绝缘层110和牺牲层120的数目大时，会需要多于一个光致抗蚀剂图案来进行修整工艺。由于光致抗蚀剂图案的厚度的限制，使用光致抗蚀剂图案作为蚀刻掩模进行的修整工艺的数量会具有限制，因此多个光致抗蚀剂图案可以被顺序地使用以进行多次修整工艺，使得绝缘层110和牺牲层120可以被蚀刻以分别形成绝缘图案115和牺牲图案125。

当使用多个光致抗蚀剂图案时，为了形成具有相对大的长度的另一台阶而不是最低水平的台阶(或除了最低水平的台阶之外)，在修整工艺中光致抗蚀剂图案的减小比例可以不被控制。例如，第一修整工艺可以用以恒定比例减小的第一光致抗蚀剂图案进行，第二修整工艺可以使用第二光致抗蚀剂图案进行，该第二光致抗蚀剂图案可以具有从第一光致抗蚀剂图案减小很多的尺寸，以形成包括暴露部分的台阶，该暴露部分具有大的面积。然后，第二修整工艺也可以用以恒定比例减小的第二光致抗蚀剂图案来进行。

参照图18和19，第一绝缘中间层130可以形成在基板100上以覆盖楼梯结构，第一绝缘中间层130的上部可以被平坦化直到该楼梯结构的最上面的绝缘图案115的顶表面可以被暴露。

第一绝缘中间层130可以由氧化物(例如，硅氧化物)形成，因此可以与绝缘图案115合并。平坦化工艺可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺进行。第一绝缘中间层130可以形成在楼梯结构上以具有其高度可相对高的顶表面，在某些情况下，蚀刻工艺可以对相对高的上部进行，然后可以进行平坦化工艺。

参照图20和21，在楼梯结构和第一绝缘中间层130上形成第二绝缘中间层140之后，可以使用光致抗蚀剂图案进行光刻工艺。因此，多个沟道孔150可以穿过第二绝缘中间层140、绝缘图案115和牺牲图案125形成以暴露基板100的顶表面。

第二绝缘中间层140可以由氧化物(例如，硅氧化物)形成，因此可以与第一绝缘中间层130和/或最上面的绝缘图案115合并。

在示例实施方式中，多个沟道孔150可以形成在第一方向和第二方向两者上，并可以限定沟道孔阵列。在示例实施方式中，沟道孔阵列可以包括第一沟道孔列和第二沟道孔列，第二沟道孔列可以在第二方向上与第一沟道孔列间隔开，该第一沟道孔列包括在第一方向上设置的多个第一沟道孔150，该第二沟道孔列包括在第一方向上设置的多个第二沟道孔150。第一沟道孔150和第二沟道孔150可以设置为使得连接相邻的第一沟道孔150和第二沟道孔150的线可以与第一方向和/或第二方向形成锐角。因此，第一沟道孔150和第二沟道孔150可以布置成在第一方向上的Z字形布局，以密集地形成在单位面积中。

第一沟道孔列和第二沟道孔列可以在第二方向上交替且重复地设置。在示例实施方式中，第一沟道孔列和第二沟道孔列可以在第二方向上设置两次以形成沟道孔块，多个沟道孔块可以形成在第二方向上以彼此间隔开。在下文，每个沟道孔块的多个沟道孔列当中的沿着第二方向邻近最上面的绝缘图案115的边缘的四个沟道孔列可以以此次序被称为第一沟道孔列、第二沟道孔列、第三沟道孔列和第四沟道孔列。也就是，图20示出在第二方向上彼此间隔开的两个沟道孔块，每个沟道孔块包括在第二方向上设置的第一沟道孔列、第二沟道孔列、第三沟道孔列和第四沟道孔列。

在另一些示例实施方式中，沟道孔阵列可以包括以不同于Z字形布局的布局布置的多个沟道孔150。

参照图22和图23，半导体图案160可以形成为部分地填充每个沟道孔150。

具体地，利用基板100的暴露的顶表面作为籽晶可以进行选择性外延生长(SEG)工艺以形成部分地填充沟道孔150的半导体图案160。因此，半导体图案160可以根据基板100的材料而形成为包括单晶硅、单晶锗或其他材料，在某些情况下，杂质可以被掺杂到其中。另外地或者替换地，非晶硅层可以形成为填充沟道孔150，可以在非晶硅层上进行激光外延生长(LEG)工艺或固相外延(SPE)工艺以形成半导体图案160。在示例实施方式中，半导体图案160的顶表面可以形成为位于绝缘图案115之一的顶表面和底表面之间，该绝缘图案115之一可以形成在从基板100的顶表面起的第二水平处。

第一阻止层、电荷存储层、隧道绝缘层和第一间隔层可以顺序地形成在沟道孔150的内壁、半导体图案160的顶表面、以及第二绝缘中间层140的顶表面上，第一间隔层可以被各向异性地蚀刻以分别在沟道孔150的内壁上形成第一间隔物。隧道绝缘层、电荷存储层和第一阻止层可以使用第一间隔物作为蚀刻掩模来蚀刻以在每个沟道孔150中分别形成隧道绝缘图案190、电荷存储图案180和第一阻止图案170。隧道绝缘图案190、电荷存储图案180和第一阻止图案170的每个可以具有其中央底部敞开的杯子一样的形状，因此半导体图案160的顶表面可以被暴露。隧道绝缘图案190、电荷存储图案180和第一阻止图案170可以形成第一电荷存储器结构200。

在示例实施方式中，第一阻止层可以由氧化物(例如，硅氧化物)形成，电荷存储层可以由氮化物(例如，硅氮化物)形成，隧道绝缘层可以由氧化物(例如，硅氧化物)形成，第一间隔层可以由氮化物(例如，硅氮化物)形成。

在去除第一间隔物之后，沟道层可以形成在半导体图案160的暴露的顶表面、隧道绝缘图案190和第二绝缘中间层140上，填充层可以形成在沟道层上以充分地填充沟道孔150的剩余部分。

在示例实施方式中，沟道层可以由掺杂或未掺杂的多晶硅或非晶硅形成。当沟道层由非晶硅形成时，可以进一步进行激光外延生长(LEG)工艺或固相外延(SPE)工艺，使得非晶硅层可以转变为晶体硅层。填充层可以由氧化物(例如，硅氧化物)形成。

填充层和沟道层可以被平坦化直到第二绝缘中间层140的顶表面可以被暴露以形成填充每个沟道孔150的剩余部分的填充图案220，沟道层可以被形成为每个沟道孔150的沟道210。

因此，第一电荷存储结构200、沟道210和填充图案220可以顺序地层叠在每个沟道孔150中的半导体图案160上。第一电荷存储结构200可以具有其中央底部敞开的杯子一样的形状，沟道210可以具有杯子一样的形状，填充图案220可以具有柱形状。

根据用于形成沟道210的沟道孔150可以限定包括第一至第四沟道孔列的沟道孔块以及包括多个沟道孔块的沟道孔阵列，沟道210也可以限定沟道块和沟道阵列。

包括顺序层叠在每个沟道孔150中的填充图案220、沟道210和第一电荷存储结构200的第一结构的上部可以被去除以形成沟槽，填充该沟槽的盖图案230可以形成在每个沟道孔150中的第一结构上。

具体地，在通过回蚀刻工艺去除第一结构的上部以形成沟槽之后，填充该沟槽的盖层可以形成在第一结构和第二绝缘中间层140上，盖层的上部可以被平坦化直到第二绝缘中间层140的顶表面可以被暴露以形成盖图案230。在示例实施方式中，盖层可以由掺杂或未掺杂的多晶硅或者非晶硅形成。当盖层形成为包括非晶硅时，可以进一步对其进行结晶工艺。

盖图案230可以形成在沟道210上，因此可以形成分别与沟道块和沟道阵列一致的盖图案块和盖图案阵列。

每个沟道孔150中的第一结构、半导体图案160和盖图案230可以形成第二结构。

参照图24至图26，在第二绝缘中间层140和盖图案230上形成第三绝缘中间层240之后，开口250可以穿过第二绝缘中间层140和第三绝缘中间层240、绝缘图案115以及牺牲图案125形成，以暴露基板100的顶表面。

第三绝缘中间层240可以由氧化物(例如，硅氧化物)形成，因此可以与第二绝缘中间层140合并。

在示例实施方式中，多个开口250可以形成在第二方向上，每个开口250可以在第一方向上在沟道块之间延伸。根据多个开口250形成在第二方向上，多个沟道列可以形成在开口250之间，图26说明性地示出四个沟道列设置在相邻的两个开口250之间，然而，在其间的沟道列的数目可以不限于此。也就是，根据包括在每个沟道块中的沟道列的数目，在相邻的两个开口250之间的沟道列的数目可以改变。

被开口250暴露的牺牲图案125可以被去除以在相邻水平的绝缘图案115之间形成间隙260，第一阻止图案170的外侧壁的部分以及半导体图案160的侧壁的部分可以被间隙260暴露。在示例实施方式中，被开口250暴露的牺牲图案125可以通过例如使用包括磷酸和/或硫酸的蚀刻溶液的湿蚀刻工艺去除。

然而，牺牲图案125的部分可以不通过湿蚀刻工艺去除而是可以保留，其可以被称为绝缘垫127。

参照图27和图28，第二阻止层可以形成在第一阻止图案170的外侧壁的暴露部分、半导体图案160的侧壁的暴露部分、间隙260的内壁、绝缘图案115的表面、基板100的暴露的顶表面以及第三绝缘中间层240的顶表面上。栅极阻挡层可以形成在第二阻止层上，栅极导电层可以形成在栅极阻挡层上以充分地填充间隙260的剩余部分。

第二阻止层可以由金属氧化物形成，例如铝氧化物、铪氧化物、镧氧化物、镧铝氧化物、镧铪氧化物、铪铝氧化物、钛氧化物、钽氧化物和/或锆氧化物。栅极导电层可以由具有低电阻率的金属形成，例如钨、钛、钽、铂等，栅极阻挡层可以由金属氮化物形成，例如钛氮化物、钽氮化物等。另外地或者替换地，栅极阻挡层可以形成为包括顺序层叠的金属层和金属氮化物层。

栅极导电层和栅极阻挡层可以被部分地去除以分别形成栅极导电图案300和栅极阻挡图案290，它们可以形成栅电极310。在示例实施方式中栅极导电层和栅极阻挡层可以通过湿蚀刻工艺被部分地去除。

在示例实施方式中，栅电极310可以形成为在第一方向上延伸，多个栅电极310可以形成在第二方向上。也就是，多个栅电极310可以通过开口250彼此间隔开，每个栅电极310在第一方向上延伸。多个栅电极310当中的在第一台阶中的栅电极310可以被称为第一栅电极310。

在示例实施方式中，栅电极310可以包括在第三方向上顺序层叠在基板100上的GSL、字线和SSL。GSL、字线和SSL中的每个可以形成在单个水平处或者形成在多个水平处。一个或多于一个的虚设字线可以进一步形成在GSL和字线之间和/或在SSL和字线之间。

在示例实施方式中，GSL可以形成在一个水平，SSL可以形成在两个水平，字线可以形成在GSL和SSL之间的偶数个水平。然而，GSL、字线和SSL的数目不限于此。GSL可以邻近于半导体图案160形成，字线和SSL可以邻近于沟道210形成。

当栅极导电层和栅极阻挡层被部分地去除时，第二阻止层的在绝缘图案115的表面上、在基板100的顶表面上、在盖图案230的顶表面上以及在第三绝缘中间层240的顶表面上的部分也可以被去除以形成围绕栅电极310的顶部、底部和至少侧壁的第二阻止图案270。第一阻止图案170和第二阻止图案270可以限定阻止图案结构，隧道绝缘图案190、电荷存储图案180和阻止图案结构可以形成第二电荷存储结构280。

由于栅极导电层、栅极阻挡层和第二阻止层被部分地去除，所以可以再次形成暴露基板100的顶表面并在第一方向上延伸的开口250。

参照图29和图30，杂质可以被注入到基板100的暴露的顶表面中以形成杂质区105。在示例实施方式中，杂质可以包括n型杂质，例如磷和/或砷。

第二间隔层可以形成在杂质区105的顶表面、开口250的侧壁和第三绝缘中间层240的顶表面上，并可以被各向异性地蚀刻以在开口250的侧壁上形成第二间隔物320。因此，在基板100的上部处的杂质区105可以被部分地暴露。第二间隔层可以由氧化物(例如，硅氧化物)形成。

CSL 330可以形成在暴露的杂质区105上以填充开口250的剩余部分。在示例实施方式中，CSL 330可以通过在暴露的杂质区105、第二间隔物320和第三绝缘中间层240上形成导电层并平坦化该导电层直到第三绝缘中间层240的顶表面可以被暴露而形成。导电层可以由金属、金属氮化物和/或金属硅化物形成。

参照图31和图32A，第四绝缘中间层340可以形成在第三绝缘中间层240和CSL 330上，光刻工艺可以使用光致抗蚀剂图案进行以形成第一接触孔350和第二接触孔355。

每个第一接触孔350可以穿过第一至第四绝缘中间层130、140、240和340、绝缘图案115、第二阻止图案270和栅极阻挡图案290形成以暴露栅极导电图案300。也就是，每个第一接触孔350可以穿过第一至第四绝缘中间层130、140、240和340、每个台阶中的绝缘图案115的没有被上面的台阶覆盖的部分、以及第二阻止图案270和栅极阻挡图案290的在绝缘图案115的该部分下面的部分形成，以暴露栅极导电图案300。每个第一暴露孔350可以穿过栅极阻挡图案290的在栅极导电图案300的顶表面上的部分形成以暴露栅极导电图案300，并且还暴露栅极导电图案300的上部。

然而，本发明构思可以不限于此，而是其中每个第一接触孔350可暴露栅电极310的至少一部分的任何情形可以被包括在本发明构思的范围内。在示例实施方式中，每个第一接触孔350可以不穿过栅极阻挡图案290的在栅极导电图案300的顶表面上的部分形成，而是仅暴露栅极阻挡图案290的顶表面，或者可以部分地穿过栅极阻挡图案290而不暴露栅极导电图案300形成。另外地或者替换地，每个第一暴露孔350可以穿过栅极阻挡图案290的在栅极导电图案300的顶表面上的部分以及栅极导电图案300形成，并可以暴露栅极阻挡图案290的在栅极导电图案300的底表面下面的部分或者部分地穿过栅极阻挡图案290的该部分而形成。另外地或者替换地，每个第一接触孔350可以穿过全部(例如，整个)的栅极导电图案300、栅极阻挡图案290的在栅极导电图案300的顶表面上的部分和在栅极导电图案300的底表面下面的部分形成，因此，每个第一接触孔350的底部可以位于第二阻止图案270中或位于其下面的绝缘图案115中。

暴露处于最高的水平处的栅电极310的第一接触孔350可以不穿过第一绝缘中间层130形成。

每个第一接触孔350可以形成在对应的台阶的没有被上面的台阶覆盖的部分上。在示例实施方式中，第一接触孔350可以以恒定或均匀的距离形成在第一方向上。在示例实施方式中，当从上方看时(例如，在平面图中)，第一接触孔350可以形成在与每个沟道块的沟道列(例如，第二沟道列)相同的线中。另外地或者替换地，当从上方看时，第一接触孔350可以在第一方向上设置在每个沟道块的在第二方向上的中心部。也就是，第一接触孔350可以在第一方向上形成在每个沟道块的在第二方向上的任何位置处。

另外地或者替换地，第一接触孔350可以形成为在第一方向上的Z字形布局。

在示例实施方式中，第二接触孔355可以穿过第一至第四绝缘中间层130、140、240和340、绝缘图案115、第二阻止图案270和栅极阻挡图案290形成，以暴露第一台阶中的第一栅电极310的栅极导电图案300。然而，本发明构思可以不限于此。也就是，类似于第一接触孔350，第二接触孔355可以暴露栅极阻挡图案290的在栅极导电图案300的顶表面上的部分或者部分地穿过栅极阻挡图案290的该部分形成，或者可以穿过栅极导电图案300形成以暴露栅极阻挡图案290的在栅极导电图案300的底表面下面的部分或者部分地穿过栅极阻挡图案290的该部分而形成。此外，第二接触孔355可以穿过全部(例如，整个)的栅极导电图案300、栅极阻挡图案290的在栅极导电图案300的顶表面上的部分和在栅极导电图案300的底表面下面的部分形成，因此，第二接触孔355的底部可以位于第二阻止图案270中或位于其下面的绝缘图案115中。

然而，不同于第一接触孔350，在某些情况下，第二接触孔355可以不暴露栅电极310。也就是，参照图32B，第二接触孔355可以暴露第二阻止图案270的在栅电极310的顶表面上的部分或者可以穿过第二阻止图案270的该部分形成，但是可以不暴露栅电极310。此外，第二接触孔355的底部可以位于在栅电极310上方的绝缘图案115中，并且可以不暴露第二阻止图案270。

在示例实施方式中，第二接触孔355可以形成在第一栅电极310上并邻近于第一台阶上的第一接触孔350，并可以在第一方向上与第一台阶上的第一接触孔350间隔开一距离，该距离与第一接触孔350之间在第一方向上的距离基本上相同。也就是，第一接触孔350和第二接触孔355可以形成在第一方向上的相同的线中。另外地或者替换地，当第一接触孔350形成为在第一方向上的Z字形布局时，第一接触孔350和第二接触孔355也可以形成为在第一方向上的Z字形布局。

第一接触孔350可以通过形成其中具有孔的光致抗蚀剂图案并使用该光致抗蚀剂图案作为蚀刻掩模蚀刻下面的层而形成。由于图案的密度差，在边缘部分处的图案不会形成为具有与其他部分的图案的尺寸和/或形状基本相同的尺寸和/或形状，这可以被称为图案负载效应。也就是，当孔形成在光致抗蚀剂图案中时，在光致抗蚀剂图案的边缘部分处的孔可以形成为具有与在其他部分处的孔的尺寸和/或形状不同的尺寸和/或形状，例如更小的尺寸。

另外，当通过使用光致抗蚀剂图案作为蚀刻掩模来蚀刻第一至第四绝缘中间层130、140、240和340部分地穿过台阶而形成第一接触孔350时，根据台阶之间的高度差，第一接触孔350可以在其间具有深度差，因此，例如，部分地穿过最低水平的台阶的一个第一接触孔350可以不形成为具有与部分地穿过其他水平的台阶的第一接触孔350的尺寸和/或形状基本相同的尺寸和/或形状。

因此，当仅形成第一接触孔350而没有形成第二接触孔355时，在第一方向上的边缘部分处的第一接触孔350(也就是，在最低水平的台阶和最高水平的台阶上的第一接触孔350)可以由于图案负载效应而没有形成为具有期望的尺寸和/或形状。具体地，在最低水平的台阶上的具有最大深度的一个第一接触孔350可以不形成为具有期望的尺寸和/或形状。

然而，在示例实施方式中，第二接触孔355可以形成为邻近于在最低水平的台阶上的一个第一接触孔350，使得不会发生图案负载效应并且在最低水平的台阶上的一个第一接触孔350可以具有期望的尺寸和/或形状。因此，最低水平的台阶(也就是，除了第一接触孔350之外第二接触孔355可形成在其上的第一台阶)可以形成为在第一方向上具有相对长的长度，如图16和图17所示。第二接触孔355也可以形成在最高水平的台阶上，除了在最低水平的台阶上的第二接触孔355之外或代替在最低水平的台阶上的第二接触孔355。然而，由于图案负载效应，第二接触孔355可以形成为具有与第一接触孔350的尺寸和/或形状不同的尺寸和/或形状。

根据实际蚀刻工艺中的工艺次序或工艺条件，不仅在最低水平的台阶上或在最高水平的台阶上的一个第一接触孔350而且在中间水平的台阶上的一个第一接触孔350都不会形成为具有期望的尺寸和/或形状，因此第二接触孔355也可以形成在中间水平的台阶上。例如，当第一接触孔350不是通过单个蚀刻工艺而是通过多个蚀刻工艺(例如，分别用于下面的台阶和上面的台阶的两个蚀刻工艺)形成时，不仅在最低水平的台阶和最高水平的台阶上的一个第一接触孔350而且在中间水平的台阶上的一个第一接触孔350都不会形成为具有期望的尺寸和/或形状。因此，第二接触孔355也可以形成在中间水平的台阶上。然而，在示例实施方式中，在下面的台阶上形成第一接触插塞380和第二接触插塞385以分别填充第一接触孔350和第二接触孔355之后，可以形成绝缘中间层以覆盖第一接触插塞380和第二接触插塞385，并且在上面的台阶上，第一接触插塞380和第二接触插塞385可以形成为分别填充第一接触孔350和第二接触孔355。

也就是，具有相对长的长度的“第一台阶”可以不仅包括最低水平的台阶而且包括中间水平的台阶，以及进一步包括多个台阶。第二接触孔355可以形成在多个第一台阶的每个上。在示例实施方式中，一个或多个第二接触孔355可以形成在每个第一台阶上。

在下文，将仅说明其中第一台阶是最低水平的台阶并且仅一个第二接触插塞385形成在第一台阶上的情形。

参照图33和图34，第一接触插塞380和第二接触插塞385可以形成为分别填充第一接触孔350和第二接触孔355。

在示例实施方式中，第一接触插塞380和第二接触插塞385可以通过如下形成：在栅电极310的被第一接触孔350和第二接触孔355暴露的部分、第一接触孔350和第二接触孔355的内壁以及第四绝缘中间层340的顶表面上形成第一阻挡层，在第一阻挡层上形成第一导电层以填充第一接触孔350的剩余部分和第二接触孔355的剩余部分，以及平坦化第一导电层和第一阻挡层直到第四绝缘中间层340的顶表面可以被暴露。

第一导电层可以由金属形成，例如钨、钽、钛等，第一阻挡层可以由金属氮化物形成，例如钛氮化物、钽氮化物、钨氮化物等。另外地或者替换地，第一阻挡层可以形成为具有包括顺序层叠的金属层和金属氮化物层的多层结构。

填充每个第一接触孔350的第一接触插塞380可以包括第一导电图案370和第一阻挡图案360，该第一阻挡图案360在第一导电图案370的底部和侧壁上或者覆盖第一导电图案370的底部和侧壁。填充每个第二接触孔355的第二接触插塞385可以包括第二导电图案375和第二阻挡图案365，该第二阻挡图案365在第二导电图案375的底部和侧壁上或者覆盖第二导电图案375的底部和侧壁。

根据第一接触孔350和第二接触孔355的布局，第一接触插塞380和第二接触插塞385可以以相同的布局形成。在示例实施方式中，第一接触插塞380的底表面和第二接触插塞385的底表面可以不形成在相同的水平，然而，第一接触插塞380的顶表面和第二接触插塞385的顶表面可以形成在基本相同的水平，也就是可以基本上彼此共平面。

参照图35和图36，在第四绝缘中间层340以及第一接触插塞380和第二接触插塞385上形成第五绝缘中间层390之后，第一布线420和第二布线425可以穿过第五绝缘中间层390形成以接触第一接触插塞380的顶表面和第二接触插塞385的顶表面。

第五绝缘中间层390可以由氧化物(例如，硅氧化物)形成，因此可以与第四绝缘中间层340合并。

第一布线420和第二布线425可以通过如下形成：穿过第五绝缘中间层390形成第一开口和第二开口以暴露第一接触插塞380的顶表面和第二接触插塞385的顶表面，在第一接触插塞380和第二接触插塞385的暴露的顶表面、第一开口和第二开口的内壁以及第五绝缘中间层390的顶表面上形成第三阻挡层，在第三阻挡层上形成第三导电层以填充第一开口和第二开口的剩余部分，以及平坦化第三导电层和第三阻挡层直到第五绝缘中间层390的顶表面可以被暴露。

第三导电层可以由金属形成，例如钨、钽、钛等，第三阻挡层可以由金属氮化物形成，例如钛氮化物、钽氮化物、钨氮化物等。另外地或者替换地，第三阻挡层可以形成为具有包括顺序层叠的金属层和金属氮化物层的多层结构。

填充第一开口的第一布线420可以包括第三导电图案410和第三阻挡图案400，该第三阻挡图案400在第三导电图案410的底部和侧壁上或者覆盖第三导电图案410的底部和侧壁。填充第二开口的第二布线425可以包括第四导电图案415和第四阻挡图案405，该第四阻挡图案405在第四导电图案415的底部和侧壁上或者覆盖第四导电图案415的底部和侧壁。

在示例实施方式中，第一布线420可以在第二方向上延伸，多个第一布线420可以形成在第一方向上。另外，第二布线425可以在第一方向上延伸。每个第一布线420可以接触第一接触插塞380的顶表面，第二布线425可以接触在第一台阶上的第一接触插塞380和第二接触插塞385的顶表面。

另外地或替换地，第二布线425可以包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分。在此情况下，第二布线425可以接触第一台阶上的第一接触插塞380的顶表面，并可以不接触第二接触插塞385的顶表面。当第一接触插塞380和第二接触插塞385形成为在第一方向上的Z字形布局时，第二布线425可以在第一方向上延伸，可以接触第一台阶上的第一接触插塞380的顶表面，但是可以不接触第二接触插塞385的顶表面。当第二接触插塞385没有连接到第二布线425时，没有信号可以被施加到第二接触插塞385，第二接触插塞385可以被称为虚设接触插塞。

每个第一布线420可以在第二方向上延伸以接触沿第二方向设置的多个沟道块中的一些沟道块中的第一接触插塞380的顶表面。在示例实施方式中，每个第一布线420可以在第二方向上延伸以接触在第二方向上彼此相邻的四个沟道块中的第一接触插塞380的顶表面。第二布线425可以在第一方向上延伸以连接到第二区II中的布线，因此电信号可以被施加到其上。

参照图37至图41，在第五绝缘中间层390以及第一布线420和第二布线425上形成第六绝缘中间层430之后，可以形成第一至第四通路490、495、550和555、第三布线460和第四布线465以及第一连接布线520和第二连接布线525。

第六绝缘中间层430可以由氧化物(例如，硅氧化物)形成，因此可以与第五绝缘中间层390合并。

第三布线460和第四布线465以及第一通路490和第二通路495可以通过如下形成：去除第六绝缘中间层430的上部以形成第一沟槽和第二沟槽，形成分别与第一沟槽和第二沟槽连通或分别暴露第一沟槽和第二沟槽的第一通路孔(via hole)和第二通路孔从而暴露第一布线420的顶表面和第二布线425的顶表面，在第一布线420和第二布线425的暴露的顶表面、第一通路孔和第二通路孔的内壁、第一沟槽和第二沟槽的内壁、以及第六绝缘中间层430的顶表面上形成第五阻挡层，在第五阻挡层上形成第五导电层以填充第一通路孔和第二通路孔的剩余部分以及第一沟槽和第二沟槽的剩余部分，以及平坦化第五导电层和第五阻挡层直到第六绝缘中间层430的顶表面可以被暴露。在某些情况下，在形成第一沟槽和第二沟槽之前，可以形成第一通路孔和第二通路孔。

第五导电层可以由金属形成，例如铜、铝、钨、钽、钛等，第五阻挡层可以由金属氮化物形成，例如钛氮化物、钽氮化物、钨氮化物等。另外地或者替换地，第五阻挡层可以形成为具有包括顺序层叠的金属层和金属氮化物层的多层结构。

填充第一沟槽的第三布线460可以包括第五导电图案450和第五阻挡图案440，该第五阻挡图案440在第五导电图案450的底部和侧壁上或覆盖第五导电图案450的底部和侧壁。填充第二开口的第四布线465可以包括第六导电图案455和第六阻挡图案445，该第六阻挡图案445在第六导电图案455的底部和侧壁上或覆盖第六导电图案455的底部和侧壁。另外，填充第一通路孔的第一通路490可以包括第七导电图案480和第七阻挡图案470，该第七阻挡图案470在第七导电图案480的底部和侧壁上或覆盖第七导电图案480的底部和侧壁。填充第二通路孔的第二通路495可以包括第八导电图案485和第八阻挡图案475，该第八阻挡图案475在第八导电图案485的底部和侧壁上或覆盖第八导电图案485的底部和侧壁。顺序地层叠的第一通路490和第三布线460可以一体地形成，顺序地层叠的第二通路495和第四布线465也可以一体地形成。

在示例实施方式中，第三布线460可以在第二方向上延伸，多个第三布线460可以形成在第一方向上。另外，第四布线465可以在第一方向上延伸。第三布线460可以通过第一通路490分别电连接到第一布线420，第四布线465可以通过第二通路495分别电连接到第一布线420。

在示例实施方式中，每个第三布线460可以在第二方向上延伸以形成在沿第二方向彼此相邻的四个沟道块上。第四布线465可以在第一方向上延伸以连接到第二区II中的布线，因此电信号可以被施加到其上。

第一连接布线520和第二连接布线525以及第三通路550和第四通路555可以通过如下形成：去除第六绝缘中间层430的上部以形成第三沟槽和第四沟槽，形成分别与第三沟槽和第四沟槽连通或分别暴露第三沟槽和第四沟槽的第三通路孔和第四通路孔从而暴露盖图案230的顶表面，在盖图案230的暴露的顶表面、第三通路孔和第四通路孔的内壁、第三沟槽和第四沟槽的内壁、以及第六绝缘中间层430的顶表面上形成第九阻挡层，在第九阻挡层上形成第九导电层以填充第三通路孔和第四通路孔的剩余部分及第三沟槽和第四沟槽的剩余部分，以及平坦化第九导电层和第九阻挡层直到第六绝缘中间层430的顶表面可以被暴露。在某些情况下，在形成第三沟槽和第四沟槽之前，可以形成第三通路孔和第四通路孔。

第九导电层可以由金属形成，例如铜、铝、钨、钽、钛等，第九阻挡层可以由金属氮化物形成，例如钛氮化物、钽氮化物、钨氮化物等。另外地或者替换地，第九阻挡层可以形成为具有包括顺序层叠的金属层和金属氮化物层的多层结构。

填充第三沟槽的第一连接布线520可以包括第九导电图案510和第九阻挡图案500，该第九阻挡图案500在第九导电图案510的底部和侧壁上或覆盖第九导电图案510的底部和侧壁。填充第四沟槽的第二连接布线525可以包括第十导电图案515和第十阻挡图案505，该第十阻挡图案505在第十导电图案515的底部和侧壁上或覆盖第十导电图案515的底部和侧壁。另外，填充第三通路孔的第三通路550可以包括第十一导电图案540和第十一阻挡图案530，该第十一阻挡图案530在第十一导电图案540的底部和侧壁上或覆盖第十一导电图案540的底部和侧壁。填充第四通路孔的第四通路555可以包括第十二导电图案545和第十二阻挡图案535，该第十二阻挡图案535在第十二导电图案545的底部和侧壁上或覆盖第十二导电图案545的底部和侧壁。顺序地层叠的第三通路550和第一连接布线520可以一体地形成，顺序地层叠的第四通路555和第二连接布线525也可以一体地形成。

第三通路550和第四通路555可以分别形成在沟道210上的盖图案230上。第一连接布线520和第二连接布线525的每个可以在第二方向上延伸，第一连接布线520和第二连接布线525可以分别电连接到第三通路550和第四通路555。因此，第一连接布线520和第二连接布线525可以电连接通过CSL 330在第二方向上彼此间隔开的两个沟道块中包括的沟道210。在示例实施方式中，第一连接布线520可以连接包括在第一沟道块的第三沟道列和第四沟道列中的沟道210以及包括在第二沟道块的第一沟道列和第二沟道列中的沟道210，该第二沟道块在第二方向上与第一沟道块间隔开。第二连接布线525可以连接包括在第二沟道块的第三沟道列和第四沟道列中的沟道210以及包括在第三沟道块的第一沟道列和第二沟道列中的沟道210，该第三沟道块在第二方向上与第二沟道块间隔开。

参照图42至图44，在第六绝缘中间层430、第三布线460和第四布线465、第一连接布线520和第二连接布线525上形成第七绝缘中间层560之后，可以形成第五通路590和第六通路620。

第七绝缘中间层560可以由氧化物(例如，硅氧化物)形成，因此可以与第六绝缘中间层430合并。

第五通路590和第六通路620可以通过如下形成：形成第五通路孔和第六通路孔穿过第七绝缘中间层560以暴露第三布线460的顶表面以及第一连接布线520和第二连接布线525的顶表面，在第三布线460的暴露的顶表面以及第一连接布线520和第二连接布线525的暴露的顶表面、第五通路孔和第六通路孔的内壁以及第七绝缘中间层560的顶表面上形成第十三阻挡层，在第十三阻挡层上形成第十三导电层以填充第五通路孔的剩余部分和第六通路孔的剩余部分，以及平坦化第十三导电层和第十三阻挡层直到第七绝缘中间层560的顶表面可以被暴露。

第十三导电层可以由金属形成，例如铜、铝、钨、钽、钛等，第十三阻挡层可以由金属氮化物形成，例如钛氮化物、钽氮化物、钨氮化物等。另外地或者替换地，第十三阻挡层可以形成为具有包括顺序层叠的金属层和金属氮化物层的多层结构。

填充第五通路孔的第五通路590可以包括第十三导电图案580和第十三阻挡图案570，该第十三阻挡图案570在第十三导电图案580的底部和侧壁上或覆盖第十三导电图案580的底部和侧壁。填充第六通路孔的第六通路620可以包括第十四导电图案610和第十四阻挡图案600，该第十四阻挡图案600在第十四导电图案610的底部和侧壁上或覆盖第十四导电图案610的底部和侧壁。

第五通路590可以电连接到第三布线460，第六通路620可以电连接到第一连接布线520和第二连接布线525。

再次参照图2至图7，在第七绝缘中间层560以及第五通路590和第六通路620上形成第八绝缘中间层630之后，可以形成第五布线660和第六布线690。

第八绝缘中间层630可以由氧化物(例如，硅氧化物)形成，因此可以与第七绝缘中间层560合并。

第五布线660和第六布线690可以通过如下形成：形成第三开口和第四开口穿过第八绝缘中间层630以分别暴露第五通路590和第六通路620，在第五通路590和第六通路620的暴露的顶表面、第三开口和第四开口的内壁、及第八绝缘中间层630的顶表面上形成第十五阻挡层，在第十五阻挡层上形成第十五导电层以填充第三开口的剩余部分和第四开口的剩余部分，以及平坦化第十五导电层和第十五阻挡层直到第八绝缘中间层630的顶表面可以被暴露。

第十五导电层可以由金属形成，例如铜、铝、钨、钽、钛等，第十五阻挡层可以由金属氮化物形成，例如钛氮化物、钽氮化物、钨氮化物等。另外地或替换地，第十五阻挡层可以形成为具有包括顺序层叠的金属层和金属氮化物层的多层结构。

填充第三开口的第五布线660可以包括第十五导电图案650和第十五阻挡图案640，该第十五阻挡图案640在第十五导电图案650的底部和侧壁上或覆盖第十五导电图案650的底部和侧壁。填充第四开口的第六布线690可以包括第十六导电图案680和第十六阻挡图案670，该第十六阻挡图案670在第十六导电图案680的底部和侧壁上或覆盖第十六导电图案680的底部和侧壁。

在示例实施方式中，第五布线660可以在第一方向上延伸以连接到第二区II中的布线，因此电信号可以被施加到其上。也就是，从第二区II中的布线施加的电信号可以通过第五布线660、第五通路590、第三布线460、第一通路490和第一布线420传输到第一接触插塞380。

在示例实施方式中，第六布线690可以在第二方向上延伸，并可以通过第六通路620、第一连接布线520和第二连接布线525、第三通路550和第四通路555以及盖图案230电连接到沟道210。第六布线690可以用作位线。

垂直存储器件可以通过以上工艺来制造。

如以上说明的，在制造垂直存储器件的方法中，当第一接触插塞380形成为连接到楼梯结构的多个台阶中的栅电极310时，第二接触插塞385可以进一步形成在多个台阶中的一些上。因此，可以减小或防止图案负载效应，使得第一接触插塞380可以形成为良好地接触栅电极310。

图45至图70是示出根据示例实施方式的垂直存储器件的平面图和截面图。具体地，图45、47、49、51、53、55、57、59、61、63、65、67和69是平面图，图46、48、50、52、54、56、58、60、62、64、66、68和70是截面图。每个截面图示出沿着对应的平面图的截线B-B’的截面。

图45至图70所示的垂直存储器件可以与图1至图13的垂直存储器件基本相同，除了第二接触插塞以及连接到其的上布线之外。因此，相同的附图标记指代相同的元件，为了简洁，在下文可以省略对其的详细说明。为了便于说明，图45至图70仅示出如图8A和8B所示的在基板上的第五绝缘中间层下面的结构。

参照图45和图46，第一接触插塞380和第二接触插塞385可以设置成在第一方向上的Z字形布局。第一接触插塞380和第二接触插塞385两者可以形成在最低水平的台阶中的第一栅电极310上，第二布线425可以共同地连接到第一接触插塞380和第二接触插塞385并施加电信号到其上，该第二布线425可以包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分。

参照图47和图48，第一接触插塞380和第二接触插塞385可以设置在第一方向上的相同的线中。第一接触插塞380和第二接触插塞385两者可以形成在最高水平的台阶中的第一栅电极310上，第二布线425可以共同地连接到第一接触插塞380和第二接触插塞385并施加电信号到其上，该第二布线425可以在第二方向上延伸。

参照图49和图50A，第一接触插塞380和第二接触插塞385可以设置在第一方向上的相同的线中。第一接触插塞380和第二接触插塞385两者可以形成在中间水平的台阶中的第一栅电极310上，第一布线420可以共同地连接到第一接触插塞380和第二接触插塞385并施加电信号到其上，该第一布线420可以在第二方向上延伸。

参照图50B，第一接触插塞380和第二接触插塞385可以被分成两组，例如上组和下组。也就是，第九绝缘中间层700和第十绝缘中间层710可以进一步形成在第五绝缘中间层390以及第一布线420和第二布线425上，该第一布线420和第二布线425连接到在下面的台阶上的第一接触插塞380和第二接触插塞385。在上面的台阶上的第一接触插塞380和第二接触插塞385可以穿过或延伸通过第一至第五绝缘中间层130、140、240、340和390、以及第九绝缘中间层700，第一布线420和第二布线425可以穿过第十绝缘中间层710形成。

参照图51和图52，第一接触插塞380和第二接触插塞385可以设置在第一方向上的相同的线中。第一接触插塞380和第二接触插塞385两者可以形成在最低水平的台阶中的第一栅电极310上。可电连接到第一接触插塞380的第二布线425可以包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分，并可以不接触第二接触插塞385的顶表面。因此，没有电信号可以被施加到第二接触插塞385，第二接触插塞385可以被称为虚设接触插塞。

参照图53和图54，第一接触插塞380和第二接触插塞385可以设置成在第一方向上的Z字形布局。第一接触插塞380和第二接触插塞385两者可以形成在最低水平的台阶中的第一栅电极310上。可电连接到第一接触插塞380的第二布线425可以在第一方向上延伸，并可以不接触第二接触插塞385的顶表面。因此，第二接触插塞385可以被称为虚设接触插塞。

参照图55和图56，第一接触插塞380和第二接触插塞385可以设置在第一方向上的相同的线中。第二接触插塞385可以不形成在栅电极310上，而是可以形成在基板100的顶表面上、在第一方向上邻近于最低水平的台阶。可电连接到第一接触插塞380的第二布线425可以包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分，并可以不接触第二接触插塞385的顶表面。因此，第二接触插塞385可以被称为虚设接触插塞。

参照图57和图58，第一接触插塞380和第二接触插塞385可以设置成在第一方向上的Z字形布局。第二接触插塞385可以不形成在栅电极310上，而是可以形成在基板100的顶表面上、在第一方向上邻近于最低水平的台阶。可电连接到第一接触插塞380的第二布线425可以在第一方向上延伸，并可以不接触第二接触插塞385的顶表面。因此，第二接触插塞385可以被称为虚设接触插塞。

参照图59和图60，第一接触插塞380和第二接触插塞385可以设置在第一方向上的相同的线中。第一接触插塞380和第二接触插塞385两者可以形成在最高水平的台阶中的第一栅电极310上。可电连接到第一接触插塞380的第一布线420可以在第一方向上延伸，并可以不接触第二接触插塞385的顶表面。因此，第二接触插塞385可以被称为虚设接触插塞。

参照图61和图62，第一接触插塞380和第二接触插塞385可以设置在第一方向上的相同的线中。第一接触插塞380和第二接触插塞385两者可以形成在中间水平的台阶中的第一栅电极310上。可电连接到第一接触插塞380的第一布线420可以在第一方向上延伸，并可以不接触第二接触插塞385的顶表面。因此，第二接触插塞385可以被称为虚设接触插塞。

参照图63和图64，第一接触插塞380和第二接触插塞385可以设置在第一方向上的相同的线中。第一接触插塞380和第二接触插塞385两者可以形成在最低水平的台阶中的第一栅电极310上。第二接触插塞385可以进一步形成在基板100的顶表面上、在第一方向上邻近于最低水平的台阶。可电连接到第一接触插塞380的第二布线425可以包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分。第二布线425可以接触在第一栅电极310上的第二接触插塞385的顶表面，但是可以不接触在基板100的顶表面上的第二接触插塞385。因此，在基板100的顶表面上的第二接触插塞385可以被称为虚设接触插塞。

参照图65和图66，在第一栅电极310上的第一接触插塞380和第二接触插塞385可以设置在第一方向上的相同的线中，然而，在基板100的顶表面上的第二接触插塞385可以不设置在上述线中。第一接触插塞380和第二接触插塞385两者可以形成在最低水平的台阶中的第一栅电极310上。第二布线425可以电连接到在第一栅电极310上的第一接触插塞380和第二接触插塞385，第二布线425可以在第一方向上延伸，并可以不接触在基板100的顶表面上的第二接触插塞385的顶表面。因此，在基板100的顶表面上的第二接触插塞385可以被称为虚设接触插塞。

参照图67和图68，第一接触插塞380和第二接触插塞385可以设置在第一方向上的相同的线中。第二接触插塞385可以形成在最低水平的台阶中的第一栅电极310上以及邻近于最低水平的台阶形成在基板100的顶表面上。可电连接到第一接触插塞380的第二布线425可以包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分，并可以不接触第二接触插塞385的顶表面。因此，第二接触插塞385可以被称为虚设接触插塞。

参照图69和图70，第一接触插塞380和第二接触插塞385可以设置在第一方向上的相同的线中。第二接触插塞385可以邻近于最低水平的台阶形成在基板100的顶表面上。可电连接到第一接触插塞380的第二布线425可以包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分，并可以不接触第二接触插塞385的顶表面。然而，第二接触插塞385可以连接到第七布线427(其可以包括导电图案407和阻挡图案417)，第七布线427可以将电信号从第二区II中的布线传输到第二接触插塞385。

虽然已经具体示出和描述了示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化，而没有脱离权利要求书的精神和范围。

本申请要求于2015年3月10日提交的美国临时申请No.62/130982的优先权，还要求分别于2015年3月10日和2015年5月20日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2015-0032969和No.10-2015-0070338的优先权，其内容通过引用整体结合于此。

Claims (47)

1.一种垂直存储器件，包括：

多个栅电极，分别在多个水平处，在垂直于基板的顶表面的垂直方向上彼此间隔开；

沟道，在所述基板上在所述垂直方向上延伸并穿过所述栅电极；

多个第一接触插塞，在所述垂直方向上延伸并分别接触所述多个栅电极；和

至少一个第二接触插塞，在所述多个栅电极当中的第一栅电极上，所述至少一个第二接触插塞在所述垂直方向上延伸，

其中所述第二接触插塞不接触所述第一栅电极，所述第二接触插塞的底表面高于所述第一栅电极的顶表面并低于所述多个栅电极中的在高于所述第一栅电极的水平且最靠近所述第一栅电极的水平的水平处的一个栅电极的底表面。

2.如权利要求1所述的垂直存储器件，其中所述第二接触插塞的顶表面与所述第一接触插塞的顶表面共平面。

3.如权利要求1所述的垂直存储器件，其中每个所述栅电极在第一方向上延伸，该第一方向平行于所述基板的顶表面，

其中，在平面图中，所述第一接触插塞和所述第二接触插塞沿着所述第一方向彼此均匀间隔开。

4.如权利要求3所述的垂直存储器件，其中在所述第一接触插塞和所述第二接触插塞当中，所述第二接触插塞设置在所述第一方向上的第一端或第二端处。

5.如权利要求3所述的垂直存储器件，其中在所述第一接触插塞和所述第二接触插塞当中，所述第二接触插塞在所述第一方向上设置在中间。

6.如权利要求3所述的垂直存储器件，其中所述第一接触插塞和所述第二接触插塞在所述第一方向上设置成Z字形布局。

7.如权利要求6所述的垂直存储器件，其中在所述第一接触插塞和所述第二接触插塞当中，所述第二接触插塞设置在所述第一方向上的第一端或第二端处。

8.如权利要求3所述的垂直存储器件，其中所述多个栅电极具有在所述第一方向上的从低水平朝向高水平减小的长度，

并且其中所述第一接触插塞和所述第二接触插塞的每个形成在所述多个栅电极中的对应的一个栅电极的没有被上面的栅电极交叠的边缘部分上。

9.如权利要求1所述的垂直存储器件，其中所述第一栅电极设置在所述多个栅电极当中的最低的水平处。

10.如权利要求1所述的垂直存储器件，其中所述第一栅电极设置在所述多个栅电极当中的最高的水平处。

11.如权利要求1所述的垂直存储器件，其中所述第一栅电极设置在所述多个栅电极当中的中间水平处。

12.如权利要求1所述的垂直存储器件，其中所述多个栅电极包括多个所述第一栅电极。

13.如权利要求12所述的垂直存储器件，其中所述第一栅电极设置在所述多个栅电极当中的最低的水平和最高的水平处。

14.如权利要求1所述的垂直存储器件，还包括分别接触所述第一接触插塞的顶表面的第一布线，

其中电信号通过所述第一布线施加到所述第一接触插塞。

15.如权利要求14所述的垂直存储器件，其中所述第二接触插塞的顶表面接触所述第一布线中的一个，所述第一布线中的所述一个在所述第一接触插塞中的接触所述第一栅电极的对应的一个第一接触插塞的顶表面上。

16.如权利要求14所述的垂直存储器件，其中所述第二接触插塞不连接到所述第一布线和/或其他布线。

17.如权利要求1所述的垂直存储器件，其中所述多个栅电极限定楼梯形状，该楼梯形状具有在平行于所述基板的顶表面的第一方向上的相应长度，其中所述相应长度从低水平朝向高水平减小，

并且其中所述垂直存储器件还包括至少一个第三接触插塞，该至少一个第三接触插塞在所述基板的顶表面上、在所述第一方向上邻近于所述多个栅电极中的处于最低的水平的一个栅电极，所述至少一个第三接触插塞具有与所述第一接触插塞的顶表面和所述第二接触插塞的顶表面共平面的顶表面。

18.如权利要求17所述的垂直存储器件，还包括分别接触所述第一接触插塞的第一布线，

其中电信号通过所述第一布线施加到所述接触插塞。

19.如权利要求18所述的垂直存储器件，其中所述第三接触插塞的顶表面接触不同于所述第一布线的第二布线。

20.如权利要求18所述的垂直存储器件，其中所述第三接触插塞不连接到所述第一布线和/或其他布线。

21.如权利要求1所述的垂直存储器件，其中所述栅电极包括在所述垂直方向上顺序层叠的接地选择线、字线和串选择线。

22.如权利要求21所述的垂直存储器件，其中所述第一栅电极包括所述接地选择线或所述串选择线。

23.如权利要求1所述的垂直存储器件，其中每个所述栅电极包括：

金属图案；和

阻挡图案，覆盖所述金属图案的至少顶部和底部。

24.如权利要求23所述的垂直存储器件，其中每个所述第一接触插塞穿过所述多个栅电极中的对应的一个栅电极的所述阻挡图案，并接触所述对应的一个栅电极的所述金属图案。

25.如权利要求23所述的垂直存储器件，其中每个所述第一接触插塞接触所述多个栅电极中的对应的一个栅电极的所述阻挡图案。

26.如权利要求23所述的垂直存储器件，其中每个所述第一接触插塞接触所述多个栅电极中的对应的一个栅电极的所述阻挡图案和所述金属图案。

27.如权利要求23所述的垂直存储器件，其中所述第二接触插塞不接触所述第一栅电极的所述阻挡图案。

28.一种垂直存储器件，包括：

多个栅电极，分别在多个水平处，在垂直于基板的顶表面的垂直方向上彼此间隔开，该基板包括存储器单元区和外围区，所述多个栅电极在所述基板的所述存储器单元区中；

沟道，在所述基板上在所述垂直方向上延伸并穿过所述多个栅电极中的栅电极；

多个第一接触插塞，在所述垂直方向上延伸并分别电接触所述多个栅电极；以及

至少一个第三接触插塞，直接在所述存储器单元区中的所述基板上、邻近于所述多个栅电极中的处于最低的水平的一个栅电极，所述至少一个第三接触插塞仅在所述基板的所述存储器单元区中在所述垂直方向上延伸并具有与所述第一接触插塞的顶表面共平面的顶表面，并且所述至少一个第三接触插塞不接触所述多个栅电极中的处于所述最低的水平的所述一个栅电极，

其中没有电信号被施加到所述至少一个第三接触插塞。

29.如权利要求28所述的垂直存储器件，其中每个所述栅电极在第一方向上延伸，该第一方向平行于所述基板的所述顶表面，

其中，在平面图中，所述第一接触插塞和所述至少一个第三接触插塞沿着所述第一方向彼此均匀间隔开。

30.如权利要求28所述的垂直存储器件，其中所述多个栅电极限定楼梯形状，该楼梯形状具有在平行于所述基板的顶表面的第一方向上的相应的长度，其中所述相应的长度从低的水平朝向高的水平减小，

其中所述至少一个第三接触插塞设置在所述基板的一部分上，所述基板的该部分在所述第一方向上邻近于所述多个栅电极中的处于最低水平的一个栅电极。

31.如权利要求28所述的垂直存储器件，还包括多个第一布线，所述多个第一布线分别接触所述多个第一接触插塞的顶表面，

其中电信号通过所述基板的所述外围区中的第二布线被施加到所述第一接触插塞。

32.如权利要求31所述的垂直存储器件，其中所述至少一个第三接触插塞的顶表面接触所述多个第一布线中的在所述多个第一接触插塞中的对应的一个第一接触插塞的顶表面上的一个第一布线，该对应的一个第一接触插塞接触所述多个栅电极中的处于最低水平的所述一个栅电极，使得所述至少一个第三接触插塞和所述一个第一接触插塞电接触所述多个第一布线中的所述一个第一布线。

33.如权利要求31所述的垂直存储器件，其中所述至少一个第三接触插塞没有电连接到所述第一布线和/或其他布线。

34.如权利要求28所述的垂直存储器件，还包括：

至少一个第二接触插塞，在所述多个栅电极当中的第一栅电极上并在所述垂直方向上延伸，使得所述至少一个第二接触插塞以及所述第一接触插塞中的一个都电接触所述第一栅电极，所述至少一个第二接触插塞具有与所述第一接触插塞的顶表面共平面的顶表面。

35.一种垂直存储器件，包括：

沟道，在基板上在垂直方向上延伸，该垂直方向垂直于所述基板的顶表面；

电荷存储结构，在所述沟道的外侧壁上；

多个栅电极，分别在多个水平处并在所述垂直方向上彼此间隔开，所述多个栅电极中的一个或多个在所述电荷存储结构上并在第一方向上延伸，所述多个栅电极限定楼梯形状，该楼梯形状在所述第一方向上的相应的长度从低的水平朝向高的水平减小；

多个第一接触插塞，每个第一接触插塞在所述垂直方向上延伸并接触所述多个栅电极中的对应一个栅电极的边缘部分，其中所述边缘部分没有被所述多个栅电极中的处于更高水平的栅电极交叠；以及

至少一个第二接触插塞，在所述多个栅电极中的第一栅电极的边缘部分上在所述垂直方向上延伸且在所述第一接触插塞中的在所述第一栅电极的所述边缘部分上的一个第一接触插塞旁边，使得所述至少一个第二接触插塞、所述第一接触插塞中的所述一个第一接触插塞和所述第一栅电极被电连接。

36.如权利要求35所述的垂直存储器件，其中在所述垂直方向上顺序层叠的所述多个栅电极在所述第一方向上的相应的长度减少第一值，而第一栅电极在所述第一方向上的长度与所述多个栅电极中的最靠近所述第一栅电极并设置在所述第一栅电极之上的一个栅电极在所述第一方向上的长度之间的差具有第二值，该第二值大于所述第一值，

其中所述第二值等于或大于所述第一值的两倍。

37.如权利要求36所述的垂直存储器件，其中所述第一接触插塞和所述至少一个第二接触插塞沿着所述第一方向彼此均匀地间隔开。

38.如权利要求36所述的垂直存储器件，其中所述至少一个第二接触插塞的顶表面与所述第一接触插塞的顶表面共平面。

39.如权利要求35所述的垂直存储器件，其中所述多个栅电极包括多个第一栅电极。

40.如权利要求35所述的垂直存储器件，其中所述第一栅电极设置在所述多个栅电极当中的最低的水平处，其中所述第一栅电极与所述基板的所述顶表面直接相邻。

41.一种存储器件，包括:

多个导电栅电极，层叠在基板上，其中所述多个导电栅电极限定所述存储器件的选择线和字线；

沟道结构，在所述基板上并延伸穿过层叠的导电栅电极中的一些；和

多个导电接触插塞，平行于所述沟道结构朝向所述基板延伸并且延伸到所述导电栅电极上，

其中所述多个导电接触插塞中的第一导电接触插塞分别电接触所述多个导电栅电极中的第一导电栅电极，并且

其中所述多个导电接触插塞中的第二导电接触插塞沿着所述导电栅电极延伸的方向彼此相邻地在所述多个导电栅电极中的同一个第二导电栅电极上延伸，使得所述多个导电接触插塞中的多个第二导电接触插塞在所述导电栅电极中的所述第二导电栅电极的相应并排部分处电接触所述多个导电栅电极中的所述第二导电栅电极。

42.如权利要求41所述的存储器件，其中所述多个导电接触插塞的与所述基板相反的表面是共平面的，其中所述多个导电接触插塞中的所述第一导电接触插塞朝向所述基板延伸不同的深度，其中所述多个导电接触插塞中的所述第二导电接触插塞朝向所述基板延伸相应的深度，该相应的深度不同于所述多个导电接触插塞中的所述第一导电接触插塞的所述不同的深度。

43.如权利要求42所述的存储器件，还包括：

第一布线，在所述多个导电接触插塞中的所述第一导电接触插塞的表面上平行地延伸并由此分别电联接到所述多个导电栅电极中的所述第一导电栅电极；和

第二布线，在所述多个导电接触插塞中的所述第二导电接触插塞的表面上，并通过所述多个导电接触插塞中的所述多个第二导电接触插塞电联接到所述多个导电栅电极中的所述第二导电栅电极，使得所述导电接触插塞中的所述多个第二导电接触插塞被并联电连接，

其中所述第二布线在与所述第一布线不同的方向上延伸。

44.如权利要求42所述的存储器件，其中所述多个导电接触插塞中的所述第二导电接触插塞的所述相应的深度是相似的。

45.如权利要求42所述的存储器件，其中所述多个导电接触插塞中的另一个第二导电接触插塞不电接触所述多个导电栅电极中的所述第二导电栅电极，和/或不电接触在其表面处的布线。

46.如权利要求42所述的存储器件，其中所述导电栅电极中的所述第二导电栅电极限定所述选择线中的相应一个选择线。

47.如权利要求46所述的存储器件，其中所述导电栅电极中的靠近所述基板的导电栅电极比所述导电栅电极中的层叠在其上的远离所述基板的导电栅电极长，并且其中所述导电接触插塞中的第一导电接触插塞和第二导电接触插塞沿着所述导电栅电极延伸的方向相对于彼此均匀地间隔开。

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