KR20200141150A - 수직형 메모리 장치 - Google Patents

수직형 메모리 장치 Download PDF

Info

Publication number
KR20200141150A
KR20200141150A KR1020190067767A KR20190067767A KR20200141150A KR 20200141150 A KR20200141150 A KR 20200141150A KR 1020190067767 A KR1020190067767 A KR 1020190067767A KR 20190067767 A KR20190067767 A KR 20190067767A KR 20200141150 A KR20200141150 A KR 20200141150A
Authority
KR
South Korea
Prior art keywords
pattern
charge trapping
gate electrodes
layer
channel
Prior art date
Application number
KR1020190067767A
Other languages
English (en)
Inventor
이경환
김광수
김태훈
김용석
코지 카나모리
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190067767A priority Critical patent/KR20200141150A/ko
Priority to US16/773,103 priority patent/US11158651B2/en
Priority to CN202010320593.5A priority patent/CN112071849A/zh
Publication of KR20200141150A publication Critical patent/KR20200141150A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H01L27/1157—
    • H01L27/11575—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장된 채널, 상기 채널의 외측벽 상에 형성된 터널 절연 패턴, 상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들에 대향하여 상기 터널 절연 패턴의 외측벽 상에 형성되며, 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물, 및 상기 전하 트래핑 패턴 구조물과 이에 대향하는 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴을 포함할 수 있고, 상기 상부 전하 트래핑 패턴의 상면 및 상기 하부 전하 트래핑 패턴의 하면은 이에 대향하는 상기 각 게이트 전극들의 상면 및 하면보다 각각 더 높고 더 낮을 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게, 본 발명은 수직 채널을 갖는 불휘발성 메모리 장치에 관한 것이다.
수직형 메모리 장치의 집적도 향상을 위하여, 수직으로 적층되는 각 층들의 크기를 감소시킬 수 있으나, 일정 수준 이상의 스케일 다운에는 공정적인 한계가 발생하게 된다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 데 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장된 채널, 상기 채널의 외측벽 상에 형성된 터널 절연 패턴, 상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들에 대향하여 상기 터널 절연 패턴의 외측벽 상에 형성되며, 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물, 및 상기 전하 트래핑 패턴 구조물과 이에 대향하는 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴을 포함할 수 있고, 상기 상부 전하 트래핑 패턴의 상면 및 상기 하부 전하 트래핑 패턴의 하면은 이에 대향하는 상기 각 게이트 전극들의 상면 및 하면보다 각각 더 높고 더 낮을 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장된 채널, 상기 채널의 외측벽 상에 형성된 터널 절연 패턴, 상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들에 대향하여 상기 터널 절연 패턴의 외측벽 상에 형성되며, 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물, 및 상기 전하 트래핑 패턴 구조물과 이에 대향하는 상기 각 게이트 전극들 사이, 및 상기 각 게이트 전극들의 상면 및 하면에 형성된 블로킹 패턴을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장된 채널, 상기 채널의 외측벽 상에 형성되며, 상기 기판 상면에 수평한 수평 방향으로 돌출된 돌출부를 포함하는 터널 절연 패턴, 상기 수평 방향으로 상기 각 게이트 전극들에 대향하여 상기 터널 절연 패턴의 외측벽 상에 형성되며, 상기 터널 절연 패턴의 돌출부에 의해 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물, 및 상기 전하 트래핑 패턴 구조물 및 상기 터널 절연 패턴의 돌출부와 이에 대향하는 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴을 포함할 수 있고, 상기 블로킹 패턴은 상기 터널 절연 패턴의 돌출부에 대응하여 상기 각 게이트 전극들을 향해 볼록한 형상을 가질 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 교대로 반복적으로 형성된 게이트 전극들 및 절연 패턴들을 관통하는 채널의 외측벽으로부터 순차적으로 형성된 터널 절연 패턴, 전하 트래핑 패턴 구조물 및 블로킹 패턴을 포함할 수 있고, 상기 전하 트래핑 패턴 구조물은 상기 수직 방향을 따라 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함할 수 있다.
이에 따라, 1개의 트랜지스터에 복수 개의 전하 트래핑 패턴들이 배치될 수 있으므로, 상기 수직형 메모리 장치의 집적도가 향상될 수 있으며, 상기 복수 개의 전하 트래핑 패턴들을 통해 전자가 효과적으로 주입될 수 있으므로, 상기 수직형 메모리 장치의 전기적 특성도 향상될 수 있다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 22 및 도 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 24 및 도 25는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 26 및 도 27은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 28 및 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 1은 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 도 2의 X 영역에 대한 확대 단면도이다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 내지 도 3을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 절연 패턴들(115), 게이트 전극들, 채널(225), 터널 절연 패턴(205), 전하 트래핑 패턴 구조물(185), 및 제1 블로킹 패턴(177)을 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 반도체 패턴(150), 매립 패턴(230), 패드(240), 제2 블로킹 패턴(285), 제2 스페이서(300), 공통 소스 라인(Common Source Line: CSL)(310), 제1 내지 제4 층간 절연막들(130, 250, 320, 340), 콘택 플러그(330) 및 비트 라인(350)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
절연 패턴들(115)은 기판(100) 상에 상기 제1 방향을 따라 복수의 층들에 각각 형성되어 서로 이격될 수 있다. 절연 패턴들(115)은 그 형성되는 층에 따라 상기 제1 방향으로의 두께가 서로 다를 수 있다. 예를 들어, 기판(100) 상면으로부터 상기 제1 방향을 따라 최하층에 형성되는 절연 패턴(115)은 가장 작은 두께를 가질 수 있고, 2번째 층에 형성되는 절연 패턴(115)은 가장 큰 두께를 가질 수 있으며, 최상층에 형성되는 절연 패턴(115)은 두 번째로 큰 두께를 가질 수 있고, 나머지 가운데 층들에 형성되는 각 절연 패턴들(115)은 세 번째로 큰 두께를 가질 수 있다.
상기 게이트 전극들은 절연 패턴들(115) 사이에 각각 형성될 수 있으며, 이에 따라 복수의 층들에 각각 형성되어 서로 이격될 수 있다. 즉, 절연 패턴들(115) 및 상기 게이트 전극들은 기판(100) 상에서 상기 제1 방향으로 교대로 반복적으로 적층될 수 있다. 상기 각 게이트 전극들은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 각 게이트 전극들은 상기 제2 방향으로 연장되는 제2 개구(260) 내에 형성되는 제2 스페이서(300) 및 공통 소스 라인(CSL)(310)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(293, 295, 297)을 포함할 수 있다. 이때, 제1 게이트 전극(293)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제2 게이트 전극(295)은 워드 라인 역할을 수행할 수 있으며, 제3 게이트 전극(297)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다. 이때, 각 제1 내지 제3 게이트 전극들(293, 295, 297)은 1개 혹은 복수 개의 층에 형성될 수 있다. 또한, 제1 및 제2 게이트 전극들(293, 295) 사이 및/또는 제2 및 제3 게이트 전극들(295, 297) 사이에는 하나 혹은 복수 개의 더미 워드 라인이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(293)은 최하층에 형성되고, 제3 게이트 전극(297)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(295)은 제1 게이트 전극(293) 및 제3 게이트 전극(297) 사이에서 복수 개의 층들에 형성될 수 있다. 이에 따라, 제1 게이트 전극(293)은 반도체 패턴(150)에 인접하여 형성될 수 있고, 각 제2 및 제3 게이트 전극들(295, 297)은 채널(225)에 인접하여 형성될 수 있다.
제1 게이트 전극(293)은 제1 게이트 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 제1 게이트 배리어 패턴을 포함할 수 있고, 제2 게이트 전극(295)은 제2 게이트 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 제2 게이트 배리어 패턴을 포함할 수 있으며, 제3 게이트 전극(297)은 제3 게이트 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 제3 게이트 배리어 패턴을 포함할 수 있다.
상기 각 게이트 전극들의 상면, 하면 및 채널(225)에 대향하는 측벽은 제2 블로킹 패턴(285)에 의해 커버될 수 있다. 또한, 제2 블로킹 패턴(285)은 절연 패턴들(115)의 측벽 일부, 제1 및 제2 층간 절연막들(130, 250)의 측벽, 및 기판(100) 상면 일부도 커버할 수 있다.
예시적인 실시예들에 있어서, 각 제2 및 제3 게이트 전극들(295, 297)의 상기 제3 방향으로 채널(225)에 대향하는 측벽은 전체적으로 채널(225)을 향해 오목하거나 볼록한 형상을 가질 수 있다.
채널(225)은 기판(100) 상면에 형성된 반도체 패턴(150) 상에 상기 제1 방향을 따라 연장될 수 있으며, 교대로 적층된 절연 패턴들(115), 및 제2 및 제3 게이트 전극들(295, 297)을 관통할 수 있다.
반도체 패턴(150)은 예를 들어 원기둥 형상과 같은 필라(pillar) 형상을 가질 수 있다.
일 실시예에 있어서, 반도체 패턴(150)은 그 상면이 절연 패턴들(115) 중에서 가장 큰 두께를 갖는 제2층 절연 패턴(115)의 상면과 하면 사이에 위치하도록 형성될 수 있다.
채널(225)은 제1 게이트 전극(293) 상부에 형성된 절연 패턴들(115) 및 제2 및 제3 게이트 전극들(295, 297)을 관통할 수 있다. 예시적인 실시예들에 있어서, 채널(225)은 컵 형상을 가질 수 있으며, 상기 컵 형상의 내부 공간은 필라 형상의 매립 패턴(230)에 의해 채워질 수 있다. 이와는 달리, 채널(225)은 필라 형상을 가질 수도 있으며, 이 경우 매립 패턴(230)은 형성되지 않을 수 있다.
채널(225)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다.
터널 절연 패턴(205)은 채널(225)의 외측벽을 둘러싸면서 상기 제1 방향으로 연장되는 하면 가운데가 뚫린 컵 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 각 절연 패턴들(115)과 채널(225) 사이에 형성된 터널 절연 패턴 부분(205)의 내측벽 및 외측벽은 기판(100) 상면에 대해 수직한 기울기를 가질 수 있으나, 각 제1 내지 제3 게이트 전극들(293, 295, 297)과 채널(225) 사이에 형성된 터널 절연 패턴(205) 부분의 내측벽 및 외측벽은 각각 적어도 부분적으로 기판(100) 상면에 대해 수직하지 않고 변동하는 기울기를 가질 수 있다.
터널 절연 패턴(205)의 외측벽과 상기 각 게이트 전극들의 측벽을 커버하는 제2 블로킹 패턴(285) 사이에는 상부 및 하부 전하 트래핑 패턴들(185a, 185b)을 포함하는 전하 트래핑 패턴 구조물(185)이 형성될 수 있고, 전하 트래핑 패턴 구조물(185)과 이의 위아래에 각각 형성된 절연 패턴들(115) 사이에는 얇은 두께의 제1 블로킹 패턴(177)이 형성될 수 있다. 일 실시예에 있어서, 상기 터널 절연 패턴(205)의 외측벽은 각 상부 및 하부 전하 트래핑 패턴들(185a, 185b)의 외측벽으로부터 상기 제3 방향을 따라 상기 게이트 전극을 향해 더 돌출될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향을 따라 최하층에 형성된 제1 블로킹 패턴(177)은 가장 큰 두께를 갖는 제2 층 절연 패턴(115)의 표면 및 반도체 패턴(150)의 상면을 각각 부분적으로 커버하도록 형성될 수 있고, 상기 제1 방향을 따라 최상층에 형성된 제1 블로킹 패턴(177)은 두 번째로 큰 두께를 갖는 최상층 절연 패턴(115)의 표면 및 패드(240)의 하면을 각각 부분적으로 커버하도록 형성될 수 있으며, 나머지 층들에 각각 형성된 제1 블로킹 패턴(177)은 나머지 층들에 형성된 절연 패턴들(115)의 표면을 부분적으로 커버하도록 형성될 수 있다.
각 상부 및 하부 전하 트래핑 패턴들(185a, 185b)은 기판(100) 상면에 대해 수직하지 않고 변동하는 측벽을 가질 수 있고, 채널(225)로부터 돌출된 터널 절연 패턴(205)의 외측벽을 기준으로 상기 제1 방향을 따라 서로 대칭인 형상을 가질 수 있다. 일 실시예에 있어서, 상부 전하 트래핑 패턴(185a)의 제1 블로킹 패턴(177)에 접촉하는 상면 및 하부 전하 트래핑 패턴(185b)의 제1 블로킹 패턴(177)에 접촉하는 하면은 상기 제3 방향으로 서로 동일한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상부 전하 트래핑 패턴(185a)의 상기 제3 방향으로의 두께는 위에서 아래로 갈수록 점차 커지고, 하부 전하 트래핑 패턴(185b)의 상기 제3 방향으로의 두께는 위에서 아래로 갈수록 점차 작아질 수 있다.
예시적인 실시예들에 있어서, 전하 트래핑 패턴 구조물(185)은 채널(225)과 각 제2 및 제3 게이트 전극들(295, 297) 사이에 위치할 수 있고, 상부 전하 트래핑 패턴(185a)의 각 제2 및 제3 게이트 전극들(295, 297)에 대향하는 외측벽은 상부로 갈수록 감소하는 기울기를 가질 수 있고, 하부 전하 트래핑 패턴(185b)의 각 제2 및 제3 게이트 전극들(295, 297)에 대향하는 외측벽은 하부로 갈수록 감소하는 기울기를 가질 수 있다.
상부 및 하부 전하 트래핑 패턴들(185a, 185b)은 각 제2 및 제3 게이트 전극들(295, 297)과 채널(225) 사이에 형성될 수 있고, 상부 전하 트래핑 패턴(185a)의 상면은 이에 대향하는 각 제2 및 제3 게이트 전극들(295, 297)의 상면보다 높을 수 있으며, 하부 전하 트래핑 패턴(185b)의 하면은 이에 대향하는 각 제2 및 제3 게이트 전극들(295, 297)의 하면보다 더 낮을 수 있다.
제1 블로킹 패턴(177)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상부 및 하부 전하 트래핑 패턴들(185)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 층간 절연막(130)은 상기 전하 트래핑 패턴 구조물, 터널 절연 패턴(205) 및 채널(225)을 포함하는 제1 구조물, 및 최상층 절연 패턴(115) 상에 형성될 수 있으며, 패드(240)는 제1 층간 절연막(130)을 관통하여 상기 제1 구조물 상면에 접촉할 수 있다. 제2 층간 절연막(250)은 제1 층간 절연막(130) 및 패드(240) 상에 형성될 수 있다.
제2 스페이서(300)는 절연 패턴들(115) 및 게이트 전극들(293, 295, 297)을 관통하여 기판(100) 상면을 노출시키며 상기 제2 방향으로 연장되는 제2 개구(260)의 측벽에 형성될 수 있으며, 공통 소스 라인(CSL)(310)은 제2 개구(260)의 나머지 부분을 채울 수 있다.
제3 층간 절연막(320)은 제2 층간 절연막(250), 공통 소스 라인(CSL)(310), 제2 스페이서(300) 및 제2 블로킹 패턴(285) 상에 형성될 수 있다. 콘택 플러그(330)는 제2 및 제3 층간 절연막들(250, 320)을 관통하여 패드(240) 상면에 접촉할 수 있다. 비트 라인(350)은 제4 층간 층간 절연막(340)을 관통하여 콘택 플러그(330) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(350)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 바와 같이, 상기 게이트 전극들 중 각 제2 내지 제3 게이트 전극들(295, 297)과 채널(225) 사이에 형성된 전하 트래핑 패턴 구조물(185)은 상기 제1 방향을 따라 서로 이격된 상부 및 하부 전하 트래핑 패턴들(185a, 185b)을 포함할 수 있다. 이에 따라, 1개의 트랜지스터에 복수 개의 전하 트래핑 패턴들이 배치될 수 있으므로, 상기 트랜지스터를 포함하는 수직형 메모리 장치의 집적도가 향상될 수 있으며, 상기 각 상부 및 하부 전하 트래핑 패턴들(185a, 185b)을 통하여 제2 내지 제3 게이트 전극들(295, 297)로 전자가 효과적으로 주입될 수 있으므로, 상기 수직형 메모리 장치의 전기적 특성이 향상될 수 있다.
또한, 제2 내지 제3 게이트 전극들(295, 297) 및 절연 패턴들(115)이 상기 제1 방향을 따라 전체적으로 요철 형상을 가지도록 형성됨에 따라, 전하 트래핑 패턴 구조물(185)이 상기 제1 방향을 따라 제2 및 제3 게이트 전극들(295, 297) 사이에 적어도 부분적으로 개재될 수 있으므로, 이웃하는 제2 내지 제3 게이트 전극들(295, 297) 간의 간섭(Interference)이 최소화될 수 있고, 워드 라인의 역할을 수행하는 제2 전극들(295) 사이의 커플링(Coupling)이 발생이 감소할 수 있다.
도 4 내지 도 24는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 구체적으로, 도 4-8, 10, 12, 14-16, 18, 20, 22 및 24는 도 1의 A-A'선을 따라 절단한 단면도들이고, 도 9, 11, 13, 17, 19, 21 및 23은 각 대응하는 단면도들의 X 영역에 대한 확대 단면도들이다.
도 4를 참조하면, 기판(100) 상에 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 절연막들(110) 및 복수의 희생막들(120)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 도 3에는 예시적으로, 8개 층의 절연막들(110) 및 7개 층의 희생막들(120)이 기판(100) 상에 교대로 형성된 것이 도시되어 있으나, 절연막(110) 및 희생막(120)의 개수는 이에 한정되지 않으며, 각각 더 많거나 혹은 더 적은 개수로 형성될 수도 있다.
절연막(110) 및 희생막(120)은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라스마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 최하층 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다.
절연막(110)은 예를 들어, 피이-테오스(PE-TEOS), 고밀도 플라스마(HDP) 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 포함할 수 있다. 희생막(120)은 절연막(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 절연막들(110) 중에서 기판(100) 상면으로부터 상기 제1 방향으로 1번째 층에 형성된 최하층 절연막(110)은 다른 층의 절연막(110)에 비해 가장 작은 두께를 가질 수 있고, 절연막들(110) 중에서 기판(100) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 제2층 절연막(110)은 다른 층의 절연막들(110)에 비해 가장 큰 두께를 가질 수 있다.
도 5를 참조하면, 최상층 절연막(110) 상에 제1 층간 절연막(130)를 형성한 후, 식각 마스크(도시되지 않음)를 사용하는 식각 공정을 수행하여 하부의 제1 층간 절연막(130), 절연막들(110) 및 희생막들(120)을 식각함으로써, 이들을 관통하여 기판(100) 상면을 노출시키는 채널 홀(hole)(140)을 형성할 수 있다.
일 실시예에 있어서, 채널 홀(140)은 상기 기판(100) 상부도 부분적으로 관통할 수 있다.
이후, 채널 홀(140)을 부분적으로 채우는 반도체 패턴(150)을 형성할 수 있다.
구체적으로, 채널 홀(140)에 의해 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 채널 홀(140)의 하부를 채우는 반도체 패턴(150)을 형성할 수 있다. 이에 따라, 반도체 패턴(150)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함할 수 있으며, 불순물이 도핑될 수도 있다.
이와는 달리, 채널 홀(140)을 채우는 비정질 실리콘 막을 형성한 후, 상기 비정질 실리콘 막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴(150)을 형성할 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(150)은 그 상면이 절연막들(110) 중에서 상기 제2 층 절연막(110)의 상면과 하면 사이에 위치하도록 형성될 수 있다.
반도체 패턴(150)은 후속하여 형성되는 채널(225, 도 15 참조)과 유사하게 채널 역할을 수행할 수 있으며, 이에 따라 하부 채널로 지칭될 수도 있다.
도 6을 참조하면, 채널 홀(140)에 의해 노출된 각 희생막들(120)의 측벽을 부분적으로 제거하여 제1 리세스들(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 리세스들(160)은 건식 식각 공정 혹은 습식 식각 공정에 의해 형성될 수 있다.
각 제1 리세스들(160)은 각 희생막들(120)을 전체적으로 제거하여 형성되는 것이 아니라 부분적으로만 제거하여 형성될 수 있으며, 예를 들어, 상기 제3 방향으로 일정한 깊이를 갖도록 형성될 수 있다. 이에 따라, 교대로 반복적으로 적층된 절연막들(110) 및 희생막들(120)은 전체적으로 상기 제1 방향을 따라 요철 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 채널 홀(140) 하부에 형성된 반도체 패턴(150)에 의해 측벽이 커버된 최하층 희생막(120)에는 제1 리세스(160)가 형성되지 않을 수 있다.
도 7 및 도 8을 참조하면, 채널 홀(140)의 측벽, 각 제1 리세스들(160)의 내벽, 반도체 패턴(150) 상면 및 제1 층간 절연막(130) 상면에 제1 블로킹 막(170) 및 전하 트래핑 막(180)을 순차적으로 형성할 수 있다.
제1 블로킹 막(170)은 교대로 반복적으로 적층된 절연막들(110) 및 희생막들(120)의 표면들, 및 제1 층간 절연막(130)의 표면을 따라 형성될 수 있으며, 각 제1 리세스들(160)의 내벽을 커버하면서 매우 작은 두께를 갖도록 컨포멀하게 형성될 수 있다. 한편, 교대로 반복적으로 적층된 절연막들(110) 및 희생막들(120)이 전체적으로 상기 제1 방향을 따라 요철 형상을 가지므로, 이에 대응하여 제1 블로킹 막(170)도 전체적으로 상기 제1 방향을 따라 요철 형상을 가질 수 있다.
전하 트래핑 막(180)은 교대로 반복적으로 적층된 절연막들(110) 및 희생막들(120)의 표면들을 따라 형성되되, 각 제1 리세스들(160)을 채우도록 형성될 수 있다. 한편, 채널 홀(140)의 측벽 상에 형성된 전하 트래핑 막(180) 부분의 측벽은 전체적으로 상기 제1 방향을 따라 기판(100) 상면에 대해 수직한 기울기를 가질 수 있으나, 각 제1 리세스들(160)의 형상에 대응하여 기판(100) 상면에 대해 수직하지 않고 변동하는 기울기를 가질 수 있다. 일 실시예에 있어서, 각 제1 리세스들(160)의 상기 제1 방향으로의 가운데 부분에 대응하는 전하 트래핑 막(180) 부분은 채널 홀(140)을 향해 오목한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 블로킹 막(170)은 일정한 두께를 가질 수 있고, 전하 트래핑 막(180)에서 각 절연막들(110)의 측벽, 제1 층간 절연막(130)의 상면, 및 반도체 패턴(150)의 상면에 형성된 부분들도 일정한 두께를 가질 수 있다. 다만, 전하 트래핑 막(180)에서 각 희생막들(120)의 측벽에 대향하는 부분 즉, 각 제1 리세스들(160)에 인접한 부분은 일정하지 않은 두께를 가질 수 있으며, 일정한 두께를 가지는 다른 부분들보다 두꺼운 두께를 가질 수 있다.
제1 블로킹 막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 트래핑 막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 9 및 도 10을 참조하면, 습식 식각 공정 혹은 건식 식각 공정을 통해 각 절연막들(110)의 측벽 상에 형성된 제1 블로킹 막(170) 부분이 노출될 때까지 전하 트래핑 막(180)을 제거할 수 있으며, 이에 따라 각 제1 리세스들(160) 내에만 전하 트래핑 막(180)이 잔류할 수 있다.
구체적으로, 상기 제거 공정을 수행함에 따라서, 전하 트래핑 막(180)에서 상대적으로 작은 두께를 갖는 부분들 즉, 각 절연막들(110)의 측벽, 제1 층간 절연막(130)의 상면, 및 반도체 패턴(150)의 상면에 형성된 부분들이 모두 제거될 수 있으며, 전하 트래핑 막(180)에서 상대적으로 큰 두께를 갖는 부분들 즉, 각 리세스들(160)에 인접한 부분은 모두 제거되지 않고 부분적으로 잔류할 수 있다. 한편, 전하 트래핑 막(180)에서 각 제1 리세스들(160)에 인접한 부분이 채널 홀(140)을 향해 오목한 형상을 가지므로, 상기 제거 공정 후 잔류 전하 트래핑 막(180)의 측벽에는 채널 홀(140)을 향해 오목한 제2 리세스(190)가 형성될 수 있다.
예시적인 실시예들에 있어서, 잔류 전하 트래핑 막(180)의 상기 제3 방향으로의 폭은 상기 제1 방향을 따라 변동할 수 있으며, 이는 인접한 각 절연막들(110)에 가까울수록 점차 증가할 수 있다.
도 9 및 도 10은 잔류 전하 트래핑 막(180)이 제2 리세스(190)에 의해 상기 제1 방향을 따라 분리되지 않은 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 잔류 전하 트래핑 막(180)은 제2 리세스(190)에 의해 상기 제1 방향을 따라 분리될 수도 있으며, 이 경우 각 희생막들(120)의 측벽에 형성된 제1 블로킹 막(170)의 표면이 제2 리세스(190)에 의해 노출될 수 있다.
도 11 및 도 12를 참조하면, 제1 블로킹 막(170)의 표면 및 전하 트래핑 막(180)의 표면 상에 터널 절연막(200) 및 제1 스페이서 막(210)을 순차적으로 형성할 수 있다.
터널 절연막(200) 및 제1 스페이서 막(210)의 각 측벽은 전체적으로 상기 제1 방향을 따라 기판(100) 상면에 대해 수직한 기울기를 가질 수 있으나, 각 제2 리세스(190)에 인접하는 이들의 각 부분들의 측벽은 기판(100) 상면에 대해 수직하지 않고 변동하는 기울기를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연막(200) 및 제1 스페이서 막(210)의 각 제2 리세스(190)에 인접한 부분들은 채널 홀(140)을 향해 오목한 형상 즉, 각 희생막들(120)을 향해 볼록한 형상을 가질 수 있으나, 제1 스페이서 막(210)은 터널 절연막(200)에 비해 상대적으로 덜 오목한 형상을 가질 수 있다.
터널 절연막(200)은 예를 들어, 실리콘 산화물을 포함할 수 있으며, 제1 스페이서 막(210)은 예를 들어 실리콘 질화물을 포함할 수 있다.
도 13을 참조하면, 제1 스페이서 막(210)을 이방성 식각하여 채널 홀(140)의 측벽 상에만 형성되는 제1 스페이서(도시되지 않음)를 형성함으로써 하부의 터널 절연막(200)을 노출시킨 후, 상기 제1 스페이서를 식각 마스크로 사용하여 터널 절연막(200) 및 제1 블로킹 막(170)을 식각할 수 있다.
이에 따라, 반도체 패턴(150) 상면에 형성된 터널 절연막(200) 및 제1 블로킹 막(170) 부분들과, 제1 층간 절연막(130) 상면에 형성된 터널 절연막(200) 및 제1 블로킹 막(170) 부분들이 제거될 수 있으며, 반도체 패턴(150) 상부도 부분적으로 식각될 수 있다.
상기 식각 공정에 의해, 터널 절연막(200)은 터널 절연 패턴(205)으로 변환될 수 있고, 제1 블로킹 막(170)은 예비 제1 블로킹 패턴(175)으로 변환될 수 있다. 이에 따라, 터널 절연 패턴(205) 및 예비 제1 블로킹 패턴(175)은 각각 하면 중앙부가 뚫린 컵 형상을 가질 수 있다. 한편, 전하 트래핑 막(180)은 링 형상을 가질 수 있다.
이후, 상기 제1 스페이서를 제거하여 터널 절연 패턴(205)을 노출시킨 후, 노출된 터널 절연 패턴(205), 반도체 패턴(150), 및 제1 층간 절연막(130) 상에 채널막을 형성하고, 채널 홀들(140)의 나머지 부분을 충분히 채우는 매립막을 상기 채널막 상에 형성할 수 있다.
상기 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성할 수 있다. 상기 채널막이 비정질 실리콘을 포함하는 경우, 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다. 상기 매립막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 매립막 및 상기 채널막을 평탄화함으로써, 각 채널 홀들(140)의 나머지 부분을 채우는 매립 패턴(230)을 형성할 수 있으며, 상기 채널막은 채널(225)로 변환될 수 있다.
이에 따라, 각 채널 홀들(140) 내 반도체 패턴(150) 상에는 예비 제1 블로킹 패턴(175), 터널 절연 패턴(205), 채널(225) 및 매립 패턴(230)이 순차적으로 적층될 수 있다. 이때, 예비 제1 블로킹 패턴(175) 및 터널 절연 패턴(205)은 각각 하면 중앙부가 뚫린 컵 형상으로 형성될 수 있고, 채널(225)은 컵 형상으로 형성될 수 있으며, 매립 패턴(230)은 필라(pillar) 형상으로 형성될 수 있다.
채널들(225)은 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성되어, 채널 어레이를 형성할 수 있다.
한편, 각 채널들(225)의 측벽에 대향하는 각 희생막들(120)의 측벽에는 예비 제1 블로킹 패턴(175)과 터널 절연 패턴(205) 사이에 전하 트래핑 막(180)이 형성될 수 있다.
이후, 각 매립 패턴(230), 채널(225), 터널 절연 패턴(205) 및 예비 제1 블로킹 패턴(175)의 상부를 제거하여 트렌치를 형성하고, 상기 트렌치를 채우는 패드(240)를 형성할 수 있다.
구체적으로, 각 매립 패턴(230), 채널(225), 터널 절연 패턴(205) 및 예비 제1 블로킹 패턴(175)의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 패드막을 매립 패턴(230), 채널(225), 터널 절연 패턴(205), 예비 제1 블로킹 패턴(175) 및 제1 층간 절연막(130) 상에 형성하고, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(240)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 패드막은 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 포함할 수 있으며, 상기 패드막이 비정질 실리콘을 포함하도록 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
도 14 및 15를 참조하면, 제1 층간 절연막(130) 및 패드(240) 상에 제2 층간 절연막(250)을 형성한 후, 식각 마스크를 사용하는 식각 공정을 통해 제1 및 제2 층간 절연막들(130, 250), 절연막들(110) 및 희생막들(120)을 관통하는 제2 개구(260)를 형성하여 기판(100) 상면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 제2 개구(260)는 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
제2 개구(260)가 형성됨에 따라서, 절연막(110)은 절연 패턴(115)으로 변환될 수 있으며, 희생막(120)은 희생 패턴(도시되지 않음)으로 변환될 수 있다.
이후, 제2 개구(260)에 의해 노출된 상기 희생 패턴들을 제거하여, 각 층의 절연 패턴들(115) 사이에 갭(270)을 형성할 수 있으며, 갭(270)에 의해 예비 제1 블로킹 패턴(175)의 외측벽 일부 및 반도체 패턴(150)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제2 개구(260)에 의해 노출된 상기 희생 패턴들을 제거할 수 있다.
도 16 및 도 17을 참조하면, 갭(270)에 의해 노출된 예비 제1 블로킹 패턴(175)을 식각하여 전하 트래핑 막(180)의 외측벽을 노출시킨 후, 상기 노출된 전하 트래핑 막(180)의 외측벽을 부분적으로 식각할 수 있으며, 이에 따라 예비 제1 블로킹 패턴(175)는 제1 블로킹 패턴(177)으로 변환될 수 있고, 전하 트래핑 막(180)의 상부 및 하부가 분리되어 전하 트래핑 패턴(185)으로 변환될 수 있다.
상기 식각 공정은 전하 트래핑 막(180)을 식각하기 위하여, 질화물을 선택적으로 식각하는 습식 식각 공정을 통해 수행될 수 있다. 이때, 예비 제1 블로킹 패턴(175)은 산화물을 포함함에도 불구하고, 매우 작은 두께를 가지므로, 상기 식각 공정에 의해 제거될 수 있다. 다만, 노출된 예비 제1 블로킹 패턴(175) 중 각 절연 패턴들(115)에 접촉하는 부분은 상기 식각 공정이 수행되는 방향, 예를 들어, 상기 제3 방향으로 두꺼운 두께를 가지므로, 상기 식각 공정에 의해 부분적으로 제거되더라도, 대부분 잔류하여 제1 블로킹 패턴(177)을 형성할 수 있다. 이때, 제1 블로킹 패턴(177)의 표면은 부분적으로 갭(270)에 의해 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향을 따라 최하층에 형성된 제1 블로킹 패턴(177)은 가장 큰 두께를 갖는 제2 층 절연 패턴(115)의 표면 및 반도체 패턴(150)의 상면을 각각 부분적으로 커버하도록 형성될 수 있고, 상기 제1 방향을 따라 최상층에 형성된 제1 블로킹 패턴(177)은 두 번째로 큰 두께를 갖는 최상층 절연 패턴 즉, 제8 층 절연 패턴(115)의 표면 및 패드(240)의 하면을 각각 부분적으로 커버하도록 형성될 수 있으며, 나머지 층들에 각각 형성된 제1 블로킹 패턴(177)은 나머지 층들에 각각 형성된 절연 패턴들(115)의 표면을 부분적으로 커버하도록 형성될 수 있다.
한편, 상기 식각 공정은 터널 절연 패턴(205)의 외측벽이 부분적으로 노출될 때까지 전하 트래핑 막(180)을 제거하도록 수행될 수 있고, 이에 따라 전하 트래핑 막(180)은 상기 노출된 터널 절연 패턴(205)의 외측벽에 의해 상기 제1 방향으로 분리되어 전하 트래핑 패턴 구조물(185)을 형성할 수 있다. 이때, 상기 노출된 터널 절연 패턴(205) 외측벽의 상부에 형성된 전하 트래핑 패턴 구조물(185)은 상부 전하 트래핑 패턴(185a)으로 지칭될 수 있고, 상기 노출된 터널 절연 패턴(205) 외측벽의 하부에 형성된 전하 트래핑 패턴 구조물(185)은 하부 전하 트래핑 패턴(185b)으로 지칭될 수 있다. 전하 트래핑 패턴 구조물(185), 터널 절연 패턴(205) 및 채널(225)은 함께 제1 구조물을 형성할 수 있다.
각 상부 및 하부 전하 트래핑 패턴들(185a, 185b)은 기판(100) 상면에 대해 수직하지 않고 변동하는 측벽을 가질 수 있고, 상기 노출된 터널 절연 패턴(205) 외측벽을 기준으로 상기 제1 방향을 따라 서로 대칭인 형상을 가질 수 있다. 일 실시예에 있어서, 상부 전하 트래핑 패턴(185a)의 제1 블로킹 패턴(177)에 접촉하는 상면 및 하부 전하 트래핑 패턴(185b)의 제1 블로킹 패턴(177)에 접촉하는 하면은 상기 제3 방향으로 서로 동일한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 전하 트래핑 막(180)은 각 절연 패턴들(115)에 가까울수록 더 많이 식각될 수 있다. 이에 따라, 상부 전하 트래핑 패턴(185a)의 갭(270)에 의해 노출된 외측벽은 상부로 갈수록 점차 감소하는 기울기를 가질 수 있고, 하부 전하 트래핑 패턴(185b)의 갭(270)에 의해 노출된 외측벽은 하부로 갈수록 점차 감소하는 기울기를 가질 수 있다.
예시적인 실시예들에 있어서, 상부 전하 트래핑 패턴(185a)의 기판(100) 상면에 대해 수평한 방향 예를 들어, 상기 제3 방향으로의 두께는 위에서 아래로 갈수록 점차 커지고, 하부 전하 트래핑 패턴(185b)의 상기 수평한 방향 예를 들어, 상기 제3 방향으로의 두께는 위에서 아래로 갈수록 점차 작아질 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 터널 절연 패턴(205)의 외측벽은 상기 노출된 전하 트래핑 패턴(185)의 외측벽보다 채널(225)로부터 상기 제3 방향을 따라 더 돌출될 수 있다.
도 18 및 도 19를 참조하면, 갭(270)의 내벽, 제2 개구(260)의 측벽, 제2 개구(260)에 의해 노출된 기판(100) 상면, 및 제2 층간 절연막(250)의 상면을 커버하는 제2 블로킹 막(280)을 형성할 수 있다.
제2 블로킹 막(280)은 상기 노출된 기판(100) 상면, 상기 노출된 반도체 패턴(150)의 측벽 일부, 상기 각 노출된 절연 패턴들(115)의 표면, 상기 각 노출된 제1 블로킹 패턴(177)의 표면, 상기 각 노출된 전하 트래핑 패턴(185)의 외측벽, 상기 각 노출된 터널 절연 패턴(205)의 외측벽, 제1 층간 절연막(130)의 측벽 및 상기 제2 층간 절연막(250)의 상면을 커버할 수 있다.
한편, 제2 블로킹 막(280)은 일정한 두께를 갖도록 컨포멀하게 형성될 수 있고, 제1 블로킹 패턴(177)에 비해 두꺼운 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상하층 절연 패턴들(115) 사이에서 채널(225)에 대향하는 제2 블로킹 막(280)의 측벽은 상기 전하 트래핑 패턴(185)의 외측벽 및 상기 터널 절연 패턴(205)의 외측벽이 가지는 형상들에 대응하여, 상기 제1 방향으로의 중앙부가 다른 부분들에 비해 상기 제3 방향을 따라 더 돌출된 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상층 절연 패턴(115)에 접촉하는 제2 블로킹 막(280) 상부의 갭(270)에 의해 노출된 하면은 상층 절연 패턴(115)에 접촉하는 제1 블로킹 패턴(177)의 하면보다 상기 제1 방향으로 더 낮은 위치에 형성될 수 있고, 하층 절연 패턴(115)에 접촉하는 제2 블로킹 막(280) 하부의 갭(270)에 의해 노출된 상면은 하층 절연 패턴(115)에 접촉하는 제1 블로킹 패턴(177)의 상면보다 상기 제1 방향으로 더 높은 위치에 형성될 수 있다. 상기 제2 블로킹 막(280) 상부의 하면 및 상기 제2 블로킹 막(280) 하부의 상면은 각각 기판(100) 상면에 실질적으로 평행한 기울기를 가질 수 있다.
제2 블로킹 막(280)은 제1 블로킹 패턴(177)과 실질적으로 동일한 물질 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 제1 블로킹 패턴(177)에 병합될 수도 있다. 이와는 달리, 제2 블로킹 막(280)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제1 막 및 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등의 금속 산화물을 포함하는 제2 막이 순차적으로 적층된 구조일 수도 있다.
도 20 및 도 21을 참조하면, 제2 블로킹 막(280) 상에 갭(270)의 나머지 부분을 충분히 채우는 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상층 절연 패턴(115)에 인접한 상기 게이트 전극막의 상면은 상층 절연 패턴(115)에 접촉하는 제1 블로킹 패턴(177)의 하면보다 상기 제1 방향으로 더 낮은 위치에 형성될 수 있고, 하층 절연 패턴(115)에 인접한 상기 게이트 전극막의 하면은 하층 절연 패턴(115)에 접촉하는 제1 블로킹 패턴(177)의 상면보다 상기 제1 방향으로 더 높은 위치에 형성될 수 있다. 상기 게이트 전극막의 상하면은 각각 기판(100) 상면에 실질적으로 평행한 기울기를 가질 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거하여, 갭(270) 내부에 각각 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 도전막 및 게이트 배리어막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 각각 연장되는 복수 개의 게이트 전극들은 제2 개구(260)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(293, 295, 297)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상층 절연 패턴(115)에 인접한 상기 게이트 전극의 상면은 상층 절연 패턴(115)에 접촉하는 제1 블로킹 패턴(177)의 하면보다 상기 제1 방향으로 더 낮은 위치에 형성될 수 있고, 하층 절연 패턴(115)에 인접한 상기 게이트 전극의 하면은 하층 절연 패턴(115)에 접촉하는 제1 블로킹 패턴(177)의 상면보다 상기 제1 방향으로 더 높은 위치에 형성될 수 있다. 상기 게이트 전극의 상하면은 각각 기판(100) 상면에 실질적으로 평행한 기울기를 가질 수 있다.
예시적인 실시예들에 있어서, 상하층 절연 패턴들(115) 사이에서 블로킹 막(280)의 외측벽과 접촉하며 채널(225)에 대향하는 상기 게이트 전극의 측벽은 상기 제1 방향으로의 중앙부가 다른 부분들에 비해 채널(225)을 향해 오목한 형상 즉, 상기 중앙부가 다른 부분들에 비해 채널(225)로부터 멀어지는 방향으로 더 돌출된 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상부 및 하부 전하 트래핑 패턴들(185a, 185b)은 각 제2 및 제3 게이트 전극들(295, 297)과 채널(225) 사이의 공간에 형성될 수 있고, 상부 전하 트래핑 패턴(185a)의 상면은 이에 대향하는 각 제2 및 제3 게이트 전극들(295, 297)의 상면보다 높을 수 있으며, 하부 전하 트래핑 패턴(185b)의 하면은 이에 대향하는 각 제2 및 제3 게이트 전극들(295, 297)의 하면보다 더 낮을 수 있다.
이후, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성한 후, 불순물 영역(105) 상면, 제2 개구(260)의 측벽 및 제2 층간 절연막(250) 상면에 제2 스페이서 막을 형성하고, 상기 제2 스페이서 막을 이방성 식각하여 제2 개구(260)의 측벽 상에 제2 스페이서(300)를 형성할 수 있으며, 이에 따라 기판(100) 상부에 형성된 불순물 영역(105)이 부분적으로 노출될 수 있다.
상기 불순물은 예를 들어, 인, 비소와 같은 n형 불순물을 포함할 수 있고, 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 노출된 불순물 영역(105) 상에 제2 개구(260)의 나머지 부분을 채우는 공통 소스 라인(CSL)(310)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 개구(260)를 채우는 도전막을 노출된 불순물 영역(105), 제2 스페이서(300), 및 제2 층간 절연막(250) 상에 형성한 후, 제2 층간 절연막(250)의 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써, 공통 소스 라인(CSL)(310)을 형성할 수 있다. 이때, 제2 층간 절연막(250) 상면에 형성된 제2 블로킹 막(280) 부분도 함께 제거될 수 있으며, 이에 따라 제2 블로킹 패턴(285)으로 변환될 수 있다. 상기 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
다시 도 1 내지 도 3을 참조하면, 제2 층간 절연막(250), 공통 소스 라인(CSL)(310), 제2 스페이서(300) 및 제2 블로킹 패턴(285) 상에 제3 층간 절연막(320)을 형성한 후, 제3 층간 절연막(320) 및 제2 층간 절연막(250)를 관통하여 패드(240) 상면에 접촉하는 콘택 플러그(330)를 형성할 수 있다.
이후, 제3 층간 절연막(320) 및 콘택 플러그(330) 상에 제4 층간 절연막(340)을 형성한 후, 제4 층간 절연막(340)을 관통하여 콘택 플러그(330) 상면에 접촉하는 비트 라인(350)을 형성함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
제3 및 제4 층간 절연막들(320, 340)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 콘택 플러그(330) 및 비트 라인(350)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(350)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 바와 같이, 상기 게이트 전극들 중 각 제2 내지 제3 게이트 전극들(295, 297)과 채널(225) 사이에 형성된 전하 트래핑 패턴 구조물(185)은 상기 제1 방향을 따라 서로 이격된 상부 및 하부 전하 트래핑 패턴들(185a, 185b)을 포함할 수 있다. 이에 따라, 1개의 트랜지스터에 복수 개의 전하 트래핑 패턴들이 배치될 수 있으므로, 상기 트랜지스터를 포함하는 수직형 메모리 장치의 집적도가 향상될 수 있으며, 상기 각 상부 및 하부 전하 트래핑 패턴들(185a, 185b)을 통하여 제2 내지 제3 게이트 전극들(295, 297)로 전자가 효과적으로 주입될 수 있으므로, 상기 수직형 메모리 장치의 전기적 특성이 향상될 수 있다.
또한, 제2 내지 제3 게이트 전극들(295, 297) 및 절연 패턴들(115)이 상기 제1 방향을 따라 전체적으로 요철 형상을 가지도록 형성됨에 따라, 전하 트래핑 패턴 구조물(185)이 상기 제1 방향을 따라 제2 및 제3 게이트 전극들(295, 297) 사이에 적어도 부분적으로 개재될 수 있으므로, 이웃하는 제2 내지 제3 게이트 전극들(295, 297) 간의 간섭(Interference)이 최소화될 수 있고, 워드 라인의 역할을 수행하는 제2 전극들(295) 사이의 커플링(Coupling)이 발생이 감소할 수 있다.
도 22 및 도 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 이때, 도 22 및 23은 도 1의 A-A'선을 따라 절단한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 21 및 도 1 내지 3를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 22를 참조하면, 도 4 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 반도체 패턴(150)을 형성하기 이전에, 채널 홀(140)에 의해 노출된 각 희생막들(120)의 측벽을 먼저 부분적으로 제거하여 제1 리세스들(160)을 형성할 수 있다.
이에 따라, 모든 희생막들(120)에 제1 리세스(160)가 형성될 수 있으며, 반도체 패턴(150)은 최하층 희생막(120)에 형성된 제1 리세스(160)를 채우도록 형성될 수 있다.
이때, 반도체 패턴(150)의 상부 및 하부는 실질적으로 동일한 크기의 폭을 가질 수 있으나, 적어도 중앙부는 상기 상부 및 하부보다 각각 큰 폭을 가질 수 있으며, 이에 따라 반도체 패턴(150) 측벽의 중앙부는 다른 부분에 비해 각 희생막들(120)을 향해 돌출된 형상을 가질 수 있다. 일 실시예에 있어서, 상기 반도체 패턴(150)의 중앙부에는 에어 갭(도시되지 않음)이 형성될 수도 있다.
도 23을 참조하면, 도 8 내지 도 24 및 도 1 내지 3를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
도 24 및 도 25는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 24는 도 1의 A-A'선을 따라 절단한 단면도들이고, 도 25는 대응하는 단면도의 X 영역에 대한 확대 단면도이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 도 21 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 24 및 25를 참조하면, 상기 수직형 메모리 장치는 게이트 전극과 이의 상하면 및 일 측벽을 커버하는 제2 블로킹 패턴(285) 사이에 형성된 제3 블로킹 패턴(289)을 더 포함할 수 있다.
또한, 제3 블로킹 패턴(289)은 제2 블로킹 패턴(285)과 제2 스페이서(300) 사이에도 형성될 수 있다.
제3 블로킹 패턴(289)은 일정한 두께를 갖도록 컨포멀하게 형성될 수 있다. 일 실시예에 있어서, 제3 블로킹 패턴(289)의 두께는 제2 블로킹 패턴(285)의 두께와 실질적으로 동일할 수 있으며, 제1 블로킹 패턴(177)의 두께보다는 클 수 있다.
제3 블로킹 패턴(289)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다.
도 26 및 27은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 이때, 도 26은 도 20의 X 영역에 대한 확대 단면도이고, 도 27은 도 2의 X 영역에 대한 확대 단면도이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 21 및 도 1 내지 3를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 26을 참조하면, 도 4 내지 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 갭(270)에 의해 노출된 예비 제1 블로킹 패턴(175)을 식각하여 전하 트래핑 막(180)의 외측벽을 노출시킨 후, 상기 노출된 전하 트래핑 막(180)의 외측벽을 부분적으로 식각하여 제1 블로킹 패턴(177) 및 전하 트래핑 패턴(185)을 형성할 때, 상기 식각 공정은 전하 트래핑 막(180)의 외측벽에 대해 상기 제1 방향으로의 중앙부에 상대적으로 더 많이 수행될 수 있으며, 이에 따라 전하 트래핑 패턴(185)은 상기 제3 방향을 따라 채널(225)으로부터 더 돌출된 형상을 갖는 터널 절연 패턴(205)의 외측벽 부분에 가까울수록 더 많이 식각될 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연 패턴(205)의 외측벽은 상부 전하 트래핑 패턴(185a)의 외측벽 하부 및 하부 전하 트래핑 패턴(185b)의 외측벽 상부보다 각각 채널(225)으로부터 상기 제3 방향을 따라 더 돌출될 수 있다.
예시적인 실시예들에 있어서, 상기 상부 전하 트래핑 패턴(185a)의 외측벽은 상부로 갈수록 감소하는 기울기를 가질 수 있고, 상기 하부 전하 트래핑 패턴(185)의 외측벽은 하부로 갈수록 감소하는 기울기를 가질 수 있다.
도 27을 참조하면, 도 18 내지 도 21 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
이때, 제2 블로킹 패턴(285)의 채널(225)에 대향하는 측벽 및 각 제2 및 제3 게이트 전극들(295, 297)의 채널(225)에 대향하는 측벽은 상기 터널 절연 패턴(205)의 외측벽 및 전하 트래핑 패턴 구조물(185)의 외측벽이 갖는 형상에 대응하는 형상을 가질 수 있다.
도 28 및 29는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 28은 도 20의 X 영역에 대한 확대 단면도이고, 도 29는 도 2의 X 영역에 대한 확대 단면도이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 21 및 도 1 내지 3를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 28을 참조하면, 도 4 내지 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 갭(270)에 의해 노출된 예비 제1 블로킹 패턴(175)을 식각하여 전하 트래핑 막(180)의 외측벽을 노출시킨 후, 상기 노출된 전하 트래핑 막(180)의 외측벽을 부분적으로 식각하여 제1 블로킹 패턴(177) 및 전하 트래핑 패턴(185)을 형성할 때, 상기 식각 공정은 전하 트래핑 막(180)의 외측벽에 대해 상기 제1 방향으로의 상부, 하부 및 중앙부에 각각 상대적으로 더 많이 수행될 수 있다. 상기 식각 공정은 상부 전하 트래핑 패턴(185a)의 외측벽 상부와 하부 사이의 제1 부분 및 하부 전하 트래핑 패턴(185b)의 외측벽 상부와 하부 사이의 제2 부분에는 각각 상대적으로 더 적게 수행될 수 있으며, 이에 따라 상부 및 하부 전하 트래핑 패턴들(185a, 185b)을 포함하는 전하 트래핑 패턴 구조물(185)은 전체적으로 굴곡진 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연 패턴(205)의 외측벽은 상기 각 상부 전하 트래핑 패턴(185a)의 외측벽 상부 및 하부, 및 상기 각 하부 전하 트래핑 패턴(185b)의 외측벽 상부 및 하부보다 각각 채널(225)으로부터 상기 제3 방향을 따라 더 돌출될 수 있으나, 상기 상부 전하 트래핑 패턴(185a)의 제1 부분 및 상기 하부 전하 트래핑 패턴(185b)의 제2 부분보다는 덜 돌출될 수 있다.
예시적인 실시예들에 있어서, 전하 트래핑 패턴 구조물(185)의 외측벽은 기판(100) 상면에 대해 수직하지 않고 변동하는 기울기를 가질 수 있다.
예시적인 실시예들에 있어서, 상부 전하 트래핑 패턴(185a)의 기판(100) 상면에 대해 수평한 방향 예를 들어, 상기 제3 방향으로의 두께는 상기 상부 전하 트래핑 패턴(185a)의 제1 부분에서 가장 큰 값을 가질 수 있고, 하부 전하 트래핑 패턴(185b)의 상기 수평한 방향 예를 들어, 상기 제3 방향으로의 두께도 상기 하부 전하 트래핑 패턴(185b)의 제2 부분에서 가장 큰 값을 가질 수 있다.
도 29를 참조하면, 도 18 내지 도 21 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
이때, 제2 블로킹 패턴(285)의 채널(225)에 대향하는 측벽 및 각 제2 및 제3 게이트 전극들(295, 297)의 채널(225)에 대향하는 측벽은 상기 터널 절연 패턴(205)의 외측벽 및 상기 전하 트래핑 패턴 구조물의 외측벽이 갖는 형상에 대응하는 형상을 가질 수 있다.
즉, 예를 들어, 상기 제2 블로킹 패턴(285)의 측벽 상기 각 제2 및 제3 게이트 전극들(295, 297)의 측벽은 각각 기판(100) 상면에 대해 수직하지 않고 변동하는 기울기를 가질 수 있다.
예시적인 실시예들에 있어서, 각 제2 및 제3 게이트 전극들(295, 297)의 상기 제3 방향으로 채널(225)에 대향하는 측벽은 전체적으로 채널(225)을 향해 웨이브진 형상을 가질 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
115: 절연 패턴 150: 반도체 패턴
130, 250, 320, 340: 제1 내지 제4 층간 절연막
177, 285, 289: 제1 내지 제3 블로킹 패턴
185a, 185b: 상부 및 하부 전하 트래핑 패턴
185: 전하 트래핑 패턴 구조물 205: 터널 절연 패턴
225: 채널 230: 매립 패턴
240: 패드
293, 295, 297: 제1 내지 제3 게이트 전극
300: 제2 스페이서 310: 공통 소스 라인(CSL)
330: 콘택 플러그 350: 비트 라인

Claims (10)

  1. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장된 채널;
    상기 채널의 외측벽 상에 형성된 터널 절연 패턴;
    상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들에 대향하여 상기 터널 절연 패턴의 외측벽 상에 형성되며, 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물; 및
    상기 전하 트래핑 패턴 구조물과 이에 대향하는 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴을 포함하며,
    상기 상부 전하 트래핑 패턴의 상면 및 상기 하부 전하 트래핑 패턴의 하면은 이에 대향하는 상기 각 게이트 전극들의 상면 및 하면보다 각각 더 높고 더 낮은 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 상부 전하 트래핑 패턴의 상기 수평 방향으로의 두께는 위에서 아래로 갈수록 점차 작아지고, 상기 하부 전하 트래핑 패턴의 상기 수평 방향으로의 두께는 위에서 아래로 갈수록 점차 커지는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 블로킹 패턴은 상기 각 게이트 전극들의 상면 및 하면을 커버하는 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 블로킹 패턴은 제2 블로킹 패턴이며,
    상기 상부 전하 트래핑 패턴의 상면 및 상기 하부 전하 트래핑 패턴의 하면을 커버하는 제1 블로킹 패턴을 더 포함하는 수직형 메모리 장치.
  5. 제4항에 있어서, 상기 제2 블로킹 패턴은 상기 제1 블로킹 패턴에 비해 상기 수직 방향으로의 두께가 더 두꺼운 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 터널 절연 패턴은 상기 상부 및 하부 전하 트래핑 패턴들을 상기 수직 방향으로 서로 이격시키며, 상기 채널로부터 상기 수평 방향으로 돌출된 돌출부를 포함하는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 블로킹 패턴은 상기 터널 절연 패턴의 돌출부에 접촉하여 상기 각 게이트 전극들을 향해 볼록한 형상을 갖는 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 각 게이트 전극들의 상기 수평 방향으로 상기 채널에 대향하는 측벽은 상기 채널을 향해 오목하거나 볼록한 형상을 갖는 수직형 메모리 장치.
  9. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장된 채널;
    상기 채널의 외측벽 상에 형성된 터널 절연 패턴;
    상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들에 대향하여 상기 터널 절연 패턴의 외측벽 상에 형성되며, 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물; 및
    상기 전하 트래핑 패턴 구조물과 이에 대향하는 상기 각 게이트 전극들 사이, 및 상기 각 게이트 전극들의 상면 및 하면에 형성된 블로킹 패턴을 포함하는 수직형 메모리 장치.
  10. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장된 채널;
    상기 채널의 외측벽 상에 형성되며, 상기 기판 상면에 수평한 수평 방향으로 돌출된 돌출부를 포함하는 터널 절연 패턴;
    상기 수평 방향으로 상기 각 게이트 전극들에 대향하여 상기 터널 절연 패턴의 외측벽 상에 형성되며, 상기 터널 절연 패턴의 돌출부에 의해 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물; 및
    상기 전하 트래핑 패턴 구조물 및 상기 터널 절연 패턴의 돌출부와 이에 대향하는 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴을 포함하며,
    상기 블로킹 패턴은 상기 터널 절연 패턴의 돌출부에 대응하여 상기 각 게이트 전극들을 향해 볼록한 형상을 갖는 수직형 메모리 장치.
KR1020190067767A 2019-06-10 2019-06-10 수직형 메모리 장치 KR20200141150A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190067767A KR20200141150A (ko) 2019-06-10 2019-06-10 수직형 메모리 장치
US16/773,103 US11158651B2 (en) 2019-06-10 2020-01-27 Vertical memory devices
CN202010320593.5A CN112071849A (zh) 2019-06-10 2020-04-22 垂直存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190067767A KR20200141150A (ko) 2019-06-10 2019-06-10 수직형 메모리 장치

Publications (1)

Publication Number Publication Date
KR20200141150A true KR20200141150A (ko) 2020-12-18

Family

ID=73650270

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190067767A KR20200141150A (ko) 2019-06-10 2019-06-10 수직형 메모리 장치

Country Status (3)

Country Link
US (1) US11158651B2 (ko)
KR (1) KR20200141150A (ko)
CN (1) CN112071849A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11652148B2 (en) * 2021-05-13 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of selective film deposition and semiconductor feature made by the method
JP2023046164A (ja) * 2021-09-22 2023-04-03 キオクシア株式会社 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023586A (ja) 2009-07-16 2011-02-03 Toshiba Corp 半導体記憶装置およびその製造方法
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8946808B2 (en) 2012-02-09 2015-02-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR101891959B1 (ko) 2012-03-05 2018-08-28 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102509915B1 (ko) 2015-08-31 2023-03-15 삼성전자주식회사 반도체 메모리 소자
JP6614612B2 (ja) 2016-03-11 2019-12-04 キオクシア株式会社 不揮発性半導体記憶装置及びその製造方法
US10083981B2 (en) 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
JP2018137388A (ja) 2017-02-23 2018-08-30 東芝メモリ株式会社 半導体記憶装置およびその製造方法
KR20210002137A (ko) * 2019-06-20 2021-01-07 삼성전자주식회사 수직형 메모리 장치

Also Published As

Publication number Publication date
US11158651B2 (en) 2021-10-26
US20200388632A1 (en) 2020-12-10
CN112071849A (zh) 2020-12-11

Similar Documents

Publication Publication Date Title
US10453859B2 (en) Methods of manufacturing vertical memory devices
US11069709B2 (en) Vertical memory devices
KR20170026924A (ko) 반도체 메모리 소자
KR20200136133A (ko) 반도체 소자 및 그 제조 방법
KR102653939B1 (ko) 수직형 메모리 장치의 제조 방법
US11011536B2 (en) Vertical memory device
KR20200070610A (ko) 수직형 메모리 장치
KR20130086778A (ko) 수직형 비휘발성 메모리 소자의 제조 방법
KR20200078768A (ko) 3차원 반도체 메모리 소자
JP2019186540A (ja) 垂直型メモリ装置及びその製造方法
US11456313B2 (en) Three-dimensional semiconductor memory devices with increased integration
US11158651B2 (en) Vertical memory devices
US11404433B2 (en) Vertical memory devices
US11393841B2 (en) Vertical memory devices with reduced gate electrode coupling and methods of manufacturing the same
US11411024B2 (en) Vertical type semiconductor devices and methods of manufacturing the same
US20190386019A1 (en) Vertical memory devices and methods of manufacturing the same
KR102640872B1 (ko) 3차원 반도체 장치
US11430804B2 (en) Vertical memory devices
US11737273B2 (en) Three-dimensional semiconductor memory devices
CN112542467A (zh) 半导体存储器件和制造该半导体存储器件的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal