JP6614612B2

JP6614612B2 - 不揮発性半導体記憶装置及びその製造方法

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Publication number: JP6614612B2
Application number: JP2016048788A
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Inventors: 章高島; 健一郎虎谷; 正幸田中
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Filing date: 2016-03-11
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Description

本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。

不揮発性半導体記憶装置において記憶密度の向上が望まれる。

特開２０１０−１３５５６１号公報

本発明の実施形態は、記憶密度が向上できる不揮発性半導体記憶装置及びその製造方法を提供する。

本発明の実施形態によれば、不揮発性半導体記憶装置は、半導体層と、第１電極と、第１〜第３層と、窒化物分子の複数の窒化物部と、を含む。前記第１層は、前記半導体層と前記第１電極との間に設けられる。前記第２層は、前記第１層と前記第１電極との間に設けられる。前記第２層の伝導帯端の第２エネルギーは、前記第１層の伝導帯端の第１エネルギーよりも低い。前記第２層は、第１領域及び第２領域を含み、前記第１領域は前記第１層と前記第２領域との間に設けられる。前記第３層は、前記第２層と前記第１電極との間に設けられる。前記第３層の伝導帯端の第３エネルギーは、前記第２エネルギーよりも高い。前記複数の窒化物部は、前記第１領域と前記第２領域との間、前記第１層と前記第２層との間、及び、前記第２層と前記第３層との間、のいずれかに設けられる。前記第１層は、トンネル絶縁膜であり、前記第２層は、電荷蓄積膜であり、前記第３層は、ブロック絶縁層である。前記窒化物分子は、ＴｉＮ、ＺｒＮ、ＨｆＮ、ＶＮ、ＮｂＮ、ＴａＮ、ＣｒＮ、ＭｏＮ、ＷＮ、ＢＮ、ＡｌＮ、ＧａＮ及びＩｎＮの少なくとも１つを含む。前記複数の窒化物部の、前記半導体層から前記第１電極に向かう第１方向の長さは、前記窒化物分子の大きさの最大値以下である。前記複数の窒化物部は、前記半導体層の前記第１層に対向する第１面に沿って並ぶ。

図１（ａ）〜図１（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式図である。図２（ａ）〜図２（ｃ）は、第２の実施形態に係る不揮発性半導体記憶装置を例示する模式図である。図３（ａ）及び図３（ｂ）は、第３の実施形態に係る不揮発性半導体記憶装置を例示する模式図である。図４（ａ）及び図４（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。図５（ａ）〜図５（ｄ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。図６（ａ）〜図６（ｄ）は、第４の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。図７（ａ）及び図７（ｂ）は、第４の実施形態に係る別の不揮発性半導体記憶装置を例示する模式的断面図である。図８（ａ）〜図８（ｄ）は、第４の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。図９（ａ）〜図９（ｄ）は、第４の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。図１０（ａ）及び図１０（ｂ）は、第４の実施形態に係る別の不揮発性半導体記憶装置を例示する模式的断面図である。図１１（ａ）〜図１１（ｄ）は、第４の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。図１２（ａ）〜図１２（ｄ）は、第４の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。第４の実施形態に係る不揮発性半導体記憶装置を例示する模式的斜視図である。図１４（ａ）〜図１４（ｃ）は、第４の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１（ａ）〜図１（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式図である。
図１（ａ）は、断面図である。図１（ｂ）は、エネルギーバンド図である。図１（ｃ）は、不揮発性半導体記憶装置に含まれる分子を示す模式図である。

図１（ａ）に示すように、実施形態に係る不揮発性半導体記憶装置１１１は、半導体層２０と、第１電極４１と、第１層３１と、第２層３２と、第３層３３と、複数の窒化物部３５と、を含む。

第１層３１は、半導体層２０と第１電極４１との間に設けられる。第２層３２は、第１層３１と第１電極４１との間に設けられる。第３層３３は、第２層３２と第１電極４１との間に設けられる。

この例では、複数の窒化物部３５は、第１層３１と第２層３２との間に設けられる。後述するように、複数の窒化物部３５は、第２層３２と第３層３３との間に設けられても良く、第２層３２の中に設けられても良い。

複数の窒化物部３５は、窒化物分子である。窒化物分子は、４族（ＩＶＢ族）、５族（ＶＢ族）、６族（ＶＩＢ族）及び１３族（ＩＩＩＡ族）のいずれかの元素（第１元素）と、窒素と、を含む。

半導体層２０から第１電極４１に向かう方向を第１方向とする。第１方向をＸ軸方向とする。Ｘ軸方向に対して垂直な１つの軸をＺ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。後述するように、半導体層２０はピラー状でも良く、この場合は、半導体層２０から第１電極４１に向かう方向は、ピラーの延在方向に対して交差する任意の方向に対応する。

半導体層２０は、第１層３１に対向する面（第１面２０ａ）を有する。例えば、複数の窒化物部３５は、半導体層２０の第１面２０ａに沿って並ぶ。例えば、複数の窒化物部３５は、半導体層２０の第１面２０ａに対して平行な面内で、並ぶ。

第１電極４１は、第３層３３に対向する面（第２面４１ａ）を有する。例えば、複数の窒化物部３５は、第１電極４１の第２面４１ａに沿って並ぶ。例えば、複数の窒化物部３５は、第１電極４１の第２面４１ａに対して平行な面内で、並ぶ。

例えば、複数の窒化物部３５は、第１方向（Ｘ軸方向）に対して垂直な面に沿って並んでも良い。

図１（ｂ）には、伝導帯端Ｂｃ及び価電子帯端Ｂｖの例が示されている。本明細書において、バンドアライメント、伝導帯バリアハイト及び価電子帯バリアハイトは、シリコンの伝導帯端のエネルギーを基準にしている。

例えば、第１層３１の伝導帯端Ｂｃの第１エネルギーＥ１は、半導体層２０の伝導帯端ＢｃのエネルギーＥｓよりも高い。第１層３１は、例えば、絶縁性の材料を含む。第１層３１は、例えば、トンネル絶縁膜に対応する。

例えば、第２層３２の伝導帯端Ｂｃの第２エネルギーＥ２は、半導体層２０の伝導帯端ＢｃのエネルギーＥｓよりも高い。第２層３２は、例えば、絶縁性の材料を含む。

例えば、第３層３３の伝導帯端Ｂｃの第３エネルギーＥ３は、半導体層２０の伝導帯端ＢｃのエネルギーＥｓよりも高い。第３層３３は、例えば、絶縁性の材料を含む。第３層３３は、例えば、ブロック絶縁膜に対応する。

第２層３２の伝導帯端Ｂｃの第２エネルギーＥ２は、第１層３１の伝導帯端Ｂｃの第１エネルギーＥ１よりも低い。第２層３２の伝導帯端Ｂｃの第２エネルギーＥ２は、第３層３３の伝導帯端Ｂｃの第３エネルギーＥ３よりも低い。すなわち、第３層３３の第３エネルギーＥ３は、第２エネルギーＥ２よりも高い。第２層３は、例えば、電荷蓄積膜として機能する。

例えば、第１層３１は、酸化シリコンを含む。例えば、第２層３２は、窒化シリコンを含む。例えば、第３層３３は、酸化シリコンを含む。

不揮発性半導体記憶装置１１１において、例えば、半導体層２０の電位（電圧）を基準とする。例えば、正の電圧が第１電極４１に印加されると、電荷（電子）が半導体層２０から第１層３１（トンネル絶縁膜）を通過して、第２層３２（電荷蓄積膜）に注入される。注入された電荷は、第３層３３（ブロック絶縁膜）により、第１電極４１に移動することが抑制される。第２層３２に注入された電荷は、第２層３２にトラップされ、第２層３２に蓄積される。第２層３２中の電荷の有無（多寡）により、半導体層２０に流れる電流のしきい値が変化する。この動作（例えば書き込み動作）により、第１状態が形成される。半導体層２０と第１電極４１との間に、上記の電圧とは逆極性の電圧を印加することで、第２層３２に蓄積された電荷は、半導体層２０に移動する。この動作（例えば消去動作）により、第２状態が形成される。第１状態及び第２状態におけるしきい値を検出することで、記憶された状態の読み出し動作が行われる。

第１〜第３層３１〜３３及び複数の窒化物部３５は、メモリ膜ＭＦに含まれる。半導体層２０、第１電極４１及びメモリ膜ＭＦが、１つのメモリセル（第１メモリセル）に対応する。半導体層２０は、チャネルボディに対応する。

実施形態において、複数の窒化物部３５の窒化物分子は、例えば、ＢＮ、ＡｌＮ、ＧａＮ及びＩｎＮの少なくとも１つを含む。

図１（ｃ）に示すように、窒化物分子３５Ｍは、第１元素３５ｐ（第１原子）と、窒素原子３５ｑと、を含む。第１元素３５ｐは、４族（ＩＶＢ族）、５族（ＶＢ族）、６族（ＶＩＢ族）及び１３族（ＩＩＩＡ族）のいずれかの元素である。第１元素３５ｐは、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）のいずれかである。

窒化物分子３５Ｍの形状は、球形ではない。図１（ｃ）に示すように、窒化物分子３５Ｍの大きさの最大値３５Ｌは、例えば、第１元素３５ｐと窒素原子３５ｑとを結ぶ方向に沿った窒化物分子３５Ｍに長さに対応する。

複数の窒化物部３５の、第１方向（半導体層２０から第１電極４１に向かう方向）の長さ３５ｄ（厚さ、図１（ａ）参照）は、窒化物分子３５Ｍの大きさの最大値３５Ｌ以下である。

例えば、複数の窒化物部３５は、窒化物分子３５Ｍの単分子の状態で、分散されている。複数の窒化物部３５が設けられている領域の厚さは、実質的に、窒化物分子３５Ｍの大きさの最大値３５Ｌ程度以下である。

不揮発性半導体記憶装置１１１においては、電界（電圧）の印加により、電荷は、半導体層２０から第１層３１（トンネル絶縁膜）を通過した後に、第２層３２（電荷蓄積膜）に移動する。例えば、複数の窒化物部３５のバリアハイトにより、第２層３２に移動した電荷が第１層３１に向かって透過する確率が低下する。これにより、例えば、第２層３２において、電荷が捕獲される確率が高まる。電荷の蓄積効率が高まるため、例えば、とり得るしきい値電圧の幅が拡大する。

例えば、第１層３１と第２層３２との間の界面Ｆ１に、トラップサイトを形成しつつ、第２層３２のトラップサイトの捕獲効率が向上できる。これにより、とり得るしきい値電圧の幅が拡大できる。

例えば、窒化物の層（例えば３ｎｍの厚さ）をトンネル絶縁膜と電荷蓄積膜との間に設ける第１参考例がある。第１参考例においては、窒化物の層は、金属ドットのような結晶構造体を含む。結晶構造体の大きさは、窒化物の分子の大きさよりも著しく大きい。第１参考例においては、窒化物と半導体層との間の距離は、窒化物の層の厚さ（例えば３ｎｍ）の中で変動する。金属酸化物と半導体層との間の距離が変動すると、しきい値が変動する。このため、第１参考例においては、しきい値の安定は、不十分である。

これに対して、本実施形態においては、複数の窒化物部３５の長さ３５ｄ（厚さ）は、窒化物分子３５Ｍの大きさの最大値３５Ｌ以下である。複数の窒化物部３５は、窒化物分子３５Ｍの単分子の状態で、分散されている。窒化物部３５と半導体層２０との間の距離は、実質的に一定である。このため、しきい値の変動が小さい。

一方、メモリ膜ＭＦ中（シリコン酸化膜とシリコン窒化膜との間、または、シリコン窒化膜中）に金属の粒子を設ける第２参考例がある。第２参考例においては、電荷のトラップ性が低い。さらに、第２参考例においては、金属の不完全な酸化により、制御されていない結合が形成されやすい。このため、例えば、金属粒子に基づくトラップサイトの位置の制御が困難である。例えば、複数のトラップサイトが過度に近づきやすい。このため、データ保持特性が悪化する。

これに対して、実施形態においては、窒化物分子３５Ｍの複数の窒化物部３５が設けられる。窒化物分子３５ＭがＢＮ、ＡｌＮ、ＧａＮ及びＩｎＮである場合、例えば、捕獲断面積の異なるトラップが形成される。これにより、捕獲効率を向上できる。窒化物分子３５Ｍが用いられるため、金属酸化物などが制御されずに形成されることが抑制される。複数の窒化物部３５（窒化物分子３５Ｍ）が、面（この例では、第１層３１と第２層３２との間の界面Ｆ１）に沿って（２次元状に）、分散して配置される。複数の窒化物部３５により、膜厚方向（第１方向）の所望の位置に、離散トラップが形成される。良好なデータ保持特性が得られる。

実施形態において、複数の窒化物部３５の密度（面密度）は、例えば、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下である。この密度は、第１方向（半導体層２０から第１電極４１に向かう方向）と交差する面における密度（面密度）である。第１方向と交差する面は、例えば、第１方向に対して垂直な面である。

例えば、２つの窒化物分子３５Ｍどうしの間の距離が３ｎｍ未満になると、トラップされた電荷が、近接トラップへ直接トンネリングによって移動しやすくなる。２つの窒化物分子３５Ｍどうしの間の距離は、３ｎｍ以上であることが好ましい。これにより、直接トンネルが抑制でき、電荷のホッピングが抑制できる。例えば、複数の窒化物分子３５Ｍを、直径が３ｎｍの円として最密充填（１．１５６倍に対応）することを仮定する。さらに、立方体の８つの頂点に１つの窒化物分子３５Ｍが配置されることを仮定する。この場合において、１ｃｍ×１ｃｍの領域に設けられる窒化物分子３５Ｍの数は、１ｃｍ×１ｃｍ×１、１５６×８／（３ｎｍ×３ｎｍ）であり、約１．０３×１０^１５ｃｍ^−２となる。

複数の窒化物部３５の密度を１×１０^１５ｃｍ^−２以下とすることで、例えば、直接トンネルが抑制でき、良好なリテンション特性が得られる。複数の窒化物部３５の密度を１×１０^１３ｃｍ^−２以上とすることで、例えば、窒化物部３５を設けることによるとり得るしきい値電圧の幅の拡大が効果的に行われる。

不揮発性半導体記憶装置１１１において、複数の窒化物部３５の窒化物分子３５Ｍは、例えば、ＴｉＮ、ＺｒＮ、ＨｆＮ、ＶＮ、ＮｂＮ、ＴａＮ、ＣｒＮ、ＭｏＮ及びＷＮの少なくとも１つを含んでも良い。第１元素３５ｐ（第１原子）は、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）及びタングステン（Ｗ）の１つでも良い。

例えば、Ｔｉの仕事関数は４．１ｅＶであり、ＴｉＮの仕事関数は４．６ｅＶである。金属の粒子における電荷の捕獲性は、窒化物における電荷の捕獲性よりも低い。このため、金属の粒子を用いる上記の第２参考例においては、例えば、データ保持特性が不十分である。

これに対して、実施形態において、複数の窒化物部３５がＴｉＮ、ＺｒＮ、ＨｆＮ、ＶＮ、ＮｂＮ、ＴａＮ、ＣｒＮ、ＭｏＮ及びＷＮなどの分子である場合、電荷の高い捕獲性が得られる。そして、複数の窒化物部３５の、第１方向の長さ３５ｄ（厚さ）は、窒化物分子３５Ｍの大きさの最大値３５Ｌ以下であり、複数の窒化物部３５は、窒化物分子３５Ｍの単分子の状態で、分散されている。これにより、実施形態においては、例えば、良好なデータ保持特性が得られる。

窒化物においては、仕事関数が大きいため、深い準位のトラップが形成される。これにより、トラップされた電荷が抜け難くなる。その結果、例えば、データ保持特性が向上する。さらに、電荷が抜けにくくなることは、書き込み中においても、トラップされた電荷が抜けにくくなることを意味する。これにより、書き込み効率が向上したように見える。例えば、書き込み中に高電界が加わっているので、トラップの準位が浅い場合には、書き込み時間中にトラップされた電荷がこの高電界により抜ける。これに対して、トラップの準位が深い場合には、これが抑制される。このため、書き込み効率が向上したように見える。

このように、実施形態においては、メモリ膜ＭＦの複数の窒化物部３５において、第１元素３５ｐと窒素原子３５ｑとの間の安定な結合が形成される。窒化物分子３５Ｍを用いることで、例えば、仕事関数が大きくなり、深い準位が得られる。複数の窒化物部３５を用いることで、電荷のトラップ量を増加できる。窒化物分子３５Ｍの複数の窒化物部３５が膜厚方向と交差する面内に沿って配置される。これにより、安定したしきい値が得られる。書き込み電圧及び消去電圧の許容範囲が拡大できる。

例えば、メモリセルのサイズを小さくしても安定した動作が得られる。その結果、例えば、記憶密度が向上できる。

複数の窒化物部３５の面密度を、例えば、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下とすることで、電荷の横方向（第１方向と交差する方向）の拡散を抑制できる。これにより、良好なリテンションが得られる。

不揮発性半導体記憶装置１１１において、窒化物分子３５Ｍに含まれる第１元素３５ｐの第１元素の粒子３６がさらに設けられても良い（図１（ａ）参照）。第１元素の粒子３６は、複数の窒化物部３５とともに設けられる。この図１（ａ）の例では、第１元素の粒子３６は、第１層３１と第２層３２との間に設けられる。

この場合、複数の窒化物部３５と、第１元素の粒子３６と、を含む領域における平均の窒素濃度は、窒化物分子３５Ｍの化学量論比の窒素濃度よりも低い。このように、この領域において、化学量論比から、窒素が欠損していても良い。これにより、例えば、この領域におけるバンドギャップ中に、欠陥準位が形成される。例えば、窒化アルミニウムの場合、バンドギャップの中央付近に欠陥準位が形成される。この欠陥準位は、伝導帯端Ｂｃから２．９ｅＶ近傍であり、深い。これにより形成されるトラップサイトにおいては、電荷は、非常に動きにくい。これにより、データ保持特性が向上できる。さらに、とり得るしきい値電圧の幅を拡大できる。

図１（ａ）に示すように、不揮発性半導体記憶装置１１１において、第２電極４２及び層間絶縁膜４５ｉが設けられている。このように、不揮発性半導体記憶装置１１１は、複数の電極４０を含んでも良い。第１電極４１及び第２電極４２は、複数の電極４０に含まれる。第２電極４２は、第１方向（Ｘ軸方向）と交差する第２方向（例えばＺ軸方向）において、第１電極４１と並ぶ。複数の電極４０の間に、層間絶縁膜４５ｉが設けられる。

第１層３１は、第２電極４２と半導体層２０との間にさらに設けられる。第２層３２は、第２電極４２と第１層３１との間にさらに設けられる。第３層３３は、第２電極４２と第２層３２との間にさらに設けられる。

半導体層２０、第２電極４２及びメモリ膜ＭＦが、別の１つのメモリセル（第２メモリセル）に対応する。第２メモリセルにおいても、しきい値の変動が小さく、とり得るしきい値電圧の幅が拡大できる。例えば、第１電極４１と第２電極４２との間の距離を短くできる。記憶密度が向上できる。

実施形態において、第１層３１の厚さｔ１（第１方向に沿った長さ、図１（ａ）参照）は、例えば、２ナノメートル以上８ナノメートル以下である。第２層３２の厚さｔ２（第１方向に沿った長さ、図１（ａ）参照）は、例えば、２ナノメートル以上８ナノメートル以下である。第３層３３の厚さｔ３（第１方向に沿った長さ、図１（ａ）参照）は、例えば、３ナノメートル以上１０ナノメートル以下である。

（第２の実施形態）
図２（ａ）〜図２（ｃ）は、第２の実施形態に係る不揮発性半導体記憶装置を例示する模式図である。
図２（ａ）は、断面図である。図２（ｂ）は、エネルギーバンド図である。図２（ｃ）は、不揮発性半導体記憶装置に含まれる分子を示す模式図である。

図２（ａ）に示すように、本実施形態に係る不揮発性半導体記憶装置１１２においても、半導体層２０、第１電極４１、第１〜第３層３１〜３３、及び、複数の窒化物部３５が設けられる。半導体層２０、第１電極４１及び第１〜第３層３１〜３３については、不揮発性半導体記憶装置１１１と同様なので説明を省略する。

以下、不揮発性半導体記憶装置１１２における複数の窒化物部３５について説明する。

不揮発性半導体記憶装置１１２においては、窒化物分子３５Ｍの複数の窒化物部３５は、第２層３２と第３層３３との間に設けられる。複数の窒化物部３５は、第２層３２と第３層３３との間の界面Ｆ２に沿って設けられる。この例においても、複数の窒化物部３５の、第１方向（半導体層２０から第１電極４１に向かう方向）の長さ３５ｄ（厚さ）は、窒化物分子３５Ｍの大きさの最大値３５Ｌ（図２（ｃ）参照）以下である。例えば、複数の窒化物部３５は、窒化物分子３５Ｍの単分子の状態で、分散されている。

例えば、複数の窒化物部３５は、半導体層２０の第１面２０ａに沿って並ぶ。例えば、複数の窒化物部３５は、第１電極４１の第２面４１ａに沿って並ぶ。

不揮発性半導体記憶装置１１２において、複数の窒化物部３５の窒化物分子３５Ｍ（図２（ｃ）参照）は、例えば、ＴｉＮ、ＺｒＮ、ＨｆＮ、ＶＮ、ＮｂＮ、ＴａＮ、ＣｒＮ、ＭｏＮ及びＷＮの少なくとも１つを含む。

第１元素３５ｐ（第１原子）は、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）及びタングステン（Ｗ）の１つである。

図２（ｂ）に示すように、不揮発性半導体記憶装置１１２においても、第２層３２の伝導帯端Ｂｃの第２エネルギーＥ２は、第１層３１の伝導帯端Ｂｃの第１エネルギーＥ１よりも低く、第３層３３の伝導帯端Ｂｃの第３エネルギーＥ３よりも低い。例えば、第１層３１は、酸化シリコンを含む。例えば、第２層３２は、窒化シリコンを含む。例えば、第３層３３は、酸化シリコンを含む。

電界印加により、電荷が、半導体層２０から、第１層３１（例えばトンネル絶縁膜）及び第２層３２（電荷蓄積膜）を通過して、窒化物部３５に到達する。窒化物部３５は、トラップサイトとして機能する。

例えば、窒化物部３５が、窒化チタンである。窒化チタンの仕事関数は、４．５ｅＶである。窒化チタンにより、第２層３２（電荷蓄積膜、例えば、シリコン窒化膜）のバンドギャップの中央付近の、深い準位が形成される。これにより、良好なデータ保持特性が得られる。とり得るしきい値電圧の幅を拡大できる。

不揮発性半導体記憶装置１１２においては、第２層３２（例えば電荷蓄積膜）と第３層３３（例えばブロック絶縁膜）との間の界面Ｆ２おけるトラップサイトを増加できる。さらに、界面Ｆ２付近のトラップサイトにおける捕獲効率を向上できる。これにより、とり得るしきい値電圧の幅を拡大できる。

例えば、窒化物部３５と半導体層２０との間の距離は、実質的に一定である。このため、しきい値の変動が小さい。

本実施形態において、例えば、メモリセルのサイズを小さくしても安定した動作が得られる。その結果、例えば、記憶密度が向上できる。

不揮発性半導体記憶装置１１２において、複数の窒化物部３５の密度は、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下でも良い。例えば、直接トンネルが抑制でき、良好なリテンション特性が得られる。複数の窒化物部３５の密度を１×１０^１３ｃｍ^−２以上とすることで、例えば、とり得るしきい値電圧の幅の拡大が効果的に行われる。

不揮発性半導体記憶装置１１２において、窒化物分子３５Ｍに含まれる第１元素３５ｐの粒子３６がさらに設けられても良い（図２（ａ）参照）。この例では、第１元素３５ｐの粒子３６は、第２層３２と第３層３３との間に設けられる。これにより、データ保持特性が向上できる。さらに、とり得るしきい値電圧の幅を拡大できる。

（第３の実施形態）
図３（ａ）及び図３（ｂ）は、第３の実施形態に係る不揮発性半導体記憶装置を例示する模式図である。
図３（ａ）は、断面図である。図３（ｂ）は、エネルギーバンド図である。

図３（ａ）に示すように、本実施形態に係る不揮発性半導体記憶装置１１３おいても、半導体層２０、第１電極４１、第１〜第３層３１〜３３、及び、複数の窒化物部３５が設けられる。半導体層２０、第１電極４１、第１層３１及び第３層３３については、不揮発性半導体記憶装置１１１と同様なので説明を省略する。

以下、不揮発性半導体記憶装置１１３における、第２層３２及び複数の窒化物部３５について説明する。

不揮発性半導体記憶装置１１３においては、窒化物分子３５Ｍの複数の窒化物部３５は、第２層３２中に設けられる。

図３（ａ）に示すように、第２層３２は、第１領域３２ａ及び第２領域３２ｂを含む。第１領域３２ａは、第１層３１と第２領域３２ｂとの間に設けられる。第１領域３２ａは、第１層３１側の領域である。第２領域３２ｂは、第３層３３側の領域である。

複数の窒化物部３５は、第１領域３２ａと第２領域３２ｂとの間に設けられる。

この例においても、複数の窒化物部３５の、第１方向（半導体層２０から第１電極４１に向かう方向）の長さ３５ｄ（厚さ）は、窒化物分子３５Ｍの大きさの最大値３５Ｌ（図２（ｃ）と同様）以下である。例えば、複数の窒化物部３５は、窒化物分子３５Ｍの単分子の状態で、分散されている。

不揮発性半導体記憶装置１１３おいて、複数の窒化物部３５の窒化物分子３５Ｍ（図２（ｃ）と同様）は、例えば、ＴｉＮ、ＺｒＮ、ＨｆＮ、ＶＮ、ＮｂＮ、ＴａＮ、ＣｒＮ、ＭｏＮ及びＷＮの少なくとも１つを含む。第１元素３５ｐ（第１原子）は、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）及びタングステン（Ｗ）の１つである。

図３（ｂ）に示すように、不揮発性半導体記憶装置１１３においても、第２層３２の伝導帯端Ｂｃの第２エネルギーＥ２は、第１層３１の伝導帯端Ｂｃの第１エネルギーＥ１よりも低く、第３層３３の伝導帯端Ｂｃの第３エネルギーＥ３よりも低い。例えば、第１層３１は、酸化シリコンを含む。例えば、第２層３２は、窒化シリコンを含む。例えば、第３層３３は、酸化シリコンを含む。

電界の印加により、電荷は、半導体層２０から、第１層３１（例えばトンネル絶縁膜）、及び、第２層３２の第１領域３２ａを通過し、複数の窒化物部３５に到達する。複数の窒化物部３５は、トラップサイトとなる。例えば、窒化物部３５は、窒化タングステンの分子である。窒化タングステンの仕事関数は、４．６ｅＶである。窒化タングステンにより、第２層３２（例えば、シリコン窒化物）のバンドギャップの中央付近の、深い準位が形成できる。これにより、良好なデータ保持特性が得られる。さらに、とり得るしきい値電圧の幅を拡大できる。

例えば、第２層３２の第１領域３２ａ及び第２領域３２ｂにおいて、離散的なトラップサイトが形成される。トラップサイトの捕獲効率を向上できる。これにより、とり得るしきい値電圧の幅を拡大できる。

不揮発性半導体記憶装置１１３において、複数の窒化物部３５の密度は、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下でも良い。例えば、直接トンネルが抑制でき、良好なリテンション特性が得られる。複数の窒化物部３５の密度を１×１０^１３ｃｍ^−２以上とすることで、例えば、とり得るしきい値電圧の幅の拡大が効果的に行われる。

不揮発性半導体記憶装置１１３の第２層３２において、第１領域３２ａの厚さｔ２ａは、第２領域３２ｂの厚さｔ２ｂと実質的に同じでも良い。例えば、第１領域３２ａの厚さｔ２ａは、第２領域３２ｂの厚さｔ２ｂの０．５倍以上１．５倍以下である。

不揮発性半導体記憶装置１１３において、窒化物分子３５Ｍに含まれる第１元素３５ｐの粒子３６がさらに設けられても良い（図３（ａ）参照）。この例では、第１元素の粒子３６は、第１領域３２ａと第２領域３２ｂとの間に設けられる。これにより、データ保持特性が向上できる。さらに、とり得るしきい値電圧の幅を拡大できる。

不揮発性半導体記憶装置１１２及び１１３において、複数の窒化物部３５の窒化物分子は、例えば、ＢＮ、ＡｌＮ、ＧａＮ及びＩｎＮの少なくとも１つを含んでも良い。窒化物分子３５Ｍは、第１元素３５ｐ（第１原子）と、窒素原子３５ｑと、を含む（例えば図２（ｃ）参照）。第１元素３５ｐは、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）のいずれかでも良い。この場合も、例えば、メモリセルのサイズを小さくしても安定した動作が得られる。その結果、例えば、記憶密度が向上できる。

上記の第１〜第３の実施形態に係る不揮発性半導体記憶装置１１１〜１１３において、複数の窒化物部３５の状態の少なくとも一部に関する情報は、例えば、ＴＥＭ−ＥＥＬＳ（Transmission Electron Microscope-electron energy loss spectroscopy)により得られる。複数の窒化物部３５の状態の少なくとも一部に関する情報は、例えば、ＳＩＭＳ（ Secondary Mass Spectrometry）により得られる。複数の窒化物部３５の状態の少なくとも一部に関する情報は、例えば、３次元アトムプローブを用いた分析に得られる。３次元アトムプローブとして、例えばＬＥＡＰ４０００（CAMECA社）などを用いることができる。

（第４の実施形態）
第４の実施形態においては、半導体層２０はピラー状である。
図４（ａ）及び図４（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。
図４（ｂ）は、図４（ａ）のＡ１−Ａ２線断面図である。

図４（ａ）に示すように、本実施形態に係る不揮発性半導体記憶装置１２１においては、半導体層２０、第１電極４１、第２電極４２、層間絶縁膜４５ｉ、第１〜第３層３１〜３３、及び、複数の窒化物部３５が設けられる。

第２電極４２は、第１方向（半導体層２０から第１電極４１に向かう方向を）と交差する第２方向（例えばＺ軸方向）において、第１電極４１と並ぶ。複数の電極４０の間に、層間絶縁膜４５ｉが設けられる。以下、不揮発性半導体記憶装置１２１について、不揮発性半導体記憶装置１１１とは異なる部分について説明する。

第１電極４１、層間絶縁膜４５ｉ及び第２電極４２は、積層体ＳＢに含まれる。半導体層２０は、積層体ＳＢの中を第２方向（Ｚ軸方向）に沿って延びる。

この例では、コアピラー２０ｃが設けられている。コアピラー２０ｃは、積層体ＳＢ中をＺ軸方向に延びる。コアピラー２０ｃは、例えば絶縁性である。

図４（ａ）及び図４（ｂ）に示すように、コアピラー２０ｃの周りに半導体層２０が設けられる。半導体層２０は、例えば管状である。半導体層２０の周りに、第１層３１が設けられる。第１層３１の周りに、第２層３２が設けられる。第２層３２の周りに第３層３３が設けられる。第１〜第３層３１〜３３は、管状である。第３層３３の周りに、電極４０（第１電極４１及び第２電極４２など）が設けられる。

不揮発性半導体記憶装置１２１においては、窒化物分子３５Ｍの複数の窒化物部３５は、第１層３１と第２層３２との間に設けられる。不揮発性半導体記憶装置１２１においても、例えば、メモリセルのサイズを小さくしても安定した動作が得られる。その結果、例えば、記憶密度が向上できる。

以下、不揮発性半導体記憶装置１２１の製造方法の例について説明する。
本製造方法は、半導体層２０と、第１電極４１と、半導体層２０と第１電極４１との間に設けられた第１層３１と、第１層３１と第１電極４１との間に設けられた第２層３２と、第２層３２と第１電極４１との間に設けられた第３層３３と、を含む不揮発性半導体記憶装置１２１の製造方法である。既に説明したように、第２層３２の伝導帯端Ｂｃの第２エネルギーＥ２は、第１層３１の伝導帯端Ｂｃの第１エネルギーＥ１よりも低い。第３層３３の伝導帯端Ｂｃの第３エネルギーＥ３は、第２エネルギーＥ２よりも高い。本製造方法は、第１層３１の形成、第２層３２の形成、第３層３３の形成、及び、複数の窒化物部３５の形成を含む。

図５（ａ）〜図５（ｄ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図５（ａ）に示すように、基体１０の上に、電極４０となる導電層４０ｆと、層間絶縁膜４５ｉとなる絶縁層４５ｉｆと、を交互に積層する。導電層４０ｆは、例えばタングステンである。絶縁層４５ｉｆは、例えば、酸化シリコンである。積層体ＳＢが形成される。積層方向が、Ｚ軸方向に対応する。

図５（ｂ）に示すように、積層体ＳＢに孔ＳＢｈを形成する。孔ＳＢｈは、Ｚ軸方向に延びる。

図５（ｃ）に示すように、孔ＳＢｈの側壁に、第３層３３を形成し、その上に、第２層３２を形成する。第２層３２の表面に、複数の窒化物部３５を形成する。

複数の窒化物部３５の形成においては、例えば、第１元素３５ｐを含むガス（例えば、塩化チタンなど）と、窒素原子３５ｑを含むガス（例えばアンモニア）と、を用いた原子層堆積（ＡＬＤ、Atomic Layer Deposition）が行われる。例えば、ＡＬＤにおけるサイクル数、ＡＬＤにおける雰囲気（例えばアンモニアガスの圧力など）、及び、ＡＬＤにおける温度などが制御される。これにより、第２層３２の表面に、窒化物分子３５Ｍの複数の窒化物部３５が形成される。複数の窒化物部３５の、第１方向（Ｚ軸方向と交差する方向であり、半導体層２０から第１電極４１に向かう方向に対応する）の長さ３５ｄは、窒化物分子３５Ｍの大きさの最大値３５Ｌ以下である。

図５（ｄ）に示すように、第２層３２の表面の一部、及び、複数の窒化物部３５の上に、第１層３１を形成する。

さらに、第１層３１の表面に半導体層２０を形成し、さらに、残余の空間に絶縁材料を埋め込んでコアピラー２０ｃを形成することで、不揮発性半導体記憶装置１２１が形成できる。

この例では、第３層３３の形成の後に、第２層３２の形成を実施する。そして、第２層３２の形成の後に、複数の窒化物部３５の形成を実施する。そして、複数の窒化物部３５の形成の後に、第１層３１の形成を実施する。

本実施形態において、複数の窒化物部３５の、第１方向（Ｚ軸方向）と交差する面（第２層３２と第３層３３との間の筒状の面）における密度は、例えば、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下である。

以下、不揮発性半導体記憶装置１２１の製造方法の別の例について説明する。この方法においては、リプレイス法が用いられる。

図６（ａ）〜図６（ｄ）は、第４の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。
図６（ａ）に示すように、基体１０の上に、複数の第１膜６１及び複数の第２膜６２を交互に積層する。第１膜６１は、例えば、犠牲層である。第２膜６２は、例えば、層間絶縁膜４５ｉとなる。第１膜６１は、例えばシリコン窒化膜である。第２膜６２は、例えばシリコン酸化膜である。これにより、積層体ＳＢ０が形成される。

さらに、積層体ＳＢ０に孔を形成し、この孔に、第３層３３、第２層３２、複数の窒化物部３５、第１層３１、半導体層２０及びコアピラー２０ｃを順次形成する。これにより、第３層３３、第２層３２、複数の窒化物部３５、第１層３１、半導体層２０及びコアピラー２０ｃを含むピラー部ＰＰが形成される。

図６（ｂ）に示すように、積層体ＳＢ０にスリットＳＴ（孔でも良い）を形成する。
図６（ｃ）に示すように、スリットＳＴを介して、第１膜６１を除去する。
図６（ｄ）に示すように、第１膜６１が除去されて形成された空間に導電材料を埋め込んで電極４０を形成する。残っている第２膜６２が、層間絶縁膜４５ｉとなる。
これにより、不揮発性半導体記憶装置１２１が形成される。

このように、本製造方法においては、犠牲層（第１膜６１）を形成することと、犠牲層を除去することと、第１電極４１（電極４０）を形成すること、を含む。

第３層３３の形成は、犠牲層（第１膜６１）の面の上に第３層３３を形成することを含む。第１層３１の形成の後に半導体層２０を形成する。半導体層２０の形成の後に（この例では、コアピラー２０ｃの形成の後に）、犠牲層の除去を実施する。第１電極４１の形成は、犠牲層の除去により露出した第３層３３の面の上に第１電極４１を形成することを含む。このように、リプレイス法により不揮発性半導体記憶装置１２１を製造しても良い。

図７（ａ）及び図７（ｂ）は、第４の実施形態に係る別の不揮発性半導体記憶装置を例示する模式的断面図である。
図７（ｂ）は、図７（ａ）のＡ１−Ａ２線断面図である。

図７（ａ）に示すように、本実施形態に係る不揮発性半導体記憶装置１２２においても、半導体層２０、第１電極４１、第２電極４２、層間絶縁膜４５ｉ、第１〜第３層３１〜３３、及び、複数の窒化物部３５が設けられる。複数の窒化物部３５は、第２層３２と第３層３３との間に設けられる。これ以外は、不揮発性半導体記憶装置１２１と同様である。

不揮発性半導体記憶装置１２２においては、半導体層２０は積層体ＳＢの中を第２方向（Ｚ軸方向）に沿って延びる。これ以外は、不揮発性半導体記憶装置１１２と同様である。不揮発性半導体記憶装置１２２においても、例えば、メモリセルのサイズを小さくしても安定した動作が得られる。その結果、例えば、記憶密度が向上できる。

以下、不揮発性半導体記憶装置１２２の製造方法の例について説明する。
図８（ａ）〜図８（ｄ）は、第４の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図８（ａ）及び図８（ｂ）に示すように、基体１０の上に、電極４０となる導電層４０ｆと、層間絶縁膜４５ｉとなる絶縁層４５ｉｆと、を交互に積層して積層体ＳＢを形成し、さらに、積層体ＳＢに孔ＳＢｈを形成する。

図８（ｃ）に示すように、孔ＳＢｈの側壁に、第３層３３を形成し、その上に、複数の窒化物部３５を形成する。複数の窒化物部３５の形成において、図５（ｃ）に関して説明した処理が行われる。

図８（ｄ）に示すように、第３層３３の表面の一部、及び、複数の窒化物部３５の上に、第２層３２を形成し、さらに、第２層３２の表面に第１層３１を形成する。

さらに、第１層３１の表面に半導体層２０を形成し、さらに、残余の空間に絶縁材料を埋め込んでコアピラー２０ｃを形成することで、不揮発性半導体記憶装置１２２が形成できる。

この例では、第３層３３の形成の後に複数の窒化物部３５の形成を実施する。複数の窒化物部３５の形成の後に第２層３２の形成を実施する。第２層３２の形成の後に第１層３１の形成を実施する。

図９（ａ）〜図９（ｄ）は、第４の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。
図９（ａ）に示すように、基体１０の上に、積層体ＳＢ０を形成し、積層体ＳＢ０にピラー部ＰＰを形成する。ピラー部ＰＰにおいては、複数の窒化物部３５は、第３層３３と第２層３２との間に設けられる。

図９（ｂ）〜図９（ｄ）に示すように、積層体ＳＢ０にスリットＳＴ（孔でも良い）を形成し、スリットＳＴを介して第１膜６１を除去し、第１膜６１が除去されて形成された空間に導電材料を埋め込んで電極４０を形成する。残っている第２膜６２が、層間絶縁膜４５ｉとなる。これにより、不揮発性半導体記憶装置１２２が形成される。

図１０（ａ）及び図１０（ｂ）は、第４の実施形態に係る別の不揮発性半導体記憶装置を例示する模式的断面図である。
図１０（ｂ）は、図１０（ａ）のＡ１−Ａ２線断面図である。

図１０（ａ）に示すように、本実施形態に係る不揮発性半導体記憶装置１２３においても、半導体層２０、第１電極４１、第２電極４２、層間絶縁膜４５ｉ、第１〜第３層３１〜３３、及び、複数の窒化物部３５が設けられる。複数の窒化物部３５は、第２層３２の第１領域３２ａと第２領域３２ｂとの間に設けられる。これ以外は、不揮発性半導体記憶装置１２１と同様である。

不揮発性半導体記憶装置１２３においては、半導体層２０は積層体ＳＢの中を第２方向（Ｚ軸方向）に沿って延びる。これ以外は、不揮発性半導体記憶装置１１３と同様である。不揮発性半導体記憶装置１２３においても、例えば、メモリセルのサイズを小さくしても安定した動作が得られる。その結果、例えば、記憶密度が向上できる。

以下、不揮発性半導体記憶装置１２３の製造方法の例について説明する。
図１１（ａ）〜図１１（ｄ）は、第４の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図１１（ａ）及び図１１（ｂ）に示すように、基体１０の上に、電極４０となる導電層４０ｆと、層間絶縁膜４５ｉとなる絶縁層４５ｉｆと、を交互に積層して積層体ＳＢを形成し、さらに、積層体ＳＢに孔ＳＢｈを形成する。

図１１（ｃ）に示すように、孔ＳＢｈの側壁に、第３層３３を形成し、その上に、第２層３２の一部（第２領域３２ｂ）を形成する。さらに、その表面に、複数の窒化物部３５を形成する。複数の窒化物部３５の形成において、図５（ｃ）に関して説明した処理が行われる。

図１１（ｄ）に示すように、第２領域３２ｂの表面の一部、及び、複数の窒化物部３５の上に、第２層３２の別の一部（第１領域３２ａ）を形成し、さらに、第１領域３２ａの表面に第１層３１を形成する。

さらに、第１層３１の表面に半導体層２０を形成し、さらに、残余の空間に絶縁材料を埋め込んでコアピラー２０ｃを形成することで、不揮発性半導体記憶装置１２３が形成できる。

この例では、第３層３３の形成の後に第２層３２の一部（第２領域３２ｂ）を形成し、第２層３２のこの一部（第２領域３２ｂ）の形成の後に複数の窒化物部３５の形成を実施する。複数の窒化物部３５の形成の後に第２層３２の他の一部（第１領域３２ａ）を形成する。第２層３２の上記の他の一部（第１領域３２ａ）の形成の後に、第１層３１の形成を実施する。

図１２（ａ）〜図１２（ｄ）は、第４の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。
図１２（ａ）に示すように、基体１０の上に、積層体ＳＢ０を形成し、積層体ＳＢ０にピラー部ＰＰを形成する。ピラー部ＰＰにおいては、複数の窒化物部３５は、第２層３２の第１領域３２ａと第２領域３２ｂとの間に設けられる。

図１２（ｂ）〜図１２（ｄ）に示すように、積層体ＳＢ０にスリットＳＴ（孔でも良い）を形成し、スリットＳＴを介して第１膜６１を除去し、第１膜６１が除去されて形成された空間に導電材料を埋め込んで電極４０を形成する。残っている第２膜６２が、層間絶縁膜４５ｉとなる。これにより、不揮発性半導体記憶装置１２３が形成される。

図５（ａ）〜図５（ｄ）、図８（ａ）〜図８（ｄ）、及び、図１１（ａ）〜図１１（ｄ）に関して説明した製造方法においては、第３層３３の形成の前に、積層体ＳＢが形成される。すなわち、第３層３３の形成の前に第１電極４１が形成される。そして、第１層３１の形成の後に、半導体層２０が形成される。

これに対して、図６（ａ）〜図６（ｄ）、図９（ａ）〜図９（ｄ）、及び、図１２（ａ）〜図１２（ｄ）に関して説明した製造方法においては、第１層３１〜第３層３３、複数の窒化物部３５及び半導体層２０が形成された後に、電極４０（第１電極４１及び第２電極４２など）が形成される。

図１３は、第４の実施形態に係る不揮発性半導体記憶装置を例示する模式的斜視図である。
図１３においては、図を見易くするために、絶縁部分の少なくとも一部が省略されている。

図１３に示す不揮発性半導体記憶装置１３１は、上記の不揮発性半導体記憶装置１２１〜１３１の構成を有する。不揮発性半導体記憶装置１３１においては、メモリセルが、３次元的に配置される。

不揮発性半導体記憶装置１３１において、基体１０の上に、バックゲートＢＧが設けられる。この上に、積層体ＳＢが設けられる。積層体ＳＢは、交互に設けられた複数の導電層ＷＬ及び複数の絶縁層（図示せず、例えば層間絶縁膜４５ｉに対応する）を含む。積層体ＳＢにおける積層方向がＺ軸方向に対応する。

基体１０は、例えば半導体基板（シリコン基板など）である。バックゲートＢＧは、例えば不純物を含むシリコンを含む。導電層ＷＬは、例えば、金属（例えばタングステンなど）または半導体（例えば不純物を含むシリコンなど）を含む。導電層ＷＬは、例えば、ワード線となる。

不揮発性半導体記憶装置１３１において、複数のメモリストリングＭＳを含む。１つのメモリストリングＭＳは、ピラー部ＰＰを含む。この例では、１つのメモリストリングＭＳは、２つのピラー部ＰＰと、連結部ＪＰと、を含む。連結部ＪＰは、２つのピラー部ＰＰのそれぞれの下端を連結する。メモリストリングＭＳは、例えば、Ｕ字状である。

ピラー部ＰＰは、例えば柱状（円柱状、偏平円柱状など）である。ピラー部ＰＰは、積層体ＳＢのなかをＺ軸方向に延びる。ピラー部ＰＰの１つの上端部に、ドレイン側選択ゲートＳＧＤが設けられる。ピラー部ＰＰの別の１つの上端部に、ソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、上部選択ゲートとなる。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、最上層の導電層ＷＬ上に絶縁層を介して設けられる。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、不純物を含むシリコンを含む。ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとの間に絶縁分離膜（図示しない）が設けられる。これらのゲートは、Ｙ軸方向に沿って延びる。

ドレイン側選択ゲートＳＧＤの下の積層体ＳＢと、ソース側選択ゲートＳＧＳの下の積層体ＳＢも、絶縁分離膜によって分離されている。積層体ＳＢは、Ｙ軸方向に延びる。

ソース側選択ゲートＳＧＳ上に、絶縁層を介して、ソース線ＳＬ（例えば金属膜）が設けられる。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬの上に、絶縁層を介して、複数のビット線ＢＬ（例えば金属膜）が設けられている。複数のビット線ＢＬのそれぞれは、Ｘ軸方向に延びる。

複数の導電層ＷＬは、複数の電極４０に対応する。複数の導電層ＷＬのそれぞれは、複数のメモリセルのそれぞれに対応する。

ピラー部ＰＰの１つの上端部に、ドレイン側選択トランジスタＳＴＤが設けられる。ピラー部ＰＰの別の１つの上端部に、ソース側選択トランジスタＳＴＳが設けられる。メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、縦型トランジスタである。これらのトランジスタにおいては、Ｚ軸方向に沿って電流が流れる。

ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤと半導体層２０との間には、絶縁膜（図示せず）が設けられる。この絶縁膜は、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する。ドレイン側選択トランジスタＳＴＤのチャネルボディ（半導体層２０）は、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。

ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳと半導体層２０との間には、絶縁膜（図示せず）が設けられている。この絶縁膜は、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する。ソース側選択トランジスタＳＴＳのチャネルボディ（半導体層２０）は、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。

メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられる。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。

ピラー部ＰＰに設けられるメモリ膜ＭＦは、バックゲートＢＧ内にも設けられても良い。このメモリ膜ＭＦは、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。

ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、複数のメモリセルが設けられる。バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、複数のメモリセルが設けられる。複数のメモリセルのそれぞれは、複数の導電層ＷＬのそれぞれをコントロールゲートとする。

複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、半導体層２０を通じて、直列接続される。これにより、Ｕ字状の１つのメモリストリングＭＳが形成される。複数のメモリストリングＭＳが、Ｘ軸方向及びＹ軸方向に配列される。複数のメモリセルがＸ軸方向、Ｙ軸方向及びＺ軸方向に、３次元的に設けられる。

実施形態において、２つのピラー部ＰＰが連結されなくても良い。１つのピラー部ＰＰの下端部が例えばソース線ＳＬと接続され、上端部が例えばビット線ＢＬと接続されても良い。

（第５の実施形態）
第５の実施形態においては、半導体層２０は基板状である。
図１４（ａ）〜図１４（ｃ）は、第４の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。
図１４（ａ）〜図１４（ｃ）に示すように、本実施形態に係る不揮発性半導体記憶装置１５１〜１５３は、半導体層２０と、第１電極４１と、第１層３１と、第２層３２と、第３層３３と、複数の窒化物部３５と、を含む。

半導体層２０として、例えば、半導体基板（例えばシリコン基板など）が用いられる。半導体層２０は、例えば、ＳＯＩ構造を有しても良い。これ以外は、不揮発性半導体記憶装置１１１〜１１３と同様である。

不揮発性半導体記憶装置１５１〜１５３は、例えば、以下のようにして製造される。
半導体層２０の上に第１層３１を形成する。第１層３１の形成の後に第２層３２を形成する。第２層３２の形成の後に第３層３２を形成する。第３層３３の形成の後に第１電極４１（及び第２電極４２など）を形成する。

第１層３１の形成と第３層３３の形成との間に、複数の窒化物部３５の形成が実施される。

例えば、第１層３１の形成と第２層３２の形成の間に、複数の窒化物部３５の形成が行われる。これにより不揮発性半導体記憶装置１５１が形成される。例えば、第２層３２の形成と第３層３３の形成の間に、複数の窒化物部３５の形成が行われる。これにより不揮発性半導体記憶装置１５２が形成される。例えば、第２層３２の一部（第１領域３２ａ）形成と、第２層３２の別の一部（第２領域３２ｂ）の形成の間に、複数の窒化物部３５の形成が行われる。これにより不揮発性半導体記憶装置１５３が形成される。

例えば、不揮発性半導体記憶装置のフラッシュメモリとして、３次元メモリが開発されている。３次元メモリにおいては、例えば、ＭＯＮＯＳメモリセルが設けられる。ＭＯＮＯＳメモリセルにおいて、電荷蓄積膜中の離散的な欠陥に、電荷が蓄積される。欠陥の密度が高いと多くの電荷を蓄積でき、とり得るしきい値電圧の幅が拡大する。一方、欠陥の密度が高く、欠陥どうしの間の距離が短くなると、欠陥間を電荷が移動し易くなり、データ保持特性が劣化する。メモリセルが微細化されると電荷蓄積膜の厚さが薄くされる。薄くされると、電荷蓄積量が減少する。このため、書き込み電圧及び消去電圧の許容範囲が縮小する。

実施形態においては、窒化物分子３５Ｍの複数の窒化物部３５をメモリ膜ＭＦに設ける。複数の窒化物部３５は、離散的に配置される。複数の窒化物部３５の長さ３５ｄ（サイズ）は、窒化物分子３５Ｍの大きさの最大値３５Ｌ以下である。これにより、電荷の蓄積量を増加させる。蓄積した電荷を抜け難くする。これにより、書き込み電圧及び消去電圧の許容範囲が拡大する。良好なデータ保持特性が得られる。これにより、メモリセルのサイズを縮小しても適正な動作が行われる。

実施形態によれば記憶密度が向上できる不揮発性半導体記憶装置及びその製造方法を提供できる。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる半導体層、電極、第１〜第３層及び窒化物部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…基体、２０…半導体層、２０ａ…第１面、２０ｃ…コアピラー、３１…第１層、３２…第２層、３２ａ…第１領域、３２ｂ…第２領域、３３…第３層、３５…窒化物部、３５Ｌ…最大値、３５Ｍ…窒化物分子、３５ｄ…長さ、３５ｐ…第１元素、３５ｑ…窒素原子、３６…粒子、４０…電極、４０ｆ…導電層、４１…第１電極、４１ａ…第２面、４２…第２電極、４５ｉ…層間絶縁膜、４５ｉｆ…絶縁層、６１…第１膜、６２…第２膜、１１１〜１１３、１２１〜１２３、１３１、１５１〜１５３…不揮発性半導体記憶装置、ＢＧ…バックゲート、ＢＧＴ…バックゲートトランジスタ、ＢＬ…ビット線、Ｂｃ…伝導帯端、Ｂｖ…価電子帯端、Ｅ１〜Ｅ３…第１〜第３エネルギー、Ｆ１、Ｆ２…界面、ＪＰ…連結部、ＭＦ…メモリ膜、ＭＳ…メモリストリング、ＰＰ…ピラー部、ＳＢ…積層体、ＳＢ０…積層体、ＳＢｈ…孔、ＳＧＤ…ドレイン側選択ゲート、ＳＧＳ…ソース側選択ゲート、ＳＬ…ソース線、ＳＴ…スリット、ＳＴＤ…ドレイン側選択トランジスタ、ＳＴＳ…ソース側選択トランジスタ、ＷＬ…導電層、ｔ１、ｔ２、ｔ２ａ、ｔ２ｂ、ｔ３…厚さ

Claims

半導体層と、
第１電極と、
前記半導体層と前記第１電極との間に設けられた第１層と、
前記第１層と前記第１電極との間に設けられた第２層であって、前記第２層の伝導帯端の第２エネルギーは、前記第１層の伝導帯端の第１エネルギーよりも低く、前記第２層は第１領域及び第２領域を含み、前記第１領域は前記第１層と前記第２領域との間に設けられた、前記第２層と、
前記第２層と前記第１電極との間に設けられた第３層であって、前記第３層の伝導帯端の第３エネルギーは、前記第２エネルギーよりも高い、前記第３層と、
前記第１領域と前記第２領域との間、前記第１層と前記第２層との間、及び、前記第２層と前記第３層との間、のいずれかに設けられ窒化物分子の複数の窒化物部と、
を備え、
前記第１層は、トンネル絶縁膜であり、
前記第２層は、電荷蓄積膜であり、
前記第３層は、ブロック絶縁層であり、
前記窒化物分子は、ＴｉＮ、ＺｒＮ、ＨｆＮ、ＶＮ、ＮｂＮ、ＴａＮ、ＣｒＮ、ＭｏＮ、ＷＮ、ＢＮ、ＡｌＮ、ＧａＮ及びＩｎＮの少なくとも１つを含み、
前記複数の窒化物部の、前記半導体層から前記第１電極に向かう第１方向の長さは、前記窒化物分子の大きさの最大値以下であり、
前記複数の窒化物部は、前記半導体層の前記第１層に対向する第１面に沿って並ぶ、不揮発性半導体記憶装置。
前記複数の窒化物部は、前記第１電極の前記第３層に対向する第２面に沿って並ぶ、請求項１記載の不揮発性半導体記憶装置。
前記第１領域と前記第２領域との間、前記第１層と前記第２層との間、及び、前記第２層と前記第３層との間、の前記いずれかに設けられ、第１元素の粒子をさらに含む、請求項１または２に記載の不揮発性半導体記憶装置。
前記複数の窒化物部の、前記第１方向に対して垂直な面における密度は、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下である、請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
前記窒化物分子は、４族、５族、６族及び１３族のいずれかの第１元素と、窒素と、を含み、
前記複数の窒化物部の、前記半導体層から前記第１電極に向かう第１方向と交差する面における密度は、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下である、請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
半導体層と、
第１電極と、
前記半導体層と前記第１電極との間に設けられた第１層と、
前記第１層と前記第１電極との間に設けられた第２層であって、前記第２層の伝導帯端の第２エネルギーは、前記第１層の伝導帯端の第１エネルギーよりも低く、前記第２層は第１領域及び第２領域を含み、前記第１領域は前記第１層と前記第２領域との間に設けられた、前記第２層と、
前記第２層と前記第１電極との間に設けられた第３層であって、前記第３層の伝導帯端の第３エネルギーは、前記第２エネルギーよりも高い、前記第３層と、
前記第１領域と前記第２領域との間、前記第１層と前記第２層との間、及び、前記第２層と前記第３層との間、のいずれかに設けられ窒化物分子の複数の窒化物部と、
を備え、
前記第１層は、トンネル絶縁膜であり、
前記第２層は、電荷蓄積膜であり、
前記第３層は、ブロック絶縁層であり、
前記窒化物分子は、ＴｉＮ、ＺｒＮ、ＨｆＮ、ＶＮ、ＮｂＮ、ＴａＮ、ＣｒＮ、ＭｏＮ、ＷＮ、ＢＮ、ＡｌＮ、ＧａＮ及びＩｎＮの少なくとも１つを含み、
前記複数の窒化物部の、前記半導体層から前記第１電極に向かう第１方向の長さは、前記窒化物分子の大きさの最大値以下であり、
前記複数の窒化物部は、前記第１電極の前記第３層に対向する第２面に沿って並ぶ、不揮発性半導体記憶装置。
前記第１領域と前記第２領域との間、前記第１層と前記第２層との間、及び、前記第２層と前記第３層との間、の前記いずれかに設けられ、第１元素の粒子をさらに含む、請求項６記載の不揮発性半導体記憶装置。
前記複数の窒化物部の、前記第１方向に対して垂直な面における密度は、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下である、請求項６または７に記載の不揮発性半導体記憶装置。
前記窒化物分子は、４族、５族、６族及び１３族のいずれかの第１元素と、窒素と、を含み、
前記複数の窒化物部の、前記半導体層から前記第１電極に向かう第１方向と交差する面における密度は、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下である、請求項６記載の不揮発性半導体記憶装置。
半導体層と、
第１電極と、
前記半導体層と前記第１電極との間に設けられた第１層と、
前記第１層と前記第１電極との間に設けられた第２層であって、前記第２層の伝導帯端の第２エネルギーは、前記第１層の伝導帯端の第１エネルギーよりも低く、前記第２層は第１領域及び第２領域を含み、前記第１領域は前記第１層と前記第２領域との間に設けられた、前記第２層と、
前記第２層と前記第１電極との間に設けられた第３層であって、前記第３層の伝導帯端の第３エネルギーは、前記第２エネルギーよりも高い、前記第３層と、
前記第１領域と前記第２領域との間、前記第１層と前記第２層との間、及び、前記第２層と前記第３層との間、のいずれかに設けられ窒化物分子の複数の窒化物部と、
を備え、
前記第１層は、トンネル絶縁膜であり、
前記第２層は、電荷蓄積膜であり、
前記第３層は、ブロック絶縁層であり、
前記窒化物分子は、ＴｉＮ、ＺｒＮ、ＨｆＮ、ＶＮ、ＮｂＮ、ＴａＮ、ＣｒＮ、ＭｏＮ、ＷＮ、ＢＮ、ＡｌＮ、ＧａＮ及びＩｎＮの少なくとも１つを含み、
前記複数の窒化物部の、前記半導体層から前記第１電極に向かう第１方向の長さは、前記窒化物分子の大きさの最大値以下であり、
前記第１領域と前記第２領域との間、前記第１層と前記第２層との間、及び、前記第２層と前記第３層との間、の前記いずれかに設けられ、第１元素の粒子をさらに含む、不揮発性半導体記憶装置。
前記複数の窒化物部の、前記第１方向に対して垂直な面における密度は、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下である、請求項１０記載の不揮発性半導体記憶装置。
前記窒化物分子は、４族、５族、６族及び１３族のいずれかの前記第１元素と、窒素と、を含み、
前記複数の窒化物部の、前記半導体層から前記第１電極に向かう第１方向と交差する面における密度は、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下である、請求項１０記載の不揮発性半導体記憶装置。
半導体層と、第１電極と、前記半導体層と前記第１電極との間に設けられた第１層と、前記第１層と前記第１電極との間に設けられた第２層であって、前記第２層の伝導帯端の第２エネルギーは、前記第１層の伝導帯端の第１エネルギーよりも低く、前記第２層は第１領域及び第２領域を含み、前記第１領域は前記第１層と前記第２領域との間に設けられた、前記第２層と、前記第２層と前記第１電極との間に設けられた第３層であって、前記第３層の伝導帯端の第３エネルギーは、前記第２エネルギーよりも高い、前記第３層と、を含む不揮発性半導体記憶装置の製造方法であって、
前記第２層の一部と前記第２層の他の一部との間、前記第１領域と前記第２領域との間、前記第１層と前記第２層との間、及び、前記第２層と前記第３層との間、のいずれかに、窒化物分子の複数の窒化物部を形成することを備え、
前記窒化物分子は、４族、５族、６族及び１３族のいずれかの第１元素と、窒素と、を含み、
前記複数の窒化物部の、前記半導体層から前記第１電極に向かう第１方向の長さは、前記窒化物分子の大きさの最大値以下であり、
前記第１層を形成することと、
前記第２層を形成することと、
前記第３層を形成することと、
をさらに備え、
前記第３層の前記形成の後に、前記複数の窒化物部の前記形成を実施し、
前記複数の窒化物部の前記形成の後に前記第２層の前記形成を実施し、
前記第２層の前記形成の後に前記第１層の前記形成を実施する、不揮発性半導体記憶装置の製造方法。
半導体層と、第１電極と、前記半導体層と前記第１電極との間に設けられた第１層と、前記第１層と前記第１電極との間に設けられた第２層であって、前記第２層の伝導帯端の第２エネルギーは、前記第１層の伝導帯端の第１エネルギーよりも低く、前記第２層は第１領域及び第２領域を含み、前記第１領域は前記第１層と前記第２領域との間に設けられた、前記第２層と、前記第２層と前記第１電極との間に設けられた第３層であって、前記第３層の伝導帯端の第３エネルギーは、前記第２エネルギーよりも高い、前記第３層と、を含む不揮発性半導体記憶装置の製造方法であって、
前記第２層の一部と前記第２層の他の一部との間、前記第１領域と前記第２領域との間、前記第１層と前記第２層との間、及び、前記第２層と前記第３層との間、のいずれかに、窒化物分子の複数の窒化物部を形成することを備え、
前記窒化物分子は、４族、５族、６族及び１３族のいずれかの第１元素と、窒素と、を含み、
前記複数の窒化物部の、前記半導体層から前記第１電極に向かう第１方向の長さは、前記窒化物分子の大きさの最大値以下であり、
前記第１層を形成することと、
前記第２層を形成することと、
前記第３層を形成することと、
をさらに備え、
前記第３層の前記形成の後に、前記第２層の前記一部を形成し、
前記第２層の前記一部の形成の後に前記複数の窒化物部の前記形成を実施し、
前記複数の窒化物部の前記形成の後に前記第２層の前記他の一部を形成し、
前記第２層の前記他の一部の形成の後に、前記第１層の前記形成を実施する、不揮発性半導体記憶装置の製造方法。
前記第２層は前記第１領域及び前記第２領域を含み、前記第１領域は前記第１層と前記第２領域との間に設けられ、
前記複数の窒化物部の、前記第１方向と交差する面における密度は、１×１０^１３ｃｍ^−２以上１×１０^１５ｃｍ^−２以下である、請求項１３または１４に記載の不揮発性半導体記憶装置の製造方法。
前記複数の窒化物部は、前記第１元素を含むガスと、窒素を含むガスと、を用いた原子層堆積により形成される、請求項１３〜１５のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
前記第３層の前記形成の前に前記第１電極を形成することと、
前記第１層の前記形成の後に前記半導体層を形成することと、
をさらに備えた、請求項１３〜１６のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
犠牲層を形成することと、
前記犠牲層を除去することと、
前記第１電極を形成することと、
をさらに備え、
前記第３層の形成は、前記犠牲層の面の上に前記第３層を形成することを含み、
前記第１層の前記形成の後に前記半導体層を形成し、
前記半導体層の前記形成の後に前記犠牲層の前記除去を実施し、
前記第１電極の前記形成は、前記犠牲層の除去により露出した前記第３層の面の上に前記第１電極を形成することを含む、請求項１３〜１６のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
半導体層と、第１電極と、前記半導体層と前記第１電極との間に設けられた第１層と、前記第１層と前記第１電極との間に設けられた第２層であって、前記第２層の伝導帯端の第２エネルギーは、前記第１層の伝導帯端の第１エネルギーよりも低い、前記第２層と、前記第２層と前記第１電極との間に設けられた第３層であって、前記第３層の伝導帯端の第３エネルギーは、前記第２エネルギーよりも高い、前記第３層と、を含み、前記第２層は第１領域及び第２領域を含み、前記第１領域は前記第１層と前記第２領域との間に設けられた、不揮発性半導体記憶装置の製造方法であって、
前記第２層の一部と前記第２層の他の一部との間、前記第１領域と前記第２領域との間、前記第１層と前記第２層との間、及び、前記第２層と前記第３層との間、のいずれかに、窒化物分子の複数の窒化物部を形成することを備え、
前記窒化物分子は、４族、５族、６族及び１３族のいずれかの第１元素と、窒素と、を含み、
前記複数の窒化物部の、前記半導体層から前記第１電極に向かう第１方向の長さは、前記窒化物分子の大きさの最大値以下であり、
前記第１層を形成することと、
前記第２層を形成することと、
前記第３層を形成することと、
をさらに備え、
前記第３層の前記形成の後に、前記第２層の前記形成を実施し、
前記第２層の前記形成の後に、前記複数の窒化物部の前記形成を実施し、
前記複数の窒化物部の前記形成の後に前記第１層の前記形成を実施し、
犠牲層を形成することと、
前記犠牲層を除去することと、
前記第１電極を形成することと、
をさらに備え、
前記第３層の形成は、前記犠牲層の面の上に前記第３層を形成することを含み、
前記第１層の前記形成の後に前記半導体層を形成し、
前記半導体層の前記形成の後に前記犠牲層の前記除去を実施し、
前記第１電極の前記形成は、前記犠牲層の除去により露出した前記第３層の面の上に前記第１電極を形成することを含む、不揮発性半導体記憶装置の製造方法。