JP2016058456A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2016058456A
JP2016058456A JP2014181731A JP2014181731A JP2016058456A JP 2016058456 A JP2016058456 A JP 2016058456A JP 2014181731 A JP2014181731 A JP 2014181731A JP 2014181731 A JP2014181731 A JP 2014181731A JP 2016058456 A JP2016058456 A JP 2016058456A
Authority
JP
Japan
Prior art keywords
layer
etching
layers
opening
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014181731A
Other languages
English (en)
Inventor
祐介 押木
Yusuke Oshiki
祐介 押木
大村　光広
Mitsuhiro Omura
光広 大村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014181731A priority Critical patent/JP2016058456A/ja
Priority to US14/643,591 priority patent/US20160071957A1/en
Publication of JP2016058456A publication Critical patent/JP2016058456A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】アスペクト比の高いホールやスリットのエッチングに適した半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、複数の第１層６１と、それぞれが第１層６１の間に設けられた複数のスペース６３と、第１層６１およびスペース６３を貫通しスペース６３に通じる開口部８１と、を有するマスク層２５を、エッチング対象層１５上に形成する工程と、マスク層２５を用いて、第１層６１と異なる材料のエッチング対象層１５をドライエッチングする工程と、を備えている。
【選択図】図４

Description

本発明の実施形態は、半導体装置の製造方法に関する。
メモリセルにおけるコントロールゲートとして機能する電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
ビット密度の増大にともないメモリホールを形成する層が厚くなると、高アスペクト比のメモリホールの形成が求められる。アスペクト比の高いメモリホールのエッチングでは、形状や寸法の制御が難しくなる。
特開２０１３−１７９１６５号公報 特開２０１２−１１９４７８号公報 特開２００９−１７０６６１号公報
本発明の実施形態は、アスペクト比の高いホールやスリットのエッチングに適した半導体装置の製造方法を提供する。
実施形態によれば、半導体装置の製造方法は、複数の第１層と、それぞれが前記第１層の間に設けられた複数のスペースと、前記第１層および前記スペースを貫通し前記スペースに通じる開口部と、を有するマスク層を、エッチング対象層上に形成する工程と、前記マスク層を用いて、前記第１層と異なる材料の前記エッチング対象層をドライエッチングする工程と、を備えている。
実施形態の半導体装置の模式斜視図。 実施形態の半導体装置の一部の模式拡大断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 反跳イオンの衝突距離Ｙと反跳角θ２との関係を表す図。 実施形態の半導体装置の製造方法を示す模式断面図。 ホールの形状劣化の一例を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態では、半導体装置として３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
図１は、実施形態のメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁層の図示については省略している。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（第３方向、積層方向）とする。
基板１０上に、絶縁層を介して、ソース側選択ゲート（下部ゲート層）ＳＧＳが設けられている。ソース側選択ゲートＳＧＳ上には、複数の電極層ＷＬと複数の絶縁層４０（図２）とがそれぞれ一層ずつ交互に積層された積層体１５が設けられている。最上層の電極層ＷＬ上には、絶縁層を介して、ドレイン側選択ゲート（上部ゲート層）ＳＧＤが設けられている。
ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、例えば、シリコンを主成分として含むシリコン層であり、そのシリコン層には導電性を付与するための不純物として、例えばボロンがドープされている。あるいは、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、金属シリサイドを含んでいてもよい。あるいは、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、金属層（例えば、タングステンを主に含む層）である。
ドレイン側選択ゲートＳＧＤの上には、図示しない絶縁層を介して、複数のビット線ＢＬ（金属膜）が設けられている。ドレイン側選択ゲートＳＧＤはＸ方向に延び、ビット線ＢＬはＹ方向に延びている。
積層体１５を複数の柱状部ＣＬが貫通している。柱状部ＣＬは、積層体１５の積層方向（Ｚ方向）に延びている。柱状部ＣＬは、例えば円柱もしくは楕円柱状に形成されている。
積層体１５、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤは、Ｙ方向に複数に分離されている。その分離部には、例えばソース層ＳＬが設けられている。
ソース層ＳＬは、例えば金属を含む。ソース層ＳＬの下端は基板１０に接続されている。ソース層ＳＬの上端は、図示しない上層配線に接続されている。ソース層ＳＬと電極層ＷＬとの間、ソース層ＳＬとソース側選択ゲートＳＧＳとの間、およびソース層ＳＬとドレイン側選択ゲートＳＧＤとの間には、図示しない絶縁膜が設けられている。
図２は、柱状部ＣＬの一部の拡大模式断面図である。
柱状部ＣＬは、積層体１５に形成されるメモリホール９１（図４（ｂ）に示す）内に形成される。そのメモリホール９１内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコンを主成分とするシリコン膜である。チャネルボディ２０は、実質的に不純物を含まない。
チャネルボディ２０は、積層体１５の積層方向に延びる筒状に形成されている。チャネルボディ２０の上端部は、ドレイン側選択ゲートＳＧＤを貫通し、図１に示すビット線ＢＬに接続されている。
チャネルボディ２０の下端部は、ソース側選択ゲートＳＧＳを貫通し、基板１０に接続されている。チャネルボディ２０の下端は、基板１０を介して、ソース層ＳＬと電気的に接続されている。
図２に示すように、メモリホールの側壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。メモリ膜３０は、積層体１５の積層方向に延びる筒状に形成されている。
電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２およびトンネル絶縁膜３１が設けられている。ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネルボディ２０に接し、電荷蓄積膜３２は、ブロック絶縁膜３５とトンネル絶縁膜３１との間に設けられている。
メモリ膜３０は、チャネルボディ２０の外周面を囲んでいる。電極層ＷＬは、メモリ膜３０を介して、チャネルボディ２０の外周面を囲んでいる。チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。
電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ縦型トランジスタ構造のメモリセルが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜を含む。
トンネル絶縁膜３１は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。トンネル絶縁膜３１としては、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜３１としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界での消去動作が可能となる。
ブロック絶縁膜３５は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁膜３５は、電極層ＷＬに接して設けられたキャップ膜３４と、キャップ膜３４と電荷蓄積膜３２との間に設けられたブロック膜３３とを有する。
ブロック膜３３は、例えばシリコン酸化膜である。キャップ膜３４は、シリコン酸化膜よりも誘電率の高い膜であり、例えば、シリコン窒化膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜などである。このようなキャップ膜３４を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。
図１に示すように、柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設けられ、下端部にはソース側選択トランジスタＳＴＳが設けられている。
メモリセル、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、積層体１５の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。
ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
柱状部ＣＬが形成されるメモリホールは、例えばＲＩＥ（Reactive Ion Etching）法で形成される。記憶容量の大容量化には、メモリセルの高密度形成が求められる。例えば、メモリホールの直径は１００ｎｍ以下、電極層ＷＬの積層数は数十層程度が求められ、このときのメモリホールは非常に高いアスペクト比の微細孔となる。
一般に、ＲＩＥ技術では、図８に示すように、エッチング対象層１５の加工が進行するにつれ、マスク層７０の開口部に隣接する角部（肩部）が、イオンによりスパッタされて削れてテーパー形状になりやすい。また、スパッタされたマスク材料が開口部の側面に堆積することもある。マスク層７０肩部のテーパー面や、開口部側面の堆積物９２でイオン１００が反跳すると、イオン１００はまっすぐ下方にではなく、斜め方向に進む。その反跳イオンによって、ホール９１の側面に対してサイドエッチングが進み、ホール９１の側面がボーイング形状になることもある。また、開口部の側面に付着した堆積物９２によって開口部が閉塞し、エッチングが途中で止まってしまうおそれもある。今後さらに大容量化が進み、エッチング対象層１５の厚さが増大すると、ホール９１のアスペクト比が増大し、適切な形状のホール形成がますます困難になると予想される。
以下、図３（ａ）〜図４（ｂ）を参照して、実施形態の半導体記憶装置のメモリホールの形成方法について説明する。
図３（ａ）に示すように、基板１０上に絶縁層４１を介して、エッチング対象層（下地層）１５が形成される。エッチング対象層１５は、複数層の犠牲層（第３層）４２と、複数層の絶縁層（第４層）４０とを有する積層体である。基板１０は、例えば、半導体基板であり、シリコン基板である。
絶縁層４１上に、犠牲層４２と絶縁層４０とが交互に形成される。犠牲層４２と絶縁層４０とを交互に形成する工程が複数回繰り返される。犠牲層４２と犠牲層４２との間に、絶縁層４０が設けられている。犠牲層４２は、後の工程で電極層ＷＬに置換される。
絶縁層４１および絶縁層４０は、例えばシリコン酸化膜（ＳｉＯ２膜）である。犠牲層４２は、絶縁層４１および絶縁層４０とは異種材料の膜であり、例えばシリコン窒化膜（ＳｉＮ膜）である。
エッチング対象層（積層体）１５上には、マスク層２５が形成される。マスク層２５は、複数層の第１層６１と、複数層の第２層６２とを有する積層膜である。
エッチング対象層１５上に、第１層６１と第２層６２とが交互に形成される。第１層６１と第２層６２とを交互に形成する工程が複数回繰り返される。第１層６１と第１層６１との間に第２層６２が設けられている。
第１層６１および第２層６２は、エッチング対象層１５とは異種材料の層である。第１層６１は、例えば、ノンドープのアモルファスシリコン層である。第２層６２は、例えば、不純物（例えばボロン）がドープされたアモルファスシリコン層である。第１層６１には実質的に（意図的に）不純物がドープされていない。第１層６１の不純物濃度は、第２層６２の不純物濃度よりも低い。
マスク層（第１マスク層）２５上には、マスク層（第２マスク層）７０が形成される。マスク層７０は、エッチング対象層１５およびマスク層２５とは異種材料の層であり、例えばカーボン層である。
エッチング対象層１５、マスク層２５、およびマスク層７０は、例えば、ＣＶＤ（Chemical Vapor Deposition）法で形成される。
犠牲層４２と絶縁層４０との積層数、および第１層６１と第２層６２との積層数は、図に示す層数に限定されない。
マスク層７０には、図示しないレジストマスクを用いたＲＩＥ法により、図３（ｂ）に示すように、複数の開口部（ホール）７０ａが形成される。
そして、開口部７０ａが形成されたマスク層７０を用いたＲＩＥ法により、マスク層（積層膜）２５に、複数の開口部（ホール）８１が形成される。同じエッチングガス（例えば、ハロゲンおよび酸素（Ｏ２）を含むガス）を用いて、ともにシリコン系の第１層６１および第２層６１が無選択に連続してエッチングされる。
開口部（ホール）８１のアスペクト比が相対的に低い場合にはＨＢｒ、Ｏ２、Ｃｌ２の混合ガスが用いられ、アスペクト比が相対的に高い場合にはＨＢｒ、Ｏ２、ＣＦ４の混合ガスが用いられる。また、アスペクト比が高い場合には、アスペクト比が低い場合よりも、エッチングチャンバー内のガス圧力は高くされ、エッチング対象層１５を含むウェーハ側に印加するバイアス電圧が高くされる。
Ｆ、Ｃｌ、Ｂｒの順でＳｉとの反応性が高くなる。高アスペクト比のホールにおいては、エッチングガスにＦを添加することでエッチングレートを高くできる。低アスペクト比のホール形成では、ＦはＳｉとの反応性高さゆえのサイドエッチングが入りやすくなるため、Ｆの使用を抑えることが望ましい。
開口部（ホール）８１は、マスク層２５を貫通し、エッチング対象層１５に達する。開口部（ホール）８１の底に、エッチング対象層１５が露出する。
開口部（ホール）８１を形成した後、開口部８１を通じた薬液処理（ウェットエッチング）により、図４（ａ）に示すように、第１層６１を残しつつ、第２層６２を選択的に除去する。この薬液処理には、例えばコリン水溶液が用いられる。このときの薬液処理に対して、第１層６１よりもボロン濃度が高い第２層６２がエッチングされる。
この薬液処理により、第２層６２は、開口部８１から、開口部８１の幅方向（ホールの直径方向）に後退する。すなわち、第２層６２における開口部８１側の一部分が除去され、開口部８１に通じたスペース６３が形成される。第２層６２の別の一部分は第１層６１と第１層６１との間に残され、複数層の第１層６１を支える。
第２層６２の選択的除去により、複数の第１層６１と、それぞれが第１層６１の間に設けられた複数のスペース６３とを有するマスク層２５が形成される。マスク層２５は、厚さ方向の全体にわたって、第１層６１とスペース６３とが交互に配列（積層）されたグレーチング構造を有する。グレーチング構造は、マスク層２５の厚さ方向の全体にわたって形成してもよいし、マスク層２５の厚さ方向の一部分のみに形成してもよい。
それぞれの第１層６１の厚さは略等しい。それぞれの第２層６２の厚さは略等しい。したがって、それぞれのスペース６３の高さは略等しい。第１層６１とスペース６３が等ピッチでマスク層２５の厚さ方向に繰り返されている。
そのマスク層２５を用いたＲＩＥ法により、開口部８１の下のエッチング対象層１５はエッチングされ、図４（ｂ）に示すように、開口部８１の下のエッチング対象層１５にメモリホール９１が形成される。同じエッチングガス（例えば、フロロカーボンまたはハイドロフロロカーボンを含むガス）を用いて、犠牲層４２と絶縁層４０が無選択に連続してエッチングされる。
図４（ａ）に示すように、グレーチング構造のマスク層２５上にマスク層７０も残された状態で、エッチング対象層１５のエッチングが進められる。エッチングが進行するにつれて、マスク層７０は、図４（ｂ）に示すように消失する。
マスク層２５の第１層６１は、エッチング対象層１５の絶縁層４０および犠牲層４２とは異なる材料であり、エッチング対象層１５のＲＩＥのときのエッチングマスクとして十分なエッチング耐性を有する。なお、ここでの異なる材料には、ノンドープシリコンとドープトシリコンの違いも含まれる。
エッチング対象層１５の材料とマスク層２５の材料との組み合わせや、エッチング条件によっては、上記ＲＩＥ時に第１層６１も消費されるが、そのときの第１層６１のエッチングレートは、エッチング対象層１５のエッチングレートに比べて十分に低い。
第１層６１が完全に消失する前に、エッチング対象層１５のエッチングが終了するように、第１層６１の材料、層数、厚さ、エッチング条件（ガス種）などが設定される。また、後述するスペース６３による機能を十分に発揮するために、エッチング対象層１５のエッチング中に第１層６１の消失が生じても、少なくとも数層程度のスペース６３は保たれるように、第１層６１の層数、厚さなどを設定するのが望ましい。
図４（ｂ）は、任意の１つの開口部８１付近の拡大断面を表す。
グレーチング構造のマスク層２５を用いることで、スパッタされたマスク層７０の材料や第１層６１の材料の多くは、スペース６３に入り込み、スペース６３で堆積することができる。したがって、その堆積物９２によってマスク層２５の開口部８１が閉塞され難くなる。
また、マスク層７０や第１層６１の角部（肩部）が後退して形成されたテーパー面で反跳したイオン１００も、スペース６３に入射することが可能となり、反跳イオン１００によるマスク層２５やエッチング対象層１５のサイドエッチングが抑制される。
また、堆積物９２がスペース６３で堆積することで、堆積部９２が開口部８１に突き出るように形成され難くなる。このため、開口部８１内の堆積物９２によるイオン１００の反跳を抑制できる。
したがって、実施形態によれば、開口部８１の閉塞や、メモリホール９１のサイドエッチングを抑制し、基板１０の主面に対して略垂直方向にエッチングを進めることができる。この結果、深さ方向での直径ばらつきを抑えたストレート形状の側壁をもつメモリホール９１を形成しやすい。適正な形状のメモリホール９１は、例えば、積層方向におけるメモリセル特性のばらつきを抑えることができる。
図５は、図４（ｂ）よりもさらに拡大したマスク層２５の一部の模式断面図である。
図５において、θ２は、開口部（ホール）８１の側面を形成する第１層６１の内周面で反跳したイオン１００の反跳角を表し、θ１は、反跳したイオン１００の、開口部（ホール）８１の中心軸を挟んだ反対側の開口部８１の側面に対する入射角を表す。
Ｙは、反跳したイオン１００が、次に開口部８１の側面に達する（衝突する）までの深さ方向の距離を表す。Ｗは、開口部８１側の一端から、開口部８１から遠い側の他端との間のスペース６３の幅（第２層６２の開口部８１からの後退量）を表す。Ｔは、第１層６１の厚さを表す。Ｘは、開口部８１の幅方向寸法（ホールの直径）を表す。Ｐは、第１層６１およびスペース６３の繰り返しピッチを表す。
第１層６１の内周面に対してイオン１００が４５°の入射角θ１で入射したときに、第１層６１をエッチングするレートが最も速くなる傾向がある。
第１層６１の厚さＴが、開口部８１の幅方向寸法（ホールの直径）Ｘよりも大きいと、反跳イオン１００が第１層６１の内周面に対して４５°の入射角で入射する可能性がある。
第１層６１の厚さＴが、開口部８１の幅方向寸法Ｘよりも小さいと、４５°の入射角θ１をもつ反跳イオン１００はスペース６３に入射する。したがって、反跳イオン１００による第１層６１のサイドエッチングを抑えるには、第１層６１の厚さＴを開口部８１の幅方向寸法Ｘよりも小さくすることが望ましい。
また、スペース６３で堆積物を十分に吸収するために、スペース６３の幅Ｗは、開口部８１の幅方向寸法Ｘよりも大きいことが望ましい。
反跳イオン１００が次に開口部８１の側面に衝突する（達する）までの深さ方向の距離（衝突距離）Ｙが小さいほど、イオン１００は大きなエネルギーで開口部８１の側面に衝突する傾向がある。本発明者らの実験によれば、数十ｎｍの直径のホールを形成するＲＩＥのとき、反跳イオン１００の衝突距離が１８０ｎｍ以下の場合に、サイドエッチングによるホール側面のボーイング形状が顕著に見られた。
図６は、反跳イオン１００の衝突距離Ｙと、反跳角θ２との関係を計算した結果を表す。実線、破線、および１点鎖線は、それぞれ、開口部８１の幅方向寸法（ホールの直径）Ｘが４０ｎｍ、５０ｎｍ、６０ｎｍのときの特性を表す。
図６の結果より、反跳角θ２が１５°よりも大きいと、反跳イオンの衝突距離Ｙが１８０ｎｍよりも小さくなることがわかる。
反跳角θ２が１５°以下であれば、反跳イオン１００の衝突距離Ｙは１８０ｎｍよりも大きくなり、ホール側面のボーイング形状を生じさせにくいと考えられる。
図５に示すように、Ｘ／ｔａｎθ２は、反跳角がθ２のときの反跳イオン１００の衝突距離Ｙを表す。例えば、Ｘ／ｔａｎ１５°は、反跳角θ２が１５°のときの反跳イオン１００の衝突距離Ｙを表す。
反跳角θ２が１５°以上のときにホールのボーイング形状が生じやすいことを鑑みると、反跳角θ２が１５°以上のときに、反跳イオン１００がスペース６３に入射するようにすれば、第１層６１の内周面の後退によるボーイング形状を抑制できると考えられる。図５には、最上層の第１層６１でのイオン１００の反跳を例示しているが、最上層以外の第１層６１でのイオン１００の反跳についても同様のことが言える。
すなわち、第１層６１およびスペース６３のピッチＰが、Ｘ／ｔａｎ１５°よりも大きければ、１５°以上の反跳角θ２の反跳イオン１００はスペース６３に入射しやすくなる。したがって、ＰとＸを、Ｐ＞Ｘ／ｔａｎ１５°を満たすように設定することが望ましい。
以上説明したグレーチング構造のマスク層２５を用いて、エッチング対象層１５にメモリホール９１を形成した後、そのメモリホール９１を通じたエッチングにより、エッチング対象層１５の犠牲層４２を除去する。そして、犠牲層４２が除去されて生じたスペースに、電極層ＷＬとして金属層（例えばタングステン層）を形成する。
電極層ＷＬを形成した後、メモリホール９１の側壁に、図２に示す、メモリ膜３０、チャネルボディ２０、およびコア絶縁膜５０を形成する。
なお、以上説明した実施形態は、ホール形成に限らず、スリットの形成にも適用できる。すなわち、マスク層２５には、開口部８１としてスリットが形成され、そのマスク層２５を用いたＲＩＥ法により、エッチング対象層１５にスリットが形成される。エッチング対象層１５に形成されたスリットには、例えば、絶縁膜を介して、図１に示すソース層ＳＬが埋め込まれる。
また、この場合、先にメモリホール９１を形成し、その中に柱状部ＣＬを形成した後、スリットを形成することができる。そして、そのスリットを通じたエッチングにより犠牲層４２を除去し、電極層ＷＬを形成する。この後、スリット内にソース層ＳＬを形成することができる。
図７は、前述した実施形態における図４（ａ）に対応する模式断面図である。
図７においては、エッチング対象層１５とマスク層２５との間に、中間膜７５が形成されている。中間膜７５は、マスク層２５の第１層６１および第２層６２とは異種材料の膜である。第２層６２を後退させてスペース６３を形成するときのエッチングに対して、中間膜７５は耐性を有する。すなわち、中間膜７５は、第２層６２のエッチングのときに、エッチング対象層１５を保護する。
第２層６２をエッチングするときに、エッチング対象層１５の絶縁層４０および犠牲層４２は中間膜７５で保護されているため、第２層６２は、絶縁層４０または犠牲層４２と同種材料であってもよい。エッチング対象層１５を加工するときのＲＩＥは異方性エッチングであるため、開口部８１から後退した位置にある第２層６２のエッチングは抑制される。
エッチング対象層１５の材料、マスク層２５の第１層６１の材料、および第２層６２の材料の組み合わせは、以上説明した例に限らない。また、材料の組み合わせによって、例えば第２層６２を後退させる処理方法も変わってくる。
例えば、犠牲層４２の代わりに第３層として金属層と、絶縁層（第４層）４０としてシリコン酸化層と、を交互に繰り返し積層してエッチング対象層１５を形成してもよい。この場合、金属層がそのまま電極層ＷＬになる。
このような材料のエッチング対象層１５に対しては、マスク層２５の第１層６１にノンドープのシリコン層を、第２層６２にボロンドープのシリコン層を使うことができる。あるいは、第１層６１にＣＶＤ法で形成したカーボン層を、第２層６２に塗布法で形成した有機層（カーボン層）を使うことができる。あるいは、第１層６１にＣＶＤ法で形成したカーボン層を、第２層６２にノンドープのシリコン層を使うことができる。
また、第３層としてボロンドープのシリコン層と、絶縁層（第４層）４０としてシリコン酸化層と、を交互に繰り返し積層してエッチング対象層１５を形成してもよい。この場合、ボロンドープのシリコン層がそのまま電極層ＷＬになる。
このような材料のエッチング対象層１５に対しては、マスク層２５の第１層６１にＣＶＤ法で形成したカーボン層を、第２層６２に塗布法で形成した有機層（カーボン層）を使うことができる。あるいは、第１層６１にＣＶＤ法で形成したカーボン層を、第２層６２にノンドープのシリコン層を使うことができる。あるいは、第１層６１に金属層を、第２層６２にＣＶＤ法で形成したカーボン層を使うことができる。あるいは、第１層６１にＣＶＤ法で形成したカーボン層を、第２層６２に金属層を使うことができる。
また、犠牲層（第３層）４２としてシリコン窒化層と、絶縁層（第４層）４０としてシリコン酸化層と、を交互に繰り返し積層し、上記実施形態で例示したエッチング対象層１５に対しては、第１層６１にＣＶＤ法で形成したカーボン層を、第２層６２に塗布法で形成した有機層（カーボン層）を使うことができる。あるいは、第１層６１にＣＶＤ法で形成したカーボン層を、第２層６２にノンドープのシリコン層を使うことができる。あるいは、第１層６１に金属層を、第２層６２にＣＶＤ法で形成したカーボン層を使うことができる。あるいは、第１層６１にＣＶＤ法で形成したカーボン層を、第２層６２に金属層を使うことができる。
また、エッチング対象層１５は異種膜が交互に繰り返し積層された積層膜に限らず、繰り返し構造のない積層膜、あるいは同種の単層膜であってもよい。以上説明した実施形態は、エッチング対象層１５の材料や構造に関係なく、アスペクト比の高いホールまたはスリットの形成に適している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、１５…積層体、２５…マスク層、４０…絶縁層、６１…第１層、６２…第２層、６３…スペース、ＷＬ…電極層

Claims (5)

  1. 複数の第１層と、それぞれが前記第１層の間に設けられた複数のスペースと、前記第１層および前記スペースを貫通し前記スペースに通じる開口部と、を有するマスク層を、エッチング対象層上に形成する工程と、
    前記マスク層を用いて、前記第１層と異なる材料の前記エッチング対象層をドライエッチングする工程と、
    を備えた半導体装置の製造方法。
  2. 前記マスク層を形成する工程は、
    前記エッチング対象層上に、複数の前記第１層と、それぞれが前記第１層の間に設けられた複数の第２層とを有する積層膜を形成する工程と、
    前記積層膜に前記開口部を形成する工程と、
    前記開口部を通じたエッチングにより、前記第２層の一部を除去して前記スペースを形成する工程と、
    を有する請求項１記載の半導体装置の製造方法。
  3. 前記第１層の厚さが、前記開口部の幅方向寸法よりも小さい請求項１または２に記載の半導体装置の製造方法。
  4. 前記開口部側の一端から、前記開口部から遠い側の他端との間の前記スペースの幅が、前記開口部の幅方向寸法よりも大きい請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記エッチング対象層は、複数の第３層と、それぞれが前記第３層の間に設けられた複数の第４層とを有する請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
JP2014181731A 2014-09-05 2014-09-05 半導体装置の製造方法 Pending JP2016058456A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014181731A JP2016058456A (ja) 2014-09-05 2014-09-05 半導体装置の製造方法
US14/643,591 US20160071957A1 (en) 2014-09-05 2015-03-10 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014181731A JP2016058456A (ja) 2014-09-05 2014-09-05 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2016058456A true JP2016058456A (ja) 2016-04-21

Family

ID=55438284

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014181731A Pending JP2016058456A (ja) 2014-09-05 2014-09-05 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20160071957A1 (ja)
JP (1) JP2016058456A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437232B2 (en) 2017-12-20 2022-09-06 Kioxia Corporation Method of manufacturing semiconductor device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7037384B2 (ja) 2018-02-19 2022-03-16 キオクシア株式会社 半導体装置の製造方法
JP2021040008A (ja) 2019-09-02 2021-03-11 キオクシア株式会社 半導体装置の製造方法
JP2021118234A (ja) * 2020-01-23 2021-08-10 キオクシア株式会社 半導体記憶装置
JP2021145031A (ja) * 2020-03-11 2021-09-24 キオクシア株式会社 半導体装置の製造方法
JP2021174905A (ja) * 2020-04-27 2021-11-01 キオクシア株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437232B2 (en) 2017-12-20 2022-09-06 Kioxia Corporation Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
US20160071957A1 (en) 2016-03-10

Similar Documents

Publication Publication Date Title
JP5504053B2 (ja) 半導体装置及びその製造方法
US9997526B2 (en) Semiconductor device and method for manufacturing same
JP2016058456A (ja) 半導体装置の製造方法
US20180294279A1 (en) Semiconductor device and method for manufacturing the same
US9786679B2 (en) Method for manufacturing semiconductor memory device
US10483277B2 (en) Semiconductor memory device and method for manufacturing the same
US9018682B2 (en) Semiconductor memory device
JP2020145387A (ja) 半導体記憶装置
US20170236827A1 (en) Semiconductor memory device and method for manufacturing same
JP2011023586A (ja) 半導体記憶装置およびその製造方法
US20160071741A1 (en) Method for manufacturing semiconductor device
US9768191B2 (en) Semiconductor device
JP2017107938A (ja) 半導体装置およびその製造方法
US9761605B1 (en) Semiconductor memory device
US10396087B2 (en) Semiconductor device and method for manufacturing same
US9627404B2 (en) Method for manufacturing semiconductor device
JP2015177053A (ja) 半導体記憶装置の製造方法
JP2015177118A (ja) 半導体記憶装置及びその製造方法
US9502470B2 (en) Semiconductor memory device and method for manufacturing same
JP2014229740A (ja) 半導体記憶装置及びその製造方法
JP5752660B2 (ja) 半導体装置およびその製造方法
JP2018157021A (ja) 半導体記憶装置の製造方法
JP2016058652A (ja) 半導体記憶装置の製造方法
US20150372079A1 (en) Non-volatile semiconductor memory device and method of manufacturing non-volatile semiconductor memory device
US9570461B2 (en) Method for manufacturing semiconductor memory device