JP7037384B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP7037384B2
JP7037384B2 JP2018027170A JP2018027170A JP7037384B2 JP 7037384 B2 JP7037384 B2 JP 7037384B2 JP 2018027170 A JP2018027170 A JP 2018027170A JP 2018027170 A JP2018027170 A JP 2018027170A JP 7037384 B2 JP7037384 B2 JP 7037384B2
Authority
JP
Japan
Prior art keywords
film
layer
mask layer
recess
metal mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018027170A
Other languages
English (en)
Other versions
JP2019145615A (ja
Inventor
一仁 古本
圭介 菊谷
壮一 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018027170A priority Critical patent/JP7037384B2/ja
Priority to US16/031,535 priority patent/US10515797B2/en
Publication of JP2019145615A publication Critical patent/JP2019145615A/ja
Application granted granted Critical
Publication of JP7037384B2 publication Critical patent/JP7037384B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明の実施形態は、半導体装置の製造方法に関する。
３次元メモリなどの半導体装置を製造する場合には、アスペクト比の高い穴を形成するために金属マスク層を使用することがある。この場合、金属マスク層の形成が困難なことが問題となる。
特開２０１６－５８４５６号公報
好適なマスク層を簡単に形成することが可能な半導体装置の製造方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、基板上に第１膜を形成することを含む。さらに、前記方法は、前記第１膜上に第２膜を形成することを含む。さらに、前記方法は、前記第２膜に凹部を形成することを含む。さらに、前記方法は、前記第２膜上に、前記第２膜とともに前記凹部の側面を形成するように第３膜を形成する第１処理と、前記第２および第３膜を用いて、前記凹部に露出した前記第１膜を加工する第２処理とを１回以上実行することを含む。Ｎ回目（Ｎは１以上の整数）の第１処理では、前記第２膜上に前記第３膜を形成する前に、前記Ｎ回目の第１処理までに形成された前記凹部を加工することで、前記凹部の側面の上方に、前記凹部の側面に対して傾斜した面を形成する。
第１実施形態の半導体装置の製造方法を示す断面図(1/3)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/3)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/3)である。 第１実施形態の比較例の半導体装置の製造方法を示す断面図である。 第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第２実施形態の半導体装置の製造方法を示す断面図(2/2)である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１～図３は、第１実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置は、例えば３次元メモリである。
まず、基板１上に下地層２を形成し、下地層２上に複数の絶縁層３と複数の電極層４とを交互に形成する（図１(ａ)）。下地層２、絶縁層３、および電極層４は、第１膜の例である。次に、これらの絶縁層３および電極層４を含む積層膜上に下地マスク層５を形成し、下地マスク層５上にフォトレジスト層６を形成する（図１(ａ)）。下地マスク層５は、第２膜の例である。
基板１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１(ａ)は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱うが、－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
下地層２は例えば、ＳｉＯ２膜（シリコン酸化膜）やＳｉＮ膜（シリコン窒化膜）などの層間絶縁膜である。下地層２は、半導体層や導体層を含んでいてもよい。なお、基板１上に絶縁層３および電極層４を直接形成する場合には、下地層２は不要である。
絶縁層３は、例えばＳｉＯ２膜である。電極層４は、例えばＷ（タングステン）膜である。電極層４内のタングステンは、第２金属元素の例である。本実施形態の電極層４は、３次元メモリの制御電極（ワード線）として機能する。なお、絶縁層３と電極層４の材料の組合せは「ＳｉＯ２とＷ」以外でもよく、例えば「ＳｉＮとＷ」「ＳｉＯ２とＭｏ（モリブデン）」「ＳｉＮとＭｏ」「ＳｉＯ２とＳｉ」「ＳｉＮとＳｉ」などでもよい。
本実施形態の下地マスク層５は、金属元素を含有しない非金属マスク層であり、例えばＳｉＯ２膜である。本実施形態のフォトレジスト層６は、下地マスク層５上に、不図示のカーボン膜と反射防止膜とを介して形成される。
次に、リソグラフィによりフォトレジスト層６に穴Ｈを形成する（図１(ｂ)）。穴Ｈは、凹部の一例である。次に、フォトレジスト層６をマスクとするＲＩＥ（Reactive Ion Etching）により、穴Ｈの底部の反射防止膜、カーボン膜、および下地マスク層５を加工する（図１(ｃ)）。その結果、下地マスク層５に穴Ｈが形成（転写）される。その後、フォトレジスト層６、反射防止膜、およびカーボン膜は、Ｏ２プラズマ等を用いて除去される。
符号Ｗ１は、図１(ｃ)の工程後における下地マスク層５の穴Ｈの開口幅（上端径）を示す。本実施形態では、下地マスク層５の厚さが、穴Ｈの開口幅Ｗ１の３倍以上となるように、下地マスク層５に穴Ｈが形成される。なお、開口幅Ｗ１とは例えば、穴Ｈの最大径のことを指すが、穴Ｈ以外の凹部の場合にはこれに限らない。一例として、凹部が、Ｙ方向に延びる溝である場合には、開口幅Ｗ１は例えば、溝のＸ軸上の長さとしてもよい。
本実施形態ではその後、下地マスク層５上に金属マスク層を形成する第１処理と、穴Ｈに露出した複数の電極層４、複数の絶縁層３、および下地層２を加工する第２処理とを１回以上実行する（図２(ａ)～図３(ｃ)）。具体的には、穴Ｈがこれらの電極層４、絶縁層３、および下地層２を貫通して基板１に到達するまで、第１処理と第２処理とを交互に繰り返し実行する。なお、金属マスク層は、Ａｌ（アルミニウム）膜のような金属単体層でもよいし、Ａｌ２Ｏ３膜（アルミニウム酸化膜）やＹ２Ｏ３膜（イットリウム酸化膜）のような金属化合物層でもよい。
図２(ａ)と図２(ｂ)の工程は、１回目の第１処理に相当し、図２(ｃ)の工程は、１回目の第２処理に相当する。図３(ａ)と図３(ｂ)の工程は、２回目の第１処理に相当し、図３(ｃ)の工程は、２回目の第２処理に相当する。以下、第１処理と第２処理の詳細を説明する。
まず、図２(ａ)の工程までに形成された穴Ｈを加工することで、穴Ｈの側面Ｓ１の上方に、穴Ｈの側面Ｓ１に対して傾斜した傾斜面Ｓ２を形成する（図２(ａ)）。傾斜面Ｓ２の形成は例えば、Ａｒ（アルゴン）プラズマを用いたドライエッチングにより行われる。傾斜面Ｓ２の形成は、その他のプラズマを用いて行ってもよい。本工程により、下地マスク層５の側面Ｓ１と、下地マスク層５の上面との間に、下地マスク層５の傾斜面Ｓ２が形成される。傾斜面Ｓ２のＸＹ平面に対する傾きは、例えば４５～８５度である。符号Ｗ２は、図２(ａ)の工程後における下地マスク層５の穴Ｈの開口幅を示す。
次に、下地マスク層５上に、下地マスク層５とともに穴Ｈの側面Ｓ１を形成するように金属マスク層７を形成する（図２(ｂ)）。金属マスク層７は、金属元素を含有するマスク層であり、例えばＡｌ２Ｏ３膜である。金属マスク層７は第３膜の例であり、金属マスク層７内のアルミニウムは第１金属元素の例である。なお、金属マスク層７をＹ２Ｏ３膜とする場合には、金属マスク層７内のイットリウムが第１金属元素の例であり、金属マスク層７をＡｌ膜とする場合には、金属マスク層７内のアルミニウムが第１金属元素の例である（以下同様）。
本実施形態の金属マスク層７は、ＰＶＤ（Physical Vapor Deposition）により形成される。これにより、金属マスク層７を非コンフォーマルに形成することが可能となり、金属マスク層７を下地マスク層５の上面および傾斜面Ｓ２に選択的に形成することが可能となる。本実施形態によれば、金属マスク層７をＰＶＤにより形成することで、金属マスク層７を下地マスク層５の側面Ｓ１にはほぼ形成しないようにすることができる。なお、金属マスク層７は、非コンフォーマルに形成可能なその他の方法により形成してもよく、例えばＣＶＤ（Chemical Vapor Deposition）により形成してもよい。
また、本実施形態によれば、下地マスク層５の穴Ｈのアスペクト比を大きな値に設定することで、金属マスク層７を穴Ｈの底面にはほぼ形成しないようにすることができる。そのため、本実施形態では、下地マスク層５の厚さが、上述の開口幅Ｗ１の３倍以上に設定されている。これにより、穴Ｈの底面の金属マスク層７が、電極層４、絶縁層３、および下地層２の加工を阻害することを回避することが可能となる。
符号Ｗ３は、図２(ｂ)の工程後における下地マスク層５および金属マスク層７の穴Ｈの開口幅を示す。本実施形態によれば、下地マスク層５に傾斜面Ｓ２を形成してから金属マスク層７を形成することで、穴Ｈの閉塞を抑制するように金属マスク層７を形成することができる。本実施形態の金属マスク層７は、開口幅Ｗ３が上述の開口幅Ｗ１と同じ値となるように形成される。ここで、同じ値とは、数値が完全には一致せずに、ほぼ同じ数値となる場合も含む。なお、本実施形態では、穴Ｈの閉塞を効果的に抑制するため、開口幅Ｗ２を開口幅Ｗ１よりも十分に大きな値に設定している。
次に、金属マスク層７と下地マスク層５とをマスクとするＲＩＥにより、穴Ｈの底部の電極層４および絶縁層３を加工する（図２(ｃ)）。その結果、穴Ｈがいくつかの電極層４および絶縁層３を貫通する。この際、金属マスク層７の厚さは、ＲＩＥの影響により減少していく。
このように、１回目の第１処理と第２処理が実行される。本実施形態では、穴Ｈが基板１に到達する前に、金属マスク層７が薄くなってしまっている（図２(ｃ)）。そこで、２回目の第１処理と第２処理をさらに開始する。
まず、図３(ａ)の工程までに形成された穴Ｈを加工することで、穴Ｈの側面Ｓ１の上方に、穴Ｈの側面Ｓ１に対して傾斜した傾斜面Ｓ３を形成する（図３(ａ)）。本工程は、図２(ａ)の工程と同様に実行可能である。本工程により、金属マスク層７および下地マスク層５の側面Ｓ１と、金属マスク層７の上面との間に、金属マスク層７の傾斜面Ｓ３が形成される。
なお、図３(ａ)の工程は、図２(ｃ)の工程で下地マスク層５の上面および／または傾斜面Ｓ２が露出してから開始してもよい。その場合、傾斜面Ｓ３は、下地マスク層５に形成されてもよいし、下地マスク層５と金属マスク層７とにまたがって形成されてもよい。これは、３回目以降の第１処理を実行する場合にも同様である。符号Ｗ４は、図３(ａ)の工程後における下地マスク層５および金属マスク層７の穴Ｈの開口幅を示す。
次に、金属マスク層７上に、下地マスク層５および金属マスク層７とともに穴Ｈの側面Ｓ１を形成するように金属マスク層８を形成する（図３(ｂ)）。本工程は、図２(ｂ)の工程と同様に実行可能である。金属マスク層８は、金属元素を含有するマスク層であり、例えばＡｌ２Ｏ３膜である。金属マスク層８は第３膜の例であり、金属マスク層８内のアルミニウムは第１金属元素の例である。本実施形態の金属マスク層８は、ＰＶＤにより非コンフォーマルに形成される。金属マスク層８は、金属マスク層７と同様に、Ｙ２Ｏ３膜やＡｌ膜でもよい。
符号Ｗ５は、図３(ｂ)の工程後における下地マスク層５、金属マスク層７、および金属マスク層８の穴Ｈの開口幅を示す。本実施形態によれば、金属マスク層７（および／または下地マスク層５）に傾斜面Ｓ３を形成してから金属マスク層８を形成することで、穴Ｈの閉塞を抑制するように金属マスク層８を形成することができる。本実施形態の金属マスク層８は、開口幅Ｗ５が上述の開口幅Ｗ１と同じ値となるように形成される。
次に、金属マスク層８、金属マスク層７、および下地マスク層５とをマスクとするＲＩＥにより、穴Ｈの底部の電極層４、絶縁層３、および下地層２を加工する（図３(ｃ)）。その結果、穴Ｈがこれらの電極層４、絶縁層３、および下地層２を貫通して基板１に到達する。この際、金属マスク層８の厚さは、ＲＩＥの影響により減少していく。
こうして、電極層４、絶縁層３、および下地層２を貫通する穴Ｈが形成される。この穴Ｈは例えば、３次元メモリ用のメモリホールとして使用される。
なお、本実施形態では、複数の絶縁層３と複数の電極層４とを交互に含む積層膜を形成する代わりに、複数の第１絶縁層（絶縁層３）と複数の第２絶縁層（犠牲層）とを交互に含む積層膜を形成してもよい。第１絶縁層は、例えばＳｉＯ２膜である。第２絶縁層は、例えばＳｉＮ膜である。この場合、金属マスク層７、８としては、例えばＷ（タングステン）膜を使用可能である。各第２絶縁層は、図３(ｃ)の工程よりも後にエッチングにより除去され、各第２絶縁層の除去によりできた空洞内に電極層４が埋め込まれる。
図４は、第１実施形態の比較例の半導体装置の製造方法を示す断面図である。
図４(ａ)は、図１(ｂ)と同様の構造を示しているが、図１(ｂ)の下地マスク層５が金属マスク層７に置き換えられている。金属マスク層７は、上述の下地マスク層５のような非金属マスク層に比べて、エッチング加工しにくい。
そのため、フォトレジスト層６の穴Ｈを、ＲＩＥにより金属マスク層７に転写しようとすると、金属マスク層７の穴Ｈの側面がテーパー形状になる可能性や、金属マスク層７を穴Ｈが貫通しない可能性がある（図４(ｂ)）。一方、これらの問題に対処するために、金属マスク層７の膜厚を薄くすると、電極層４、絶縁層３、および下地層２を加工し終わる前に金属マスク層７が消滅してしまう可能性がある。
そこで、本実施形態の図２(ａ)～図２(ｃ)の工程では、下地マスク層５上に非コンフォーマルに金属マスク層７を形成し、下地マスク層５と金属マスク層７とを用いて電極層４、絶縁層３、および下地層２を加工する。これにより、金属マスク層７にエッチングにより穴Ｈを形成する必要がなくなり、図４(ｂ)の問題を回避することが可能となる。一方、下地マスク層５には、容易に穴Ｈを形成することができる（図１(ｃ)）。以上は、図３(ａ)～図３(ｃ)の工程でも同様である。
さらに、本実施形態では、下地マスク層５に傾斜面Ｓ２を形成してから金属マスク層７を形成することで、金属マスク層７による穴Ｈの閉塞を抑制することができる。また、本実施形態では、金属マスク層７が消滅しそうになった場合には、さらなる金属マスク層８を形成すればよいため、金属マスク層７の膜厚を薄くすることができる。このことも、穴Ｈの閉塞の抑制に寄与することができる。また、薄い膜厚の金属マスク層７は、厚い膜厚の金属マスク層７に比べて、短時間で容易に形成することができる。以上は、金属マスク層８についても同様である。
以上のように、本実施形態では、下地マスク層５上に金属マスク層を形成する第１処理と、穴Ｈの底部の複数の電極層４、複数の絶縁層３、および下地層２を加工する第２処理とを１回以上実行することで、基板１に到達する穴Ｈを形成する。また、本実施形態の各第１処理では、穴Ｈに傾斜面を形成してから金属マスク層を形成する。
よって、本実施形態によれば、下地マスク層５と金属マスク層によりマスク層を構成することで、テーパー形状や閉塞が抑制された穴Ｈを有するマスク層を簡単に形成することが可能となり、好適なマスク層を簡単に提供することが可能となる。本実施形態によれば、アスペクト比の高い穴Ｈに傾斜面を形成することで、穴Ｈを閉塞せずに金属マスク層を形成することが可能になり、金属マスク層を加工することなく金属マスク層を形成することが可能となる。
（第２実施形態）
図５および図６は、第２実施形態の半導体装置の製造方法を示す断面図である。
まず、基板１上に下地層２を形成し、下地層２上に複数の絶縁層３と複数の電極層４とを交互に形成し、これらの電極層４、複数の絶縁層３、および下地層２を貫通する穴Ｍを形成する（図５(ａ)）。これらの処理は例えば、図１(ａ)～図３(ｃ)の工程により実行可能である。下地層２、絶縁層３、および電極層４は、第１膜の例である。穴Ｍは、凹部の例である。本実施形態の穴Ｍは、３次元メモリ用のメモリホールとして使用される。
次に、基板１の全面に、３次元メモリの第１ブロック絶縁膜１１、第２ブロック絶縁膜１２、電荷蓄積層１３、トンネル絶縁膜１４、および第１チャネル半導体層１５を順に形成する（図５(ａ)）。その結果、これらの層（１１～１５）が、穴Ｍの側面および底面に形成される。これらの層は、第１層の例である。第１ブロック絶縁膜１１は、例えばｈｉｇｈ－ｋ膜である。第２ブロック絶縁膜１２は、例えばＳｉＯ２膜である。電荷蓄積層１３は、例えばＳｉＮ膜である。トンネル絶縁膜１４は、例えばＳｉＯ２膜である。第１チャネル半導体層１５は、例えばＳｉ膜である。
次に、絶縁層３および電極層４を含む積層膜上に、これらの層を介して、下地マスク層１６を形成する（図５(ｂ)）。下地マスク層１６は、第２膜の例である。本実施形態の下地マスク層１６は、上述の下地マスク層５と同様に、金属元素を含有しない非金属マスク層であり、例えばＳｉＯ２膜である。
本実施形態の下地マスク層１６は、第１チャネル半導体層１５とともに穴Ｍの側面を形成するように、ＣＶＤにより非コンフォーマルに形成される。その結果、下地マスク層１６は、上記の積層膜の上面に選択的に形成される。本実施形態では、図５(ｂ)の工程後における穴Ｍの開口幅が、図５(ａ)の工程後における穴Ｍの開口幅とほぼ同じ、またはこれより少し小さくなる。
次に、図５(ｂ)の工程までに形成された穴Ｍを加工することで、穴Ｍの側面Ｐ１の上方に、穴Ｍの側面Ｐ１に対して傾斜した傾斜面Ｐ２を形成する（図５(ｃ)）。本工程は、図２(ａ)の工程と同様に実行可能である。本工程により、第１チャネル半導体層１５および下地マスク層１６の側面Ｐ１と、下地マスク層１６の上面との間に、下地マスク層１６の傾斜面Ｐ２が形成される。
次に、下地マスク層１６上に金属マスク層１７を形成する（図６(ａ)）。本工程は、図２(ｂ)の工程と同様に実行可能である。金属マスク層１７は、上述の金属マスク層７と同様に、金属元素を含有するマスク層であり、例えばＡｌ２Ｏ３膜である。金属マスク層１７は第３膜の例であり、金属マスク層１７内のアルミニウムは第１金属元素の例である。金属マスク層１７は、金属マスク層７、８と同様に、Ｙ２Ｏ３膜やＡｌ膜でもよい。
本実施形態の下地マスク層１６は、第１チャネル半導体層１５および下地マスク層１６とともに穴Ｍの側面Ｐ１を形成するように、ＰＶＤにより非コンフォーマルに形成される。その結果、金属マスク層１７は、下地マスク層１６の上面および傾斜面Ｐ２に選択的に形成される。本実施形態の金属マスク層１７は、図６(ａ)の工程後における穴Ｍの開口幅が、図５(ｂ)の工程後における穴Ｍの開口幅と同じになるように形成される。図５(ｃ)および図６(ａ)の工程は、１回目の第１処理に相当する。
次に、金属マスク層１７、下地マスク層１６等をマスクとするＲＩＥにより、穴Ｍの底部の第１チャネル半導体層１５、トンネル絶縁膜１４、電荷蓄積層１３、第２ブロック絶縁膜１２、および第１ブロック絶縁膜１１を加工する（図６(ｂ)）。その結果、穴Ｍがこれらの層（１１～１５）を貫通して基板１に到達する。図６(ｂ)の工程は、１回目の第２処理に相当する。
なお、穴Ｍが基板１に到達する前に薄くなってしまった場合には、２回目以降の第１処理と第２処理とを実行してもよい。すなわち、図５(ｃ)～図６(ｂ)と同様の工程を再度実行してもよい。
次に、金属マスク層１７と下地マスク層１６とを除去した後、基板１の全面に、３次元メモリの第２チャネル半導体層１８とコア絶縁膜１９とを順に形成する（図６(ｃ)）。その結果、第２チャネル半導体層１８が穴Ｍの側面および底面に形成され、コア絶縁膜１９が穴Ｍ内に埋め込まれる。第２チャネル半導体層１８とコア絶縁膜１９は、第２層の例である。第２チャネル半導体層１８は、例えばＳｉ層である。コア絶縁膜１９は、例えばＳｉＯ２膜である。
こうして、３次元メモリのメモリセル構造が形成される。上述の積層膜上の第１ブロック絶縁膜１１、第２ブロック絶縁膜１２、電荷蓄積層１３、トンネル絶縁膜１４、第１チャネル半導体層１５、第２チャネル半導体層１８、およびコア絶縁膜１９は、その後に除去される。
なお、本実施形態では、複数の絶縁層３と複数の電極層４とを交互に含む積層膜を形成する代わりに、複数の第１絶縁層（絶縁層３）と複数の第２絶縁層（犠牲層）とを交互に含む積層膜を形成してもよい。第１絶縁層は、例えばＳｉＯ２膜である。第２絶縁層は、例えばＳｉＮ膜である。この場合、金属マスク層１７としては、例えばＷ（タングステン）膜を使用可能である。各第２絶縁層は、所定の段階でエッチングにより除去され、各第２絶縁層の除去によりできた空洞内に電極層４が埋め込まれる。
以上のように、本実施形態では、下地マスク層１６上に金属マスク層１７を形成する第１処理と、穴Ｍの底部の第１チャネル半導体層１５、トンネル絶縁膜１４、電荷蓄積層１３、第２ブロック絶縁膜１２、および第１ブロック絶縁膜１１を加工する第２処理とを実行することで、これらの層（１１～１５）を貫通する穴Ｍを形成する。また、本実施形態の第１処理では、穴Ｍに傾斜面Ｐ２を形成してから金属マスク層１７を形成する。
よって、本実施形態によれば、下地マスク層１６と金属マスク層１７によりマスク層を構成することで、テーパー形状や閉塞が抑制された穴Ｍを有するマスク層を簡単に形成することが可能となり、好適なマスク層を簡単に提供することが可能となる。本実施形態によれば、アスペクト比の高い穴Ｈに傾斜面を形成することで、穴Ｈを閉塞せずに金属マスク層を形成することが可能になり、金属マスク層を加工することなく金属マスク層を形成することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な方法は、その他の様々な形態で実施することができる。また、本明細書で説明した方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：下地層、３：絶縁層、４：電極層、５：下地マスク層、
６：フォトレジスト層、７：金属マスク層、８：金属マスク層、
１１：第１ブロック絶縁膜、１２：第２ブロック絶縁膜、１３：電荷蓄積層、
１４：トンネル絶縁膜、１５：第１チャネル半導体層、１６：下地マスク層、
１７：金属マスク層、１８：第２チャネル半導体層、１９：コア絶縁膜

Claims (9)

  1. 基板上に第１膜を形成し、
    前記第１膜上に第２膜を形成し、
    前記第２膜に凹部を形成し、
    前記第２膜上に、前記第２膜とともに前記凹部の側面を形成するように、金属元素を含有する第３膜を形成する第１処理と、前記第２および第３膜を用いて、前記凹部に露出した前記第１膜を加工する第２処理とを１回以上実行する、
    ことを含み、
    Ｎ回目（Ｎは１以上の整数）の第１処理では、前記第２膜上に前記第３膜を形成する前に、前記Ｎ回目の第１処理までに形成された前記凹部を加工することで、前記凹部の側面の上方に、前記凹部の側面に対して傾斜した面を形成する、半導体装置の製造方法。
  2. 前記第１処理と前記第２処理とを交互に繰り返し実行することで、前記凹部が前記第１膜を貫通するように前記第１膜を加工する、請求項１に記載の半導体装置の製造方法。
  3. 前記面は、前記凹部をドライエッチングにより加工することで形成される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１膜は、前記基板上に交互に形成された複数の絶縁層と複数の電極層とを含み、
    前記第３膜は、第１金属元素を含有し、前記絶縁層は、シリコンを含有し、前記電極層は、前記第１金属元素と異なる第２金属元素またはシリコンを含有する、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第１膜は、前記基板上に交互に形成された複数の第１絶縁層と複数の第２絶縁層とを含み、
    前記第３膜は、金属元素を含有し、前記第１絶縁層および前記第２絶縁層は、シリコンを含有する、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第３膜は、前記第２膜に形成された前記凹部の開口幅と同じ開口幅を有するように形成される、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 基板上に第１膜を形成し、
    前記第１膜に凹部を形成し、
    前記凹部の側面および底面に第１層を形成し、
    前記第１膜上に、前記第１層とともに前記凹部の側面を形成するように第２膜を形成し、
    前記第２膜上に、前記第１層および前記第２膜とともに前記凹部の側面を形成するように第３膜を形成する第１処理と、前記第２および第３膜を用いて、前記凹部の底部の前記第１層を加工する第２処理とを１回以上実行する、
    ことを含み、
    Ｎ回目（Ｎは１以上の整数）の第１処理では、前記第２膜上に前記第３膜を形成する前に、前記Ｎ回目の第１処理までに形成された前記凹部を加工することで、前記凹部の側面の上方に、前記凹部の側面に対して傾斜した面を形成する、半導体装置の製造方法。
  8. 前記第１層の加工後に、前記凹部内に第２層を形成することを含む、請求項７に記載の半導体装置の製造方法。
  9. 前記第１層は少なくとも、電荷蓄積層と第１半導体層とを含み、
    前記第２層は少なくとも、第２半導体層を含む、
    請求項８に記載の半導体装置の製造方法。
JP2018027170A 2018-02-19 2018-02-19 半導体装置の製造方法 Active JP7037384B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018027170A JP7037384B2 (ja) 2018-02-19 2018-02-19 半導体装置の製造方法
US16/031,535 US10515797B2 (en) 2018-02-19 2018-07-10 Method for producing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018027170A JP7037384B2 (ja) 2018-02-19 2018-02-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2019145615A JP2019145615A (ja) 2019-08-29
JP7037384B2 true JP7037384B2 (ja) 2022-03-16

Family

ID=67618103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018027170A Active JP7037384B2 (ja) 2018-02-19 2018-02-19 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10515797B2 (ja)
JP (1) JP7037384B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088169A (ja) 2005-09-21 2007-04-05 Sanyo Electric Co Ltd 有機薄膜の製造方法並びにトランジスタ用またはダイオード用薄膜及び有機ｅｌ用薄膜
JP2008060566A (ja) 2006-08-22 2008-03-13 Lam Res Corp プラズマエッチング性能強化方法
JP2016105465A (ja) 2014-11-14 2016-06-09 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 垂直ｎａｎｄホールエッチングのためのめっき金属ハードマスク
JP2017005178A (ja) 2015-06-12 2017-01-05 株式会社東芝 半導体装置の製造方法
US20170186766A1 (en) 2015-12-29 2017-06-29 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353195A (ja) 2001-05-23 2002-12-06 Sony Corp 半導体装置の製造方法
JP5086851B2 (ja) 2008-03-14 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
JP2016058456A (ja) 2014-09-05 2016-04-21 株式会社東芝 半導体装置の製造方法
US10497567B2 (en) * 2017-08-07 2019-12-03 Applied Materials, Inc. Method of enhanced selectivity of hard mask using plasma treatments

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088169A (ja) 2005-09-21 2007-04-05 Sanyo Electric Co Ltd 有機薄膜の製造方法並びにトランジスタ用またはダイオード用薄膜及び有機ｅｌ用薄膜
JP2008060566A (ja) 2006-08-22 2008-03-13 Lam Res Corp プラズマエッチング性能強化方法
JP2016105465A (ja) 2014-11-14 2016-06-09 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 垂直ｎａｎｄホールエッチングのためのめっき金属ハードマスク
JP2017005178A (ja) 2015-06-12 2017-01-05 株式会社東芝 半導体装置の製造方法
US20170186766A1 (en) 2015-12-29 2017-06-29 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
US20190259609A1 (en) 2019-08-22
JP2019145615A (ja) 2019-08-29
US10515797B2 (en) 2019-12-24

Similar Documents

Publication Publication Date Title
US9679985B1 (en) Devices and methods of improving device performance through gate cut last process
JP5105824B2 (ja) マスク構造物の形成方法及びこれを利用した微細パターン形成方法
US10991794B2 (en) Semiconductor device and method for manufacturing same
TWI590383B (zh) 半導體裝置結構與其形成方法
JP6163446B2 (ja) 半導体装置の製造方法
JP2007027743A (ja) 集積半導体構造の製造方法及び対応する集積半導体構造
JP4606967B2 (ja) 半導体素子の製造方法
CN106960875B (zh) 半导体装置及其制造方法
US20080085606A1 (en) Method for Fabricating a Structure for a Semiconductor Component, and Semiconductor Component
JP7037384B2 (ja) 半導体装置の製造方法
CN109216433A (zh) 埋入式字符线和鳍状结构上栅极的制作方法
JP2009200396A (ja) 半導体装置の製造方法
JP2011114216A (ja) 半導体装置の製造方法
US9852987B2 (en) Semiconductor device and method of manufacturing the same
JP2007335783A (ja) 半導体装置の製造方法
JP2021040008A (ja) 半導体装置の製造方法
TWI399794B (zh) 用於含金屬層之加強成核的半導體表面電漿處理
US9887093B1 (en) Semiconductor device manufacturing method
CN108807267B (zh) 半导体装置及其制造方法
US11443947B2 (en) Method for forming etching mask and method for manufacturing semiconductor device
US20150243512A1 (en) Method of manufacturing semiconductor device
US20210020425A1 (en) Semiconductor structure and method for forming the same
US20200211991A1 (en) Semiconductor structure and method of manufacturing the same
CN106298662B (zh) 一种半导体器件及其制作方法和电子装置
JP4242330B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180906

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210922

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220304

R151 Written notification of patent or utility model registration

Ref document number: 7037384

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151