JP2021040008A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】膜に凹部を好適に形成することが可能な半導体装置の製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置の製造方法は、基板上に第１膜を形成することを含む。前記方法はさらに、前記第１膜上に、炭素を含む第２膜を形成することを含む。前記方法はさらに、前記第２膜をマスクとして用いたエッチングにより、前記第１膜に凹部を形成することを含む。前記第２膜は、炭素を含む第１層と、前記第１層上に形成され、炭素を含み、前記第１層の密度よりも低い密度を有する第２層とを含む。【選択図】図２
Description
本発明の実施形態は、半導体装置の製造方法に関する。
基板上の膜にホールやスリットなどの凹部をエッチングにより形成する際に、膜上に設けられたエッチングマスク層の性能が悪いと、凹部を好適に形成できない場合がある。
膜に凹部を好適に形成することが可能な半導体装置の製造方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、基板上に第１膜を形成することを含む。前記方法はさらに、前記第１膜上に、炭素を含む第２膜を形成することを含む。前記方法はさらに、前記第２膜をマスクとして用いたエッチングにより、前記第１膜に凹部を形成することを含む。前記第２膜は、炭素を含む第１層と、前記第１層上に形成され、炭素を含み、前記第１層の密度よりも低い密度を有する第２層とを含む。
以下、本発明の実施形態を、図面を参照して説明する。図１から図７において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、３次元メモリである。
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、３次元メモリである。
図１の半導体装置は、基板１と、下部層２と、複数の電極層３と、複数の絶縁層４と、上部層５と、複数のメモリホールＭと、複数のコンタクトホールＨとを備えている。図１の半導体装置はさらに、各メモリホールＭ内に順に設けられたブロック絶縁膜１１、電荷蓄積層１２、トンネル絶縁膜１３、チャネル半導体層１４、およびコア絶縁膜１５と、各コンタクトホールＨ内に設けられたコンタクトプラグ１６とを備えている。
基板１は例えば、シリコン（Ｓｉ）基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
下部層２は、基板１内に形成された拡散層Ｌ上に形成されており、基板１上に順に形成された第１下部絶縁膜２ａ、ソース側導電層２ｂ、および第２下部絶縁膜２ｃを含んでいる。第１下部絶縁膜２ａは、例えばシリコン酸化膜（ＳｉＯ２）である。ソース側導電層２ｂは、例えばポリシリコン層である。第２下部絶縁膜２ｃは、例えばシリコン酸化膜である。
複数の電極層３と複数の絶縁層４は、下部層２上に交互に積層されている。電極層３は例えば、タングステン（Ｗ）層などの金属層、またはポリシリコン層などの半導体層であり、ワード線として機能する。絶縁層４は例えば、シリコン酸化膜である。図１は、これらの電極層３および絶縁層４を含む積層膜を貫通する複数のメモリホールＭと、この積層膜の階段領域上に形成された複数のコンタクトホールＨとを示している。
上部層５は、上記積層膜上に形成されており、カバー絶縁膜５ａと、ドレイン側導電層５ｂと、第１層間絶縁膜５ｃと、第２層間絶縁膜５ｄとを含んでいる。カバー絶縁膜５ａは、上記積層膜上に形成されている。ドレイン側導電層５ｂは、階段領域に隣接するようにカバー絶縁膜５ａ上に形成されている。第１層間絶縁膜５ｃは、階段領域上の空間を埋め込むようにカバー絶縁膜５ａ上に形成されている。第２層間絶縁膜５ｄは、ドレイン側導電層５ｂおよび第１層間絶縁膜５ｃ上に形成されている。カバー絶縁膜５ａは、例えばシリコン酸化膜である。ドレイン側導電層５ｂは、例えばポリシリコン層である。第１層間絶縁膜５ｃは、例えばシリコン酸化膜である。第２層間絶縁膜５ｄは、例えばシリコン酸化膜である。
ブロック絶縁膜１１、電荷蓄積層１２、トンネル絶縁膜１３、チャネル半導体層１４、およびコア絶縁膜１５は、下部層２、複数の電極層３、複数の絶縁層４、および上部層５を貫通する各メモリホールＭの側面に順に形成されている。その結果、各メモリホールＭ内に複数のメモリセルが形成されている。ブロック絶縁膜１１は、例えばシリコン酸化膜である。電荷蓄積層１２は、例えばシリコン窒化膜（ＳｉＮ）であるが、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜１３は、例えばシリコン酸化膜である。チャネル半導体層１４は、例えばポリシリコン層などの半導体層であり、基板１内の拡散層Ｌに電気的に接続されている。コア絶縁膜１５は、例えばシリコン酸化膜である。
階段領域では、複数のコンタクトプラグ１６が、上部層５を貫通する複数のコンタクトホールＨ内に形成されている。これらのコンタクトプラグ１６は、互いに異なる電極層３に電気的に接続されている。各コンタクトプラグ１６は例えば、チタン（Ｔｉ）含有層やＴａ（タンタル）含有層などのバリアメタル層と、タングステン層、銅（Ｃｕ）層、アルミニウム（Ａｌ）層などのプラグ材層により形成されている。
図２および図３は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、基板１上に下部層２（図示せず）を形成し、基板１上に下部層２を介して複数の犠牲層６と複数の絶縁層４とを交互に積層する（図２(ａ)）。犠牲層６は、例えばシリコン窒化膜である。次に、これらの犠牲層６および絶縁層４を含む積層膜上に上部層５（図示せず）を形成し、この積層膜上に上部層５を介してマスク層７を形成する（図２(ａ)）。マスク層７は、例えばカーボン（Ｃ）膜である。下部層２および上部層５については、図１を参照されたい。下部層２、複数の犠牲層６、複数の絶縁層４、および上部層５は第１膜の例であり、マスク層７は第２膜の例である。また、犠牲層６は、第１膜内の第１絶縁層の例であり、絶縁層４は、第１膜内の第２絶縁層の例である。
図２(ａ)の工程では、基板１上に複数の犠牲層６と複数の絶縁層４とを交互に積層する代わりに、基板１上に複数の電極層３と複数の絶縁層４とを交互に積層してもよい。この場合、犠牲層６を電極層３へと置換する工程（後述）は実行不要である。この場合、下部層２、複数の電極層３、複数の絶縁層４、および上部層５は第１膜の例であり、マスク層７は第２膜の例である。
本実施形態では、下部層２、複数の犠牲層６、複数の絶縁層４、および上部層５を被エッチング膜とし、マスク層７をエッチングマスク層とするエッチングを実行する。以下、本実施形態のマスク層７の詳細を説明する。
マスク層７は、上記積層膜上に形成されたマスク層７ａと、マスク層７ａ上に形成されたマスク層７ｂとを含んでいる。本実施形態のマスク層７ａとマスク層７ｂは、いずれもカーボン膜であるが、互いに異なる性質を有している。マスク層７ａは、第２膜内の第１層の例であり、マスク層７ｂは、第２膜内の第２層の例である。
本実施形態では、マスク層７ａが高い密度を有し、マスク層７ｂが低い密度を有している。その結果、マスク層７ｂの密度が、マスク層７ａの密度よりも低くなっている。マスク層７ａの密度は、例えば２．０ｇ／ｃｍ３以上であり、好ましくは２．３ｇ／ｃｍ３以上である。マスク層７ｂの密度は、例えば２．０ｇ／ｃｍ３未満であり、好ましくは１．９以上かつ２．０ｇ／ｃｍ３未満である。
マスク層７ａは例えば、ダイヤモンドライクカーボン膜であり、マスク層７ｂは例えば、アモルファスカーボン膜である。マスク層７ａとマスク層７ｂの各々は、純粋なカーボン膜でもよいし、炭素原子とその他の原子とを含む膜、例えば、主成分としての炭素原子とその他の不純物原子とを含むカーボン膜でもよい。本実施形態のマスク層７ａとマスク層７ｂは、炭素以外の原子を含むまたは含まないカーボン膜であり、マスク層７ｂ内の炭素濃度が、マスク層７ａ内の炭素濃度より低くなっている。ここで、炭素濃度は、単位体積あたりの炭素原子の個数である。
マスク層７ａは例えば、組成比が９０％以上の炭素原子と、組成比が１０％以下の水素原子とを含有するダイヤモンドライクカーボン膜である。マスク層７ａはさらに、タングステン原子、ボロン原子、窒素原子、酸素原子などの不純物原子を含有していてもよい。本実施形態のマスク層７ａは、ダイヤモンドのＳＰ３構造を多く含んでおり、このことは例えばラマン分光により解析可能である。ラマン分光で解析すると、マスク層７ａはＩＤ／ＩＧ比が１以下となる。マスク層７ａの膜厚は、例えば２００ｎｍ以上である。
ここで、ラマン分光とＩＤ／ＩＧ比について補足する。例えば、ラマン分光のスペクトルをガウス関数などでフィッティングしてピークを分離した場合において、一般に、１３５０ｃｍ−１近傍の波数にあるピークをＤバンドのピークと呼び、１５５０ｃｍ−１近傍の波数にあるピークをＧバンドのピークと呼ぶ。これらのピークの強度比がＩＤ／ＩＧ比となる。
マスク層７ａとマスク層７ｂは、例えば次のいずれかの方法により形成可能である。第１の方法では、マスク層７ａとマスク層７ｂを、共にＣＶＤ（Chemical Vapor Deposition）により形成する。第２の方法では、マスク層７ａとマスク層７ｂを、共にＰＶＤ（Physical Vapor Deposition）により形成する。第３の方法では、マスク層７ａとマスク層７ｂを、それぞれＰＶＤとＣＶＤにより形成する。第４の方法では、マスク層７ａとマスク層７ｂを、それぞれ真空気相プロセス（例えばＣＶＤやＰＶＤ）と大気圧液相プロセスにより形成する。本実施形態では、第１から第４の方法のいずれを採用してもよい。
上記のＣＶＤの例は、プラズマＣＶＤ、熱ＣＶＤ、光ＣＶＤなどである。一方、上記のＰＶＤの例は、スパッタリング法、アークイオンプレーティング法、イオン蒸着法、イオンビーム法、レーザーアブレーション法などである。一般に、ＰＶＤにより形成される膜の密度は、ＣＶＤにより形成される膜の密度よりも高くなり、ＰＶＤにより形成される膜は、ＣＶＤにより形成される膜よりも硬くなる。そのため、第３の方法では、マスク層７ａをＰＶＤにより形成し、マスク層７ｂをＣＶＤにより形成している。ただし、膜の密度は、ＣＶＤの条件を変えることやＰＶＤの条件を変えることでも調整することが可能である。よって、第１の方法では、マスク層７ａとマスク層７ｂを共にＣＶＤにより形成し、第２の方法では、マスク層７ａとマスク層７ｂを共にＰＶＤにより形成している。これらの場合は、マスク層７ａとマスク層７ｂを同じ方法で形成することができるため、マスク層７ａとマスク層７ｂを形成する工程を簡略化することが可能となる。
なお、ＣＶＤでカーボン膜を形成する場合には、ソースガスとして例えばＣＸＨＹガスが使用される（Ｃは炭素、Ｈは水素、ＸおよびＹは１以上の整数を表す）。この場合、カーボン膜は、不純物原子として水素原子を含み得る。一方、ＰＶＤでカーボン膜を形成する場合にも、カーボン膜は、不純物原子として水素原子を含むことが多い。よって、ＣＶＤやＰＶＤにより形成された本実施形態のマスク層７ａやマスク層７ｂは、不純物原子として水素原子を含み得る。
以下、図２(ａ)の工程に続く諸工程について説明する。
次に、マスク層７ｂにドライエッチングにより凹部２１を形成する（図２(ｂ)）。本実施形態では、マスク層７ｂ上にハードマスク層およびレジスト膜（図示せず）を形成し、レジスト膜をリソグラフィによりパターニングし、レジスト膜をマスクとして用いたドライエッチングによりハードマスク層を加工し、ハードマスク層をマスクとして用いたドライエッチングによりマスク層７ｂを加工することで、マスク層７ｂに凹部２１を形成する。
本実施形態の凹部２１は、図１のメモリホールＭを形成するためのホールであり、おおむね円筒形の形状を有している。図２(ｂ)の凹部２１は、マスク層７ｂに形成された凹部２１ａを含んでいる。符号Ａ１は、マスク層７ｂに形成された凹部２１ａの直径を示している。
次に、凹部２１内のマスク層７ａをドライエッチングにより加工し、この凹部２１をマスク層７ａに転写する（図２(ｃ)）。その結果、凹部２１の底面が、マスク層７ｂの下面の高さから、マスク層７ａの下面の高さに低下する。図２(ｃ)の凹部２１は、マスク層７ｂに形成された凹部２１ａと、マスク層７ａに形成された凹部２１ｂとを含んでいる。符号Ａ２は、マスク層７ａに形成された凹部２１ｂの直径を示している。図２(ｃ)において、凹部２１ｂの直径Ａ２はおおむね、凹部２１ａの直径Ａ１と同じである。
次に、下部層２、複数の犠牲層６、複数の絶縁層４、および上部層５を被エッチング膜とし、マスク層７ａおよびマスク層７ｂをエッチングマスク層とするエッチングを実行する（図３(ａ)）。具体的には、凹部２１内の被エッチング膜をドライエッチングにより加工し、この凹部２１を被エッチング膜に転写する。その結果、凹部２１の底面が、マスク層７ａの下面の高さから、基板１の上面の高さに低下する。図３(ａ)の凹部２１は、上述の凹部２１ａ、２１ｂと、被エッチング膜に形成された凹部２１ｃとを含んでいる。符号Ａ３は、被エッチング膜に形成された凹部２１ｃの直径を示している。図３(ａ)において、凹部２１ｃの直径Ａ３はおおむね、凹部２１ｂの直径Ａ２と同じである。凹部２１ｃは、上述のメモリホールＭに相当する。
上述のように、本実施形態のマスク層７ｂの密度は、低く設定されている。そのため、マスク層７ｂは、ドライエッチングにより除去されやすい。本実施形態の被エッチング膜は膜厚が大きいことから、図３(ａ)の工程に要する時間が長くなり、図３(ａ)の工程にてマスク層７ｂが大きく除去されやすい。よって、図３(ａ)の凹部２１ａの直径Ａ１は、図２(ｂ)や図２(ｃ)の凹部２１ａの直径Ａ１よりも広くなっている。
このように凹部２１ａの直径Ａ１が広がることには、図３(ａ)の工程の実行中における凹部２１の閉塞を抑制できるという利点がある。一方、このように凹部２１ａの直径Ａ１が広がると、メモリホールＭの直径、すなわち、凹部２１ｃの直径Ａ３が過度に大きくなってしまうおそれがある。
そこで、本実施形態のマスク層７は、マスク層７ａとマスク層７ｂにより形成されており、マスク層７ａの密度が高く設定されている。これにより、凹部２１ａの直径Ａ１が広がっても、凹部２１ｂの直径Ａ２が広がることを抑制することができ、メモリホールＭの直径が過度に大きくなることを抑制することができる。このように、本実施形態によれば、メモリホールＭの直径の拡大を抑制しつつ、凹部２１の閉塞を抑制することが可能となる。
次に、マスク層７ａとマスク層７ｂとを除去した後、凹部２１ｃ（メモリホールＭ）の側面および底面に、メモリ絶縁膜１７、チャネル半導体層１４、およびコア絶縁膜１５を順に形成する（図３(ｂ)）。メモリ絶縁膜１７は、図１のブロック絶縁膜１１、電荷蓄積層１２、およびトンネル絶縁膜１３を順に含んでいる。
メモリ絶縁膜１７、チャネル半導体層１４、およびコア絶縁膜１５は、例えば次のように形成される。まず、凹部２１ｃの側面および底面にメモリ絶縁膜１７を形成し、メモリホールＭの底部からメモリ絶縁膜１７を除去する。その結果、メモリホールＭの底部に基板１が露出する。次に、凹部２１ｃのトンネル絶縁膜１３や基板１の表面に、チャネル半導体層１４とコア絶縁膜１５とを順に形成する。その結果、チャネル半導体層１４が、基板１に電気的に接続される。
次に、リン酸水溶液などの薬液により、犠牲層６を除去する（図３(ｃ)）。その結果、絶縁層４間に複数の空洞Ｐが形成される。その後、これらの空洞Ｐ内に電極層３を埋め込まれる。その結果、図１に示すように、下部層２上に、複数の電極層３と複数の絶縁層４とを含む積層膜が形成される。この際、空洞Ｐ内に、ブロック絶縁膜１１の一部を構成する絶縁膜を形成してから、空洞Ｐ内に電極層３を形成してもよい。
その後、基板１上に種々の配線層、プラグ層、層間絶縁膜などが形成される。このようにして、図１の半導体装置が製造される。
図４は、第１実施形態の比較例の半導体装置の製造方法を示す断面図である。
本比較例のマスク層７は、図４(ａ)に示すように、低い密度を有するマスク層７ｂのみにより形成されている。図４(ａ)は、マスク層７ｂに形成された凹部２２ａを含む凹部２２と、凹部２２ａの直径Ｂ１とを示している。
図４(ｂ)は、凹部２２が転写されている途中の被エッチング膜を示し、図４(ｃ)は、凹部２２が転写され終わった被エッチング膜を示している。図４(ｂ)と図４(ｃ)は、マスク層７ｂの凹部２２ａと被エッチング膜の凹部２２ｂとを含む凹部２２と、凹部２２ｂの直径Ｂ２とを示している。
本比較例のマスク層７は、低い密度を有するマスク層７ｂのみにより形成されているため、被エッチング膜のドライエッチング中に除去されやすい。そのため、図４(ｂ)と図４(ｃ)に示すように、凹部２２ａの直径Ｂ１は徐々に広がっており、その結果、凹部２２ｂの直径Ｂ２、すなわち、メモリホールＭの直径も徐々に広がっている。
以上のように、本実施形態のマスク層７は、マスク層７ａとマスク層７ｂにより形成されており、マスク層７ｂの密度が、マスク層７ａの密度よりも低く設定されている。よって、本実施形態によれば、メモリホールＭの直径の拡大や凹部２１の閉塞を抑制することが可能となり、被エッチング膜にメモリホールＭ（凹部２１）を好適に形成することが可能となる。
なお、本実施形態のマスク層７は、複数種類の層（下部層２、複数の犠牲層６、複数の絶縁層４、および上部層５）を含む被エッチング膜のエッチング用に使用されたが、単一の層を含む被エッチング膜のエッチング用に使用されてもよい。このような被エッチング膜の例は、シリコン酸化膜、シリコン窒化膜、半導体層、金属層などである。これは、後述する第２実施形態でも同様である。
（第２実施形態）
図５および図６は、第２実施形態の半導体装置の製造方法を示す断面図である。本実施形態では、図１の半導体装置を、第１実施形態と異なる方法により製造する。
図５および図６は、第２実施形態の半導体装置の製造方法を示す断面図である。本実施形態では、図１の半導体装置を、第１実施形態と異なる方法により製造する。
まず、基板１上に下部層２（図示せず）を形成し、基板１上に下部層２を介して複数の犠牲層６と複数の絶縁層４とを交互に積層する（図５(ａ)）。次に、これらの犠牲層６および絶縁層４を含む積層膜上に上部層５（図示せず）を形成し、この積層膜上に上部層５を介してマスク層７を形成する（図５(ａ)）。
マスク層７は、上記積層膜上に形成されたマスク層７ａと、マスク層７ａ上に形成されたマスク層７ｂと、マスク層７ｂ上に形成されたマスク層７ｃとを含んでいる。本実施形態のマスク層７ａ、マスク層７ｂ、およびマスク層７ｃは、いずれもカーボン膜である。マスク層７ａは、第２膜内の第１層の例であり、マスク層７ｂは、第２膜内の第２層の例であり、マスク層７ｃは、第２膜内の第３層の例である。
本実施形態のマスク層７ａとマスク層７ｂの性質はそれぞれ、第１実施形態のマスク層７ａとマスク層７ｂの性質と同じである。また、本実施形態のマスク層７ｃの性質は、第１実施形態のマスク層７ａの性質と同じである。よって、本実施形態では、マスク層７ａが高い密度を有し、マスク層７ｂが低い密度を有し、マスク層７ｃが高い密度を有している。その結果、マスク層７ｂの密度が、マスク層７ａの密度よりも低くなっており、マスク層７ｃの密度が、マスク層７ｂの密度よりも高くなっている。マスク層７ｃの密度は、マスク層７ａの密度と同様に、例えば２．０ｇ／ｃｍ３以上であり、好ましくは２．３ｇ／ｃｍ３以上である。マスク層７ｃのその他の性質も、マスク層７ａの性質と同様である。
例えば、本実施形態のマスク層７ｃはダイヤモンドライクカーボン膜であり、マスク層７ｃ内の炭素濃度が、マスク層７ｂ内の炭素濃度よりも高くなっている。また、本実施形態のマスク層７ｃは、組成比が９０％以上の炭素原子と、組成比が１０％以下の水素原子とを含有するダイヤモンドライクカーボン膜としてもよい。ただし、本実施形態のマスク層７ａとマスク層７ｂの合計膜厚は、第１実施形態のマスク層７ａとマスク層７ｂの合計膜厚よりも薄く設定されている。
次に、マスク層７ｃにドライエッチングにより凹部２３を形成する（図５(ｂ)）。本実施形態では、マスク層７ｃ上にハードマスク層およびレジスト膜（図示せず）を形成し、レジスト膜をリソグラフィによりパターニングし、レジスト膜をマスクとして用いたドライエッチングによりハードマスク層を加工し、ハードマスク層をマスクとして用いたドライエッチングによりマスク層７ｃを加工することで、マスク層７ｃに凹部２３を形成する。ドライエッチングの例は、ＲＩＥ（Reactive Ion Etching）である（以下同様）。
本実施形態の凹部２３は、第１実施形態の凹部２１と同様に、図１のメモリホールＭを形成するためのホールであり、おおむね円筒形の形状を有している。図５(ｂ)の凹部２３は、マスク層７ｃに形成された凹部２３ａを含んでおり、この凹部２３ａは、テーパー形状を有するように形成されている。符号Ｃ１は、マスク層７ｃに形成された凹部２３ａの底面の直径を示している。
次に、凹部２３内のマスク層７ｂおよびマスク層７ａをドライエッチングにより加工し、この凹部２３をマスク層７ｂおよびマスク層７ａに転写する（図５(ｃ)）。その結果、凹部２３の底面が、マスク層７ｃの下面の高さから、マスク層７ａの下面の高さに低下する。図５(ｃ)の凹部２３は、マスク層７ｃに形成された凹部２３ａと、マスク層７ｂに形成された凹部２３ｂと、マスク層７ａに形成された凹部２３ｃとを含んでいる。符号Ｃ２は、マスク層７ｂに形成された凹部２３ｂの直径を示している。符号Ｃ３は、マスク層７ｃに形成された凹部２３ｃの直径を示している。
テーパー形状の凹部２３を有するマスク層７を用いて被エッチング膜を加工すると、マスク層７の凹部２３の側面で反跳したイオンが被エッチング膜の形状に悪影響を与え、被エッチング膜にボーイング（bowing）が発生してしまう（ボーイングの詳細については、図７(ｂ)を参照して後述する）。このようなボーイングの発生は、抑制することが望ましい。
そこで、本実施形態のマスク層７は、マスク層７ｃ下にマスク層７ｂを含んでいる。マスク層７ｂの密度は低く設定されているため、マスク層７ｂはドライエッチングにより除去されやすい。よって、マスク層７ｂの下のマスク層７ａに凹部２３を転写する間に、マスク層７ｂもエッチングされやすい。よって、図５(ｃ)の凹部２３ｂの直径Ｃ２は、凹部２３ａの底面の直径Ｃ１よりも広くなっている。
このように凹部２３ｂの直径Ｃ２が広がると、凹部２３ｂが反跳イオンを受け入れることができ、被エッチング膜のボーイングの発生を抑制することが可能となる（ボーイングの発生の抑制については、図６(ａ)を参照して後述する）。一方、このように凹部２３ｂの直径Ｃ２が広がると、メモリホールＭの直径が過度に大きくなってしまうおそれがある。
そこで、本実施形態のマスク層７は、マスク層７ｂ下にマスク層７ａを含んでいる。マスク層７ａの密度は高く設定されているため、凹部２３ｂの直径Ｃ２が広がっても、凹部２３ｃの直径Ｃ３が広がることを抑制することができ、メモリホールＭの直径が過度に大きくなることを抑制することができる。このように、本実施形態によれば、メモリホールＭの直径の拡大を抑制しつつ、被エッチング膜のボーイングの発生を抑制することが可能となる。
次に、下部層２、複数の犠牲層６、複数の絶縁層４、および上部層５を被エッチング膜とし、マスク層７ａ、マスク層７ｂ、およびマスク層７ｃをエッチングマスク層とするエッチングを実行する（図６(ａ)）。具体的には、凹部２３内の被エッチング膜をドライエッチングにより加工し、この凹部２３を被エッチング膜に転写する。その結果、凹部２３の底面が、マスク層７ａの下面の高さから、基板１の上面の高さに低下する。図６(ａ)の凹部２３は、上述の凹部２３ａ、２３ｂ、２３ｃと、被エッチング膜に形成された凹部２３ｄとを含んでいる。符号Ｃ４は、被エッチング膜に形成された凹部２３ｄの直径を示している。図６(ａ)において、凹部２３ｃの直径Ｃ４はおおむね、凹部２３ｃの直径Ｃ３と同じである。凹部２３ｄは、上述のメモリホールＭに相当する。
図６(ａ)に示す符号Ａは、マスク層７ｃの凹部２３ａの側面で反跳するイオンの軌道を示している。本実施形態では、マスク層７ｂの凹部２３ｂが反跳イオンを受け入れることで、被エッチング膜のボーイングの発生を抑制することができる。
次に、マスク層７ａ、マスク層７ｂ、およびマスク層７ｃを除去した後、凹部２３ｄ（メモリホールＭ）の側面および底面に、メモリ絶縁膜１７、チャネル半導体層１４、およびコア絶縁膜１５を順に形成する（図６(ｂ)）。メモリ絶縁膜１７は、図１のブロック絶縁膜１１、電荷蓄積層１２、およびトンネル絶縁膜１３を順に含んでいる。
メモリ絶縁膜１７、チャネル半導体層１４、およびコア絶縁膜１５は、例えば次のように形成される。まず、凹部２３ｄの側面および底面にメモリ絶縁膜１７を形成し、メモリホールＭの底部からメモリ絶縁膜１７を除去する。その結果、メモリホールＭの底部に基板１が露出する。次に、凹部２３ｄのトンネル絶縁膜１３や基板１の表面に、チャネル半導体層１４とコア絶縁膜１５とを順に形成する。その結果、チャネル半導体層１４が、基板１に電気的に接続される。
次に、リン酸水溶液などの薬液により、犠牲層６を除去する（図６(ｃ)）。その結果、絶縁層４間に複数の空洞Ｐが形成される。その後、これらの空洞Ｐ内に電極層３を埋め込まれる。その結果、図１に示すように、下部層２上に、複数の電極層３と複数の絶縁層４とを含む積層膜が形成される。この際、空洞Ｐ内に、ブロック絶縁膜１１の一部を構成する絶縁膜を形成してから、空洞Ｐ内に電極層３を形成してもよい。
その後、基板１上に種々の配線層、プラグ層、層間絶縁膜などが形成される。このようにして、図１の半導体装置が製造される。
図７は、第２実施形態の比較例の半導体装置の製造方法を示す断面図である。
本比較例のマスク層７は、図７(ａ)に示すように、高い密度を有するマスク層７ｃのみにより形成されている。図７(ａ)は、マスク層７ｃに形成された凹部２４ａを含む凹部２４と、凹部２４ａの底面の直径Ｄ１とを示している。この凹部２４ａは、テーパー形状を有するように形成されている。
図７(ｂ)は、凹部２４が転写され終わった被エッチング膜を示している。図７(ｂ)は、マスク層７ｃの凹部２４ａと被エッチング膜の太い凹部２４ｂおよび細い凹部２４ｃとを含む凹部２４と、太い凹部２４ｂの最大直径Ｄ２と、細い凹部２４ｃの直径Ｄ３とを示している。
図７(ｂ)に示す符号Ｂは、マスク層７の凹部２４ａの側面で反跳するイオンの軌道を示している。実験によれば、テーパー形状の凹部２４ａを有するマスク層７を用いて被エッチング膜を加工すると、マスク層７の凹部２４ａの側面で反跳したイオンが被エッチング膜の形状に悪影響を与え、被エッチング膜に太い凹部２４ｂのようなボーイングが発生してしまう。このような太い凹部２４ｂが発生することは望ましくない。
一方、本実施形態によれば、メモリホールの直径の拡大を抑制しつつ、本比較例のようなボーイングの発生を抑制することが可能となる。すなわち、本実施形態によれば、メモリホールの上端から下端までのメモリホールの直径の変動を小さく抑えることが可能となる。
以上のように、本実施形態のマスク層７は、マスク層７ａ、マスク層７ｂ、およびマスク層７ｃにより形成されており、マスク層７ｂの密度が、マスク層７ａの密度よりも低く設定され、マスク層７ｃの密度が、マスク層７ｂの密度よりも高く設定されている。よって、本実施形態によれば、メモリホールＭの直径の拡大やボーイングの発生を抑制することが可能となり、被エッチング膜にメモリホールＭ（凹部２３）を好適に形成することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な方法は、その他の様々な形態で実施することができる。また、本明細書で説明した方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：下部層、２ａ：第１下部絶縁膜、２ｂ：ソース側導電層、
２ｃ：第２下部絶縁膜、３：電極層、４：絶縁層、５：上部層、
５ａ：カバー絶縁膜、５ｂ：ドレイン側導電層、５ｃ：第１層間絶縁膜、
５ｄ：第２層間絶縁膜、６：犠牲層、７：マスク層、７ａ：マスク層、
７ｂ：マスク層、７ｃ：マスク層、８：堆積膜、１１：ブロック絶縁膜、
１２：電荷蓄積層、１３：トンネル絶縁膜、１４：チャネル半導体層、
１５：コア絶縁膜、１６：コンタクトプラグ、１７：メモリ絶縁膜、
２１、２１ａ、２１ｂ、２１ｃ：凹部、
２２、２２ａ、２２ｂ：凹部、
２３、２３ａ、２３ｂ、２３ｃ、２３ｄ：凹部、
２４、２４ａ、２４ｂ、２４ｃ：凹部
２ｃ：第２下部絶縁膜、３：電極層、４：絶縁層、５：上部層、
５ａ：カバー絶縁膜、５ｂ：ドレイン側導電層、５ｃ：第１層間絶縁膜、
５ｄ：第２層間絶縁膜、６：犠牲層、７：マスク層、７ａ：マスク層、
７ｂ：マスク層、７ｃ：マスク層、８：堆積膜、１１：ブロック絶縁膜、
１２：電荷蓄積層、１３：トンネル絶縁膜、１４：チャネル半導体層、
１５：コア絶縁膜、１６：コンタクトプラグ、１７：メモリ絶縁膜、
２１、２１ａ、２１ｂ、２１ｃ：凹部、
２２、２２ａ、２２ｂ：凹部、
２３、２３ａ、２３ｂ、２３ｃ、２３ｄ：凹部、
２４、２４ａ、２４ｂ、２４ｃ：凹部
Claims (9)
- 基板上に第１膜を形成し、
前記第１膜上に、炭素を含む第２膜を形成し、
前記第２膜をマスクとして用いたエッチングにより、前記第１膜に凹部を形成する、
ことを含み、
前記第２膜は、炭素を含む第１層と、前記第１層上に形成され、炭素を含み、前記第１層の密度よりも低い密度を有する第２層と、を含む半導体装置の製造方法。 - 前記第１層の密度は、２．０ｇ／ｃｍ３以上である、請求項１に記載の半導体装置の製造方法。
- 前記第２層の密度は、２．０ｇ／ｃｍ３未満である、請求項１または２に記載の半導体装置の製造方法。
- 前記第２層内の炭素濃度は、前記第１層内の炭素濃度よりも低い、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
- 前記第１層は、ＰＶＤ（Physical Vapor Deposition）により形成される、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
- 前記第１膜は、複数の第１絶縁層と複数の第２絶縁層とを交互に含むか、または、複数の電極層と複数の絶縁層とを交互に含む、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
- 前記第２膜はさらに、前記第２層上に形成され、炭素を含み、前記第２層の密度よりも高い密度を有する第３層を含む、請求項１から６のいずれか１項に記載の半導体装置の製造方法。
- 前記第３層の密度は、２．０ｇ／ｃｍ３以上である、請求項７に記載の半導体装置の製造方法。
- 前記第３層内の炭素濃度は、前記第２層内の炭素濃度よりも高い、請求項７または８に記載の半導体装置の製造方法。
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