JP2011187557A

JP2011187557A - 半導体装置の製造方法

Info

Publication number: JP2011187557A
Application number: JP2010049419A
Authority: JP
Inventors: Takuji Kuniya; 卓司国谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-05
Filing date: 2010-03-05
Publication date: 2011-09-22
Also published as: US20110217822A1; KR101199186B1; KR20110101089A; US8158516B2

Abstract

【課題】形状制御性良く、タングステンを含む導電層のエッチングを行える半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地層上にタングステンを含む導電層を形成する工程と、導電層を選択的にエッチングし、導電層の表面から下地層に達する深さよりも浅い溝を形成する工程と、溝を形成した後、臭素を含むガスを用いて、溝内の導電層の側面及び底面にタングステンと臭素との化合物を含む保護膜を形成する工程と、導電層の底面の保護膜を除去する工程と、導電層の底面の保護膜を除去した後、導電層の側面に保護膜が形成された状態で、導電層における溝より下の部分をエッチングする工程と、を備えた。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関する。

新しい不揮発性メモリとして、抵抗変化メモリや相変化メモリが期待されている。例えば特許文献１には、ワード線と、ビット線と、これらに挟持されるように設けられた記録層としての抵抗変化素子とを含む要素メモリ層を複数積み重ねた構造が提案されている。また、特許文献１には、ワード線やビット線としてタングステンを用いることが記載されている。
このような不揮発性メモリにおいては、ワード線やビット線となるタングステン及び抵抗変化材料等をエッチングして、一般に記録層がワード線とビット線とのクロスポイントに配置されるように加工が行われる。

特開２００９−２８３４８６号公報

本発明は、形状制御性良く、タングステンを含む導電層のエッチングを行える半導体装置の製造方法を提供する。

本発明の一態様によれば、下地層上に、タングステンを含む導電層を形成する工程と、前記導電層を選択的にエッチングし、前記導電層の表面から前記下地層に達する深さよりも浅い溝を形成する工程と、前記溝を形成した後、臭素を含むガスを用いて、前記溝内の前記導電層の側面及び底面に、前記タングステンと前記臭素との化合物を含む保護膜を形成する工程と、前記導電層の前記底面の前記保護膜を除去する工程と、前記導電層の前記底面の前記保護膜を除去した後、前記導電層の前記側面に前記保護膜が形成された状態で、前記導電層における前記溝より下の部分をエッチングする工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、形状制御性良く、タングステンを含む導電層のエッチングを行える半導体装置の製造方法が提供される。

本発明の実施形態に係る半導体装置の要部の模式斜視図。本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。同半導体装置の製造方法を示す模式断面図。同半導体装置の製造方法を示す模式断面図。同半導体装置の製造方法を示す模式断面図。同半導体装置の製造方法を示す模式断面図。同半導体装置の製造方法を示す模式断面図。同半導体装置の製造方法を示す模式断面図。同半導体装置の製造方法を示す模式断面図。同半導体装置の製造方法を示す模式断面図。

以下、図面を参照し、本発明の実施形態について説明する。
図１（ａ）は、本発明の実施形態に係る半導体装置の要部の構造を例示する模式斜視図である。

本実施形態に係る半導体装置は、第１の電極１１と、第１の電極１１に対して３次元的に交差するようにして設けられた第２の電極１２と、第１の電極１１と第２の電極１２との間に挟持されるように設けられ、記録層（抵抗変化層または相変化層）１３を含む積層構造体１７とを有する。これらを含む要素メモリ層が、図１（ｂ）に示すように複数積み重ねられている。積み重ねられる要素メモリ層の数は任意である。

図１（ａ）における第１の電極１１が図１（ｂ）におけるワード線ＷＬに対応し、図１（ａ）における第２の電極１２が図１（ｂ）におけるビット線ＢＬに対応する。あるいは、第１の電極１１がビット線ＢＬに対応し、第２の電極１２がワード線ＷＬに対応する。ワード線ＷＬとビット線ＢＬの数は任意である。

ワード線ＷＬとビット線ＢＬとがそれぞれ交差するクロスポイントに、記録層１３を含む積層構造体１７が設けられている。積層構造体１７は、例えば、記録層１３と、第１のバリアメタル１４と、第２のバリアメタル１５と、整流素子（例えばダイオード）１６とを有している。記録層１３は、第１のバリアメタル１４と第２のバリアメタル１５との間に設けられている。

本実施形態に係る半導体装置は、不揮発性のメモリデバイスである。例えば、記録層１３に抵抗変化層を用いた場合には、第１の電極１１と第２の電極１２を介して抵抗変化層に電圧を印加することで抵抗変化層の抵抗値を変化させることができ、その後電圧の印加を止めても高抵抗状態と低抵抗状態の２つの安定状態のどちらかが維持される。それぞれの状態が、データの”０”または”１”に対応する。記録層１３として相変化層を用いた場合には、電圧の印加により相変化層の結晶状態を制御する。

次に、図２（ａ）〜図６を参照して、本実施形態に係る半導体装置の製造方法について説明する。これらの各図において、左側の図はビット線ＢＬの延在方向に垂直な平面で切断した断面図を表し、右側の図はワード線ＷＬの延在方向に垂直な平面で切断した断面図を表す。

まず、図２（ａ）に示すように、下地層２１上に、導電層２２、中間層２３及び導電層２４を順に形成する。導電層２２は、タングステン層であり、ワード線ＷＬとなる。なお、本明細書で、タングステン層とは、タングステンのみから構成される層に限らず、タングステンを主成分として含む合金層、化合物層も含む。中間層２３は、記録層１３を含む積層構造体１７に対応する。導電層２４は、タングステン層であり、ビット線ＢＬの一部となる。

次に、ワード線ＷＬの延在方向に垂直な平面で切断した断面を表す図２（ｂ）右図に示すように、導電層２２、中間層２３及び導電層２４の積層体に、例えばＲＩＥ（Reactive Ion Etching）法で溝２５を形成する。溝２５は下地層２１に達し、導電層２２、中間層２３及び導電層２４の積層体は下地層２１上で、溝２５によってビット線ＢＬの延在方向に複数に分断される。

次に、図３（ａ）右図に示すように、溝２５内に層間絶縁膜２６を埋め込み、平坦化する。導電層２４の上面は、層間絶縁膜２６から露出する。

次に、図３（ｂ）に示すように、導電層２４及び層間絶縁膜２６上に、導電層２７、中間層２８及び導電層２９を順に形成する。導電層２７は、タングステン層であり、導電層２４と共にビット線ＢＬを構成する。中間層２８は、記録層１３を含む積層構造体１７に対応する。導電層２９は、タングステン層であり、ワード線ＷＬの一部となる。

次に、ビット線ＢＬの延在方向に垂直な平面で切断した断面を表す図４（ａ）左図に示すように、導電層２９、中間層２８、導電層２７、導電層２４、中間層２３及び導電層２２の積層体に、例えばＲＩＥ法で溝３０を形成する。溝３０は導電層２２に達し、導電層２２の表面側の一部も加工される。導電層２９、中間層２８、導電層２７、導電層２４及び中間層２３の積層体は、導電層２２上で溝３０によってワード線ＷＬの延在方向に複数に分断される。

次に、図４（ｂ）左図に示すように、溝３０内に層間絶縁膜３１を埋め込み、平坦化する。導電層２９の上面は、層間絶縁膜３１から露出する。

次に、図５（ａ）に示すように、導電層２９及び層間絶縁膜３１上に、導電層３２を形成する。導電層３２は、タングステン層であり、導電層２９と共にワード線ＷＬを構成する。

次に、ワード線ＷＬの延在方向に垂直な平面で切断した断面を表す図５（ｂ）右図に示すように、導電層３２、導電層２９、中間層２８及び導電層２７の積層体に、例えばＲＩＥ法で溝３３を形成する。溝３３は導電層２７に達し、導電層２７の表面側の一部も加工される。導電層３２、導電層２９及び中間層２８の積層体は、導電層２７上で溝３３によってビット線ＢＬの延在方向に複数に分断される。

次に、図６右図に示すように、溝３３内に層間絶縁膜３４を埋め込み、平坦化する。そして、さらに積層数を積み重ねる場合には、同様の工程が繰り返される。

図６に示す構造において、導電層２２は下地層２１側から見て１層目のワード線ＷＬを構成し、導電層２９及び導電層３２は２層目のワード線ＷＬを構成する。導電層２４及び導電層２７はビット線ＢＬを構成する。ワード線ＷＬとビット線ＢＬとは、記録層を含む中間層２３、２８を介在させて交互に積層され、ワード線ＷＬとビット線ＢＬとが交差するクロスポイントに記録層を含む中間層２３、２８が設けられている。

前述したように、本実施形態に係る半導体装置の製造方法は、タングステン層を複数積層させ、それらタングステン層を選択的にエッチングしてパターニングする工程を有する。このとき、下層のタングステン層のエッチング中に、既にエッチングされた上層のタングステン層に対してサイドエッチングが進行することがある。電極として機能するタングステン層の過剰なサイドエッチングは、電極形状や寸法変動によるデバイス特性の変動につながるおそれがある。

そこで、本実施形態では、図７（ａ）〜図８（ｃ）を参照して、以下に説明するように、既に加工されたタングステン層の側面を臭化し保護してから、下層のタングステン層をエッチングする。図７（ａ）〜図８（ｃ）の工程は、前述した図２（ｂ）右図、図４（ａ）左図、図５（ｂ）右図に示す溝を形成する工程に対応する。

まず、図７（ａ）に示すように、下地層４１上に、第１の導電層４２、中間層４３及び第２の導電層４４を順に形成する。これらは、例えばＣＶＤ（chemical vapor deposition）法もしくはＰＶＤ（physical vapor deposition）法により形成される。

第１の導電層４２及び第２の導電層４４はタングステン層であり、前述したメモリデバイスにおけるワード線ＷＬまたはビット線ＢＬとなる。中間層４３は、記録層１３、整流素子１６などを含む積層構造体１７に対応する。

その後、エッチングマスクとなる例えばＴＥＯＳ（tetraethoxysilane）などの絶縁膜４５を第２の導電層４４上に形成する。さらに絶縁膜４５上にレジスト４６を形成し、そのレジスト４６をパターニングする。

次に、レジスト４６をマスクにして絶縁膜４５をＲＩＥ法で加工する。この後、レジスト４６を例えば酸素ガスを用いたプラズマ処理で除去し、残った絶縁膜４５をマスクにして、図７（ｂ）に示すように、第２の導電層４４をＲＩＥ法で加工する。

第２の導電層４４のエッチングは、例えば、フッ素（Ｆ）を含むガス（ＮＦ_３ガス、ＳＦ_６ガス等）と、Ａｒガスなどを導入した処理室内にプラズマを励起した状態で行われ、主にフッ素（Ｆ）との化学的作用によるタングステン（Ｗ）の除去が支配的となる。また、下地層４１側にバイアスパワーとして例えば高周波電力を印加することで、下地層４１側に向けて加速されたＡｒイオンによるスパッタエッチングによっても第２の導電層４４はエッチングされる。下地層４１及びその上の積層体はウェーハ状態で処理室内の保持部に保持され、その保持部に対してバイアスパワーが印加される。

続いて同じ処理室内で、導入ガス種、圧力、電力等のエッチング条件を変えて、中間層４３のＲＩＥを行う。例えば、中間層４３が多結晶シリコンであれば、ＨＢｒガス、Ｃｌ_２ガスなどのガスを用いることができる。これにより、図７（ｃ）に示すように、第２の導電層４４及び中間層４３を貫通して第１の導電層４２の表面に達する溝５１が形成される。この段階では、第１の導電層４２は加工されていないので、溝５１は下地層４１には達していない。

次に、溝５１を形成するエッチング時に第２の導電層４４の側面に堆積した堆積物を除去する。これは、第２の導電層４４の側面の堆積物によって、次に説明するタングステンの臭化が阻害されないようにするためである。例えば、Ｃｌ_２ガスやＣＦ_４ガスを用いて、第２の導電層４４の側面の堆積物を除去する。

次に、処理室内に臭素を含むガス（例えばＨＢｒガス）を導入してプラズマを生起し、タングステンを臭化させる。これにより、図８（ａ）に示すように、溝５１内に露出する第２の導電層４４の側面及び第１の導電層４２の上面（溝５１の底面）に、タングステン（Ｗ）と臭素（Ｂｒ）との化合物（ＷＢｒｘ）を含む保護膜４７が形成される。

この保護膜４７で、既に加工された第２の導電層４４の側面を保護しつつ、未加工の第１の導電層４２に対するエッチングを行う。第１の導電層４２の上面（溝５１の底面）に形成された保護膜４７は第１の導電層４２のエッチングを阻害するため、第１の導電層４２のエッチング前に、その上面の保護膜４７を図８（ｂ）に示すように除去する。

例えば、ＣｌまたはＦを含むガス（Ｃｌ_２ガス、ＢＣｌ_３ガス、ＣＦ_４ガス等）に、Ａｒなどの比較的重い原子のガスを添加した上で、下地層４１側に例えば２００Ｗ以上のバイアスパワー（高周波電力）を印加することで、溝５１の底面に対するスパッタリング作用を強くした異方性のエッチングを行う。

これにより、第２の導電層４４の側面の保護膜４７に対するサイドエッチングを抑制しつつ、溝５１の底面の保護膜４７を確実に除去することができる。また、このとき、処理室内のガス圧力が高すぎると、横方向に散乱する活性種やイオンなどが多くなり、第２の導電層４４の側面に形成された保護膜４７に対するサイドエッチングが促進するおそれがある。したがって、溝５１の底面の保護膜４７を除去するときは、保護膜４７を形成するときよりは、処理室内のガス圧力を低くすることが望ましい。

また、第２の導電層４４の側面の保護膜４７に対するサイドエッチングを抑制するためには、溝５１の底面の保護膜４７の除去に要する時間は短い方がよい。したがって、溝５１の底面に形成される保護膜４７は薄い方がよい。保護膜４７を形成するとき、下地層４１側に印加するバイアスパワーが大きいと溝５１の底面に厚く保護膜４７が形成されるため、下地層４１側にはバイアスパワーを印加しない、あるいは、バイアスパワーを印加するとしてもできるだけ小さい方が望ましい。すなわち、保護膜４７を形成するときは、下地層４１側を接地する、あるいは溝５１の底面の保護膜４７を除去するときよりは小さい電力を印加する。

溝５１の底面の保護膜４７を除去した後、第２の導電層４４の側面に保護膜４７が形成された状態で、溝５１より下の第１の導電層４２に対するＲＩＥを行う。このときの条件は、第２の導電層４４のエッチング時と同じであり、例えばフッ素（Ｆ）を含むガスを用いて、タングステン（Ｗ）を含む第１の導電層４２をエッチングする。

このとき、第２の導電層４４の側面に形成された保護膜４７は、タングステン（Ｗ）と臭素（Ｂｒ）との化合物ＷＢｒｘを含み、この化合物ＷＢｒｘはフッ素に対して耐性が強い。また、第２の導電層４４の側面のタングステン（Ｗ）が臭素（Ｂｒ）と結合していることで、第２の導電層４４の側面においてはタングステン（Ｗ）とフッ素（Ｆ）との反応を抑制することができる。この結果、第２の導電層４４の側面のサイドエッチングを抑制できる。

以上説明した処理の結果、図８（ｃ）に示すように、第２の導電層４４、中間層４３及び第１の導電層４２を貫通して、下地層４１に達する溝５２が形成される。すなわち、第２の導電層４４、中間層４３及び第１の導電層４２の積層体は、下地層４１上で溝５２によって複数に分断される。

前述した絶縁膜４５、第２の導電層４４、中間層４３及び第１の導電層４２の加工、保護膜４７の形成、および溝５１底面の保護膜４７の除去は、処理室内への導入ガス種、ガス導入量、圧力、電力等の条件を切り替えつつ、減圧下の同じ処理室内で続けて行われる。

３層以上のタングステン層を含む積層体を加工する際にも、上層のタングステン層を加工する工程と、その加工済みのタングステン層の側面に上記保護膜４７を形成する工程と、加工済みのタングステン層の側面に保護膜４７が形成された状態で下層のタングステン層を加工する工程とを繰り返すことで、上層の加工済みタングステン層のサイドエッチングを抑制しつつ、複数層のタングステン層の加工を行うことができる。

なお、タングステン層のエッチング時に原料ガス中にＢｒを含むガスを添加してタングステン層の側面をエッチング時に臭化させる方法も考えられる。しかし、この場合、タングステンの除去も同時に進行していることになるため、タングステン層の確実な保護は期待できない。また、タングステン層のエッチングと保護との両立を図るための条件設定が難しくなる。また、保護膜の形成だけを考慮した条件での処理ではないため、条件によってはタングステン層の側面が過剰に臭化され、タングステン層の加工形状や加工寸法の悪化をまねくことも懸念される。

これに対して、本実施形態では、タングステン層（第１の導電層４２、第２の導電層４４）をエッチングするときとは条件（ガス種、ガス流量、電力等）を変えて保護膜４７の形成を行う。すなわち、タングステン層のエッチング工程とは別の工程として保護膜４７の形成を行う。これにより、加工済みタングステン層の側面を確実に臭化でき、また、過剰な膜厚の増大を抑えて薄く且つ強固な保護膜４７を形成できる。この結果、タングステン層の加工形状や加工寸法の制御と、サイドエッチングに対する保護との両立が容易になる。タングステン層の加工形状や加工寸法の制御性の向上は、デバイス特性のばらつきを抑制する。

次に、図９（ａ）〜図１０（ｃ）を参照して、タングステン層の加工方法の他具体例について説明する。

まず、図９（ａ）に示すように、下地層４１上に、タングステン層である導電層６１を、例えばＣＶＤ法もしくはＰＶＤ法により形成する。その後、エッチングマスクとなる例えばＴＥＯＳなどの絶縁膜４５を導電層６１上に形成する。さらに絶縁膜４５上にレジスト４６を形成し、そのレジスト４６をパターニングする。

次に、レジスト４６をマスクにして絶縁膜４５をＲＩＥ法で加工する。この後、レジスト４６を例えば酸素ガスを用いたプラズマ処理で除去し（図９（ｂ））、残った絶縁膜４５をマスクにして、図９（ｃ）に示すように、導電層６１をＲＩＥ法で加工し、溝５３を形成する。

導電層６１のエッチングは、例えば、フッ素（Ｆ）を含むガス（ＮＦ_３ガス、ＳＦ_６ガス等）と、Ａｒガスなどを導入した処理室内にプラズマを励起した状態で行われ、主にフッ素（Ｆ）との化学的作用によるタングステン（Ｗ）の除去が支配的となる。また、下地層４１側にバイアスパワーとして例えば高周波電力を印加することで、下地層４１側に向けて加速されたＡｒイオンによるスパッタエッチングによっても導電層６１はエッチングされる。下地層４１及びその上の積層体はウェーハ状態で処理室内の保持部に保持され、その保持部に対してバイアスパワーが印加される。

本実施形態では、凹凸パターンに加工された導電層６１が相対的に密に存在する密部７１と、加工された導電層６１が相対的に疎または孤立して存在する疎部（または孤立部）７２とが、ウェーハの面方向に混在する場合を考える。

タングステンのエッチング時には、マイクロローディング効果が比較的顕著に現れる傾向があり、密部７１と疎部７２の両方に対して同時にエッチングを進めると、疎部７２のタングステンの方が速くエッチングが進む。すなわち、疎部７２に形成された溝５３が下地層４１に達した時点で、密部７１においては溝５３がまだ下地層４１に達していないことがある。そして、そのままエッチングを進めると、疎部７２における加工済みの導電層６１の側面に対して過剰なサイドエッチングが生じてしまう。

なお、疎部７２のサイドエッチングを抑制するために、エッチング時に導電層６１の側面に堆積する堆積物の生成源となるガスを増やすことも考えられる。しかし、その場合、密部７１の導電層６１に対しては過剰にその側面に堆積物が堆積し、形状や寸法を悪化させてしまう。したがって、タングステン層の加工に際して、密部７１と疎部７２とを形状制御性よく同時に加工するのは困難であった。

そこで、本実施形態では、疎部７２の溝５３が下地層４１に達した時点で、ガス種、電力等を切り替えて、導電層６１のエッチングを一旦中断し、保護膜の形成工程へと切り替える。

具体的には、前述した実施形態と同様に、処理室内に臭素を含むガス（例えばＨＢｒガス）を導入してプラズマを生起し、タングステンを臭化させる。これにより、図１０（ａ）に示すように、溝５３の側面及び底面に、タングステン（Ｗ）と臭素（Ｂｒ）との化合物（ＷＢｒｘ）を含む保護膜６２が形成される。なお、本実施形態においても、保護膜６２の形成前に、溝５３の形成時に導電層６１の側面に堆積した堆積物を除去する処理を必要に応じて行うことができる。

溝５３の底面に形成された保護膜６２は、密部７１における溝５３よりも下に残っている導電層６１のエッチングを阻害するため、導電層６１に対して再度のエッチングを行う前に、図１０（ｂ）に示すように除去する。

例えば、ＣｌまたはＦを含むガス（Ｃｌ_２ガス、ＢＣｌ_３ガス、ＣＦ_４ガス等）に、Ａｒなどの比較的重い原子のガスを添加した上で、下地層４１側に例えば２００Ｗ以上のバイアスパワー（高周波電力）を印加することで、溝５３の底面に対するスパッタリング作用を強くした異方性のエッチングを行う。

これにより、溝５３の側面、すなわち導電層６１の側面に形成された保護膜６２に対するサイドエッチングを抑制しつつ、溝５３の底面の保護膜６２を確実に除去することができる。また、このとき、処理室内のガス圧力が高すぎると、横方向に散乱する活性種やイオンなどが多くなり、導電層６１の側面に形成された保護膜６２に対するサイドエッチングが促進するおそれがある。したがって、溝５３の底面の保護膜６２を除去するときは、保護膜６２を形成するときよりは、処理室内のガス圧力を低くすることが望ましい。

また、導電層６１の側面の保護膜６２に対するサイドエッチングを抑制するためには、溝５３の底面の保護膜６２の除去に要する時間は短い方がよい。したがって、溝５３の底面に形成される保護膜６２は薄い方がよい。保護膜６２を形成するとき、下地層４１側に印加するバイアスパワーが大きいと溝５３の底面に厚く保護膜６２が形成されるため、下地層４１側にはバイアスパワーを印加しない、あるいは、バイアスパワーを印加するとしてもできるだけ小さい方が望ましい。すなわち、保護膜６２を形成するときは、下地層４１側を接地する、あるいは溝５３の底面の保護膜６２を除去するときよりは小さい電力を印加する。

溝５３の底面の保護膜６２を除去した後、既に加工された導電層６１の側面に保護膜６２が形成された状態で、溝５３より下にまだ残っている導電層６１に対するＲＩＥを行う。このときの条件は、先に行った導電層６１のエッチング時と同じであり、例えばフッ素（Ｆ）を含むガスを用いて、タングステン（Ｗ）を含む導電層６１をエッチングする。

このとき、導電層６１の側面に形成された保護膜６２は、タングステン（Ｗ）と臭素（Ｂｒ）との化合物ＷＢｒｘを含み、この化合物ＷＢｒｘはフッ素に対して耐性が強い。また、導電層６１の側面のタングステン（Ｗ）が臭素（Ｂｒ）と結合していることで、導電層６１の側面においてはタングステン（Ｗ）とフッ素（Ｆ）との反応を抑制することができる。この結果、導電層６１の側面のサイドエッチングを抑制できる。

以上説明した処理の結果、図１０（ｃ）に示すように、密部７１及び疎部７２における導電層６１を貫通して、下地層４１に達する溝５４が形成される。すなわち、導電層６１は、下地層４１上で溝５４によって複数に分断される。

そして、本実施形態によれば、エッチングの進行が相対的に速い疎部７２の導電層６１に対するサイドエッチングを抑制しつつ、密部７１の導電層６１に対する加工を確実に行うことができる。この結果、密部７１及び疎部７２共に導電層６１の加工形状や加工寸法を良好に制御できる。

本実施形態においても、前述した絶縁膜４５及び導電層６１の加工、保護膜６２の形成、および溝５３底面の保護膜６２の除去は、処理室内への導入ガス種、ガス導入量、圧力、電力等の条件を切り替えつつ、減圧下の同じ処理室内で続けて行われる。

また、導電層６１をエッチングするときとは条件（ガス種、ガス流量、電力等）を変え、導電層６１のエッチング工程とは別の工程として保護膜６２の形成を行う。これにより、加工済み導電層６１の側面を確実に臭化でき、また、過剰な膜厚の増大を抑えて薄く且つ強固な保護膜６２を形成できる。この結果、導電層６１の加工形状や加工寸法の制御と、サイドエッチングに対する保護との両立が容易になる。導電層６１の加工形状や加工寸法の制御性の向上は、デバイス特性のばらつきを抑制する。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

２１，４１…下地層、２２，２４，２７，２９，３２，６１…導電層、２３，２８，４３…中間層、４２…第１の導電層、４４…第２の導電層、４７，６２…保護膜、５１，５３…溝、７１…密部、７２…疎部

Claims

下地層上に、タングステンを含む導電層を形成する工程と、
前記導電層を選択的にエッチングし、前記導電層の表面から前記下地層に達する深さよりも浅い溝を形成する工程と、
前記溝を形成した後、臭素を含むガスを用いて、前記溝内の前記導電層の側面及び底面に、前記タングステンと前記臭素との化合物を含む保護膜を形成する工程と、
前記導電層の前記底面の前記保護膜を除去する工程と、
前記導電層の前記底面の前記保護膜を除去した後、前記導電層の前記側面に前記保護膜が形成された状態で、前記導電層における前記溝より下の部分をエッチングする工程と、
を備えたことを特徴とする半導体装置の製造方法。
前記導電層の前記底面の前記保護膜を除去するとき、前記下地層側に電力を印加することを特徴とする請求項１記載の半導体装置の製造方法。
前記保護膜を形成するとき、前記下地層側を接地する、もしくは前記導電層の前記底面の前記保護膜を除去するときよりは小さい電力を前記下地層側に印加することを特徴とする請求項２記載の半導体装置の製造方法。
前記導電層は、第１の導電層と、前記第１の導電層上に中間層を介して設けられた第２の導電層とを有し、
前記溝は、前記第２の導電層及び前記中間層を貫通して前記第１の導電層に達し、
前記保護膜は、前記溝に露出する前記第２の導電層の側面に形成され、
前記第２の導電層の前記側面に前記保護膜が形成された状態で、前記溝より下の前記第１の導電層をエッチングすることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
前記保護膜を形成する前に、前記溝を形成するときに前記導電層の前記側面に堆積した堆積物を除去する工程をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。