JP2015028996A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】金属を含むデポ物を効率よく除去することが可能となる半導体装置の製造方法を提供する。【解決手段】本実施形態の半導体装置の製造方法は、半導体基板上に金属膜を含む積層膜を形成する工程と、この積層膜を加工するドライエッチング工程と、BCl3を含む雰囲気中で、バイアスパワーをノンバイアスとしたクリーニング工程と、を有する。【選択図】図12
Description
本発明の実施形態は、半導体装置の製造方法に関する。
大容量のデータを記憶して利用する不揮発性半導体記憶装置として三次元化が容易な抵抗変化メモリ(ReRAM:resistance random access memory)等が注目されている。抵抗変化メモリにおいては、ワード線とビット線に挟まれた積層構造体(記憶部)に、例えばタングステンのような金属が用いられる場合がある。この金属を含む積層構造体を、ドライエッチング等により加工する際に、イオンによるスパッタリング効果によって金属が叩き出され、パターンの底部に金属を含むデポ物が堆積し、隣接するパターン間でショートが生じる等の不具合が発生する場合がある。
金属を含むデポ物を効率よく除去することが可能となる半導体装置の製造方法を提供する。
本実施形態の半導体装置の製造方法は、半導体基板上に金属膜を含む積層膜を形成する工程と、この積層膜を加工するドライエッチング工程と、BCl3を含む雰囲気中で、バイアスパワーをノンバイアスとしたクリーニング工程と、を有する。
(実施形態)
以下、実施形態について、図1〜図12を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。なお、以下の説明において、説明の便宜上、XYZ直交座標系を使用する。この座標系においては、半導体基板の表面に対して平行な方向であって相互に直交する2方向をX方向およびY方向とし、ワード線WLが延在する方向をX方向、これに直交し、ビット線BLが延在する方向をY方向とする。X方向およびY方向の双方に対して直交する方向をZ方向とする。なお、実施形態の説明は半導体装置の一例としてクロスポイント型の抵抗変化メモリを中心に行い、置き換え可能な技術については適宜言及する。
以下、実施形態について、図1〜図12を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。なお、以下の説明において、説明の便宜上、XYZ直交座標系を使用する。この座標系においては、半導体基板の表面に対して平行な方向であって相互に直交する2方向をX方向およびY方向とし、ワード線WLが延在する方向をX方向、これに直交し、ビット線BLが延在する方向をY方向とする。X方向およびY方向の双方に対して直交する方向をZ方向とする。なお、実施形態の説明は半導体装置の一例としてクロスポイント型の抵抗変化メモリを中心に行い、置き換え可能な技術については適宜言及する。
図1は、実施形態に係る半導体装置の概略構成を示すブロック図の一例である。ここでは実施形態に係る半導体装置の一例として抵抗変化メモリ10を示している。この抵抗変化メモリ10は、メモリセルアレイ12を有する。メモリセルアレイ12は、複数積層された複数のメモリセルマットMM(メモリセル層)を有する。各メモリセルマットMMは、複数のビット線BL及び複数のワード線WLと、これらワード線WL及びビット線BLの交点部に形成されるメモリセルMCを有する。複数のメモリセルマットMMが積層されることにより、メモリセルアレイ12は、後述するメモリセルMCを三次元マトリクス状に配置して有している。メモリセルMCは可変抵抗素子22と電流整流素子24を有している(図3参照)。
メモリセルマットMMのビット線BLにはカラム制御回路14が電気的に接続されている。カラム制御回路14は、ビット線ドライバBDとセンスアンプSAを有する。ビット線ドライバBDは、カラムアドレス信号に基づいてビット線BLに所定の電圧を供給する。これによりカラム制御回路14は、メモリセルMCに対するデータ消去及びデータ書き込み、並びにメモリセルからのデータ読み出しを行う。センスアンプSAはデータ読み出し動作時にメモリセルMCに流れる電流を検知・増幅してメモリセルMCが記憶するデータを判定する。また、メモリセルアレイ12のワード線WLには、ロウ制御回路16が電気的に接続されている。ロウ制御回路16はワード線ドライバWDを有する。ロウ制御回路16は、ロウアドレス信号に基づいてメモリセルアレイ12のワード線WLを選択し、メモリセルMCに対するデータ消去及びデータ書き込み、並びにメモリセルからのデータ読み出しを制御する。ワード線ドライバWDはデータ消去及びデータ書き込み動作時に必要な電圧をワード線WLに供給する。
図2は、メモリセルアレイ12の一部の構成を模式的に示した斜視図の一例である。図2に示すように、メモリセルアレイ12は、クロスポイント型のメモリセルアレイである。メモリセルアレイ12は複数のメモリセルマットMM0〜MM3を有している。それぞれのメモリセルマットMMにおいて、複数のビット線BLと複数のワード線WLが三次元的に積層している。図2において、複数本のビット線BL00〜BL02が、Y方向に延伸し、X方向に所定の間隔を有してラインアンドスペース状に配置される。ワード線WL00〜WL02は、ビット線BL00〜BL02の上方に配置される。ワード線WL00〜WL02は、X方向に延伸し、Y方向に所定の間隔を有してラインアンドスペース状に配置される。これによりメモリセルマットMM0が形成される。
ワード線WL00〜WL02上には、さらに複数本のビット線BL10〜BL12が配置される。ビット線BL10〜BL12は、Y方向に延伸し、X方向に所定の間隔を有してラインアンドスペース状に配置され、さらにその上方にはワード線WL10〜WL12が同様に立体的に交差して配置される。これによりメモリセルマットMM1が形成される。このようにして複数のメモリセルマットMMが多層に積層されている。メモリセルマットMMが多層に積層されて形成されることにより、ワード線WLとビット線BLが三次元的、多層的にマトリクスを形成している。これらワード線WLとビット線BLとの各交点部に、ワード線WLとビット線BLに挟まれるようにメモリセルMCが配置される。これにより、複数のメモリセルMCが三次元マトリクス状に配置される。
本実施形態では、メモリセルアレイ12の最下層のメモリセルマットMM0と、このメモリセルマットMM0の上に配置されるメモリセルマットMM1は、ワード線WL00〜WL02を共有している。同様に、メモリセルマットMM2とメモリセルマットMM3はワード線WL10〜WL12を共有している。
ワード線WL及びビット線BLに使用する材料として、例えばタングステン(W)、チタン(Ti)、窒化タングステン(WN)、窒化チタン(TiN)、タングステンシリサイド(WSi)、ニッケルシリサイド(NiSi)、コバルトシリサイド(CoSi)等を用いることができる。なお、以下、図2中点線で示したように、ビット線BLとワード線WLの交差部に設けられたメモリセルMCのまとまりをメモリセルグループMGと呼ぶ。
図3(A)は、図2の3A−3A線における一つのメモリセルグループMGの断面を模式的に示した縦断面図である。図3(B)は、メモリセルMCの1つ分の断面を模式的に示した縦断面図の一例である。図3(C)は、図3(A)の等価回路図の一例である。
図3(A)、(B)及び(C)に示すように、メモリセルマットMMは、図中Z方向に複数が積層されている。メモリセルMCは、ワード線WLとビット線BLの間に直列接続された可変抵抗素子22及び電流整流素子24を備える。電流整流素子24としては、電圧・電流特性において所定の電流整流特性を有する素子であればどのような整流素子を用いても良い。電流整流素子24の材質、構造等は特に限定されない。電流整流素子24としては、例えば、ポリシリコン(Poly−Si)で作製したpn接合ダイオードを用いることができる。また、pn接合ダイオードに代えて、ショットキーダイオード、p型層とn型層の間に不純物を含有しないi層を挿入したPINダイオード、あるいはパンチスルーダイオード等の各種ダイオードを用いることができる。
また、電流整流素子24に用いられる材料として、シリコン(Si)だけでなく、シリコンゲルマニウム(SiGe)、ゲルマニウム(Ge)等の半導体、半導体と金属の混晶、金属酸化物等を用いることも可能である。
メモリセルMC中の電流整流素子24においては、ビット線BLがワード線WLの上部に位置する場合と、ビット線BLがワード線WLの下部に位置する場合とで、電流整流方向が異なる。メモリセルMCにおいて、電流整流素子24は、ビット線BLからワード線WLに向かって電流が流れるような電流整流特性を有するようにしている。すなわち、電流整流素子24は、ビット線BLからワード線WLに向かって順方向になるように整流特性が設定されている。
可変抵抗素子22は、例えば電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるものである。可変抵抗素子22は、上下にバリアメタル層を有することができる。バリアメタル層は接着層としても機能する。バリアメタル層としては、白金(Pt)、金(Au)、銀(Ag)、窒化アルミ・チタン(TiAlN)、ストロンチウム・ルテニウム・オキサイド(SrRuO)、ルテニウム(Ru)、ルテニウムナイトライド(RuN)、イリジウム(Ir)、コバルト(Co)、チタン(Ti)、窒化チタン(TiN)、窒化タンタル(TaN)、ランタノイド・ニッケル・オキサイド(LaNiO)、アルミニウム(Al)、プラチナ・イリジウム・オキサイド(PtIrOx)、プラチナ・ロジウム・オキサイド(PtRhOx)、ロジウム/窒化アルミ・タンタル(Rh/TaAlN)等が用いられる。
可変抵抗素子22としては、電流パルスあるいは電圧パルスを加えることで抵抗値を変化させることができる膜として、カルコゲナイド等を用いることができる。この場合は、抵抗変化メモリ10を、結晶状態(低抵抗)と非晶質状態(高抵抗)の相転移による抵抗値状態をメモリ情報とする相変化メモリとすることができる。
メモリセルMCに対するデータの書き込みは、可変抵抗素子22を高抵抗状態から低抵抗状態へと変化させるセット動作により行う。セット動作では、選択されたメモリセルMCの可変抵抗素子22に所定の電圧を所定時間印加する。一方、メモリセルMCに対するデータの消去は、可変抵抗素子22を低抵抗状態から高抵抗状態へと変化させるリセット動作により行う。リセット動作は、セット動作後の低抵抗状態の可変抵抗素子22に対し、セット動作時よりも低い所定の電圧を、セット動作よりも長い所定時間印加する。リセット動作及びセット動作を総称して、スイッチ動作と呼ぶ。また、スイッチ動作を行う素子をスイッチ素子と呼ぶ。
以上が、本実施形態が適用される抵抗変化メモリ10の概要である。
次に、図4〜図12を参照して、本実施形態の詳細な内容について説明する。
図4〜図12は本実施形態に係る抵抗変化メモリ10の製造方法を説明するための図であり、各図(A)はメモリセルMC領域における斜視図の一例を示している。各図(B)はメモリセルMCから見てY方向に位置する領域であり、本実施形態ではビット線BLの引き出し領域における斜視図の一例を示している。各図(C)は、メモリセルMCから見てX方向に位置する領域であり、本実施形態ではワード線WLの引き出し領域の斜視図の一例を示している。
次に、図4〜図12を参照して、本実施形態の詳細な内容について説明する。
図4〜図12は本実施形態に係る抵抗変化メモリ10の製造方法を説明するための図であり、各図(A)はメモリセルMC領域における斜視図の一例を示している。各図(B)はメモリセルMCから見てY方向に位置する領域であり、本実施形態ではビット線BLの引き出し領域における斜視図の一例を示している。各図(C)は、メモリセルMCから見てX方向に位置する領域であり、本実施形態ではワード線WLの引き出し領域の斜視図の一例を示している。
まず、図4(A)、(B)及び(C)に示すように、図示しない半導体基板上に、下地絶縁膜30、第1導電膜32、第1ポリシリコン膜34、第1スイッチ素子膜36、第2導電膜38、第1ハードマスク層40を形成する。下地絶縁膜30としては例えばTEOS(Tetraethyl orthosilicate、テトラエトキシシラン)をソースガスとしてCVD(Chemical Vapor Deposition)法を用いて成膜したシリコン酸化膜を用いることができる。第1導電膜32は、金属材料が用いられた金属配線である。例えばタングステンによって形成された金属膜を用いることができる。タングステンは例えばCVD法を用いて形成することができる。本実施形態では、第1導電膜32は後にビット線BL(BL00〜BL02)となる膜である。
第1ポリシリコン膜34としてはCVD法を用いて成膜したポリシリコン膜を用いることができる。第1ポリシリコン膜34には不純物が導入され、下部がp型、上部がn型となるように形成される。第1スイッチ素子膜36としては、Si、Ti、Ta、Nb、Hf、Zr、W、Al、Ni、Co、Mn、Fe、Cu、Moなどの元素を少なくとも1種以上含む金属酸化膜を用いることができる。例えばニッケルオキサイド(NiO)、チタンオキサイド(TiO)等を用いることができる。第1スイッチ素子膜36は例えばスパッタリング法を用いて形成することができる。第1スイッチ素子膜36は後に可変抵抗素子22となる膜である。
また、第1スイッチ素子膜36として、上記金属酸化膜に代えて、カルコゲナイド膜を形成しても良い。カルコゲナイドとは、ゲルマニウム(Ge)、アンチモン(Sb)、テルル(Te)、インジウム(In)、セレン(Se)等の元素を少なくとも一つ以上含む合金を指す。カルコゲナイド膜としては、例えば、Ge2Sb2Te5(GST)膜を用いることができる。また、GST膜に限定されず、他のカルコゲナイド膜を使用してもよい。一例として、GaSb、InSb、InSe、Sb2Te3、GeTe等の2元系元素、Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe等の3元系元素、AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2等の4元系元素を挙げることができる。カルコゲナイド膜は、例えばスパッタリング法により形成することができる。上述のように、第1スイッチ素子膜36としてカルコゲナイド膜を用いた場合は、抵抗変化メモリ10は相変化メモリとなる。
第2導電膜38としては、金属材料が用いられる。例えばタングステンによって形成された金属膜を用いることができる。タングステンは例えばCVD法を用いて形成することができる。第1ハードマスク層40としては、例えばTEOSをソースガスとしてCVD法を用いて成膜したシリコン酸化膜を用いることができる。
次に、リソグラフィ法を用いてフォトレジスト42を形成する。フォトレジスト42はビット線BLの形状、すなわち、Y方向に延伸し、X方向に複数本が並列するラインアンドスペース形状にパターニングされている。なお、図4(C)における領域にはフォトレジスト42は形成されていない。
次に、図5(A)、(B)及び(C)に示すように、フォトレジスト42をマスクとして、RIE(Reactive Ion Etching、反応性イオンエッチング)法を用いて、第1ハードマスク層40を選択的にエッチングし、パターニングする。このエッチングは、異方性条件を用いたRIE法により行われる。次いで、フォトレジスト42を、例えば酸素プラズマを用いたアッシング処理により除去する。これにより第1ハードマスク層40にはフォトレジスト42の形状が転写され、第1ハードマスク層40はビット線BLの形状にパターニングされる。図5(C)における領域では、フォトレジスト42が形成されていないため、第1ハードマスク層40は全面的に除去されており、第2導電膜38上面が露出している。
次に、図6(A)、(B)及び(C)に示すように、第1ハードマスク層40をマスクとして、異方性条件によるRIE法を用いて、第2導電膜38、第1スイッチ素子膜36、第1ポリシリコン膜34、第1導電膜32を順次エッチングする。これら膜には、第1ハードマスク層40の形状が転写されるため、ビット線BLの形状、すなわち、Y方向に延伸し、X方向に複数本が並列するラインアンドスペース形状にパターニングされる。エッチングは、下地絶縁膜30をストッパとして用いる。図6(C)における領域は、第2導電膜38、第1スイッチ素子膜36、第1ポリシリコン膜34、第1導電膜32が全面的に除去され、全面に下地絶縁膜30が露出している。
次に、図7(A)、(B)及び(C)に示すように、全面に第1層間絶縁膜44を形成する。第1層間絶縁膜44としては例えばTEOSをソースガスとしてCVD法を用いて成膜したシリコン酸化膜を用いることができる。第1層間絶縁膜44は被覆性の良好な条件にて成膜される。第1層間絶縁膜44は、第1導電膜32、第1ポリシリコン膜34、第1スイッチ素子膜36及び第2導電膜38により形成された構造体(メモリセルMC0)の表面にコンフォーマルに成膜され、当該構造体の間を埋設し、さらに当該構造体の上部を覆うように形成される。その後、CMP(化学機械的研磨;Chemical Mechanical Polishing)法により第1層間絶縁膜44を研磨し、第2導電膜38表面をストッパとして平坦化する。これにより、上記構造体間が第1層間絶縁膜44で埋設され、第2導電膜38上面高さで平坦な表面が得られる。図7(C)の領域では、全面が平坦化された第1層間絶縁膜44に覆われており、その上面高さは、図7(A)及び(B)の第2導電膜38上面高さにほぼ一致している。
次に、図8(A)、(B)及び(C)に示すように、第3導電膜52、第2ポリシリコン膜54、第2スイッチ素子膜56、第4導電膜58、及び第2ハードマスク層60を順次成膜する。第3導電膜52としては、金属材料が用いられ、例えばタングステンを用いることができる。タングステンは例えばCVD法を用いて形成することができる。本実施形態では、第3導電膜52は後にワード線WL(WL00〜WL02)となる膜である。第2ポリシリコン膜54としてはCVD法を用いて成膜したポリシリコン膜を用いることができる。第2ポリシリコン膜54には不純物が導入され、下部がn型、上部がp型となるように形成される。第2ポリシリコン膜54のn型とp型の位置は、第1ポリシリコン膜34とは上下が逆となっている。第2スイッチ素子膜56は第1スイッチ素子膜36と同様の材料、同様の方法によって形成することができる。第2スイッチ素子膜56は後に可変抵抗素子22となる膜である。
第2スイッチ素子膜56として、上記金属酸化膜に代えて、カルコゲナイド膜を形成しても良い。第2スイッチ素子膜56としてカルコゲナイド膜を用いた場合は、抵抗変化メモリ10は相変化メモリとなる。
第4導電膜58は第2導電膜38と同じ金属材料が用いられ、例えばタングステンを用いることができる。第4導電膜58は後にビット線BL(BL10〜BL12)となる膜である。第2ハードマスク層60としては、例えばTEOSをソースガスとしてCVD法を用いて成膜したシリコン酸化膜を用いることができる。
次に、リソグラフィ法を用いてフォトレジスト62を形成する。フォトレジスト62はワード線WLの形状、すなわち、X方向に延伸し、Y方向に複数本が並列するラインアンドスペース形状にパターニングされている。なお、図8(B)における領域にはフォトレジスト62は形成されていない。
次に、図9(A)、(B)及び(C)に示すように、フォトレジスト62をマスクとして、RIE法を用いて、第2ハードマスク層60を選択的にエッチングし、パターニングする。RIE法では異方性条件にてエッチングが施される。次いで、フォトレジスト62を、例えば酸素プラズマを用いたアッシング処理により除去する。これにより第2ハードマスク層60にはフォトレジスト62の形状が転写され、第2ハードマスク層60はワード線WLの形状にパターニングされる。図9(B)における領域では、フォトレジスト42が形成されていないため、第2ハードマスク層60は全面的に除去されており、第4導電膜58上面が露出している。
次に、図10から図12に示すように、異方性条件によるRIE法を用いて、第4導電膜58から第1導電膜32までを順次エッチングする。各膜の加工は、当該エッチング工程中の複数の処理ステップにより行われる。まず、図10(A)、(B)及び(C)に示すように、最初の処理ステップで、第2ハードマスク層60をマスクとして、異方性条件によるRIE法を用いて、第4導電膜58、第2スイッチ素子膜56、第2ポリシリコン膜54、第3導電膜52を順次エッチングする。これら膜には、第2ハードマスク層60の形状が転写されるため、ワード線WLの形状、すなわち、X方向に延伸し、Y方向に複数本が並列するラインアンドスペース形状にパターニングされる。エッチングは、第1層間絶縁膜44及び第2導電膜38表面をストッパとして行われる。図10(B)における領域は、第4導電膜58、第2スイッチ素子膜56、第2ポリシリコン膜54、第3導電膜52が全面的に除去され、第1層間絶縁膜44及び第2導電膜38上面が露出している。
次に、図11(A)、(B)及び(C)に示す処理ステップで、第2ハードマスク層60をマスクとして使用し、RIE法による異方性ドライエッチングを用いて、第2導電膜38及び第1スイッチ素子膜36をエッチングする。次の処理ステップでは、RIE法を用いた異方性ドライエッチングにより第1層間絶縁膜44をエッチングする。このエッチングでは、C3F6、C4F8、CF4、CHF3、CH2F2、CH3Fなどのフロロカーボンガスを用いて加工を行う。第1層間絶縁膜44と第2ハードマスク層60を構成する材料は共にシリコン酸化膜であるため、このエッチング中に第2ハードマスク層60はエッチングされて消失する。第2ハードマスク層60が消失した後は第4導電膜58がエッチングのマスクとなる。エッチングは第1導電膜32上面高さ近傍まで第1層間絶縁膜44をエッチングしたところでストップさせる。このエッチングによって、第1ポリシリコン膜34はエッチングされないため、残存している。
次に、図12(A)、(B)及び(C)に示す処理ステップにおいて、RIE法による異方性ドライエッチングを用いて、第1ポリシリコン膜34をエッチングする。このエッチングは、第1導電膜32(タングステン)に対して選択比を有したエッチング条件で行われ、HBrを主体としたガス種を用いて行われる。このエッチングは第1導電膜32上面が露出した時点で終了する。
ここで、図10から図11におけるRIE法によるドライエッチング工程の処理ステップでは、第2導電膜38、及び第1導電膜32がエッチングされる。第2導電膜38及び第1導電膜32は上述のように金属材料により形成された金属配線であり、例えばタングステンによって形成されている。この金属材料は、エッチング中にエッチングガス種のイオンによるスパッタリング効果で叩き出される場合がある。このように叩き出された金属材料は、パターン底部に金属材料を含むデポ物を堆積させる原因となる。このような金属材料(例えばタングステン)を含むデポ物が堆積すると、例えば、隣接する第1導電膜32間にデポ物による架橋が形成され、隣接する第1導電膜32(すなわちビット線BL)がショートするなど電気的な不具合を生ずる原因となる。
そこで、本実施形態では、金属材料(例えばタングステン)が存在する状況下でエッチングが行われた場合、当該エッチングに引き続き、エッチング装置の処理室(チャンバ)から半導体基板を取り出すことなく、in−situにて下記の処理を施す。すなわち、上記第1ポリシリコン膜34のエッチングステップの直後に、以下のクリーニングステップを続けて行う。このクリーニングステップは、BCl3をメインとした処理ガス種を用いた雰囲気中でプラズマを生成させることにより行う。例えば、BCl3をメインにして、これにCl2、HBr、O2を添加したガス系を用いることができる。圧力は例えば5〜50[mTorr]、ガス流量はBCl3が40〜300[sccm]、添加ガスは2〜40[sccm]、RFパワーとして、ソースパワーを350〜1800[W]、バイアスパワーを0〜100[W]とするプラズマ処理条件を用いることができる。このように、本実施形態では、バイアスパワーを0[W](ノンバイアス状態)若しくは高々100[W]以下の低いパワーに設定し、かつ処理ガス種としてBCl3を用いる。これにより、金属材料のエッチングレートを低くしつつ、金属材料を含むデポ物を選択的に除去することが可能となる。
このクリーニングステップでは、第1導電膜32、第2導電膜38、第3導電膜52、第4導電膜58のような金属材料(例えばタングステン)に影響を与えることなく、当該金属材料を含むデポ物を選択的に除去したいという要求を満たすことが必要となる。また、このクリーニングステップでは、第1ポリシリコン膜34、第2ポリシリコン膜54(ポリシリコン)、あるいは第1層間絶縁膜44(シリコン酸化膜)への影響も抑制する必要がある。そこで、本実施形態では、バイアスパワーをノンバイアス状態若しくは非常に低くすることでエッチングレートを低くする。これにより金属材料やその他ポリシリコン又はシリコン酸化膜のエッチングレートを低くして、デポ物以外の膜に対する影響を少なくすることができる。
また、発明者は研究の結果、クリーニングステップにおいて、処理ガス種としてBCl3を採用すると、デポ物が選択的に除去されやすくなることを見出した。そこで、本実施形態では、クリーニングステップにおいて、処理ガス種としてBCl3をメインとして用いる。処理ガス種としてBCl3をメインに用いることにより、金属配線(金属材料)、ポリシリコン膜、シリコン酸化膜等がエッチングされることを抑制しつつ、当該金属材料を含むデポ物を選択的に除去することが可能となる。
また、本実施形態では、エッチング装置内から加工対象である半導体基板を取り出すことなく、in-situにて当該クリーニングステップを行う。これにより、デポ物が室内雰囲気中の水分や種々のガスと再反応しないようにすることができ、デポ物の除去がさらに困難となることを回避することができる。
ここで、本実施形態のクリーニングステップにおいて、バイアスパワーをソースパワーと独立して制御するために、エッチング装置の放電形式として誘導結合(ICP:Inductive Coupled Plasma)型RIE装置を用いることが好適である。ここで用いるエッチング装置は、ソースパワーと独立して、バイアスパワーをノンバイアス状態、若しくは非常に低く制御することができればよく、この要求を満たせば誘導結合型RIE装置に限定されることなく、他の型式のエッチング装置を用いても良い。
このように、上述のクリーニングステップを施すことにより、金属配線層、ポリシリコン膜、シリコン酸化膜に影響を与えることなく、金属材料(例えばタングステン)を含むデポ物を効率的に除去することが可能となる。
なお、図10に示した工程から、図12において説明したクリーニングステップに至る工程は、一つのエッチング工程中に含まれる複数の処理ステップとして行うことができる。また、当該複数の処理ステップは、エッチング装置の同一処理室内で行うことができる。
また、エッチング装置が、複数のエッチング処理室(チャンバ)を有し、当該複数のエッチング処理室間を、真空状態を保持しつつ半導体基板を移動させることが可能なマルチチャンバ型エッチング装置である場合は、半導体基板の当該処理室間の移動は許容される。この場合は、エッチングステップとクリーニングステップは、異なる処理室で行っても良い。
以下、工程の説明に戻る。上述のクリーニングステップに続いて、さらに層間絶縁膜を成膜して、パターン間を埋設する。その後、図4〜図12に示した工程を必要数繰り返すことにより、図2に示すメモリセルアレイ12を持った不揮発性半導体記憶装置を形成することができる。
本実施形態では、金属材料を含む積層構造体をエッチング加工した後、当該エッチングを施したエッチングチャンバーから半導体基板を取り出すことなく、in−situにてクリーニングステップを行う。クリーニングステップでは、BCl3をメインとした処理ガス種を用いて行う。またこのクリーニングステップでは、クリーニング条件として、バイアスパワーを0[W](ノンバイアス状態)又は非常に低くしてプラズマ放電を行う。このクリーニングステップに用いるエッチング装置としては、誘導結合型RIE装置が好適である。バイアスパワーを0[W](ノンバイアス状態)若しくは非常に低く設定し、かつ処理ガス種としてBCl3をメインに用いることで、金属材料を含むデポ物を選択的、効率的に除去することが可能となる。これにより、隣接するパターン間でショート等の電気的不具合が生ずることを回避することができ、ひいては信頼性の高い半導体装置を提供することができる。
(他の実施形態)
上記に説明した実施形態では、半導体装置の一例として抵抗変化メモリに適用した例を示したが、金属材料を含む構造体をエッチング加工する工程を有していれば、NAND型又はNOR型のフラッシュメモリ、EEPROM、あるいはDRAM、SRAM等の半導体記憶装置、その他ロジックデバイスなどに適用しても良い。
上記に説明した実施形態では、半導体装置の一例として抵抗変化メモリに適用した例を示したが、金属材料を含む構造体をエッチング加工する工程を有していれば、NAND型又はNOR型のフラッシュメモリ、EEPROM、あるいはDRAM、SRAM等の半導体記憶装置、その他ロジックデバイスなどに適用しても良い。
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、10は抵抗変化メモリ、30は下地絶縁膜、32は第1導電膜、34は第1ポリシリコン膜、36は第1スイッチ素子膜、38は第2導電膜、52は第3導電膜、54は第2ポリシリコン膜、56は第2スイッチ素子膜、58は第4導電膜である。
Claims (5)
- 半導体基板上に金属膜を含む積層膜を形成する工程と、
前記積層膜を加工するドライエッチング工程と、
BCl3を含む雰囲気中で、バイアスパワーをノンバイアスとしたクリーニング工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記積層膜を形成する工程は、
第1の金属膜を形成する工程と、
第1の導電型と、第2の導電型を積層して有するポリシリコン膜を形成する工程と、
スイッチ素子膜を形成する工程と、
第2の金属膜を形成する工程と、
を少なくとも有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 半導体基板上に、
第1の金属膜、第1のポリシリコン膜、第1のスイッチ素子膜、第2の金属膜、第1のハードマスク層を有する第1の積層膜を形成する工程と、
前記第1の積層膜を加工する第1のドライエッチング工程と、
前記積層膜を覆うように絶縁膜を形成する工程と、
化学機械的研磨を用いて前記絶縁膜を平坦化する工程と、
第3の金属膜、第2のポリシリコン膜、第2のスイッチ素子膜、第4の金属膜、及び第2のハードマスク層を有する第2の積層膜を形成する工程と、
前記第1及び第2の積層膜を加工する第2のドライエッチング工程と、
BCl3を含む雰囲気中で、バイアスパワーをノンバイアスとしたクリーニング工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記クリーニング工程は、前記クリーニング工程の直前に行うドライエッチング工程の後に、当該ドライエッチング工程を行ったエッチング処理室内から前記半導体基板を取り出すことなく行うことを特徴とする請求項1から3の何れか一項に記載の半導体装置の製造方法。
- 前記金属膜はタングステンであることを特徴とする請求項1から4の何れか一項に記載の半導体装置の製造方法。
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