JP2010226027A

JP2010226027A - 不揮発性記憶装置及びその製造方法

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Publication number: JP2010226027A
Application number: JP2009074337A
Authority: JP
Inventors: Yasuhiro Nojiri; 康弘野尻; Hiroyuki Fukumizu; 裕之福水
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-25
Filing date: 2009-03-25
Publication date: 2010-10-07

Abstract

【課題】不揮発性記憶装置の信頼性を向上させる。
【解決手段】Ｘ軸方向に延在する、少なくとも一つの第１の配線と、第１の配線の上層に配置され、Ｘ軸方向に対して非平行なＹ軸方向に延在する、少なくとも一つの第２の配線と、第２の配線の上層に配置され、Ｘ軸方向に延在する、少なくとも一つの第３の配線と、第１の配線と第２の配線とが交差する、第１の配線と第２の配線との間に第１の記憶素子を有した第１の記憶セルを配置し、第２の配線と第３の配線とが交差する、第２の配線と第３の配線との間に第２の記憶素子を有した第２の記憶セルを配置した不揮発性記憶装置であって、Ｘ軸方向に略垂直な断面において、第１の配線の断面積と第３の配線の断面積とが略等しい不揮発性記憶装置が提供される。
【選択図】図１

Description

本発明は、不揮発性記憶装置及びその製造方法に関する。

ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビット当たりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たな市場を発掘するという好循環を実現している。

特にＮＡＮＤ型フラッシュメモリは、複数のアクティブエリア（「ＡＡ」）がゲートコンダクタ（「ＧＣ」）を共有することで実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。このため、近年ＮＡＮＤ型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも６０ｎｍ以下に達している。

しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記憶するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があるといわれており、新しい不揮発性メモリの開発が望まれている。

その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化及び高密度化を実現するものとして期待されている。そして、不揮発性メモリの記憶部の記憶セル（記憶用単位要素）においては、抵抗変化素子にダイオードを直列に接続させた記憶セルを複数段に積層させた構造が開示されている。そして、記憶セルの上下には、記憶セルに電圧を印加するためのワード線、ビット線が配置されている（例えば、特許文献１参照）。

特開２００８−２３５６３７号公報

しかしながら、上記積層構造の複数段を一括してエッチング加工する場合には、高アスペクト比のエッチング処理をする都合上、エッチング後のトレンチの形状が逆テーパ型となってしまう。このため、上方の段と下方の段において記憶セルや記憶セルの上下に配置された配線の幅にばらつきが生じてしまう。

これにより、記憶セルの抵抗変化膜の抵抗値や印加電圧が各段でばらついてしまい、それぞれのクロスポイントの配置した記憶セルを作動させても、均一な特性が得られず、その信頼性が向上しないという問題があった。
本発明は、上記の問題点を解決するものである。

本発明の一態様によれば、基板上に形成され、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第２の配線の上層に配置され、前記第１の方向に延在する、少なくとも一つの第３の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された第１の記憶素子を有した第１の記憶セルと、前記第２の配線と前記第３の配線とが交差する、前記第２の配線と前記第３の配線との間に配置された第２の記憶素子を有した第２の記憶セルと、を備え、前記第１の方向に略垂直な断面におけて、前記第１の配線の断面積と前記第３の配線の断面積とが略等しいことを特徴とする不揮発性記憶装置が提供される。

また、本発明の一態様によれば、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第２の配線の上層に配置され、前記第１の方向に延在する、少なくとも一つの第３の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に第１の記憶素子を有した第１の記憶セルを配置し、前記第２の配線と前記第３の配線とが交差する、前記第２の配線と前記第３の配線との間に第２の記憶素子を有した第２の記憶セルを配置した不揮発性記憶装置の製造方法であって、基板上に配置させた第１の配線層の上層に、第１の記憶セル層を形成する工程と、前記第１の記憶セル層を前記第２の方向に分離すると共に、前記第１の方向に延在する前記第１の配線を前記基板上に形成するために、前記第１の方向に連通する第１のトレンチを形成する工程と、前記第１のトレンチ内に、第１の素子分離層を埋設する工程と、前記第１の記憶セル層及び前記第１の素子分離層の上層に、前記第１の配線層よりも膜厚が薄い第２の配線層を形成する工程と、前記第２の配線層上に、第２の記憶セル層を形成する工程と、前記第１の記憶セル層及び前記第２の記憶セル層を前記第１の方向に分離すると共に、前記第２の方向に延在する前記第２の配線を前記第１の記憶セル層上に形成するために、前記第２の方向に連通する第２のトレンチを形成する工程と、前記第２のトレンチ内に、第２の素子分離層を埋設する工程と、前記第２の記憶セル層及び前記第２の素子分離層の上層に、前記第２の配線層よりも膜厚が厚い第３の配線層を形成する工程と、前記第２の記憶セル層を前記第２の方向に分離すると共に、前記第１の方向に延在する前記第３の配線を前記第２の記憶セル層上に形成しつつ、前記第１の方向に略垂直な断面において、前記第１の配線の断面積と、前記第３の配線の断面積とが略等しくなるように、前記第１の方向に連通する第３のトレンチを形成する工程と、を有することを特徴とする不揮発性記憶装置の製造方法が提供される。

本発明により、不揮発性記憶装置の信頼性が向上する。

不揮発性記憶装置の記憶セル部の要部断面模式図である。ＲｅＲＡＭメモリセルアレイの製造方法を説明するための要部図である（その１）。ＲｅＲＡＭメモリセルアレイの製造方法を説明するための要部図である（その２）。ＲｅＲＡＭメモリセルアレイの製造方法を説明するための要部図である（その３）。ＲｅＲＡＭメモリセルアレイの製造方法を説明するための要部図である（その４）。ＲｅＲＡＭメモリセルアレイの製造方法を説明するための要部図である（その５）。ＲｅＲＡＭメモリセルアレイの製造方法を説明するための要部図である（その６）。ＲｅＲＡＭメモリセルアレイの製造方法を説明するための要部図である（その７）。ＲｅＲＡＭメモリセルアレイの製造方法を説明するための要部図である（その８）。上下配線の変化量の関係を説明する図である。不揮発性記憶装置の記憶セル部の変形例の要部断面模式図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。

図１は、不揮発性記憶装置の記憶セル部の要部断面模式図である。図１（ａ）及び図１（ｂ）には、不揮発性記憶装置の一例として、クロスポイント構造のＲｅＲＡＭ（Resistance Random Access Memory）メモリのＲｅＲＡＭメモリセルアレイ１ａが複数段に積層された構造が例示されている。また、図１（ａ）では、図１（ｂ）のＸ−Ｙ断面が例示され、図１（ｂ）では、図１（ａ）のＡ−Ｂ断面が例示されている。

図１（ａ）に示すように、ＲｅＲＡＭメモリセルアレイ１ａの各記憶セル（単位メモリセル）８０においては、第１のワードラインである配線層ＷＬ１を下地とし、下層から上層に向かって、第１のメタル膜１０、第１の整流素子であるダイオード層２０、第２のメタル膜３０、第１の記憶素子である抵抗変化膜４０、第３のメタル膜５０を配置している。また、各記憶セル８０におけるメタル膜５０同士を第１のビッドラインである配線層ＢＬ１で接続している。

ここで、配線層ＷＬ１は、第１の方向（図中のＸ軸方向）に延在し、配線層ＢＬ１は、前記第１の方向に対して非平行な第２の方向（図中のＹ軸方向）に延在している。すなわち、抵抗変化膜４０は、互いにクロスした配線層ＢＬ１と配線層ＷＬ１との間に配置されている。そして、各記憶セル８０においては、第１のダイオード層２０と抵抗変化膜４０とが直列に接続されて、記憶セル８０の一方向に電流が流れる構成となっている。

さらに、ＲｅＲＡＭメモリセルアレイ１ａにおいては、配線層ＢＬ１上に、上述した記憶セル８０が配置されている。
すなわち、配線層ＢＬ１上に、第４のメタル膜１０、第２の整流素子であるダイオード層２０、第５のメタル膜３０、第２の記憶素子である抵抗変化膜４０、第６のメタル膜５０を配置している。そして、各記憶セル８０におけるメタル膜５０同士が第２のワードラインである配線層ＷＬ２により接続されている。

このように、ＲｅＲＡＭメモリセルアレイ１ａにおいては、記憶セル８０が配線を介し、複数段に積層された構造になっている。また、下段においては、各記憶セル８０間の絶縁を確保するために、素子分離層７０が周期的に配置されている。また、上段においては、各記憶セル８０間の絶縁を確保するために、素子分離層７２が周期的に配置されている。

そして、ワード線とビッド線とを介して、それぞれの抵抗変化膜４０に電流が供給されると、抵抗変化膜４０は、第１の状態と第２の状態との間を可逆的に遷移することができる。
また、ＲｅＲＡＭメモリセルアレイ１ａにおいては、ビット線である配線層ＢＬ１を各段毎に独立にして配置するのではなく、配線層ＢＬ１を共通化して、記憶セル８０を複数段に積層している。

このような構造によれば、記憶密度の向上のほか、配線層ＢＬ１の共通化により、当該配線層ＢＬ１への印加電圧遅延の抑制、書き込み動作及び消去動作の迅速化、素子面積の低減等が期待される。

また、ＲｅＲＡＭメモリセルアレイ１ａにおいては、Ｙ軸方向に略垂直にＲｅＲＡＭメモリセルアレイ１ａを切断した場合において、上段に配置した記憶セル８０間、配線層ＢＬ１間、及び下段に配置した記憶セル８０間を共通して絶縁分離する素子分離層７１が配置されている（図１（ｂ）参照）。

このような共通の素子分離層７１を配置させることにより、配線層ＷＬ１と配線層ＷＬ１の上層に位置している配線層ＢＬ１との位置精度、配線層ＢＬ１と配線層ＢＬ１の上層に位置している配線層ＷＬ２との位置精度が良好になる。

また、このような素子分離層７１の形成は、上段の記憶セル８０から下段の記憶セル８０まで一括して素子分離層を配置する製造プロセスで賄える。従って、本実施の形態では、各段ごとに素子分離層を配置する方法に比べ、製造プロセスの短縮化を図ることができる。その結果、素子の低コスト化を図ることができる。

ところで、図１（ｂ）に示す素子分離層７１を形成する前には、当該素子分離層７１を埋設するための深いトレンチを形成しなければならない。そして、このようなトレンチはドライエッチングで形成することから（具体的説明については、後述する。）、通常、その深さが深くなるほど、その断面がストレート形状（垂直形状）から逆テーパ形状に移行し易くなる。

然るに、本実施の形態のＲｅＲＡＭメモリセルアレイ１ａにおいては、中段に配置した配線層ＢＬ１の厚みを配線層ＷＬ１並びに配線層ＷＬ２と略同等とせず、当該配線層ＢＬ１の厚みを配線層ＷＬ１並びに配線層ＷＬ２よりも薄くしている。

従って、本実施の形態では、配線層ＢＬ１の厚みを、配線層ＷＬ１並びに配線層ＷＬ２の厚みと同等とさせた形態に比べ、トレンチのアスペクト比をより下げることができる。その結果、本実施の形態で形成するトレンチは、配線層ＢＬ１の厚みを、配線層ＷＬ１並びに配線層ＷＬ２の厚みと同等とさせた場合ほど、逆テーパ形状になり難くなる。

従って、図１（ｂ）に示す素子分離層７１を配置しても、上段に配置させた記憶セル８０の幅と下段に配置させた記憶セル８０との幅の差は、配線層ＢＬ１の厚みを、配線層ＷＬ１並びに配線層ＷＬ２の厚みと同等とさせた形態ほど大きくならない。

これに対し、中段に配置した配線層ＢＬ１の厚みが配線層ＷＬ１並びに配線層ＷＬ２と略同等とした形態では、必然的に、当該トレンチが本実施の形態よりも高アスペクト比（例えば、エッチング深さ／エッチング幅≧２０）になってしまう。このような形態では、トレンチが著しくストレート形状から逆テーパ形状に移行し、上段に配置させた記憶セル８０の幅と、下段に配置させた記憶セル８０との幅の差がより大きくなってしまう。

さらに、ＲｅＲＡＭメモリセルアレイ１ａにおいては、図中のＸ軸方向に略垂直にＲｅＲＡＭメモリセルアレイ１ａを切断した場合、配線層ＷＬ１の断面を台形とし、配線層ＷＬ２の断面を略長方形または略正方形としている。そして、下段に配置した配線層ＷＬ１の断面積と、上段に配置した配線層ＷＬ２の断面積を略等しく構成している（図１（ａ）参照）。

そして、ＲｅＲＡＭメモリセルアレイ１ａにおいては、上述したごとく、中段に配置し、共通配線とした配線層ＢＬ１の厚みを配線層ＷＬ１並びに配線層ＷＬ２と略同等とせず、配線層ＷＬ１並びに配線層ＷＬ２よりも薄くしている。すなわち、配線層ＢＬ１の断面積は、配線層ＷＬ１及び配線層ＷＬ２の断面積よりも小さくしている。

このような構成であれば、配線層ＷＬ１並びに配線層ＷＬ２の配線抵抗が配線層ＢＬ１の配線抵抗よりも低い。従って、配線層ＢＬ１をＧＮＤ電位とし、配線層ＷＬ１並びに配線層ＷＬ２に所定の電圧を印加した場合、ワード線における電圧降下が抑制される。

特に、電圧降下が著しくなると、クロスポイントによっては、低電圧しか印加できなくなり、当該クロスポイントに配置された記憶セルへの書き込み、消去が困難になる場合がある。

また、このような電圧降下を緩和するために、外部からの印加電圧を上昇させるという方法もある。しかし、外部印加電圧を上昇させると消費電力が増加したり、消去動作時の再書込みなどの誤動作が発生する可能性がある。
このように、配線抵抗については、それ自体を降下させることが望ましい。
また、配線層ＷＬ１の断面積と、配線層ＷＬ２の断面積を略等しく構成していることから、それぞれのクロスポイントでの抵抗変化膜４０に印加される電圧が略等しくなる。

このように、ＲｅＲＡＭメモリセルアレイ１ａにおいては、ワード線とビット線により、それぞれの抵抗変化膜４０に印加される電圧にばらつきが生じ難い。その結果、各記憶セル８０への書き込み、消去において誤動作が発生し難く、安定してＲｅＲＡＭメモリセルアレイ１ａを作動させることができる。

なお、配線層ＷＬ１，ＷＬ２，ＢＬ１の材質は、例えば、高温熱耐性に優れ、抵抗率の低いタングステン（Ｗ）が適用される。また、必要に応じて、窒化タングステン（ＷＮ）、炭化タングステン（ＷＣ）を用いてもよい。
また、メタル膜１０，３０，５０の材質は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等が適用される。

また、メタル膜３０とダイオード層２０との安定したオーミックコンタクトを確保するために、メタル膜３０とダイオード層２０との界面にメタル膜３０とは成分の異なる層を形成させてもよい。当該層としては、例えば、金属シリサイド膜が挙げられる。
また、メタル膜３０，５０においては、抵抗変化膜４０への不純物の拡散を防止するバリア層としての機能を持たしてもよい。

そして、抵抗変化膜４０は、配線層ＷＬ１（または、配線層ＷＬ２）と配線層ＢＬ１とに与える電位の組み合わせによって、抵抗変化膜４０の主面間に印加される電圧が変化し、抵抗変化膜４０の特性（例えば、抵抗値）によって、情報を記憶したり消去したりすることができる。このため、抵抗変化膜４０には、印加される電圧によって特性が変化する任意の材料を用いることができる。

例えば、抵抗変化膜４０の材質としては、印加される電圧によって抵抗値が可逆的に遷移可能な可変抵抗層、あるいは結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などが適用される。

具体的な抵抗変化膜４０の材質としては、ＺｎＭｎ_ｘＯ_ｙ、ＺｎＦｅ_ｘＯ_ｙ、ＮｂＯ_ｘ、ＣｒドープＳｒＴｉＯ_３−ｘ、Ｐｒ_ｘＣａ_ｙＭｎＯ_ｚ、ＺｒＯ_ｘ、ＮｉＯ_ｘ、ＴｉドープＮｉＯ_ｘ膜、ＺｎＯ_ｘ、ＴｉＯ_ｘ、ＴｉＯ_ｘＮ_ｙ、ＣｕＯ_ｘ、ＧｄＯ_ｘ、ＣｕＴｅ_ｘ、ＨｆＯ_ｘ、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ（Ｇｅ_ｘＳｂ_ｙＴｅ_ｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、Ｇｅ_ｘＳｂ_ｙ、Ｉｎ_ｘＧｅ_ｙＴｅ_ｚ等から選択された少なくとも１つを含む材料が適用される。

さらに、抵抗変化膜４０の構成としては、それ自体をＭＩＭ（Metal-Insulator-Metal）構造としてもよい。
例えば、上述した酸化膜またはカルコゲナイド系材料を中間に配置し、その上下に、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＡｌＴｉＮ）、窒化タンタル（ＴａＮ）、窒化チタンシリサイド（ＴｉＮＳｉ）、炭化タンタル（ＴａＣ）、チタンシリサイド（ＴｉＳｉ）、タングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、ニッケル白金シリサイド（ＮｉＰｔＳｉ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、白金ロジウム（ＰｔＲｈ）、イリジウム（Ｉｎ）等から選択された少なくとも１つを含む材料を配置した構造であってもよい。

また、記憶セル８０は、整流素子としてのダイオード層２０を備えている。これにより、配線層ＷＬ１及び配線層ＢＬ１の組み合わせによって、任意の記憶セル８０が選択されても、当該記憶セル８０内に流れる電流の方向が規制される。

ダイオード層２０の材質は、例えば、ポリシリコン（poly-Ｓｉ）を主成分としている。また、ダイオード層２０としては、例えば、ＰＩＮ型ダイオード、ＰＮ接合ダイオード、ショットキーダイオード、ツェナーダイオード等が適用される。

なお、ダイオード層２０としては、シリコン（Ｓｉ）の他、ゲルマニウム（Ｇｅ）等の半導体材料、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物の半導体材料を組み合わせて用いてもよい。

また、リセット（消去）動作において抵抗変化膜４０の加熱を効率よく行うために、抵抗変化膜４０の近傍にヒートシンク層を介設してもよい（図示しない）。
また、本実施の形態では、記憶素子の一例として、抵抗変化型素子を用いた場合を例示しているが、抵抗変化膜４０の代わりに相変化膜を用いて相変化型記憶素子としてもよい。

また、図１では、記憶セル８０を２段に積層したＲｅＲＡＭメモリセルアレイ１ａのみを例示したが、本実施の形態の不揮発性記憶装置では、ＲｅＲＡＭメモリセルアレイ１ａ自体を層間絶縁膜を介して、さらに複数段に積層した装置であってもよい。

次に、ＲｅＲＡＭメモリセルアレイ１ａの製造方法について説明する。
図２〜図９は、ＲｅＲＡＭメモリセルアレイの製造方法を説明するための要部図である。

まず、図２（ａ）に示すように、記憶セル８０の形態に加工される前の平面状（べた状）の被膜の積層体（記憶セル層）が形成される。
すなわち、基板ｓｕｂを下地として、平面状の配線層ＷＬ１、メタル膜１０、ダイオード層２０、メタル膜３０、抵抗変化膜４０、メタル膜５０、マスク部材１００がスパッタリング法またはＣＶＤ（Chemical Vapor Deposition）法で成膜される。
また、この段階では、積層体の厚みが約２００ｎｍ程度になる。

また、基板ｓｕｂとしては、例えば、半導体基板の上層に形成された層間絶縁膜が該当する。そして、当該層間絶縁膜の下層には、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路等が配置されている（図示しない）。
また、マスク部材１００の材質は、例えば、酸化シリコン（ＳｉＯ_２）が適用される。また、必要に応じて、マスク部材１００を異種の材質で構成された多層構造としてもよい。

そして、平面状のマスク部材１００が配置された後、当該マスク部材１００については、エッチング処理がなされて、パターニングが施される（図示しない）。

次に、図２（ｂ）に示すように、上記積層体にＲＩＥ（Reactive Ion etching）による処理が施されて、上記積層体にＸ軸方向に連通するトレンチＴＲ１が形成される。ここで、図２（ｂ）では、Ｘ軸方向に略垂直に上記積層体を切断した断面が示されている。また、トレンチＴＲ１の上部の幅は、例えば、４０ｎｍである。

すなわち、パターニングされたマスク部材１００をマスクとして、平面状のメタル膜５０、抵抗変化膜４０、メタル膜３０、ダイオード層２０、メタル膜１０、配線層ＷＬ１がエッチングされる。これにより、上記積層体がＹ軸方向にトレンチＴＲ１を隔てて分離される。

また、このエッチング加工では、積層体のそれぞれの被膜毎にエッチング条件を変えて処理される。例えば、エッチング用ガス、放電条件等がそれぞれの被膜毎に変えられて、積層体のエッチング処理がなされる。

また、この段階では、基板ｓｕｂの表面の一部が露出して、ストライプ状の配線層ＷＬ１が基板ｓｕｂ上に形成される。すなわち、Ｘ軸方向に延在する、ストライプ状の配線層ＷＬ１が基板ｓｕｂ上に形成される。

ただし、加工後の配線層ＷＬ１は、上記積層体の最下層に位置していることから、配線層ＷＬ１側面の傾斜の程度は、トレンチＴＲ１底部のテーパに依存し易い。従って、エッチング条件を調節することにより、配線層ＷＬ１の断面を台形とすることができる。

例えば、エッチング用ガスの流量比が調節されたり、エッチング時のガスの全圧、放電パワー等が調節されたりして、配線層ＷＬ１の形状が整えられる。
エッチング用ガスの一例としては、ハロゲン系ガス（Ｃｌ_２、ＣＦ_４、ＳＦ_６、ＮＦ_３、Ｃｌ_２等）／酸素（Ｏ_２）／希ガス（Ａｒ等）の混合ガスが挙げられる。

このように、この段階では、エッチング条件が適宜調節されて、配線層ＷＬ１の断面積が図１（ａ）に示す配線層ＷＬ２の段面積と略等しくなるように調節される。

次に、図３に示すように、トレンチＴＲ１内に素子分離層７０が埋設される。ここで、図３（ａ）には、図中のＸ軸方向に略垂直に積層体を切断した断面が例示され、図３（ｂ）には、図中のＹ軸方向に略垂直に積層体を切断した断面が例示されている。なお、図３（ｂ）は、図３（ａ）のＡ−Ｂ断面に対応している。

また、この段階では、高アスペクト比のトレンチＴＲ１内に絶縁層を埋め込むために、塗布法を用いて、素子分離層７０が形成される。

例えば、素子分離層７０の原材料を含んだ溶液を用いて塗布する。具体的には、ポリシラザン系材料であるペルヒドロポリシラザン（ＰＨＰＳ）溶液を用いて、スピンコート等の塗布法により、トレンチＴＲ１内に酸化シリコン（ＳｉＯ_２）を主成分とする素子分離層７０が埋設される。そして、塗布法で形成した素子分離層７０については、４００℃以下の低温アニールが施されて、素子分離層７０の膜質が改善される。この低温アニールは、後工程で実施してもよい。
あるいは、素子分離層７０については、プラズマＣＶＤ法によって形成してもよい。

そして、マスク部材１００がＣＭＰ（Chemical Mechanical Polishing）処理によって除去されて（図示しない）、さらに、素子分離層７０及びメタル膜５０がＣＭＰ処理によって平坦に加工される（図示しない）。

次に、図４に示すように、素子分離層７０及びメタル膜５０上に、平面状の配線層ＢＬ１と、平面状の被膜の積層体（記憶セル層）とが形成される。ここで、図４（ａ）には、図中のＸ軸方向に略垂直に積層体を切断した断面が例示され、図４（ｂ）には、図中のＹ軸方向に略垂直に積層体を切断した断面が例示されている。なお、図４（ｂ）は、図４（ａ）のＡ−Ｂ断面に対応している。

すなわち、下段の素子分離層７０及びメタル膜５０を下地として、当該素子分離層７０及びメタル膜５０上に、平面状の配線層ＢＬ１が配置される。配線層ＢＬ１は、スパッタリング法またはＣＶＤ法で成膜される。また、配線層ＢＬ１の厚みは、上述した配線層ＷＬ１、ＷＬ２よりも薄く形成される。そして、平面状の配線層ＢＬ１上に、平面状のメタル膜１０、ダイオード層２０、メタル膜３０、抵抗変化膜４０、メタル膜５０、マスク部材１０１がスパッタリング法またはＣＶＤ法で成膜される。
また、この段階では、上段の積層体の厚みが約２００ｎｍ程度になる。

マスク部材１０１の材質は、例えば、酸化シリコン（ＳｉＯ_２）が適用される。また、必要に応じて、マスク部材１０１を異種の材質で構成された多層構造としてもよい。
そして、平面状のマスク部材１０１が配置された後、当該マスク部材１０１については、エッチング処理がなされて、パターニングが施される（図示しない）。

次に、図５に示すように、上段と下段の積層体にＲＩＥによる処理が施されて、Ｘ軸方向に連通するトレンチＴＲ２が形成される。ここで、図５（ａ）には、図中のＸ軸方向に略垂直に積層体を切断した断面が例示され、図５（ｂ）には、図中のＹ軸方向に略垂直に積層体を切断した断面が例示されている。なお、図５（ｂ）は、図５（ａ）のＡ−Ｂ断面に対応している。

すなわち、図５（ｂ）に示すように、パターニングされたマスク部材１０１をマスクとして、上段に積層した平面状のメタル膜５０、抵抗変化膜４０、メタル膜３０、ダイオード層２０、メタル膜１０、配線層ＢＬ１がエッチングされる。また、マスク部材１０１をマスクとして、下段に積層したストライプ状のメタル膜５０、抵抗変化膜４０、メタル膜３０、ダイオード層２０、メタル膜１０がエッチングされる。
これにより、上段並びに下段の積層体はＸ軸方向にトレンチＴＲ２を隔てて分離される。

また、このエッチング加工は、上段及び下段の積層体のそれぞれの被膜毎にエッチング条件を変えて処理される。例えば、エッチング用ガス、放電条件等がそれぞれの被膜毎に変えられて、積層体のエッチング処理がなされる。
また、トレンチＴＲ２が形成されることにより、ストライプ状の配線層ＢＬ１が上段の積層体と下段の積層体との間に形成される。すなわち、Ｙ軸方向に延在する、ストライプ状の配線層ＢＬ１が上段の積層体と下段の積層体との間に形成される。

ただし、配線層ＢＬ１の厚みは、上述したように、配線層ＷＬ１（または、配線層ＷＬ２）と略同等とせず、配線層ＷＬ１（または、配線層ＷＬ２）よりも薄く構成している。
従って、本実施の形態では、配線層ＢＬ１の厚みを、配線層ＷＬ１並びに配線層ＷＬ２の厚みと同等とさせた形態に比べ、トレンチＴＲ２のアスペクト比をより下げることができる。その結果、本実施の形態では、トレンチＴＲ２は、配線層ＢＬ１の厚みを、配線層ＷＬ１並びに配線層ＷＬ２の厚みと同等とさせた場合ほど、逆テーパ形状とはならず、ストレート形状に近くなる。
従って、トレンチＴＲ２を配置しても、上段に配置させた記憶セル８０の幅と、下段に配置させた記憶セル８０との幅の差は、配線層ＢＬ１の厚みを、配線層ＷＬ１並びに配線層ＷＬ２の厚みと同等とさせた形態ほど大きくならない。

また、配線層ＢＬ１の厚みを薄く構成することにより、エッチング時間が短縮化され、タクトタイムが短縮化される。また、タクトタイムが短縮化されることにより、選択比不足によるマスク部材１０１の破綻も起き難くなる。
なお、トレンチＴＲ２の上部の幅は、例えば、４０ｎｍに加工される。

ここで、この段階での積層体等の状態をより深く理解するために、トレンチＴＲ２を形成した積層体等の立体図を、図６に示す。なお、図６では、マスク部材１０１を表示していない。
図６に示すように、下段の積層体は、素子分離層７０を隔てて、Ｙ軸方向に分離されている。また、上段の積層体並びに下段の積層体がトレンチＴＲ２を隔てて、Ｘ軸方向に分離されている。
また、この段階で、すでに配線層ＷＬ１と配線層ＢＬ１とが交差した形態が構成されている。

次に、図７に示すように、トレンチＴＲ２内に素子分離層７１が埋設される。ここで、図７（ａ）には、図中のＸ軸方向に略垂直に積層体を切断した断面が例示され、図７（ｂ）には、図中のＹ軸方向に略垂直に積層体を切断した断面が例示されている。なお、図７（ｂ）は、図７（ａ）のＡ−Ｂ断面に対応している。

また、この段階では、高アスペクト比のトレンチＴＲ２内に絶縁層を埋め込むために、上記と同様に、塗布法を用いて、素子分離層７１が形成される。
また、素子分離層７１については、４００℃以下の低温アニールを施してもよい。この低温アニールは、後工程で実施してもよい。
あるいは、素子分離層７１については、プラズマＣＶＤ法によって形成してもよい。
そして、マスク部材１０１がＣＭＰ処理によって除去されて（図示しない）、さらに、素子分離層７１及び上段のメタル膜５０がＣＭＰ処理によって平坦に加工される（図示しない）。

次に、図８に示すように、素子分離層７１及びメタル膜５０上に、平面状の配線層ＷＬ２と、配線層ＷＬ２上に平面状のマスク部材１０２が形成される。ここで、図８（ａ）には、図中のＸ軸方向に略垂直に積層体を切断した断面が例示され、図８（ｂ）には、図中のＹ軸方向に略垂直に積層体を切断した断面が例示されている。なお、図８（ｂ）は、図８（ａ）のＡ−Ｂ断面に対応している。
ここで、配線層ＷＬ２の厚みは、加工後の断面が配線層ＷＬ１の断面積と略等しくなるように調節される。
また、マスク部材１０２の材質は、例えば、酸化シリコン（ＳｉＯ_２）が適用される。また、必要に応じて、マスク部材１０２を異種の材質で構成された多層構造としてもよい。

そして、平面状のマスク部材１０２が配置された後、当該マスク部材１０２については、エッチング処理がなされて、パターニングが施される（図示しない）。

次に、図９に示すように、上段の積層体のみにＲＩＥによる処理が施されて、上段の積層体内にＸ軸方向に連通するトレンチＴＲ３が形成される。ここで、図９（ａ）には、図中のＸ軸方向に略垂直に積層体を切断した断面が例示され、図９（ｂ）には、図中のＹ軸方向に略垂直に積層体を切断した断面が例示されている。なお、図９（ｂ）は、図９（ａ）のＡ−Ｂ断面に対応している。また、トレンチＴＲ３の上部の幅は、例えば、４０ｎｍに加工される。

すなわち、パターニングされたマスク部材１０２をマスクとして、平面状の配線層ＷＬ２、メタル膜５０、抵抗変化膜４０、メタル膜３０、ダイオード層２０、メタル膜１０がエッチングされる。これにより、上段の積層体はＹ軸方向にトレンチＴＲ３を隔てて分離される。
また、このエッチング加工は、積層体のそれぞれの被膜毎にエッチング条件を変えて処理される。例えば、エッチング用ガス、放電条件等がそれぞれの被膜毎に変えられて、積層体のエッチング処理がなされる。
また、この段階でトレンチＴＲ３が形成されることにより、ストライプ状の配線層ＷＬ２が形成される。すなわち、Ｘ軸方向に延在する、ストライプ状の配線層ＷＬ２が形成される。

そして、図９（ａ）に例示される配線層ＷＬ２の断面は、トレンチＴＲ３の上部近傍に位置するために、ストレート形状になり易い。すなわち、配線層ＷＬ２の断面は、長方形または正方形になる。
そして、この段階でのエッチング条件が適宜調節されて、配線層ＷＬ２の断面積が配線層ＷＬ１の段面積と略等しくなるように調節される。
また、この段階で、配線層ＷＬ２と配線層ＢＬ１とが交差した形態が構成される。また、配線層ＷＬ２と配線層ＷＬ１とが略平行となる形態が構成されている。
そして、高アスペクト比のトレンチＴＲ３内に絶縁層を埋め込むために、上記と同様に、塗布法を用いて、素子分離層７２が形成される（図示しない）。

また、トレンチＴＲ３内に埋設した素子分離層７２については、４００℃以下の低温アニールを施してもよい。この低温アニールは、後工程で実施してもよい。

あるいは、トレンチＴＲ３内に埋設する素子分離層７２については、プラズマＣＶＤ法によって形成してもよい。
そして、この後においては、素子分離層７２並びにマスク部材１０２にＣＭＰ処理が施されて、配線層ＷＬ２及び素子分離層７２の平坦化がなされる。

ここで、製造プロセスにおける配線層ＷＬ２の厚みＤｗと配線層ＢＬ１の厚みＤｂの調節について説明する。
例えば、配線層ＷＬ２の厚みＤｗと配線層ＢＬ１の厚みＤｂとが同じ膜厚Ａである場合の配線層ＷＬ２及び配線層ＢＬ１の抵抗値をＲとする。
配線層ＢＬ１の膜厚Ｄｂを１／ｘ倍にすると、配線層ＢＬ１の抵抗値は、ｘ・Ｒとなる。そして、配線層ＷＬ２と配線層ＢＬ１に印加される電圧を一定にするには、配線層ＢＬ１の抵抗値と配線層ＷＬ２の抵抗値の合計が常に２・Ｒとならなければならない。
このとき、配線層ＷＬ２の抵抗値は、（２−ｘ）・Ｒとなり、配線層ＷＬ２の膜厚Ｄｗを、１／（２−ｘ）倍とすれば、抵抗値の合計は、２・Ｒになる。
すなわち、配線層ＷＬ２において、１≦ｘ＜２の範囲では、抵抗値の合計を２・Ｒとすることができる。

図１０に、上下配線の変化量の関係を示す。横軸には、配線層ＢＬ１の変化量（倍数）が示され、縦軸には、配線層ＷＬ２の変化量（倍数）が示されている。
例えば、ｘ＝１．５（１／ｘ＝２／３）では、配線層ＢＬ１の膜厚Ｄｂは、（２／３）・Ａとなり、配線層ＷＬ２の膜厚Ｄｗは、２・Ａとなる。すなわち、Ｄｗは、Ｄｂの３倍の厚さ程度にすれば足りる。ただし、配線層ＷＬ２が厚くなりすぎると、エッチング加工において、トレンチＴＲ３自体が逆テーパ型になり易くなってしまう。また、プロセスタクトタイムも長くなってしまう。
従って、ＤｗをＤｂの３倍の厚さより薄く構成することが望ましい。

例えば、ｘ＝４／３（１／ｘ＝０．７５）では、配線層ＢＬ１の膜厚Ｄｂは、（３／４）・Ａとなり、配線層ＷＬ２の膜厚Ｄｗは、１．５・Ａとなる。すなわち、配線層ＷＬ２の膜厚の上限を、配線層ＢＬ１の２倍に調節することが望ましい。

また、上記の説明では、配線層ＷＬ１の断面を台形とし、配線層ＷＬ２の断面を長方形または正方形としたことから、配線層ＷＬ１の厚みを配線層ＷＬ２よりも薄く構成している。然るに、配線層ＷＬ１及び配線層ＷＬ２の断面が略同形に加工される場合には、配線層ＷＬ１及び配線層ＷＬ２の厚みを略等しく構成してもよい。また、配線層ＷＬ２の厚みは、例えば２５０ｎｍ程度に構成される。
このような製造工程により、図１に例示する、信頼性の高いＲｅＲＡＭメモリセルアレイ１ａが形成される。

次に、ＲｅＲＡＭメモリセルアレイの変形例について説明する。以下の説明では、図１で例示した部材と同一の部材には、同一の符号を付し、その詳細な説明を省略する。

図１１は、不揮発性記憶装置の記憶セル部の要部断面模式図である。また、図１１（ａ）では、図１１（ｂ）のＸ−Ｙ断面が例示され、図１１（ｂ）では、図１１（ａ）のＡ−Ｂ断面が例示されている。

図１１（ａ）に示すように、ＲｅＲＡＭメモリセルアレイ１ｂの各記憶セル８０においては、第１のワードラインである配線層ＷＬ１を下地とし、下層から上層に向かって、第１のメタル膜１０、第１の整流素子であるダイオード層２０、第２のメタル膜３０、第１の記憶素子である抵抗変化膜４０、第３のメタル膜５０を配置している。また、各記憶セル８０におけるメタル膜５０同士を第１のビッドラインである配線層ＢＬ１で接続している。そして、各記憶セル８０においては、第１のダイオード層２０と抵抗変化膜４０とが直列に接続されて、記憶セル８０の一方向に電流が流れる構成となっている。

さらに、ＲｅＲＡＭメモリセルアレイ１ｂにおいては、配線層ＢＬ１上に、上述した記憶セル８０が配置されている。
すなわち、配線層ＢＬ１上に、第４のメタル膜１０、第２の整流素子であるダイオード層２０、第５のメタル膜３０、第２の記憶素子である抵抗変化膜４０、第６のメタル膜５０を配置している。そして、各記憶セル８０におけるメタル膜５０同士が第２のワードラインである配線層ＷＬ２により接続されている。

そして、ＲｅＲＡＭメモリセルアレイ１ｂにおいては、図１１（ａ）に示すように、配線層ＢＬ１上のメタル膜１０が素子分離層７２によって分離されていない。すなわち、ストライプ状の配線層ＢＬ１上に、ストライプ状のメタル膜１０が形成されている。
また、ＲｅＲＡＭメモリセルアレイ１ｂにおいては、図１１（ｂ）に示すように、配線層ＷＬ１上のメタル膜１０が素子分離層７１によって分離されていない。すなわち、ストライプ状の配線層ＷＬ１上に、ストライプ状のメタル膜１０が形成されている。

そして、配線層ＷＬ２については、成膜時にその厚みを変更することにより、配線抵抗が配線層ＷＬ１上にメタル膜１０を配置した配線と略同じになるように適宜調節される。
このような構造であれば、配線層の厚みが増し、配線層ＷＬ１並びに配線層ＢＬ１の配線抵抗をより下げることができる。製造プロセスの工程を増加させることもない。

すなわち、ＲｅＲＡＭメモリセルアレイ１ｂでは、上述した電圧降下がより起き難い構成になる。これにより、これにより、不揮発性記憶装置の信頼性がより向上する。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

１ａ，１ｂメモリセルアレイ、１０，３０，５０メタル膜、２０ダイオード層
４０抵抗変化膜、７０，７１，７２素子分離層、８０記憶セル、１００，１０１，１０２マスク部材、ＢＬ１，ＷＬ１，ＷＬ２配線層、ＴＲ１，ＴＲ２，ＴＲ３トレンチ、ｓｕｂ基板

Claims

基板上に形成され、第１の方向に延在する、少なくとも一つの第１の配線と、
前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
前記第２の配線の上層に配置され、前記第１の方向に延在する、少なくとも一つの第３の配線と、
前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された第１の記憶素子を有した第１の記憶セルと、
前記第２の配線と前記第３の配線とが交差する、前記第２の配線と前記第３の配線との間に配置された第２の記憶素子を有した第２の記憶セルと、
を備え、
前記第１の方向に略垂直な断面において、前記第１の配線の断面積と前記第３の配線の断面積とが略等しいことを特徴とする不揮発性記憶装置。
前記第２の配線の厚みが前記第１の配線及び前記第３の配線の厚みよりも薄いことを特徴とする請求項１に記載の不揮発性記憶装置。
前記第３の配線の膜厚が前記第２の配線の膜厚の３倍以下であることを特徴とする請求項１に記載の不揮発性記憶装置。
前記第１の方向に略垂直な断面において、前記第１の配線の断面が台形であり、前記第３の配線の断面が長方形または正方形であることを特徴とする請求項１に記載の不揮発性記憶装置。
前記第１の配線上に、第１の金属膜が配置されていることを特徴とする請求項１に記載の不揮発性記憶装置。
前記第２の配線上に、第２の金属膜が配置されていることを特徴とする請求項１に記載の不揮発性記憶装置。
第１の方向に延在する、少なくとも一つの第１の配線と、
前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
前記第２の配線の上層に配置され、前記第１の方向に延在する、少なくとも一つの第３の配線と、
前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に第１の記憶素子を有した第１の記憶セルを配置し、
前記第２の配線と前記第３の配線とが交差する、前記第２の配線と前記第３の配線との間に第２の記憶素子を有した第２の記憶セルを配置した不揮発性記憶装置の製造方法であって、
基板上に配置させた第１の配線層の上層に、第１の記憶セル層を形成する工程と、
前記第１の記憶セル層を前記第２の方向に分離すると共に、前記第１の方向に延在する前記第１の配線を前記基板上に形成するために、前記第１の方向に連通する第１のトレンチを形成する工程と、
前記第１のトレンチ内に、第１の素子分離層を埋設する工程と、
前記第１の記憶セル層及び前記第１の素子分離層の上層に、前記第１の配線層よりも膜厚が薄い第２の配線層を形成する工程と、
前記第２の配線層上に、第２の記憶セル層を形成する工程と、
前記第１の記憶セル層及び前記第２の記憶セル層を前記第１の方向に分離すると共に、前記第２の方向に延在する前記第２の配線を前記第１の記憶セル層上に形成するために、前記第２の方向に連通する第２のトレンチを形成する工程と、
前記第２のトレンチ内に、第２の素子分離層を埋設する工程と、
前記第２の記憶セル層及び前記第２の素子分離層の上層に、前記第２の配線層よりも膜厚が厚い第３の配線層を形成する工程と、
前記第２の記憶セル層を前記第２の方向に分離すると共に、前記第１の方向に延在する前記第３の配線を前記第２の記憶セル層上に形成しつつ、前記第１の方向に略垂直な断面において、前記第１の配線の断面積と、前記第３の配線の断面積とが略等しくなるように、前記第１の方向に連通する第３のトレンチを形成する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
前記第１の配線の前記断面が台形となるように、前記第１のトレンチを形成することを特徴とする請求項７に記載の不揮発性記憶装置の製造方法。
前記第３の配線の前記断面が長方形または正方形となるように、前記第３のトレンチを形成することを特徴とする請求項７に記載の不揮発性記憶装置の製造方法。