JP5198146B2 - 不揮発性記憶装置 - Google Patents

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Description

本発明は、不揮発性記憶装置に関する。
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢメモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビットあたりの製造コストの削減によってさらに市場の拡大を続けている。しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があると言われており、新しい不揮発性メモリの開発が望まれている。
その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書き込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、高密度化を実現するものとして期待されている。
抵抗変化型メモリは、従来のＮＡＮＤ型フラッシュメモリとは異なり、電流量でセンシングを行う。そのため、可変抵抗状態を有する記録層を流れる電流の向きを規制するために、整流素子（ダイオード）が各メモリセルに設けられる。
この時、整流素子として、シリコン基板を用いた半導体製造工程と親和性のよい半導体シリコンを用いたｐｉｎダイオードが通常用いられるが、以下のような問題があった。すなわち、ｐ型、ノンドープ（真性半導体）、ｎ型の３種類の例えば多結晶シリコンを形成する必要があり、また、不純物の活性化が必要であるため、工程数が増大する。また、耐圧を確保するためにノンドープ層の層厚を厚くすると、全体の厚さが増し、加工工程における段差が増大し、製造が難しくなる。また、ｐｉｎ層中の不純物プロファイルが、ｐｉｎ層形成後の工程中に変化し易いので、積層型の不揮発性記憶装置における各層のｐｉｎダイオードの特性を均一化することが難しい。さらに、ｐｉｎダイオードの形成熱工程の制約から配線に使える材料が制約される。そして、ｐｉｎダイオード加工後のダメージ除去のための後酸化処理が、配線やバリアメタルの酸化を引き起こし、性能を劣化させる。また、多数キャリアで電流の輸送を行うショットキー接合に比べて、ＰＮ接合を用いるｐｉｎダイオードでは電流の輸送が主に少数キャリアで行われるため、抵抗変化型メモリの書き込み消去動作に必要な電流量確保が困難であり、ジュール熱による素子の昇温も問題になる。このように、整流素子としてｐｉｎダイオードを用いると、各種の問題が発生する。
特許文献１に、相変化により決まる抵抗値を情報として記憶する可変抵抗素子と、ショットキーダイオードとを有する相変化メモリ装置に関する技術が開示されている。しかしながらショットキーダイオードを構成する材料に関しては検討されておらず、従来の技術では、例えば、整流素子の構成材料と、記録層の構成材料とが反応して、例えば、整流素子や記録層の特性が劣化し、整流素子と記録層とのインテグレーションが困難であった。さらに、整流素子を構成する材料どうしが反応し、整流素子の特性が劣化した。また、積層型の不揮発性記憶装置においては、積み重ねられた各層において、工程履歴が異なるため、各層の整流素子の工程履歴も異なる。このため、例えば熱履歴の違いによって各層の整流素子の特性が異なり、均一な整流特性が得られなかった。
特表２００５−５２２０４５号公報
本発明は、工程数を削減し、段差を低減し、インテグレーションを容易とし、また、多層のメモリ層においても各層の整流素子の特性が均一な、高性能で製造し易い不揮発性記憶装置を提供する。
本発明の一態様によれば、複数の要素メモリ層を積み重ねた不揮発性記憶装置であって、前記複数の要素メモリ層のそれぞれは、第１配線と、前記第１配線に対して非平行に設けられた第２配線と、前記第１配線と前記第２配線との間に設けられ、記録層と整流素子とを含む積層構造体と、を有し、前記整流素子は、金属を含む電極と、金属を含む酸化物半導体と、の界面に形成されるショットキー接合を有し、前記酸化物半導体は、金属を含む第２酸化物半導体層と、前記第２酸化物半導体層と前記電極との間に設けられた金属を含む第１酸化物半導体層と、を含み、前記第２酸化物半導体層に含まれる金属の酸化物の単位金属原子あたりのギブズ自由エネルギーは、前記第１酸化物半導体層に含まれる金属の酸化物の単位金属原子あたりのギブズ自由エネルギーよりも高いことを特徴とする不揮発性記憶装置が提供される。
本発明によれば、工程数を削減し、段差を低減し、インテグレーションを容易とし、また、多層のメモリ層においても各層の整流素子の特性が均一な、高性能で製造し易い不揮発性記憶装置が提供される。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性記憶装置の要部の構造及び特性を例示する模式図である。
すなわち、図１は、本実施形態に係る不揮発性記憶装置１０における整流素子７０の構成及び、整流素子７０の電圧−電流特性を例示している。
図２は、本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する模式図である。
すなわち、図２（ａ）は模式的斜視図、図２（ｂ）は図２（ａ）のＡ−Ａ’線断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ’線断面図である。
図３は、本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する回路図である。
図４は、本発明の第１の実施形態に係る不揮発性記憶装置の整流素子の構造を例示する模式的断面図である。
すなわち、図４（ａ）、（ｂ）は、本実施形態に係る不揮発性記憶装置１０における整流素子の２つの例の構成を表している。
図５は、本発明の第１の実施形態に係る不揮発性記憶装置の要部の別の構造を例示する模式的断面図である。
すなわち、図５は、本実施形態に係る不揮発性記憶装置１０における別の整流素子及び記録層の構成を例示している。
図２に表したように、本発明の第１の実施形態に係る不揮発性記憶装置１０は、第１配線５０と、第１配線５０に対して非平行に設けられた第２配線８０と、第１配線５０と第２配線８０との間に設けられ、記録層６０と整流素子７０とを含む積層構造体６５と、を有する要素メモリ層６６を複数積み重ねた構造を有する。
例えば、不揮発性記憶装置１０の一番下の要素メモリ層６６において、第１配線５０は、ワード線ＷＬ１１、ＷＬ１２、ＷＬ１３であり、第２配線８０は、ビット線ＢＬ１１、ＢＬ１２、ＢＬ１３である。また、下から２番目の要素メモリ層６６においては、第１配線５０は、ワード線ＷＬ２１、ＷＬ２２、ＷＬ２３であり、第２配線８０は、ビット線ＢＬ１１、ＢＬ１２、ＢＬ１３である。さらに、下から３番目の要素メモリ層６６においては、第１配線５０は、ワード線ＷＬ２１、ＷＬ２２、ＷＬ２３であり、第２配線８０は、ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３である。さらに、一番上（下から４番目）の要素メモリ層６６においては、第１配線５０は、ワード線ＷＬ３１、ＷＬ３２、ＷＬ３３であり、第２配線８０は、ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３である。
不揮発性記憶装置１０の場合は、要素メモリ層６６が４層積み重ねられているが、本実施形態に係る不揮発性記憶装置において、要素メモリ層６６の積層数は任意である。
なお、このような不揮発性記憶装置は半導体基板の上に設けることができ、その時、要素メモリ層６６の各層は、半導体基板の主面と平行に配置することができる。すなわち、要素メモリ層は、半導体基板の主面に平行に複数積層される。
また、図２においては、煩雑さを避けるために、各要素メモリ層６６における第１配線５０（ワード線）及び第２配線８０（ビット線）は、３本ずつ例示しているが、本実施形態に係る不揮発性記憶装置１０において、第１配線５０及び第２配線８０の数は、任意であり、また、第１配線５０の数と第２配線８０の数とが異なっていても良い。
そして、隣接する要素メモリ層６６において、第１配線５０（ワード線）及び第２配線（ビット配線）は、兼用されている。
すなわち、図２（ｂ）、（ｃ）、図３に表したように、ワード線ＷＬ２１、ＷＬ２２、ＷＬ２３は上下の要素メモリ層で兼用され、また、ビット線ＢＬ１１、ＢＬ１２、ＢＬ１３及びビット線ＢＬ２１、ＢＬ２２、ＢＬ２３は、上下の要素メモリ層で兼用されている。すなわち、ワード線とビット線を、上下の要素メモリ層６６で共有（シェア）したシェアードビット線／ワード線構造を有している。ただし、本発明はこれに限らず、積層されたそれぞれの要素メモリ層６６において、ワード線とビット線とをそれぞれ独立して設けても良い。なお、各要素メモリ層６６においてワード線とビット線とをそれぞれ独立して設けた場合、ワード線の延在方向とビット線の延在方向とは、要素メモリ層６６のそれぞれにおいて変えても良い。
また、ここでは、第１配線５０をワード線とし、第２配線８０をビット線としたが、第１配線５０をビット線とし、第２配線８０をワード線としても良い。すなわち、以下説明する実施形態に係る不揮発性記憶装置及びその製造方法において、ビット線とワード線とは相互に入れ替え可能である。以下では、第１配線５０がワード線であり、第２配線８０がビット線である場合として説明する。
そして、図２（ｂ）、（ｃ）に表したように、要素メモリ層６６のそれぞれにおいて、記録層６０と整流素子７０とを含む積層構造体６５が、第１配線５０と第２配線８０とが３次元的に交差する部分（クロスポイント）に設けられており、不揮発性記憶装置１０は、いわゆるクロスポイント型の不揮発性記憶装置である。そして、各クロスポイントにおける記録層６０が１つの記憶単位となり、この記録層６０を含む積層構造体６５が１つのセルとなる。
なお、後述するように、記録層６０の例えば両側または片側に電極（第１導電層及び第２導電層）が設けられ、記録部となるが、この図では、これらの電極は省略され、記録層６０のみを例示している。
なお、図２（ｂ）、（ｃ）に表した例では、第１配線５０側に整流素子７０が設けられ、第２配線側に記録層６０（及び後述する記録部）が設けられているが、第１配線５０側に記録層６０を設け、第２配線側に整流素子７０を設けて良い。さらに、各要素メモリ層６６ごとに、第１配線５０及び第２配線８０に対する整流素子７０及び記録層６０の積層順を変えても良く、このように、整流素子７０及び記録層６０の積層順は、任意である。
記録層６０には、両端に印加された電圧により、その抵抗状態が変わる抵抗変化材料を用いることができる。このような抵抗変化材料の多くは、酸化物からなる。さらに、記録層６０には、印加された電圧で発生するジュール熱によりその抵抗状態が変わる例えばカルコゲナイド系の相変化材料を用いることができる。
図４（ａ）に表したように、本実施形態に係る不揮発性記憶装置１０における整流素子７０は、金属を含む電極７１と、金属を含む酸化物半導体７３と、の界面（ショットキー界面７２）で形成されるショットキー接合を有する。すなわち、整流素子７０は、金属酸化物を半導体層として用いたショットキーダイオードである。
これにより、例えば、整流素子７０としてｐｉｎダイオードを用いた場合に発生する、工程数の増大、段差の増大、不純物プロファイルの変化によるダイオード特性の不均一化、配線材料への制約、配線やバリアメタルの酸化、多層構造における熱履歴の差に起因した特性のばらつき等の問題がない。
すなわち、不揮発性記憶装置１０においては、整流素子７０として、不純物濃度や活性化挙動に特性が依存しないショットキーダイオードを用いることで、配線やバリアメタル等とのインテグレーションの差異の各種の問題や、多層構造における熱履歴の差に起因した特性のばらつき等の問題が解消できる。これによりビット密度の増大が可能となる。
さらに、不揮発性記憶装置１０においては、ショットキーダイオードの半導体層として、例えばシリコンの半導体層ではなく、金属を含む酸化物半導体７３を用いることにより、記録層６０を構成する材料として各種の酸化物及び酸化物と類似の化学的性質を有する材料を用いた場合には、記録層６０と酸化物半導体７３とが反応するリスクを抑制できる。これにより、整流素子７０と記録層６０とのインテグレーションが容易となる。
また、不揮発性記憶装置１０のショットキーダイオードの半導体層として、金属を含む酸化物半導体７３を用いることによって、この酸化物半導体７３は低温形成が可能である。すなわち、例えばＰＶＤ（Physical Vapor Deposition：物理気相成長）等で、室温で形成できる。
さらに、酸化物半導体７３は、成膜後の熱工程を経ても、シリコン等の半導体における不純物プロファイル（例えば不純物濃度分布）の変動がなく、特性が安定している。
すなわち、ショットキーダイオードの半導体層として、シリコンのような半導体を用いた場合には、多層構造の場合に、工程履歴の差に起因して不純物プロファイルが変動し、均一な整流特性が得られないが、本実施形態に係る不揮発性記憶装置１０においては、整流素子７０の半導体として酸化物半導体７３を用いることで、熱的に安定した整流特性が得られる。これにより、多層構造としても、工程履歴の差に起因した特性変動を抑制した整流特性が得られる。これにより、ビット密度の増大が可能となる。
このように本実施形態に係る不揮発性記憶装置１０によれば、工程数を削減し、段差を低減し、インテグレーションを容易とし、また、多層のメモリ層においても各層の整流素子の特性が均一な、高性能で製造し易い不揮発性記憶装置が提供できる。
不揮発性記憶装置１０の整流素子７０において、ショットキーダイオードを構成するためには、ダイオードの逆方向となる界面、すなわち、ショットキー界面７２に、十分なショットキーバリアを形成する大きさの仕事関数差がある材料を用いること、すなわち電極材料の仕事関数が酸化物半導体の仕事関数より大きいことが必要である。なお、ショットキー接合を形成するには、電極材料と半導体との仕事関数差は少なくとも０．５ｅＶ以上存在することが好ましい。なお、典型的なＳｉ半導体を用いたショットキーダイオードであるＣｏＳｉ２／ｎ−Ｓｉの場合、ショットキーバリアは約０．６１ｅＶ、金属／金属酸化物半導体であるＰｄ／ＴｉＯ２の場合、ショットキーバリアは約０．６７ｅＶである。
そして、本実施形態に係る不揮発性記憶装置１０の整流素子７０においては、電極７１と酸化物半導体７３との反応性が低いことが重要である。すなわち、整流素子７０の電極７１に含まれる金属が、酸化物半導体７３を還元し難いことが重要である。そのために、電極７１に含まれる金属の酸化物の単位金属原子あたりの自由エネルギー（ギブズ自由エネルギー）は、酸化物半導体７３に含まれる金属の酸化物の単位金属原子あたりの自由エネルギーよりも高く設定される。
すなわち、整流素子７０の電極として、酸化物とした場合に、酸化物半導体７３に含まれる金属元素の酸化物よりも、高い自由エネルギー（単位金属原子あたりの自由エネルギー）を有する金属元素を、単独、または窒化物、硅化物、炭化物等として用いることで、熱工程にも強い良好なショットキー界面の形成と維持が可能になる。
すなわち、酸化物半導体７３に含まれる金属の酸化物の単位金属原子あたりの自由エネルギーは、電極７１に含まれる金属の酸化物の単位金属原子あたりの自由エネルギーよりも低く設定される。すなわち、電極７１に含まれる金属の酸化物の単位金属原子あたりの自由エネルギーをＧｅｌｅ１とし、金属を含む酸化物半導体７３の単位金属原子あたりの自由エネルギーをＧｓｅｍとすると、Ｇｅｌｅ１とＧｓｅｍとは、以下の数式１を満たす。

Ｇｓｅｍ ＜ Ｇｅｌｅ１ （数式１）

以下に、金属を酸化物とした場合の単位金属原子あたりの自由エネルギーが高い順に、各種金属を列記する。
Ａｕ＞Ａｇ＞Ｐｔ＞Ｐｄ＞Ｉｒ＞Ｒｕ＞Ｃｕ＞Ｎｉ＞Ｃｏ＞Ｉｒ＞Ｃｄ＞Ｏｓ＞Ｂｉ＞Ｒｂ＞Ｃｓ＞Ｚｎ＞Ｓｂ＞Ｆｅ＞Ｒｅ＞Ｉｎ＞Ｇａ＞Ｂａ＞Ｇｅ＞Ｓｎ＞Ｍｇ＞Ｗ＞Ｓｒ＞Ｃｒ＞Ｃａ＞Ｍｏ＞Ｍｎ＞Ｔａ＞Ｎｂ＞Ｖ＞Ｓｉ＞Ｔｉ＞Ｌａ＞Ｓｃ＞Ｙ＞Ｈｏ＞Ｅｒ＞Ｃｅ＞Ｚｒ＞Ｈｆ＞Ａｌ
すなわち、上記において、左から右にいくに従って、すなわち、不等号の向きに従って、その金属の酸化物の単位金属原子あたりの自由エネルギーが小さい。
すなわち、ショットキー接合を構成する電極７１として、例えば、ＴａＮやＴｉＮを用いる場合は、酸化物半導体７３に、上記の金属の列記のうちＴａやＴｉよりも右側にある金属の酸化物を用いることができ、例えばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３等を用いることができる。
また、ショットキー接合を構成する電極７１として、ＷやＷＮを用いる場合には、酸化物半導体７３に、上記の金属の列記のうちＷよりも右側にある金属の酸化物を用いることができ、例えばＭｎＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ｖ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３等を用いることができる。
すなわち、本実施形態に係る不揮発性記憶装置１０の整流素子７０のショットキー障壁を形成する金属を含む電極７１と、金属を含む酸化物半導体７３とにおいて、酸化物半導体７３に含まれる金属は、電極７１に含まれる金属よりも、下記の不等式において、右側の辺にある材料から選択される。
Ａｕ＞Ａｇ＞Ｐｔ＞Ｐｄ＞Ｉｒ＞Ｒｕ＞Ｃｕ＞Ｎｉ＞Ｃｏ＞Ｉｒ＞Ｃｄ＞Ｏｓ＞Ｂｉ＞Ｒｂ＞Ｃｓ＞Ｚｎ＞Ｓｂ＞Ｆｅ＞Ｒｅ＞Ｉｎ＞Ｇａ＞Ｂａ＞Ｇｅ＞Ｓｎ＞Ｍｇ＞Ｗ＞Ｓｒ＞Ｃｒ＞Ｃａ＞Ｍｏ＞Ｍｎ＞Ｔａ＞Ｎｂ＞Ｖ＞Ｓｉ＞Ｔｉ＞Ｌａ＞Ｓｃ＞Ｙ＞Ｈｏ＞Ｅｒ＞Ｃｅ＞Ｚｒ＞Ｈｆ＞Ａｌ
これにより、整流素子７０を構成する材料どうし、すなわち、電極７１と酸化物半導体７３との反応を抑制でき、整流素子の特性は安定する。
これにより、工程数を削減し、段差を低減し、インテグレーションを容易とし、また、多層のメモリ層においても各層の整流素子の特性が均一な、高性能で製造し易い不揮発性記憶装置が提供できる。
なお、図４（ａ）に表したように、酸化物半導体７３の電極７１とは反対側に、順方向電極７７を設けることができる。酸化物半導体７３と順方向電極７７との界面において、両者の材料、または、両者の膜組成や結晶性等を適切に選択して、仕事関数差を十分小さくすることで十分な順方向電流を確保することが可能であるが、酸化物半導体７３と順方向電極７７とを反応させることによっても十分な順方向電流を確保できる界面形成が可能になる。すなわち、酸化物半導体７３と順方向電極７７との間の順方向界面７６においては、順方向電極７７を構成する金属の酸化物の単位金属原子あたりの自由エネルギーを、酸化物半導体７３を構成する金属の酸化物の単位金属原子あたりの自由エネルギーよりも低くすることができる。すなわち、順方向電極７７に含まれる金属の酸化物の単位金属原子あたりの自由エネルギーをＧｅｌｅ２とすると、ＧｓｅｍとＧｅｌｅ２とは、以下の数式２を満たす。

Ｇｓｅｍ ＞ Ｇｅｌｅ２ （数式２）

すなわち、順方向電極７７は、酸化物半導体７３よりも酸化されやすい金属を含むことができる。
これにより、ダイオードの順方向界面７６において、酸化物半導体７３が還元されて良好なショットキーバリアが形成されることがなく、適正な順方向特性が得られる。
なお、順方向界面７６において、順方向電極７７には、十分仕事関数差の小さい材料を用いることができる。
さらに、図４（ｂ）に表したように、本実施形態に係る不揮発性記憶装置１０においては、整流素子７０の酸化物半導体７３を２層構造とすることができる。すなわち、酸化物半導体７３は、第１酸化物半導体層７３ａと第２酸化物半導体層７３ｂとの積層構造を有し、第２酸化物半導体層７３ｂと電極７１との間に第１酸化物半導体層７３ａが設けられる。第１酸化物半導体層７３ａと電極７１とによって、ショットキー接合が形成される。そして、第２酸化物半導体層７３ｂは、整流素子７０のオン抵抗を下げる機能を果たす。すなわち、第１酸化物半導体層７３ａには、欠陥が少なく化学的に安定な材料を用い、電極１との間で安定なショットキー接合を実現させる。このとき、第１酸化物半導体層７３ａにこのような材料を用いた場合にオン抵抗が上昇する傾向となるが、そこで、第１酸化物半導体層７３ａよりは化学的安定性は低いがオン抵抗を下げる第２酸化物半導体層７３ｂを用いる。
この場合、第１酸化物半導体層７３ａと、電極７１に含まれる金属の酸化物とは、数式１と同様の関係が設定される。すなわち、第１酸化物半導体層７３ａに含まれる金属の酸化物の単位金属原子あたりの自由エネルギーをＧｓｅｍ１とすると、Ｇｅｌｅ１とＧｓｅｍ１とは、以下の数式３を満たす。

Ｇｓｅｍ１ ＜ Ｇｅｌｅ１ （数式３）

これにより、電極７１と第１酸化物半導体層７３ａとの反応が発生せず、すなわち、電極７１を構成する金属が、金属を含む第１酸化物半導体層７３ａを還元せず、良好な整流特性を有するショットキー接合が得られる。これにより、熱工程の影響を可及的に抑制することができる。
さらに、第１酸化物半導体層７３ａの単位金属原子あたりの自由エネルギーを、第２酸化物半導体層７３ｂよりも低く設定し、第１酸化物半導体層７３ａを第２酸化物半導体層７３ｂに比べて、より化学的に安定にすることができる。すなわち、第２酸化物半導体層７３ｂに含まれる金属の酸化物の単位金属原子あたりの自由エネルギーをＧｓｅｍ２とすると、Ｇｓｅｍ１とＧｓｅｍ２とは、以下の数式４を満たすことが望ましい。

Ｇｓｅｍ１ ＜ Ｇｓｅｍ２ （数式４）

このような特性を有する第２酸化物半導体層７３ｂを用いることで、第２酸化物半導体層７３ｂによって第１酸化物半導体層７３ａが還元されることを抑制することができる。そして、熱工程の影響を可及的に抑制できる。
また、ダイオードの順方向界面７６、すなわち、第２酸化物半導体層７３ｂと順方向電極７７との界面においては、順方向電極７７を構成する金属の酸化物の単位金属原子あたりの自由エネルギーを、第２酸化物半導体層７３ｂを構成する金属の酸化物のよりも低くすることが望ましい。すなわち、Ｇｓｅｍ２とＧｅｌｅ２とは、以下の数式５を満たすことがさらに望ましい。

Ｇｅｌｅ２ ＜ Ｇｓｅｍ２ （数式５）

すなわち、順方向電極７７は、第２酸化物半導体層７３ｂに含まれる金属よりも酸化されやすい金属を含むことが望ましい。
これにより、ダイオードの順方向界面７６において、第２酸化物半導体層７３ｂが還元されて良好なショットキーバリアが形成されることがなく、適正な順方向特性が得られる。そして、熱工程の影響を可及的に抑制できる。
なお、ダイオードの順方向界面７６において、順方向電極７７には、第２酸化物半導体層７３ｂとの間の仕事関数の差が十分小さい材料を用いることができる。これによっても、ダイオードの順方向界面７６において、良好なショットキーバリアが形成されることがなく、適正な順方向特性が得られる。
例えば、ショットキー接合を形成する電極７１として、ＴａＮやＴｉＮを用いた場合には、ショットキー接合側の第１酸化物半導体層７３ａとして、例えばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３等を用いることができる。これにより、数式３が満たされる。このような材料を用いることで、第１酸化物半導体層７３ａの単位金属原子あたりの自由エネルギーを、電極７１に含まれる金属の金属酸化物よりも低くすることができる。
そして、この場合、順方向側の第２酸化物半導体層７３ｂには、例えば、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ｖ２Ｏ３、ＭｎＯ２、ＴｉＯ２等を用いることができる。これにより、数式４が満たされ、さらに望ましい。
そして、例えば、第２酸化物半導体層７３ｂとしてＴａ２Ｏ５を用いた場合、順方向電極７７として、例えばＴｉＯ２等を用いることができる。これにより、数式５が満たされ、さらに望ましい。
上記のように、整流素子７０を構成する電極７１、第１酸化物半導体層７３ａ、第２酸化物半導体層７３ｂ及び順方向電極７７のそれぞれに、数式３〜数式５を満たす材料を用いることで、整流素子７０を構成する材料どうしが不適正に反応することがなく、オン抵抗も低減した良好な特性を有する整流素子７０が得られる。
なお、上記において、第２酸化物半導体層７３ｂにＴｉＯ２を用い、順方向電極７７にＷＮを用いた場合、数式５は満たされないが、順方向界面７６において仕事関数差を小さくすることができ、このような材料の組み合わせを用いても良い。
すなわち、上記において、数式３〜数式５は、必ずしも同時に満たされる必要はなく、例えば、数式３のみを満足しても良い。そして、数式３に加えて数式４を満足すると、既に説明したようにオン抵抗が低下し、さらに良好な整流特性が得られる。また、例えば、数式３に加えて数式５を満足すると、既に説明したように、第２酸化物半導体層７３ｂが還元されて良好なショットキーバリアが形成されず、適正な順方向特性が得られ、さらに良好な特性が得られる。
また、ショットキー接合を形成する電極７１として、例えば、仕事関数が比較的小さいＷやＷＮを用いる場合には、ショットキー接合側の第１酸化物半導体層７３ａには、ＭｎＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ｖ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３等を用いることができる。これにより、数式３が満たされる。
そして、この場合、順方向側の第２酸化物半導体層７３ｂには、ＭｇＯ２、Ｉｎ２Ｏ３、ＳｎＯ２、ＺｎＯ２、ＴｉＯ２等を用いることができる。これにより、数式４が満たされる。
なお、上記においても、第２酸化物半導体層７３ｂにＴｉＯ２を用い、順方向電極７７にＷＮを用いた場合、数式５は満たされないが、順方向界面７６において仕事関数差を小さくすることができ、このような材料の組み合わせを用いても良い。
このように、上記において、電極７１、第１酸化物半導体層７３ａ、第２酸化物半導体層７３ｂ及び順方向電極７７のいずれかに用いる材料の選択によって、前記いずれか以外に用いる材料は適切に選択される。
また、上記において、順方向電極７７は、後述するように、記録層６０を含む記録部を構成する導電層の一部とすることもできる。さらに、順方向電極７７は、省略することもでき、例えば、第２酸化物半導体層７３ｂが記録部に直接接することもでき、さらには、例えば、第２酸化物半導体層７３ｂが、記録層６０に直接接することもできる。
例えば、図５に表したように、本実施形態に係る不揮発性記憶装置１０の別の整流素子７０においては、電極７１と、第１酸化物半導体層７３ａと、第２酸化物半導体層７３ｂと、が積層されている。そして、電極７１と第１酸化物半導体層７３ａとの界面（ショットキー界面７２）にショットキー接合が形成される。すなわち、電極７１と第１酸化物半導体層７３ａとはショットキー接合を形成する。そして、第２酸化物半導体層７３ｂ側に、順方向電極７７が設けられている。
そして、この例では、電極７１には例えばＴｉＮが用いられ、第１酸化物半導体層７３ａには例えばＺｒＯ２が用いられ、第２酸化物半導体層７３ｂには例えばＴａ２Ｏ５が用いられ、順方向電極７７には例えばＴｉＮが用いられている。すなわち、上記の数式３〜数式５が満たされている。
一方、整流素子７０の第２酸化物半導体層７３ｂ側に、記録部６３が設けられている。記録部６３は、第１導電層６１と、第２導電層６２と、第１導電層６１と第２導電層６２との間に設けられた記録層６０と、を有している。そして、この場合、整流素子７０の順方向電極７７と、記録部６３の第１導電層６１とが兼用されている。
そして、この例では、第１導電層６１（整流素子７０の順方向電極７７）には例えばＴｉＮが用いられ、記録層６０にはＴｉドープＮｉＯｘが用いられ、第２導電層６２にはＴｉＮが用いられる。
このように、本実施形態に係る不揮発性記憶装置１０においては、整流素子７０として、ショットキーダイオードを用いる。ショットキーダイオードは、金属／半導体界面しか必要としないので、段差低減と工程数削減が容易である。
さらに、ショットキーダイオードの半導体層として、金属を含む半導体、具体的には金属酸化物半導体（酸化物半導体７３、第１酸化物半導体層７３ａ、第２酸化物半導体層７３ｂ）を用いることで、記録部６３の記録層６０の金属酸化物（この場合はＴｉドープＮｉＯｘ）との反応が起こり難くすることができる。これにより、インテグレーションを容易に行うことが可能となる。
さらに、ショットキーダイオードを構成する電極７１と、酸化物半導体（酸化物半導体７３、第１酸化物半導体層７３ａ、第２酸化物半導体層７３ｂ）と、順方向電極７７と、に用いる材料を適切に選択することで、数式１〜数式３が満たされている。これにより、それぞれの材料が反応して変化することを抑制することができる。これにより、熱工程の影響を可及的に抑制できるので、積層された各ダイオードの特性を均一化することができ、優れたセル特性を実現することが可能になる。
図１は、図５に例示した整流素子７０の電圧−電流特性を例示している。すなわち、図５に例示した整流素子７０の電極７１と順方向電極７７との間の電圧−電流特性を例示している。同図において、実線は、整流素子７０を室温で形成した直後の特性であり、破線は、整流素子７０を室温で形成した後に、７００℃のアニール処理を行った後の特性である。なお、図１では、整流素子７０の構成を、図５に対して上下逆転させて例示している。
図１に表したように、本実施形態に係る不揮発性記憶装置１０の整流素子７０においては、アニール処理の有無によって電圧−電流特性は実質的に変化しない。すなわち、整流素子７０を室温で形成することができ、製造がし易い。そして、アニールしても特性が変化しないことから、安定した性能を発揮し、積層された各整流素子の特性を均一化することができ、優れた記憶動作を実現することが可能になる。
（比較例）
図６（ａ）、（ｂ）は、それぞれ第１、第２の比較例の整流素子の構造と特性を例示する模式図とグラフ図である。
これらの図において、実線は、整流素子７０を室温で形成した直後の特性であり、破線は、整流素子７０を室温で形成した後に、７００℃のアニール処理を行った後の特性である。
図６（ａ）に表したように、第１の比較例の不揮発性記憶装置における整流素子７８ａは、ｐｉｎ構造のダイオードである。すなわち、シリコン基板（Ｓｉ Ｓｕｂ．（ｎ−））の上に、ｎ＋ポリシリコン層（ｎ＋ＰｏｌｙＳｉ）、ノンドープのポリシリコン（ＰｏｌｙＳｉ）、ｐ＋ポリシリコン層（ｐ＋ＰｌｏｙＳｉ）が積層された構造を有している。第１の比較例の不揮発性記憶装置の整流素子７８ａにおいては、特に、絶縁性を確保するためにノンドープ層（ＰｏｌｙＳｉ）の層厚を厚くしなければならず、このために、全体の厚さが増し、加工工程における段差が増大し、製造が難しくなる。
また、図６（ａ）に表したように、アニール後の電圧−電流特性は、アニール前に比べて大きく変化している。これは、シリコン等の半導体を用いたｐｉｎ構造においては、ｐｉｎ層の不純物プロファイルが、ｐｉｎ層を形成した後の後工程により変化し易いためである。このため、このような構成のｐｉｎ型ダイオードを整流素子として用いた場合には、積層型の不揮発性記憶装置における各層の整流素子の特性を均一にすることが難しく、記録層それぞれで書き込み及び読み出し特性が変動し、正常な記憶動作をさせることができない。
また、図６（ｂ）に表したように、第２の比較例の不揮発性記憶装置における整流素子７８ｂは、コバルトシリサイド（ＣｏＳｉ２）とｎ型多結晶シリコンで形成したショットキーダイオードである。すなわち、シリコン基板（Ｓｉ Ｓｕｂ．（ｎ−））の上に、ｎ＋ポリシリコン層（ｎ＋ＰｏｌｙＳｉ）とコバルトシリサイド層（ＣｏＳｉ２）とが積層されている。
そして、図６（ｂ）に表したように、アニール後の電圧−電流特性は、アニール前に比べて大きく変化している。これは、ショットキーダイオードの半導体層として、金属を含む酸化物ではなく、シリコンを含む半導体が用いられており、この場合もｎ＋ポリシリコン層の不純物プロファイルが、熱処理によって変化し易いためである。
例えば、整流素子７８ｂにおいては、要素メモリ層６６を複数積層するうちの熱工程において、コバルトシリサイドとｎ＋ポリシリコン層とが反応し、特性が変動してしまう。さらに、この熱工程によって、ｎ＋ポリシリコン層中の不純物プロファイルが変化してしまい、特性が変動してしまう。
このため、このような構成のショットキーダイオード、すなわち、シリコン半導体を用いたショットキーダイオードを整流素子として用いた場合には、積層型の不揮発性記憶装置における各層の整流素子の特性を均一にすることが難しく、記録層それぞれで書き込み及び読み出し特性が変動し、正常な記憶動作をさせることができない。
このように、第１、第２の比較例の不揮発性記憶装置における整流素子７８ａ、７８ｂのいずれも、積層型の不揮発性記憶装置には適用する際には、積層された素子の高さが高くなりすぎる、製造工程で使用される熱工程が厳しく制限される、等の技術的困難を伴う。
これに対し、すでに説明したように、本実施形態に係る不揮発性記憶装置１０おける整流素子７０は、アニールしても特性が実質的に変化しないことから、安定した性能を発揮し、積層された各整流素子の特性を均一化することができ、優れた記憶動作を実現することが可能になる。
なお、本実施形態に係る不揮発性記憶装置１０において、整流素子７０の電極７１、並びに、酸化物半導体７３及び第１酸化物半導体層７３ａがそれぞれ複数の金属を含む場合においても、数式１及び数式３が適用できるが、ショットキーダイオードのショットキー接合が形成される界面では、電極を構成する全ての金属元素と酸化物半導体を構成する全ての構成金属元素との間で、数式１または数式３が成立することが必要である。また、順方向界面では、電極を構成する少なくとも１つの金属元素と酸化物半導体を構成する少なくとも１つの金属元素との間で、数式２または数式５が成立することが必要である。
例えば、電極７１が金属Ａ及び金属Ｂを含み、酸化物半導体７３が金属Ｂ及び金属Ｃを含む酸化物半導体である場合、金属Ａと金属Ｃに関して、数式１が成立する。
例えば、電極７１が金属Ａ及び金属Ｂを含み、酸化物半導体７３が金属Ｃ及び金属Ｄを含む酸化物半導体である場合、金属Ａと、金属Ｃ及び金属Ｄに関して、数式１が成立する。そして、金属Ｂと、金属Ｃ及び金属Ｄに関して、数式１が成立する。
また、電極７１が金属Ａ及び金属Ｂを含み、第１酸化物半導体層７３ａが金属Ｂ及び金属Ｃを含む酸化物半導体である場合、金属Ａと、金属Ｂ及び金属Ｃに関して、数式３が成立する。
例えば、電極７１が金属Ａ及び金属Ｂを含み、第１酸化物半導体層７３ａが金属Ｃ及び金属Ｄを含む酸化物半導体である場合、金属Ａと、金属Ｃ及び金属Ｄに関して、数式１が成立する。そして、金属Ｂと、金属Ｃ及び金属Ｄに関して、数式３が成立する。
また、本実施形態に係る不揮発性記憶装置１０において、整流素子７０の順方向電極７７、並びに、酸化物半導体７３及び第２酸化物半導体層７３ｂがそれぞれ複数の金属を含む場合においても、数式２及び数式５が適用できる。
例えば、順方向電極７７が金属Ａ及び金属Ｂを含み、酸化物半導体７３が金属Ｂ及び金属Ｃを含む酸化物半導体である場合、金属Ａと、金属Ｂまたは金属Ｃに関して、あるいは、金属Ｂと金属Ｃに関して、数式２が成立する。
例えば、順方向電極７７が金属Ａ及び金属Ｂを含み、酸化物半導体７３が金属Ｃ及び金属Ｄを含む酸化物半導体である場合、金属Ａと、金属Ｃまたは金属Ｄに関して、あるいは、金属Ｂと、金属Ｃまたは金属Ｄに関して、数式２が成立する。
また、順方向電極７７が金属Ａ及び金属Ｂを含み、第２酸化物半導体層７３ｂが金属Ｂ及び金属Ｃを含む酸化物半導体である場合、金属Ａと、金属Ｂまたは金属Ｃに関して、あるいは、金属Ｂと金属Ｃとに関して、数式５が成立する。
例えば、順方向電極７７が金属Ａ及び金属Ｂを含み、第２酸化物半導体層７３ｂが金属Ｃ及び金属Ｄを含む酸化物半導体である場合、金属Ａと、金属Ｃまたは金属Ｄに関して、あるいは、金属Ｂと、金属Ｃまたは金属Ｄに関して、数式５が成立する。
このように、本実施形態に係る不揮発性記憶装置１０により、工程数を削減し、段差を低減し、インテグレーションを容易とし、また、多層のメモリ層においても各層の整流素子の特性が均一な、高性能で製造し易い不揮発性記憶装置が得られる。
（第１の実施例）
本実施形態に係る第１の実施例を説明する。
図７は、本発明の第１の実施例に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図７に表したように、本発明の第１の実施例に係る不揮発性記憶装置１１においては、図２に例示した不揮発性記憶装置１０のワード線とビット線とが入れ変えられている。すなわち、一番下の層にビット線ＢＬ１１、ＢＬ１２、ＢＬ１３があり、その上にワード線ＷＬ１１、ＷＬ１２、ＷＬ１３があり、その上にビット線ＢＬ２１、ＢＬ２２、ＢＬ２３があり、その上にワード線ＷＬ２１、ＷＬ２２、ＷＬ２３があり、その上にビット線ＢＬ３１、ＢＬ３２、ＢＬ３３が設けられている。そして、それぞれの間に記録層６０と整流素子７０とを含む積層構造体６５が設けられている。すなわち、不揮発性記憶装置１１は、４層の要素メモリ層６６が積層された４層構造の不揮発性記憶装置の例である。そして、第１配線５０がビット線であり、第２配線８０がワード線となる例である。
そして、本実施例の不揮発性記憶装置１１は、図５に例示した構成の整流素子７０及び記録部６３を有する。すなわち、整流素子７０として、窒化チタン（ＴｉＮ）／ジルコニア（ＺｒＯ２）／タンタルオキサイド（Ｔａ２Ｏ５）構造のショットキーダイオードと、ＭＩＭ（Metal-Insulator-Metal）構造の抵抗変化素子（記録部６３）を積層した構造を有している。記録部６３は、ＴｉＮからなる第１導電層６１（整流素子７０の順方向電極７７と兼用されている）と、ＴｉドープＮｉＯｘからなる記録層６０と、ＴｉＮからなる第２導電層６２と、が積層された構造を有す。なお、本実施形態は、不揮発性記憶装置のセル部の構造に関するものなので、煩雑さを避けるために、周辺回路形成等の記述は省略する。
このような構造を有す整流素子７０及び記録部６３を有する不揮発性記憶装置１１は、既に説明したように、工程数を削減し、段差を低減し、インテグレーションを容易とし、また、多層のメモリ層においても各層の整流素子の特性が均一な、高性能で製造し易い不揮発性記憶装置を提供する。
以下、本実施例に係る不揮発性記憶装置１１の製造方法について説明する。
図８は、本発明の第１の実施例に係る不揮発性記憶装置の製造方法を例示する工程順模式断面図である。
すなわち、図８（ａ）は最初の工程の図であり、図８（ｂ）は図８（ａ）に続く図である。
そして、図９は、図８（ｂ）に続く工程順模式断面図である。
これらの図において、左側の図は、ビット線方向の断面図、すなわち、ビット線が延在する方向に対して垂直な平面で切断したときの断面図であり、右側の図は、ワード線方向の断面図、すなわち、ワード線が延在する方向に対して垂直な平面で切断したときの断面図である。
まず図８（ａ）に表したように、半導体基板（基板）１００の上に、ビット線（例えばＢＬ１１、ＢＬ１２、ＢＬ１３等）となるタングステン膜１０１を７０ｎｍの厚さで形成する。
なお、このビット線は、ＢＬ１１、ＢＬ１２、ＢＬ１３でなくても良く、積層された要素メモリ層の別の要素メモリ層のビット線であっても良く、例えばＢＬ２１、ＢＬ２２、ＢＬ２３や、ＢＬ３１、ＢＬ３２、ＢＬ３３であっても良く、さらには、より多くの多層構造を有する不揮発性記憶装置の場合の各ビット線とすることもできる。
次に、整流素子７０の電極７１となる窒化チタン（ＴｉＮ）膜１０２を厚さ１０ｎｍで形成し、さらに、整流素子７０の第１酸化物半導体層７３ａとなるジルコニア（ＺｒＯ２）膜１０３、及び第２酸化物半導体層７３ｂとなるタンタルオキサイド（Ｔａ２Ｏ５）膜１０４を、それぞれ１０ｎｍ、２０ｎｍの厚さで形成する。
次に、記録部６３の電極（第１導電層６１）となる窒化チタン膜１０５を厚さ１０ｎｍ、記録層６０となるＴｉドープＮｉＯｘ膜１０６を厚さ１０ｎｍ、記録部６３の電極（第２導電層６２）となる窒化チタン膜１０７を厚さ１０ｎｍ、ＣＭＰ（Chemical Mechanical Polishing）のストッパーとなるタングステン膜１０８を厚さ５０ｎｍで形成し、リソグラフィ技術と反応性イオンエッチング技術とによりこれらの積層膜をライン状に一括加工する。
次に、図８（ｂ）に表したように、ライン状に加工された積層膜の間に層間絶縁膜１０９を埋め込み、ＣＭＰで平坦化する。次に、被加工体（上記で形成された積層膜を含む基板）全面に、ワード線となるタングステン膜１１０を厚さ７０ｎｍ、記録部６３の電極（第２導電層６２）となる窒化チタン膜１１１を厚さ１０ｎｍ、記録層６０となるＴｉドープＮｉＯｘ膜１１２を厚さ１０ｎｍ、記録部６３の電極（第１導電層６１）となる窒化チタン膜１１３を厚さ１０ｎｍ、整流素子７０の第２酸化物半導体層７３ｂとなるタンタルオキサイド膜１１４を厚さ２０ｎｍ、第１酸化物半導体層７３ａとなるジルコニア膜１１５を厚さ１０ｎｍ、整流素子７０の電極７１となる窒化チタン膜１１６を厚さ１０ｎｍ、ＣＭＰのストッパーとなるタングステン膜１１７を厚さ５０ｎｍで形成する。
次に、図９に表したように、リソグラフィ技術と反応性イオンエッチング技術とにより、前記積層膜をライン状に一括加工することで２層分の要素メモリ層が形成される。
以降、同様にして、４層の要素メモリ層が形成され、本実施例に係る不揮発性記憶装置１１が作製できる。なお、要素メモリ層が４層より多い場合も、上記と同様の方法を繰り返すことによって多層の要素メモリ層を有する不揮発性記憶装置が形成できる。
本実施例に係る不揮発性記憶装置１１の整流素子７０のダイオード特性（電圧−電流特性）は、既に説明した図１の通りである。
このように本実施例に係る不揮発性記憶装置１１及びその製造方法によれば、工程数を削減し、段差を低減し、インテグレーションを容易とし、また、多層のメモリ層においても各層の整流素子の特性が均一な、高性能で製造し易い不揮発性記憶装置及びその製造方法が提供できる。
なお、本実施例では記録層６０として、ＴｉドープＮｉＯｘ膜を用いたが、両端に印加された電圧により、その抵抗状態が変わる任意の物質を用いることができる。すなわち、記録層６０には、例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、及びＺｎＦｅｘＯｙ、並びに、両端に印加された電圧で発生するジュール熱によりその抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、及び、ＩｎｘＧｅｙＴｅｚからなる群から選択された少なくとも１つを含むことができる。また、これらの材料を２つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。
また、記録部６３の電極（第１導電層６１及び第２導電層６２）の材料として本実施例では窒化チタンを用いたが、上記記録層６０と反応して可変抵抗性を損なわない各種の材料を用いることができる。すなわち、記録部６３の電極材料には、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウムからなる群から選択された少なくとも１つを含むことができる。また、これらの材料を２つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。
（第２の実施例）
図１０は、本発明の第２の実施例に係る不揮発性記憶装置の構成を例示する模式的断面図である。
本実施形態に係る第２の実施例の不揮発性記憶装置１２は、図２（ａ）に例示した積層構造を有する。すなわち、一番下の層にワード線ＷＬ１１、ＷＬ１２、ＷＬ１３があり、その上にビット線ＢＬ１１、ＢＬ１２、ＢＬ１３があり、その上にワード線ＷＬ２１、ＷＬ２２、ＷＬ２３があり、その上にビット線ＢＬ２１、ＢＬ２２、ＢＬ２３があり、その上にワード線ＷＬ３１、ＷＬ３２、ＷＬ３３が設けられ、それぞれの間に記録層６０と整流素子７０とを含む積層構造体６５が設けられた４層構造の不揮発性記憶装置の例である。そして、第１配線５０がワード線であり、第２配線８０がビット線となる例である。
ただし、不揮発性記憶装置１２は、図２（ｂ）、（ｃ）に例示した不揮発性記憶装置１０に対して、記録層６０と整流素子７０の積層順が逆である例である。
図１１は、本発明の第２の実施例に係る不揮発性記憶装置の要部の構造を例示する模式的平面図である。
図１１に表したように、本実施例に係る不揮発性記憶装置１２における整流素子７０においては、電極７１と、第１酸化物半導体層７３ａと、第２酸化物半導体層７３ｂと、が積層されている。そして、電極７１と第１酸化物半導体層７３ａとの界面（ショットキー界面７２）にショットキー接合が形成される。すなわち、電極７１と第１酸化物半導体層７３ａとはショットキー接合を形成する。
そして、この例では、電極７１には例えばＷＮが用いられ、第１酸化物半導体層７３ａには例えばＨｆＯ２が用いられ、第２酸化物半導体層７３ｂには例えばＴｉＯ２が用いられている。
すなわち、上記の数式３及び数式４を満たしている。
そして、不揮発性記憶装置１２においては、整流素子７０と記録層６０とが直接接触している。すなわち、整流素子７０の酸化物半導体である第２酸化物半導体層７３ｂと、記録部６３の記録層６０とが直接接して設けられている。すなわち、整流素子７０の順方向電極７７と記録部６３の第１導電層６１は省略されている。
そして、記録層６０には、ＺｎＦｅｘＯｙが用いられ、記録部６３の第２導電層６２にはＷＮが用いられている。
このように、本実施例に係る不揮発性記憶装置１２においては、整流素子７０として、ショットキーダイオードを用いることで、段差低減と工程数削減が容易である。
さらに、整流素子７０の半導体層として、金属酸化物半導体（第１酸化物半導体層７３ａ、第２酸化物半導体層７３ｂ）を用いることで、記録層６０のＺｎＦｅｘＯｙと反応が起こり難く、インテグレーションが容易となる。
さらに、整流素子７０の電極７１、第１酸化物半導体層７３ａ及び第２酸化物半導体層７３ｂに用いる材料を適切に選択することで、数式３及び数式４を満たしている。これにより、それぞれの材料が反応して変化することを抑制することができる。これにより、熱工程の影響を可及的に抑制できるので、積層された各ダイオードの特性を均一化することができ、優れたセル特性を実現することが可能になる。
そして、整流素子７０の順方向電極７７及び記録部６３の第１導電層６１（これらの膜はバリアメタルとしての機能も果たす）が省略され、整流素子７０の第２酸化物半導体層７３ｂと、記録層６０とが直接接して設けられることにより、構造及び工程をより簡単化することができ、低コスト化につなげることもできる。さらに、積層構造体６５を構成する層を省略するので、加工途中での段差を低減し、さらに製造し易い不揮発性記憶装置が得られる。
このように、本実施例に係る不揮発性記憶装置１２によれば、工程数を削減し、段差を低減し、インテグレーションを容易とし、また、多層のメモリ層においても各層の整流素子の特性が均一な、高性能で製造し易い不揮発性記憶装置が提供できる。
以下、不揮発性記憶装置１２の製造方法について説明する。
図１２は、本発明の第２の実施例に係る不揮発性記憶装置の製造方法を例示する工程順模式断面図である。
すなわち、図１２（ａ）は最初の工程の図であり、図１２（ｂ）は図１２（ａ）に続く図である。
そして、図１３は、図１２（ｂ）に続く工程順模式断面図である。
これらの図において、左側の図は、ビット線方向の断面図、すなわち、ビット線が延在する方向に対して垂直な平面で切断したときの断面図であり、右側の図は、ワード線方向の断面図、すなわち、ワード線が延在する方向に対して垂直な平面で切断したときの断面図である。
まず、図１２（ａ）に表したように、半導体基板（基板）２００の上に、不揮発性記憶装置のワード線となるタングステン膜２０１を厚さ７０ｎｍで形成する。
なお、第１の実施例と同様に、このワード線は、積層されたメモリの最下層のワード線である必要はなく、積層された上層のワード線でも良い。
次に、記録部６３の電極（第２導電層６２、バリアメタルとしての機能も有する）となる窒化タングステン膜２０２を厚さ１０ｎｍ、記録層６０となるＺｎＦｅｘＯｙ膜２０３を厚さ１０ｎｍ、整流素子７０の第２酸化物半導体層７３ｂとなるチタニア（ＴｉＯ２）２０４を厚さ２０ｎｍ、整流素子７０の第１酸化物半導体層７３ａとなるハフニア（ＨｆＯ２）膜２０５を厚さ１０ｎｍ、整流素子７０の電極７１となる窒化タングステン（ＷＮ）膜２０６を厚さ１０ｎｍ、ＣＭＰのストッパーとなるタングステン膜２０７を厚さ５０ｎｍで形成する。
本実施例の積層構造では、記録層６０であるＺｎＦｅｘＯｙ膜２０３と、第２酸化物半導体層７３ｂであるチタニア膜２０４とが直接接触しているが、これらは両方酸化物であり、両者の間には、ショットキーバリアが形成されず、良好な導通の確保が可能となるので積層構造の単純化が可能である。
なお、第１酸化物半導体層７３ａであるハフニア膜２０５は、窒化タングステン膜２０６からなる電極７１との間に、良好なショットキー接合を形成する機能を持つが、電極７１として、Ｗよりも酸化物の単位金属原子あたりの自由エネルギーがより高いＰｔ、Ａｕ、Ｉｒ、Ｒｕ、Ｒｅ等の材料を用いることで、この第１酸化物半導体層７３ａ（ハフニア膜２０５）の省略も可能である。なお、この場合は、ショットキー接合に印加される電界を緩和するために、第２酸化物半導体層７３ｂとなるチタニア膜の膜厚を、本実施例の場合よりも厚くする。なお、この場合は、酸化物半導体は１層構造（チタニア膜２０４）であり、電極７１（窒化タングステン膜２０６）との間で、数式１を満たす。
また、適切なワード線材料を選定することでバリアメタル兼電極膜として機能する、記録部６３の第２導電層６２となる窒化タングステン膜２０２を省略することも可能である。このようにショットキーダイオード形成には、金属と半導体との界面が存在すればよく、適切な材料系を選定することでダイオード構造の大幅な単純化が可能である。
そして、リソグラフィ技術と反応性イオンエッチング技術とにより前記積層膜をライン状に一括加工する。
次に、図１２（ｂ）に表したように、前記ライン状に加工された積層膜間に層間絶縁膜２０８を埋め込みＣＭＰで平坦化する。
次に、被加工物（基板）全面にビット線となるタングステン膜２０９、整流素子７０の電極７１となる窒化タングステン膜２１０を厚さ１０ｎｍ、整流素子７０の第１酸化物半導体層７３ａとなるハフニア膜２１１を厚さ１０ｎｍ、整流素子７０の第２酸化物半導体層７３ｂとなるチタニア膜２１２を厚さ２０ｎｍ、記録層６０となるＺｎＦｅｘＯｙ膜２１３を厚さ１０ｎｍ、記録部６３の電極（第２導電層６２）となる窒化タングステン膜２１４を厚さ１０ｎｍ、ＣＭＰのストッパーとなるタングステン膜２１５を厚さ５０ｎｍで形成する。
次に、図１３に表したように、リソグラフィ技術と反応性イオンエッチング技術とにより前記積層膜をライン状に一括加工することで、２層分の要素メモリ層が形成される。
以降、同様にして、４層の要素メモリ層が形成され、本実施例に係る不揮発性記憶装置１２が作製できる。なお、要素メモリ層が４層より多い場合も、上記と同様の方法を繰り返すことによって多層の要素メモリ層を有する不揮発性記憶装置が形成できる。
なお、本実施例では、記録層６０として、ＺｎＦｅｘＯｙ膜を用いたが、両端に印加された電圧により、その抵抗状態が変わる任意の物質を用いることができる。すなわち、記録層６０には、例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、及びＺｎＦｅｘＯｙ、並びに、両端に印加された電圧で発生するジュール熱によりその抵抗状態が変わるカルコゲナイド系のＧＳＴ、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、及び、ＩｎｘＧｅｙＴｅｚからなる群から選択された少なくとも１つを含むことができる。また、これらの材料を２つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。
また、記録部６３の電極（第２導電膜）として、本実施例では窒化タングステンを用いたが、記録部６３に用いる抵抗変化材料と反応して可変抵抗性を損なわない各種の材料を用いることができる。すなわち、記録部６３の電極（第２導電膜）の材料には、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウムからなる群から選択された少なくとも１つを含むことができる。また、これらの材料を２つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。
なお、整流素子７０を構成する金属への制約は、第１の実施例と同様である。すなわち、数式３を満たすことが望まれ、数式４を満たすことがさらに望まれる。
以上、本発明の実施方法を２通りの実施例を用いて示したが、本発明の実施方法はこれに留まるものではなく、実施例中にも示された材料系を適宜組み合わせて使用することが可能であり、その場合においても本発明で期待される効果、すなわちショットキーダイオードを用いることで膜構成が単純になり製造工程も単純になり、また熱工程での特性変化の小さいダイオードを積層することが可能になるので、高集積な抵抗変化型メモリの製造が比較的容易に実現できる。
（第２の実施形態）
本発明の第２の実施形態に係る不揮発性記憶装置の製造方法は、第１配線５０と、第１配線５０に対して非平行に設けられた第２配線８０と、第１配線５０と第２配線８０との間に設けられ、記録層６０と整流素子７０とを含む積層構造体６５と、を有する要素メモリ層６６を複数積み重ねた構造を有する不揮発性記憶装置の製造方法である。そして、本実施形態に係る不揮発性記憶装置の製造方法は、記録層６０と整流素子７０を含む積層構造体６５、特に、整流素子７０の製造方法に特徴があるので、その部分について以下説明する。それ以外の部分に関しては、通常の製造方法を用いることができる。
図１４は、本発明の第２の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
図１４に表したように、本発明の第２の実施形態に係る不揮発性記憶装置の製造方法においては、まず、半導体基板の上に第１配線５０となる第１導電膜を形成する（ステップＳ１１０）。第１導電膜としては、例えば、第１、第２の実施例で説明したタングステン膜等を用いることができる。
そして、記録層６０となる記録層膜を形成する（ステップＳ１２０）。記録層膜としては、例えば、第１の実施例で説明したＴｉドープＮｉＯｘ膜や第２の実施例で説明したＺｎＦｅｘＯｙ膜等を用いることができる。
そして、整流素子７０となる金属を含む電極となる電極膜、及び、金属を含む酸化物半導体となる酸化物半導体膜、を形成する（ステップＳ１３０）。電極膜には、第１の実施例で説明したＴｉＮ膜や第２の実施例で説明したＷＮ膜を用いることができる。そして、酸化物半導体膜は、２層構造とすることもでき、第１、第２の実施例で説明した各種の材料を用いることができる。
そして、第２配線８０となる第２導電膜を形成する（ステップＳ１４０）。第２導電膜としては、例えば、第１、第２の実施例で説明したタングステン膜等を用いることができる。
そして、第１導電膜及び第２導電膜の少なくともいずれかと、記録層膜と、電極膜と、酸化物半導体膜と、を一括加工する（ステップＳ１５０）。
これにより、整流素子７０の特性は、不純物濃度や活性化挙動に依存せず、熱工程により不純物プロファイル変動もないので、積層しても、各レイヤー間のばらつきを小さくすることができ、多層構造の不揮発性記憶装置を実現でき、ビット密度を増大することが可能となる。
すなわち、本実施形態に係る不揮発性記憶装置の製造方法によれば、工程数を削減し、段差を低減し、インテグレーションを容易とし、また、多層のメモリ層においても各層の整流素子の特性が均一な、高性能で製造し易い不揮発性記憶装置が提供できる。
なお、上記の電極膜と酸化物半導体膜には、数式１〜数式５の関係を満足する各種の材料を用いることができる。
また、上記において、ステップＳ１１０とステップ１４０とは、相互に入れ替えが可能であり、また、ステップＳ１２０とステップＳ１３０とは、相互に入れ替えが可能である。そして、上記のステップＳ１１０〜Ｓ１５０を繰り返し実施することで、多層の要素メモリ層を有する不揮発性記憶装置が製造できる。
なお、上記のステップＳ１１０〜Ｓ１５０は、１層分の要素メモリ層の形成に対応し、第１、第２の実施例で説明したように、ステップ１１０〜Ｓ１４０の後に、別の要素メモリ層を構成する、電極膜、酸化物半導体膜及び記録層膜を形成する別のステップＳ１３０と別のステップＳ１２０とを引き続き実施し、その後、ステップＳ１５０を実施しても良い。
本発明によって、今後も引き続き不揮発性メモリの集積度向上を進展させることが可能になるので、今後も更に不揮発性メモリの応用範囲が広がっていくことが期待される。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置及びその製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の第１の実施形態に係る不揮発性記憶装置の要部の構造及び特性を例示する模式図である。 本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する模式図である。 本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する回路図である。 本発明の第１の実施形態に係る不揮発性記憶装置の整流素子の構造を例示する模式的断面図である。 本発明の第１の実施形態に係る不揮発性記憶装置の要部の別の構造を例示する模式的断面図である。 （ａ）、（ｂ）は、それぞれ第１、第２の比較例の整流素子の構造と特性を例示する模式図とグラフ図である。 本発明の第１の実施例に係る不揮発性記憶装置の構成を例示する模式的断面図である。 本発明の第１の実施例に係る不揮発性記憶装置の製造方法を例示する工程順模式断面図である。 図８（ｂ）に続く工程順模式断面図である。 本発明の第２の実施例に係る不揮発性記憶装置の構成を例示する模式的断面図である。 本発明の第２の実施例に係る不揮発性記憶装置の要部の構造を例示する模式的平面図である。 本発明の第２の実施例に係る不揮発性記憶装置の製造方法を例示する工程順模式断面図である。 図１２（ｂ）に続く工程順模式断面図である。 本発明の第２の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
符号の説明
１０、１１、１２ 不揮発性記憶装置
５０ 第１配線
６０ 記録層
６１ 第１導電層
６２ 第２導電層
６３ 記録部
６５ 積層構造体
６６ 要素メモリ層
７０、７８ａ、７８ｂ 整流素子
７１ 電極
７２ ショットキー界面
７３ 酸化物半導体
７３ａ 第１酸化物半導体層
７３ｂ 第２酸化物半導体層
７６ 順方向界面
７７ 順方向電極
８０ 第２配線
１００、２００ 半導体基板（基板）
１０１、１０８、１１０、１１７、２０１、２０７、２０９、２１５ タングステン膜
１０２、１０５、１０７、１１１、１１３、１１６ 窒化チタン膜
１０３、１１５ ジルコニア膜
１０４、１１４ タンタルオキサイド膜
１０６、１１２ ＴｉドープＮｉＯｘ膜
１０９、２０８ 層間絶縁膜
２０２、２０６、２１０、２１４ 窒化タングステン膜
２０３、２１３ ＺｎＦｅｘＯｙ膜
２０４、２１２ チタニア膜
２０５、２１１ ハフニア膜
ＢＬ１１〜ＢＬ１３、ＢＬ２１〜ＢＬ２３、ＢＬ３１〜ＢＬ３３ ビット線
ＷＬ１１〜ＷＬ１３、ＷＬ２１〜ＷＬ２３、ＷＬ３１〜ＷＬ３３ ワード線

Claims (4)

  1. 複数の要素メモリ層を積み重ねた不揮発性記憶装置であって、
    前記複数の要素メモリ層のそれぞれは、
    第１配線と、
    前記第１配線に対して非平行に設けられた第２配線と、
    前記第１配線と前記第２配線との間に設けられ、記録層と整流素子とを含む積層構造体と、
    を有し、
    前記整流素子は、金属を含む電極と、金属を含む酸化物半導体と、の界面に形成されるショットキー接合を有し、
    前記酸化物半導体は、
    金属を含む第２酸化物半導体層と、
    前記第２酸化物半導体層と前記電極との間に設けられた金属を含む第１酸化物半導体層と、
    を含み、
    前記第２酸化物半導体層に含まれる金属の酸化物の単位金属原子あたりのギブズ自由エネルギーは、前記第１酸化物半導体層に含まれる金属の酸化物の単位金属原子あたりのギブズ自由エネルギーよりも高いことを特徴とする不揮発性記憶装置。
  2. 前記第１酸化物半導体層に含まれる金属の酸化物の単位金属原子あたりのギブズ自由エネルギーは、前記電極に含まれる金属の酸化物の単位金属原子あたりのギブズ自由エネルギーよりも低いことを特徴とする請求項１記載の不揮発性記憶装置。
  3. 前記整流素子は、前記酸化物半導体の前記電極とは反対側に設けられた順方向電極をさらに含み、
    前記順方向電極は、前記第２酸化物半導体層に含まれる金属と同一の金属を含むことを特徴とする請求項１または２に記載の不揮発性記憶装置。
  4. 前記酸化物半導体と前記記録層とは、接していることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
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