KR102098017B1 - 저항 변화 메모리 소자 및 제조 방법 - Google Patents
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Abstract
기판 상에 제1유전층을 관통하는 제1전극 라인(line)들을 형성하고, 상측 표면을 식각하여 제1전극 라인들이 볼록한 형상의 상측 단부를 가지게 하고, 메모리(memory)층을 형성하고, 제1전극 라인들과 교차되는 제2전극 라인들을 형성하는 비휘발성 메모리 소자 및 제조 방법을 제시한다.
Description
본 출원은 저항 변화 메모리 소자 및 제조 방법에 관한 것이다.
더 많은 정보를 저장하고 저장된 정보를 유지하기 위한 초고집적화된 메모리 소자를 구현하기 위해서, 다양한 형태의 비휘발성 메모리 소자들이 연구 개발되고 있다. 저항 변화 메모리 소자(RRAM: Resistive Random Access Memory), 자기 메모리 소자(MRAM: Magnetic Random Access Memory), 또는 상변화 메모리 소자(PRAM: Phase-Change Random Access Memory) 등에 대해 관심이 집중되고 있다. 저항 변화를 이용하여 데이터(data)를 저장하는 저항 변화 메모리 소자는 한 쌍의 전극들 사이에 제공되는 유전층을 구비하며, 유전층의 저항 변화 이력 효과(hysteretic resistance switching effect)를 이용하여 데이터(data) 정보를 기억시키고 있다.
본 출원은 전극 라인들 간의 이격 간격 마진을 확보할 수 있는 전극 라인 형상을 구현하는 비휘발성 메모리 소자 및 제조 방법을 제시하고자 한다.
본 출원은 전극 라인에 정렬되는 형상을 가지는 메모리층 패턴을 전극 라인들 사이에 위치하도록 하는 비휘발성 메모리 소자 및 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 볼록한 형상의 상측 단부를 가지는 제1전극 라인(line)들; 상기 제1전극 라인들 상에 교차되는 제2전극 라인들; 및 상기 제1전극 라인들 및 상기 제2전극 라인들 사이에 위치하는 메모리(memory)층을 포함하는 비휘발성 메모리 소자를 제시한다.
본 출원의 다른 일 관점은, 기판 상에 제1유전층을 관통하는 제1전극 라인(line)들을 형성하는 단계; 상기 제1전극 라인의 상측 표면을 식각하여 상기 제1전극 라인들이 볼록한 형상의 상측 단부를 가지게 하는 단계; 상기 제1전극 라인들을 덮는 메모리(memory)층을 형성하는 단계; 및 상기 메모리층 상에 제2유전층을 관통하여 상기 제1전극 라인들과 교차되는 제2전극 라인들을 형성하는 단계;를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
본 출원의 다른 일 관점은, 기판 상에 제1유전층을 관통하는 제1전극 라인(line)들을 형성하는 단계; 상기 제1전극 라인들을 덮는 메모리(memory)층을 형성하는 단계; 상기 메모리층 상에 제2유전층을 관통하여 상기 제1전극 라인들과 교차되는 제2전극 라인들을 형성하는 단계; 및 상기 제2전극 라인들에 의해 노출되는 상기 제2유전층 부분 및 하부의 상기 메모리층 부분을 제거하여 메모리층 패턴들을 패터닝하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
본 출원의 예에 따르면, 전극 라인들 간의 이격 간격 마진을 확보할 수 있는 상단 단부가 볼록한 형상을 가지는 전극 라인 형상을 구현하는 비휘발성 메모리 소자 및 제조 방법을 제시할 수 있다.
본 출원은 상부 전극 라인에 정렬되는 형상을 가지는 메모리층 패턴을 상하부 전극 라인들 사이에 위치하도록 하는 비휘발성 메모리 소자 및 제조 방법을 제시할 수 있다.
도 1 및 도 2는 일 예에 따른 비휘발성 메모리 소자를 설명하기 위해서 제시한 도면들이다.
도 3 내지 도 12는 일 예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위해서 제시한 도면들이다.
도 13 내지 도 16은 다른 일 예에 따른 비휘발성 메모리 소자 및 제조 방법을 설명하기 위해서 제시한 도면들이다.
도 3 내지 도 12는 일 예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위해서 제시한 도면들이다.
도 13 내지 도 16은 다른 일 예에 따른 비휘발성 메모리 소자 및 제조 방법을 설명하기 위해서 제시한 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다.
도 1 및 도 2는 일 예에 따른 비휘발성 메모리 소자를 보여준다.
도 1 및 도 2를 참조하면, 비휘발성 메모리 소자는, 반도체 기판(100) 상에 일 방향(B-B')으로 연장되는 제1전극 라인(line: 300)들 배열과, 다른 일 방향(T-T')으로 연장되는 제2전극 라인(350)들 배열, 및 제1 및 제2전극 라인들(300, 350) 사이에 위치하여 데이터(data)를 저장하는 메모리층(memory) 패턴(401)을 포함하여 구비될 수 있다. 제1전극 라인(300)과 제2전극 라인(350)은 상호 간에 실질적으로 직교하도록 교차하는 형태로 도입될 수 있으며, 제1전극 라인(300)과 제2전극 라인(350)이 교차하는 부분에 메모리층 패턴(401)이 위치할 수 있다.
하부 전극인 제1전극 라인(300)은 제1유전층(200)을 관통하는 바(bar) 형태를 가질 수 있고, 반도체 기판(100)에 인접하는 하단 부분(307)의 선폭에 비해 이에 반대되는 단부인 상단 부분(309)의 선폭이 더 큰 형상을 가질 수 있다. 제1유전층(200)은 제1전극 라인(300)들 사이를 격리하여 절연시키는 유전 물질의 층으로 도입될 수 있다. 제1전극 라인(300)의 상단 단부(309)는 볼록한 형상을 가질 수 있다. 상단 단부(309)의 모서리 부분(303)의 높이(H1)는 중앙 부분(305)에 비해 낮은 높이(H2)를 가져 중앙 부분(305)이 상대적으로 돌출되어 융기된 형상을 가질 수 있다.
제1전극 라인(300)의 상단 부분(309)이 볼록한 형상을 가져, 제1유전층(200)의 상단 측면 부분과의 사이에 모서리 밸리(valley)부(204)를 형성하고, 메모리층 패턴(401)의 일부가 모서리 밸리부(204)를 채워 커튼(curtain) 형상의 접촉 확장부(404)로 구비될 수 있다. 제1전극 라인(300)의 상단 부분(309)이 볼록한 형상을 가지므로, 제1전극 라인(300)의 상측 표면과 메모리층 패턴(401)이 접촉하는 면적이 접촉 확장부(404)가 연장되는 정도에 따라 더 확장될 수 있다. 상부 전극(top electrode)인 제2전극 라인(350)이 연장되는 방향(T-T')에서의 메모리층 패턴(401)의 접촉면이 제1전극 라인(300)의 선폭 보다 더 크게 확장될 수 있다. 제1유전층(200)과 제1전극 라인(300)의 상단 부분(309)의 사이 계면에 메모리층 패턴(401)의 접촉 확장부(404)가 침투되고 있으므로, 접촉 확장부(404)의 선폭만큼 제1전극 라인(300)의 상단 부분(309)와 이웃하는 다른 상단 부분(309) 사이가 더 이격될 수 있다.
메모리층 패턴(401)은 적어도 2 상태(state) 이상의 전기적 상태를 제공하여 데이터를 기억하는 층으로 도입될 수 있다. 메모리층 패턴(401)은 저항 변화 물질층(resistance switching material)을 포함하여 구비될 수 있으며, 비휘발성 메모리 소자는 저항 변화 메모리 소자(ReRAM)로 구비될 수 있다. 메모리층 패턴(401)은 다양한 저항 변화 물질층 구조로 구비될 수 있다. 예컨대, 초거대 자기저항 물질(CMR: Colossal Magneto Resistance)이나 PCMO(Pr1-xCaxMnO3) 물질과 같이 전기장에 의한 저항 변화를 이용하는 구조로 구비될 수 있다. 또는, Nb2O5, TiO2, NiO, Al2O3 등과 같은 이성분계 전이 금속 산화물을 비화학양론 조성을 갖게 제조하여 저항 변화 물질로 이용할 수 있다. 메모리층 패턴(401)은 Ti4O7과 같은 비화학양론 조성을 갖는 전이 금속 산화물의 층으로 구비될 수 있다. 칼코게나이드(chalcogenide) 물질의 비정질 구조를 유지하며 오보닉 스위치(Ovonic switch)의 문턱 전압의 변화로 인한 저항 차이를 이용할 수 있다. 또는 SrTiO3나 SrZrO3와 같은 강유전체 무질에 크롬(Cr)이나 니오븀(Nb)를 도핑(doping)하여 저항 상태를 바꾼 물질을 이용할 수 있다. 또는, GeSe 과 같은 고체전해질에 이온 이동도가 큰 은(Ag) 등을 도핑하여 전기화학적 반응에 의한 매질 내 전도성 채널의 형성 유무에 따라 두 저항 상태를 만드는 PMC(Programmable Metallization Cell) 구조를 이용할 수 있다.
메모리층 패턴(401)은 ReRAM 소자의 저항 변화 물질층을 포함하여 구비될 수 있지만, 상변화 물질층을 구비하여 상변화 메모리 소자(PCRAM)를 구현할 수도 있다. 또한, 메모리층 패턴(401)은 서로 다른 두 전기적 상태 또는 저항 상태를 제공할 수 있는 한 다양한 형태로 변형될 수 있다.
메모리층 패턴(401)과 제1전극 라인(300) 사이의 계면에는 선택부(selector) 를 이루는 층(409)이 더 구비될 수 있다. 선택부층(409)은 스니크 패스 전류(sneak path current)와 같은 누설 전류에 의한 읽기(read) 동작 시 간섭이 유발되는 것을 억제하기 위해서, 메모리층 패턴(401)을 선택하는 선택 소자로 도입될 수 있다. 선택부(409)층은 스위칭(switching) 소자로서 다이오드(diode) 소자를 포함하여 형성될 수 있다. 예컨대, PN 다이오드 형태나 터널 다이오드(tunnel diode) 형태를 제공하는 층으로 도입되어, LRS 또는 HRS에 무관하게 일정한 전류가 도통되도록 유도하는 층으로 도입될 수 있다. 선택부층(409)이 도입될 경우 실질적으로 1S1R(1 selector 1 resistive switching memory) 구조가 이루어질 수 있다. 선택부(409)층은 터널 다이오드(tunnel diode) 구조를 구성하는 층으로서 탄탈륨 산화물(Ta2O5)층과 같이 터널 배리어(tunnel barrier)의 특성을 나타내는 층을 포함하여 형성될 수 있다. 터널 배리어층은 TiO2, HfO2, Ta2O5, ZrO2, Al2O3 과 같은 전이 금속 산화물의 층을 포함할 수 있다.
도 2를 다시 참조하면, 제2전극 라인(350)들의 배열은 제1전극 라인(300)들에 교차되는 방향(T-T')으로 연장되는 바(bar) 형태를 가질 수 있고, 메모리층 패턴(401)에 인접하는 하단 부분(357)의 선폭에 비해 이에 반대되는 단부인 상단 부분(359)의 선폭이 더 큰 형상을 가질 수 있다. 제2전극 라인(350)의 상단 단부(359)는 볼록한 형상을 가질 수 있다. 제1전극 라인(300)과 마찬가지로 상단 단부(359)의 모서리 부분(353)의 높이는 중앙 부분(355)에 비해 낮은 높이를 가져 중앙 부분(355)이 상대적으로 돌출되어 융기된 형상을 가질 수 있다. 이에 따라, 제2전극 라인(350)의 상단 부분(359)과 다른 상단 부분(359)과의 이격 간격을 보다 넓게 확보할 수 있다. 메모리층 패턴(401)은 제2전극 라인(350)들의 형상을 따라 길게 연장되는 라인 형상을 가질 수 있다. 메모리층 패턴(401)의 양 측면은 실질적으로 제2전극 라인(350)의 측면에 정렬된 형상을 가질 수 있다.
제1전극 라인(300)이나 제2전극 라인(350)은 구리(Cu)나 텅스텐(W) 등과 같은 금속을 포함하는 도전층으로 이루어질 수 있다. 또는, 은(Ag)이나 금(Au), 백금(Pt), 알루미늄, 인듐티타늄산화물(ITO), 니켈(Ni), 티타늄(Ti), 티타늄질화물(TiN) 등의 층을 포함하여 형성될 수 있다. 경우에 따라 도전성 실리콘층을 포함하여 형성될 수도 있다.
도 3 내지 도 12는 일 예에 따른 비휘발성 메모리 소자 제조 방법을 보여준다.
도 3을 참조하면, 기판(100) 상에 제1유전층(200)을 형성한다. 기판(100)은 선택 소자들이 집적된 반도체 기판으로 도입될 수 있다. 기판(100) 상에 제1유전층(200)을 형성한다. 제1유전층(200)은 다양한 유전 물질로 형성될 수 있으며, 실리콘 산화물(SiO2)을 포함하는 층으로 형성될 수 있다. 제1유전층(200)을 관통하는 제1트렌치(203)들을 형성한다. 제1트렌치(203)들은 하부 전극인 제1전극 라인들이 연장되는 방향(B-B')을 따라 연장되는 형상을 가지도록 형성될 수 있다. 제1트렌치(203)는 제1유전층(200)의 일부를 포토리소그래피(photolithography) 과정 및 선택적 식각 과정으로 일부 식각 제거하여 형성될 수 있다. 제1트렌치(203)들이 형성된 제1유전층(200)은 다마신(damascene) 과정에서 형상을 제공하는 틀(template)로 사용될 수 있다.
도 4를 참조하면, 제1트렌치(203)를 채우는 제1도전층을 증착하고, 평탄화하여 제1트렌치(203)를 각각 채우는 제1전극 라인(300)들로 분리한다. 제1도전층은 구리(Cu)나 텅스텐(W) 등과 같은 금속을 포함하는 층을 증착하여 형성될 수 있다. 또는, 은(Ag)이나 금(Au), 백금(Pt), 알루미늄, 인듐티타늄산화물(ITO), 니켈(Ni), 티타늄(Ti), 티타늄질화물(TiN) 등의 층을 포함하여 형성될 수 있다. 제1도전층을 증착한 후 화학기계적연마(CMP)와 같은 평탄화 과정을 수행하여, 제1유전층(200)의 상면(202)을 노출하도록 제1도전층을 연마 제거하여 제1트렌치(203)에 한정되는 형상으로 제1전극 라인(300)들을 형성한다.
제1전극 라인(300)은 상면(302)이 제1유전층(200)의 상면(202)과 실질적으로 대등한 높이를 가지는 평활한 면으로 형성될 수 있다. 제1트렌치(203)는 제1유전층(200)을 식각하여 형성되므로, 바닥 부분의 선폭이 상측 입구 부분의 선폭 보다 작고 측면이 경사진 형태로 형성될 수 있다. 이에 따라, 제1전극 라인(300)은 상면(302)이 바닥면(304) 보다 넓은 선폭을 가지며 측면이 경사진 형상을 가질 수 있다. 제1전극 라인(300)의 상면(302)과 이웃하는 다른 상면(302)과의 이격 간격은 바닥면(304)에 인근하는 이격 간격 보다 좁아질 수 있으며, 이에 따라, 제1전극 라인(300)과 이웃하는 다른 제1전극 라인(300) 사이의 실질적인 이격 간격은 상면(302)들 간의 이격 간격에 의존하여 좁아지게 된다. 제1전극 라인(300)들 간의 단락(short)을 방지하기 위해서 일정 인격 간격을 확보해야 하므로, 제1전극 라인(300)의 상면(302)과 이웃하는 다른 상면(302)과의 이격 간격이 협소해질 경우, 소자의 축소(shrinkage)를 제약하는 요소로 작용할 수 있다.
도 5를 참조하면, 제1전극 라인(300)의 상단 단부(309)를 볼록한 형상을 가지게 하는 단계를 보여준다. 제1전극 라인(300)의 상면(도 4의 302)에 대해 식각 과정, 예컨대, 반응성 이온 식각(RIE)과 같은 실질적으로 이방성 식각 과정을 수행하여, 제1전극 라인(300)의 상단 단부(309)가 중앙 부분(305)이 모서리 부분(303)에 비해 융기된 형상으로 볼록한 형상을 가지게 하는 표면 식각 과정을 수행한다. 식각 과정은 제1유전층(200)에 비해 제1전극 라인(300)에 대해 상대적으로 높은 식각율을 나타내는 식각 과정으로 수행될 수 있다. 이때, 제1유전층(200)은 식각 마스크(etch mask)로 사용될 수 있으며, 제1전극 라인(300)의 상측 표면(302)에 대한 표면 식각이 이루어질 수 있다.
제1전극 라인(300)과 제1유전층(200)의 계면에서의 구조적인 환경에 의해서, 계면에 인근하는 모서리 부분(303)에 대한 식각량이 중앙 부분(305)에 대한 식각량 보다 높아 모서리 부분(303)이 중앙 부분(305)에 비해 높이가 낮아져, 양측 계면 부위에 오목한 모서리 밸리(valley)부(204)가 형성될 수 있다. 제1전극 라인(300)의 측면은 경사진 프로파일(profile)을 가지므로, 모서리 부분(303)이 낮아지도록 식각됨에 따라, 상단 부분(309)의 선폭은 초기의 상면(302)의 선폭 보다 작아지게 된다. 이에 따라, 제1전극 라인(300)의 상단 부분(309)과 이웃하는 다른 상단 부분(309) 간의 이격 간격을 초기 이격 간격 마진(margin)보다 넓게 확보할 수 있다.
도 6을 참조하면, 제1유전층(200) 상에 메모리층(400)을 형성하는 단계를 보여준다. 메모리층(400)은 모서리 밸리부(204)를 채우고 제2유전층(200) 상으로 연장되도록 형성될 수 있다. 메모리층(400)의 모서리 밸리부(203)를 채우는 접촉 확장부(404)는 메모리층(400)과 제1전극 라인(300)의 접촉 면적을 확장시키는 역할을 할 수 있다. 제1전극 라인(300)의 상단 단부(309)가 볼록한 형상을 가지므로, 평활한 표면(도 4의 302)에 비해 확장된 접촉 면적을 제공할 수 있다. 이는 소자의 면적이 실질적으로 증가되는 효과를 유도할 수 있다.
메모리층(400)은 적어도 2 상태(state) 이상의 전기적 상태를 제공하여 데이터를 기억하는 층으로 도입될 수 있다. 메모리층(400)은 저항 변화 물질층(resistance switching material)으로 형성될 수 있다. 초거대 자기저항 물질(CMR: Colossal Magneto Resistance)이나 PCMO(Pr1-xCaxMnO3) 물질과 같이 전기장에 의한 저항 변화를 이용하는 구조로 메모리층(400)이 구비될 수 있다. 또는, Nb2O5, TiO2, NiO, Al2O3 등과 같은 이성분계 전이 금속 산화물을 비화학양론 조성을 갖는 저항 변화 물질층이나 삼성분계 전이 금속 산화물의 층으로 형성될 수 있다. 메모리층(400)은 Ti4O7과 같은 비화학양론 조성을 갖는 전이 금속 산화물의 층으로 형성될 수 있다. 칼코게나이드(chalcogenide) 물질의 비정질 구조를 유지하며 오보닉 스위치(Ovonic switch)의 문턱 전압의 변화로 인한 저항 차이를 이용할 수 있다. 또는 SrTiO3나 SrZrO3와 같은 강유전체 무질에 크롬(Cr)이나 니오븀(Nb)를 도핑(doping)하여 저항 상태를 바꾼 물질을 이용할 수 있다. 또는, GeSe 과 같은 고체전해질에 이온 이동도가 큰 은(Ag) 등을 도핑하여 전기화학적 반응에 의한 매질 내 전도성 채널의 형성 유무에 따라 두 저항 상태를 만드는 PMC(Programmable Metallization Cell) 구조를 이용할 수 있다.
메모리층(400)은 ReRAM 소자의 저항 변화 물질층을 포함하여 구비될 수 있지만, 상변화 물질층을 구비하여 상변화 메모리 소자(PCRAM)를 구현할 수도 있다. 또한, 메모리층(400)은 서로 다른 두 전기적 상태 또는 저항 상태를 제공할 수 있는 한 다양한 형태로 변형될 수 있다.
도 7을 참조하면, 메모리층(400) 상에 제2유전층(250)을 형성하는 단계를 보여준다. 평활한 플레이트(plate) 형상으로 형성된 메모리층(400) 상에 다마신 과정을 위한 제2유전층(250)을 증착한다. 제2유전층(250)은 다양한 유전 물질로 형성될 수 있으며, 실리콘 산화물층을 포함하여 형성될 수 있다. 제2유전층(250)을 관통하는 제2트렌치(253)들을 형성한다. 제2트렌치(253)들은 하부 전극인 제1전극 라인(300)들이 연장되는 방향(B-B')과 실질적으로 직교하여 교차되는 방향(T-T')을 따라 연장되는 형상을 가지도록 형성될 수 있다. 제2트렌치(253)는 제2유전층(250)의 일부를 포토리소그래피(photolithography) 과정 및 선택적 식각 과정으로 일부 식각 제거하여 형성될 수 있다. 제2트렌치(253)들이 형성된 제2유전층(250)은 다마신 과정에서 형상을 제공하는 틀(template)로 사용될 수 있다.
도 8을 참조하면, 제2트렌치(253)를 채우는 제2도전층을 증착하고, 평탄화하여 제2트렌치(253)를 각각 채우는 제2전극 라인(350)들로 분리한다. 제2도전층은 구리(Cu)나 텅스텐(W) 등과 같은 금속을 포함하는 층을 증착하여 형성될 수 있다. 또는, 은(Ag)이나 금(Au), 백금(Pt), 알루미늄, 인듐티타늄산화물(ITO), 니켈(Ni), 티타늄(Ti), 티타늄질화물(TiN) 등의 층을 포함하여 형성될 수 있다. 제2도전층을 증착한 후 화학기계적연마(CMP)와 같은 평탄화 과정을 수행하여, 제2유전층(250)의 상면(252)을 노출하도록 제2도전층을 연마 제거하여 제2트렌치(253)에 한정되는 형상으로 제2전극 라인(350)들을 형성한다.
제2전극 라인(350)은 상면(352)이 제2유전층(250)의 상면(252)과 실질적으로 대등한 높이를 가지는 평활한 면으로 형성될 수 있다. 제2트렌치(253)는 제1유전층(250)을 식각하여 형성되므로, 바닥 부분의 선폭이 상측 입구 부분의 선폭 보다 작고 측면이 경사진 형태로 형성될 수 있다. 이에 따라, 제2전극 라인(350)은 상면(352)이 바닥면(354) 보다 넓은 선폭을 가지며 측면이 경사진 형상을 가질 수 있다. 제2전극 라인(350)의 상면(352)과 이웃하는 다른 상면(352)과의 이격 간격은 바닥면(354)에 인근하는 이격 간격 보다 좁아질 수 있으며, 이에 따라, 제2전극 라인(350)과 이웃하는 다른 제1전극 라인(350) 사이의 실질적인 이격 간격은 상면(352)들 간의 이격 간격에 의존하여 좁아지게 된다. 제2전극 라인(350)들 간의 단락(short)을 방지하기 위해서 일정 인격 간격을 확보해야 하므로, 제2전극 라인(350)의 상면(352)과 이웃하는 다른 상면(352)과의 이격 간격이 협소해질 경우, 소자의 축소(shrinkage)를 제약하는 요소로 작용할 수 있다.
도 9 내지 도 11를 참조하면, 제2전극 라인(350)을 식각 마스크로 이용하여 하부의 메모리층(400)을 패터닝하는 단계를 보여준다. 제2전극 라인(350)에 노출된 제2유전층(250) 부분을 선택적으로 식각한다. 제2유전층(250)에 대한 식각 과정, 예컨대, 반응성 이온 식각(RIE)과 같은 실질적으로 이방성 식각 과정을 수행하여, 제2전극 라인(350)에 대한 식각량 보다 제2유전층(250)을 이루는 산화물에 대한 식각량이 높도록 식각 과정을 수행한다. 도 9에 제시된 바와 같이, 제2유전층(250)이 식각 제거되며 제2전극 라인(350)에 대한 식각 또한 일정량 수반될 수 있으며, 모서리 부분(353)이 계면에서의 기하학적 구조에 의해 중앙 부분(355) 보다 더 식각되어 제2전극 라인(350)의 상단 부분(359)이 볼록한 형상을 가지게 될 수 있다. 이에 따라, 제2전극 라인(350)의 상단 부분(359)과 이웃하는 다른 상단 부분(359) 사이의 이격 간격 마진을 보다 넓게 확보할 수 있다.
도 10을 참조하면, 제2유전층(250)에 대한 식각을 계속 수행하여 하부의 메모리층(400) 부분을 노출한다. 제2전극 라인(350)이 식각 마스크로 작용하므로, 메모리층(400)의 제2전극 라인(350)에 의해 중첩된 부분을 가려지고 그 외 부분이 노출될 수 있다. 이때, 식각이 이방성 식각으로 수행될 경우 제2전극 라인(350)의 측벽에 제2유전층(250)의 일부(259)가 잔존할 수 있다. 제2전극 라인(350)이 경사진 측벽을 가지므로, 하단 부분(357)의 측벽에 제2유전층(250)의 일부(259)가 제2전극 라인(350) 형상에 정렬되는 형태로 잔존할 수도 있다.
도 11을 참조하면, 노출된 메모리층(400) 부분을 선택적으로 식각 제거하여, 하부의 제1전극 라인(300) 부분 및 제1유전층(300) 부분을 노출하는 메모리층 패턴(401)을 패터닝한다. 메모리층 패턴(401)은 제2전극 라인(350)의 형상을 따라 제2전극 라인(350)이 연장되는 방향(T-T')으로 연장되는 라인 형상을 가지도록 패터닝된다. 제2전극 라인(350)을 실질적으로 식각 마스크로 사용하는 식각 과정으로 메모리층 패턴(401)이 패터닝되므로, 메모리층 패턴(401)을 패터닝하기 위한 별도의 마스크 형성 과정 및 식각 과정이 요구되지 않아 공정 단순화가 구현될 수 있다.
도 12를 참조하면, 제2전극 라인(350)들 및 메모리층 패턴(401)들을 격리하는 제3유전층(290)을 형성한다. 제3유전층(290)은 다양한 유전 물질의 층으로 형성될 수 있다.
도 13 내지 도 16은 다른 일 예에 따른 비휘발성 메모리 소자 및 제조 방법을 보여준다.
도 13을 참조하면, 반도체 기판(2100) 상에 제1트렌치(2203)들을 가지는 제1유전층(2200)을 형성하고, 다마신 과정으로 제1트렌치(2203)을 채우는 제1전극 라인(2300)들을 형성한다. 제1전극 라인(2300)에 대한 이방성 식각, 예컨대, RIE를 수행하여, 제1전극 라인(2300)의 상단 단부(2309)를 볼록한 형상을 가지게 하고, 상단 단부(2309) 상에 오목한 라인 형상의 그루브(2205)를 형성한다. 그루브(2205)는 제1유전층(2200)의 상측 표면과 제1전극 라인(2300)의 상단 단부(2309)의 표면 사이에 단차가 유도되게 리세스(recess)하여 형성할 수 있다. 제1전극 라인(2300)의 상단 단부(2309)는 모서리 부분(2303)이 중앙 부분(2305) 보다 더 깊게 리세스될 수 있어 볼록한 형상이 이루어질 수 있다.
제2유전층(2200) 상에 메모리층을 형성하고, 메모리층을 평탄화하여 그루브(2205)를 채우는 부분으로 한정되는 메모리층 제1패턴(2402)를 형성할 수 있다. 그루브(2205)는 제1전극 라인(2300)이 연장되는 방향으로 연장되는 라인 형상의 오목한 부분을 제공하므로, 그루브(2205)를 채우는 메모리층 제1패턴(2402) 또한 제1전극 라인(2300) 형성에 정렬되며 연장되는 라인 형상을 가질 수 있다. 메모리층 제1패턴(2402)을 제1전극 라인(2300)에 정렬되는 형상을 가지도록 하기 위해서 그루브(2205)를 도입하지만, 메모리층 제1패턴(2402)는 증착 후 선택적 식각 과정으로 패터닝되어 제1전극 라인(2300)을 따라 연장되는 라인 형상을 가지게 형성될 수도 있다.
도 14를 참조하면, 메모리층 제1패턴(2402) 및 제1유전층(2200)을 덮는 제2유전층(도시되지 않음)을 형성하고, 제2유전층에 제2트렌치를 형성한 후, 이를 채우는 제2전극 라인(2350)들을 형성한다. 제2전극 라인(2350)을 식각 마스크로 제2유전층을 RIE 식각하여 하부의 메모리층 제1패턴(2402) 부분을 노출한다. 이러한 식각 과정에서 제2전극 라인(2350)의 모서리 부분이 식각되어 상단 단부(2359)가 볼록한 형상을 가질 수 있다.
도 15를 참조하면, 제2전극 라인(2350)에 노출된 메모리층 제1패턴(2402) 부분을 선택적으로 식각 제거하여 메모리층 제2패턴(2401)을 형성한다. 하부의 제1전극 라인(2350)이 노출되도록 식각하여 메모리층 제2패턴(2401)들이 상호 간에 분리되도록 한다. 메모리층 제2패턴(2401)들은 도 16에 제시된 바와 같이 제1전극 라인(2300)과 제2전극 라인(2350)이 교차하여 중첩되는 부분에 위치하며, 상호 간에 이격되도록 분리될 수 있다. 이후에, 제3유전층(도시되지 않음)을 증착하여 제2전극 라인(2350)들 사이 및 메모리층 제2패턴(2401)들 사이를 격리 절연할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
300: 제1전극 라인, 350: 제2전극 라인,
400: 메모리층.
400: 메모리층.
Claims (36)
- 볼록한 형상의 상측 단부를 가지는 제1전극 라인(line)들;
상기 제1전극 라인들 상에 교차되는 제2전극 라인들;
상기 제1전극 라인들 및 상기 제2전극 라인들 사이에 위치하는 메모리(memory)층; 및
상기 제1전극 라인들 사이를 채우고 상기 볼록한 형상의 상측 단부와의 사이에 모서리 밸리(valley)부를 이루도록 상단 측부가 상기 볼록한 형상의 상측 단부와 이격된 유전층; 을 포함하고,
상기 메모리층은 상기 모서리 밸리부를 채우면서 상기 제1전극 라인의 상측 단부와의 접촉하는 접촉 확장부를 더 포함하는 비휘발성 메모리 소자. - 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 메모리층은
상기 제2전극 라인들의 형상을 따라 길게 연장되는 라인(line) 형상들의 배열을 가지는 비휘발성 메모리 소자. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 메모리층은
상기 제1전극 라인들과 상기 제2전극 라인들의 교차 부분에 위치하고 상호 이격된 패턴들을 포함하는 비휘발성 메모리 소자. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제2전극 라인은
볼록한 형상의 상측 단부를 가지는 비휘발성 메모리 소자. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 메모리층은
저항 변화 물질층(resistance switching material)을 포함하는 비휘발성 메모리 소자. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 메모리층과 상기 제1전극 라인 사이 계면에
선택부(selector)의 층 또는 터널 배리어(tunnel barrier)의 층을 더 포함하는 비휘발성 메모리 소자. - 기판 상에 제1유전층을 관통하는 제1전극 라인(line)들을 형성하는 단계;
상기 제1전극 라인의 상측 표면을 식각하여 상기 제1전극 라인들이 볼록한 형상의 상측 단부를 가지게 하는 단계;
상기 제1전극 라인들을 덮는 메모리(memory)층을 형성하는 단계; 및
상기 메모리층 상에 제2유전층을 관통하여 상기 제1전극 라인들과 교차되는 제2전극 라인들을 형성하는 단계;를 포함하고,
상기 제1전극 라인의 상기 상측 표면을 식각하는 단계는
상기 제1전극 라인의 상기 상측 단부의 모서리 부분과 상기 제1유전층의 측면 사이의 계면 부분에 오목한 모서리 밸리(valley)부를 형성하도록 수행되고,
상기 메모리층은 상기 모서리 밸리부를 채우면서 상기 제1전극 라인의 상측 단부와의 접촉 면적을 확장하는 접촉 확장부를 포함하도록 형성되는 비휘발성 메모리 소자 제조 방법. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 제1전극 라인을 식각하는 단계는
상기 제1유전층을 식각 마스크(etch mask)로 사용하여 상기 제1전극 라인의 상측 표면에 대해 이방성 식각하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 이방성 식각은
반응성 이온 식각(RIE)으로 수행되는 비휘발성 메모리 소자 제조 방법. - 삭제
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 제2전극 라인들에 의해 노출되는 상기 제2유전층 부분 및 하부의 상기 메모리층 부분을 제거하여 메모리층 패턴들을 패터닝하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 메모리층은 상기 제1유전층 및 상기 제1전극 라인들을 덮는 층으로 형성되고,
상기 메모리층 패턴은 상기 제2전극 라인들의 형상을 따라 길게 연장되는 라인(line) 형상으로 패터닝되는 비휘발성 메모리 소자 제조 방법. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 메모리층은
상기 제1전극 라인들을 덮도록 길게 연장되는 라인 형상들의 배열을 가지는 층으로 형성되고,
상기 메모리층 패턴은 상기 제1전극 라인과 상기 제2전극 라인이 교차하는 부분에 겹쳐지는 패턴으로 패터닝되는 비휘발성 메모리 소자 제조 방법. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 메모리층을 형성하는 단계는
상기 제1전극 라인의 상측 표면을 식각할 때 상기 제1유전층의 표면과 상기 제1전극 라인들의 상측 단부 표면 사이에 단차가 유도되게 리세스(recess)하여 라인 형상의 그루브(groove)들을 형성하는 단계;
상기 메모리층이 상기 그루브를 채우도록 형성하는 단계; 및
상기 메모리층을 평탄화하여 상기 그루브들을 채우는 라인 형상들로 분리하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 메모리층 패턴을 형성하는 단게는
상기 제2전극 라인을 식각 마스크(etch mask)로 사용하여 상기 제2유전층 부분 및 상기 메모리층 부분을 이방성 식각하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 이방성 식각은
반응성 이온 식각(RIE)으로 수행되는 비휘발성 메모리 소자 제조 방법. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 이방성 식각에 의해 상기 제2전극 라인의 상측 단부 모서리 부분이 일부 제거되어 상기 제2전극 라인의 상측 단부가 볼록한 형상을 가지도록 하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 메모리층 패턴들 사이 및 상기 제2전극 라인들 사이를 채우는 제3유전층을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 메모리층 패턴은
저항 변화 물질층(resistance switching material)을 포함하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 제1전극 라인(line)들 또는 상기 제2전극 라인들을 형성하는 단계는
다마신(damascene) 과정으로 수행되는 비휘발성 메모리 소자 제조 방법. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 제1전극 라인(line)들을 형성하는 단계는
상기 기판 상을 덮는 상기 제1유전층을 형성하는 단계;
상기 제1유전층을 관통하고 상기 제2전극 라인들이 연장되는 방향과 교차되는 방향으로 연장되는 트렌치(trench)들을 형성하는 단계;
상기 트렌치들을 채우는 도전층을 형성하는 단계; 및
상기 도전층을 평탄화하여 상기 트렌치들을 각각 채우는 상기 제1전극 라인들로 분리하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 제1 또는 제2전극 라인들은
텅스텐(W) 또는 구리(Cu)를 포함하는 도전층으로 형성되는 비휘발성 메모리 소자 제조 방법. - 기판 상에 제1유전층을 관통하는 제1전극 라인(line)들을 형성하는 단계;
상기 제1전극 라인들을 덮는 메모리(memory)층을 형성하는 단계;
상기 메모리층 상에 제2유전층을 관통하여 상기 제1전극 라인들과 교차되는 제2전극 라인들을 형성하는 단계; 및
상기 제2전극 라인들에 의해 노출되는 상기 제2유전층 부분 및 하부의 상기 메모리층 부분을 제거하여 메모리층 패턴들을 패터닝하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈제24항에 있어서,
상기 메모리층 패턴은
상기 제2전극 라인의 형상을 따라 길게 연장되는 라인 형상을 가지도록 패터닝되는 비휘발성 메모리 소자 제조 방법. - ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈제25항에 있어서,
상기 메모리층은
상기 제1전극 라인들 및 상기 제1유전층을 덮도록 연장된 층으로 형성되는 비휘발성 메모리 소자 제조 방법. - ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈제24항에 있어서,
상기 메모리층은
상기 제1전극 라인들을 덮도록 길게 연장되는 라인 형상들의 배열을 가지는 층으로 형성되고,
상기 메모리층 패턴은 상기 제1전극 라인과 상기 제2전극 라인이 교차하는 부분에 겹쳐지는 패턴으로 패터닝되는 비휘발성 메모리 소자 제조 방법. - ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈제27항에 있어서,
상기 메모리층을 형성하는 단계는
상기 제1전극 라인의 상측 표면을 식각하여 상기 제1유전층의 표면과 상기 제1전극 라인들의 상측 단부 표면 사이에 단차가 유도되게 리세스(recess)하여 라인 형상의 그루브(groove)들을 형성하는 단계;
상기 메모리층이 상기 그루브를 채우도록 형성하는 단계; 및
상기 메모리층을 평탄화하여 상기 그루브들을 채우는 라인 형상들로 분리하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈제24항에 있어서,
상기 메모리층 패턴을 형성하는 단게는
상기 제2전극 라인을 식각 마스크(etch mask)로 사용하여 상기 제2유전층 부분 및 상기 메모리층 부분을 이방성 식각하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈제29항에 있어서,
상기 이방성 식각은
반응성 이온 식각(RIE)으로 수행되는 비휘발성 메모리 소자 제조 방법. - ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈제29항에 있어서,
상기 이방성 식각에 의해 상기 제2전극 라인의 상측 단부 모서리 부분이 일부 제거되어 상기 제2전극 라인의 상측 단부가 볼록한 형상을 가지도록 하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈제24항에 있어서,
상기 메모리층 패턴들 사이 및 상기 제2전극 라인들 사이를 채우는 제3유전층을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈제24항에 있어서,
상기 메모리층 패턴은
저항 변화 물질층(resistance switching material)을 포함하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈제24항에 있어서,
상기 제1전극 라인(line)들 또는 상기 제2전극 라인들을 형성하는 단계는
다마신(damascene) 과정으로 수행되는 비휘발성 메모리 소자 제조 방법. - ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈제24항에 있어서,
상기 제2전극 라인(line)들을 형성하는 단계는
상기 메모리층 상을 덮는 상기 제2유전층을 형성하는 단계;
상기 제2유전층을 관통하고 상기 제1전극 라인들이 연장되는 방향과 교차되는 방향으로 연장되는 트렌치(trench)들을 형성하는 단계;
상기 트렌치들을 채우는 도전층을 형성하는 단계; 및
상기 도전층을 평탄화하여 상기 트렌치들을 각각 채우는 상기 제2전극 라인들로 분리하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법. - ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈제24항에 있어서,
상기 제1 또는 제2전극 라인들은
텅스텐(W) 또는 구리(Cu)를 포함하는 도전층으로 형성되는 비휘발성 메모리 소자 제조 방법.
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