KR20210087092A - 제한된 전류 경로들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법들 - Google Patents
제한된 전류 경로들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법들 Download PDFInfo
- Publication number
- KR20210087092A KR20210087092A KR1020217018481A KR20217018481A KR20210087092A KR 20210087092 A KR20210087092 A KR 20210087092A KR 1020217018481 A KR1020217018481 A KR 1020217018481A KR 20217018481 A KR20217018481 A KR 20217018481A KR 20210087092 A KR20210087092 A KR 20210087092A
- Authority
- KR
- South Korea
- Prior art keywords
- memory
- layer
- insulating
- layers
- electrically conductive
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 125
- 238000004519 manufacturing process Methods 0.000 title description 6
- 239000000463 material Substances 0.000 claims abstract description 840
- 230000015654 memory Effects 0.000 claims abstract description 530
- 230000008859 change Effects 0.000 claims abstract description 113
- 125000006850 spacer group Chemical group 0.000 claims description 156
- 238000011049 filling Methods 0.000 claims description 134
- 230000008569 process Effects 0.000 claims description 94
- 239000000758 substrate Substances 0.000 claims description 47
- 238000005530 etching Methods 0.000 claims description 45
- 239000004020 conductor Substances 0.000 claims description 34
- 239000011159 matrix material Substances 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 15
- 230000007423 decrease Effects 0.000 claims description 4
- 239000012071 phase Substances 0.000 description 103
- 239000004065 semiconductor Substances 0.000 description 61
- 239000003989 dielectric material Substances 0.000 description 59
- 230000015572 biosynthetic process Effects 0.000 description 58
- 239000011810 insulating material Substances 0.000 description 56
- 230000004888 barrier function Effects 0.000 description 53
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 42
- 229910052814 silicon oxide Inorganic materials 0.000 description 36
- 229910052581 Si3N4 Inorganic materials 0.000 description 26
- 239000000203 mixture Substances 0.000 description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 26
- 229910052751 metal Inorganic materials 0.000 description 24
- 229910045601 alloy Inorganic materials 0.000 description 22
- 239000000956 alloy Substances 0.000 description 22
- 238000000231 atomic layer deposition Methods 0.000 description 22
- 238000012545 processing Methods 0.000 description 22
- 150000001875 compounds Chemical class 0.000 description 21
- -1 Ge2Sb2Te5 (GST) Chemical class 0.000 description 20
- 238000005229 chemical vapour deposition Methods 0.000 description 20
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 16
- 239000002019 doping agent Substances 0.000 description 16
- 239000000945 filler Substances 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 15
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 15
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 15
- 230000006870 function Effects 0.000 description 15
- 230000002093 peripheral effect Effects 0.000 description 15
- 238000001039 wet etching Methods 0.000 description 15
- 229910052721 tungsten Inorganic materials 0.000 description 14
- 239000007769 metal material Substances 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000005137 deposition process Methods 0.000 description 12
- 150000004767 nitrides Chemical class 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 239000010703 silicon Substances 0.000 description 11
- 229910052799 carbon Inorganic materials 0.000 description 9
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- 239000012782 phase change material Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 150000004770 chalcogenides Chemical class 0.000 description 6
- 238000001816 cooling Methods 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 239000011669 selenium Substances 0.000 description 6
- 239000005368 silicate glass Substances 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 239000004332 silver Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910000618 GeSbTe Inorganic materials 0.000 description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 5
- 229910003481 amorphous carbon Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910017604 nitric acid Inorganic materials 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910005900 GeTe Inorganic materials 0.000 description 4
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- CBJZJSBVCUZYMQ-UHFFFAOYSA-N antimony germanium Chemical class [Ge].[Sb] CBJZJSBVCUZYMQ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 125000001153 fluoro group Chemical group F* 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- SAZXSKLZZOUTCH-UHFFFAOYSA-N germanium indium Chemical compound [Ge].[In] SAZXSKLZZOUTCH-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000001995 intermetallic alloy Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- JMANVNJQNLATNU-UHFFFAOYSA-N oxalonitrile Chemical compound N#CC#N JMANVNJQNLATNU-UHFFFAOYSA-N 0.000 description 4
- 239000002243 precursor Substances 0.000 description 4
- 229910052707 ruthenium Inorganic materials 0.000 description 4
- 229910052711 selenium Inorganic materials 0.000 description 4
- 150000004760 silicates Chemical class 0.000 description 4
- 229910052714 tellurium Inorganic materials 0.000 description 4
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000013519 translation Methods 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 239000000109 continuous material Substances 0.000 description 3
- 230000001747 exhibiting effect Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000010791 quenching Methods 0.000 description 3
- 230000000171 quenching effect Effects 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910019236 CoFeB Inorganic materials 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 229910005866 GeSe Inorganic materials 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000002178 crystalline material Substances 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052914 metal silicate Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 150000004772 tellurides Chemical class 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- KIZQNNOULOCVDM-UHFFFAOYSA-M 2-hydroxyethyl(trimethyl)azanium;hydroxide Chemical compound [OH-].C[N+](C)(C)CCO KIZQNNOULOCVDM-UHFFFAOYSA-M 0.000 description 1
- QIHHYQWNYKOHEV-UHFFFAOYSA-N 4-tert-butyl-3-nitrobenzoic acid Chemical compound CC(C)(C)C1=CC=C(C(O)=O)C=C1[N+]([O-])=O QIHHYQWNYKOHEV-UHFFFAOYSA-N 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- HOKDBMAJZXIPGC-UHFFFAOYSA-N Mequitazine Chemical compound C12=CC=CC=C2SC2=CC=CC=C2N1CC1C(CC2)CCN2C1 HOKDBMAJZXIPGC-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- ZGDMLJRSIWVGIF-UHFFFAOYSA-N calcium manganese(2+) oxygen(2-) praseodymium(3+) Chemical compound [O-2].[Mn+2].[Ca+2].[Pr+3] ZGDMLJRSIWVGIF-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910000480 nickel oxide Inorganic materials 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000010583 slow cooling Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- VDNSGQQAZRMTCI-UHFFFAOYSA-N sulfanylidenegermanium Chemical compound [Ge]=S VDNSGQQAZRMTCI-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
- H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
-
- H01L45/1233—
-
- H01L45/06—
-
- H01L45/1253—
-
- H01L45/1675—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
- H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
상 변화 메모리 재료 및 수직 비트 라인이 절연 층들 및 희생 재료 층들의 교번하는 스택을 통해 연장되는 메모리 개구들 각각 내에 형성된다. 상 변화 메모리 재료는 이산적인 환형 상 변화 메모리 재료 부분들의 수직 스택으로서 형성될 수 있거나, 또는 연속적인 상 변화 메모리 재료 층으로서 형성될 수 있다. 희생 재료 층 각각은 전기 전도성 층에 의해 대체될 수 있다. 대안적으로, 메모리 개구 충전 구조물들 및 유전체 기둥 구조물들의 측방향으로 교번하는 시퀀스들이 절연 층들 및 희생 재료 층들의 수직으로 교번하는 시퀀스를 통해 형성되는 라인 트렌치들 내에 형성된다. 희생 재료 스트립들은 전기 전도성 스트립들로 대체된다.
Description
관련 출원
본 출원은 2019년 6월 13일자로 출원된 미국 정규 출원 제16/440,250호 및 2019년 6월 13일자로 출원된 미국 정규 출원 제16/440,378호에 대한 우선권의 이익을 주장하며, 그들의 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 발명은 대체적으로 반도체 디바이스들의 분야에 관한 것으로, 특히 수직으로 제한된 전류 경로들을 포함하는 3차원 상 변화 메모리 디바이스 및 그 제조 방법들에 관한 것이다.
상 변화 재료(phase change material, PCM) 메모리 디바이스(상 변화 랜덤 액세스 메모리 "PCRAM" 또는 "PRAM"으로도 알려짐)는 재료의 상이한 상들에 대응하는 상이한 저항률 상태들에 있을 수 있는 재료의 저항률 상태로서 정보를 저장하는 비휘발성 메모리 디바이스의 유형이다. 상이한 상들은 고저항률을 갖는 비정질 상태 및 저저항률(즉, 비정질 상태에서보다 낮은 저항률)을 갖는 결정질 상태를 포함할 수 있다. 비정질 상태와 결정질 상태 사이의 전이는 프로그래밍 프로세스의 제1 부분에서 상 변화 재료를 비정질로 렌더링(rendering)하는, 전기 펄스의 인가 후의 냉각 속도를 제어함으로써 유도될 수 있다. 프로그래밍 프로세스의 제2 부분은 상 변화 재료의 냉각 속도의 제어를 포함한다. 빠른 급랭이 일어나는 경우, 상 변화 재료는 비정질 고저항률 상태로 냉각될 수 있다. 느린 냉각이 일어나는 경우, 상 변화 재료는 결정질 저저항률 상태로 냉각될 수 있다.
본 발명의 일 태양에 따르면, 3차원 메모리 디바이스는 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택, 및 교번하는 스택을 통해 연장되고 각자의 메모리 개구 충전 구조물 내에 충전되는 메모리 개구들을 포함한다. 각각의 메모리 개구 충전 구조물은 수직 비트 라인 및 이산적인 상 변화 메모리 재료 부분들의 수직 스택을 포함하고, 수직 스택 내의 이산적인 상 변화 메모리 재료 부분들 각각은 교번하는 스택 내의 각자의 수직으로 이웃하는 쌍의 절연 층들 사이에 위치되고, 교번하는 스택 내의 각자의 수직으로 이웃하는 쌍의 절연 층들 사이에 위치된 각자의 전기 전도성 층의 수직 두께보다 작은 수직 두께를 갖는다.
본 발명의 또 다른 태양에 따르면, 3차원 메모리 디바이스는 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택, 및 교번하는 스택을 통해 연장되고 각자의 메모리 개구 충전 구조물 내에 충전되는 메모리 개구들을 포함한다. 각각의 메모리 개구 충전 구조물은 수직 비트 라인 및 수직 비트 라인을 측방향으로 둘러싸는 상 변화 메모리 재료를 포함하고, 교번하는 스택 내의 전기 전도성 층들 각각은 이웃하는 쌍들의 메모리 개구들 사이에 위치된 매트릭스 부분 및 메모리 개구들의 각자의 메모리 개구 쪽으로 돌출하고 그를 측방향으로 둘러싸는 복수의 돌출 부분들을 포함하는 워드 라인을 포함한다.
본 개시내용의 또 다른 태양에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이 방법은, 기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계; 교번하는 스택을 통해 메모리 개구들을 형성하는 단계; 메모리 개구들 주위의 희생 재료 층들 각각 상에서 돌출 팁 부분(protruding tip portion)들을 형성하는 단계; 각각의 메모리 개구 내에서, 절연 층들의 각자의 절연 층 상에서 각각의 수직으로 이웃하는 쌍의 희생 재료 층들의 팁 부분들 사이에 복수의 절연 스페이서(spacer)들을 형성하는 단계; 메모리 개구들 각각 내에 상 변화 메모리 재료 및 수직 비트 라인을 침착하는 단계; 및 희생 재료 층 각각을 전기 전도성 층으로 대체하는 단계를 포함한다.
본 발명의 일 태양에 따르면, 3차원 메모리 디바이스는 기판 위에 놓이고 제1 수평 방향을 따라 측방향으로 연장되는 라인 트렌치(line trench)들에 의해 서로 측방향으로 이격되는 절연 스트립들 및 전기 전도성 스트립들의 수직으로 교번하는 스택들, 및 라인 트렌치들의 각자의 라인 트렌치 내에 위치된 메모리 개구 충전 구조물들 및 유전체 기둥 구조물들의 측방향으로 교번하는 시퀀스들을 포함한다. 각각의 메모리 개구 충전 구조물은 각자의 수직 비트 라인 및 메모리 재료 부분을 포함하고, 메모리 재료 부분은 수직 비트 라인과 각자의 전기 전도성 스트립 사이에 위치된다. 절연 스트립들 및 전기 전도성 스트립들은 제1 수평 방향을 따라 측방향으로 연장되고, 수직으로 교번하는 스택들은 제1 수평 방향에 직각인 제2 수평 방향을 따라 측방향으로 이격된다. 제1 수평 방향을 따른 메모리 재료 부분과 전기 전도성 스트립들 중 가장 근접한 전기 전도성 스트립 사이에 중첩된 측방향 범위는 메모리 재료 부분을 포함하는 메모리 개구 충전 구조물의 제1 수평 방향을 따른 측방향 범위보다 작다.
본 발명의 다른 태양에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이 방법은, 기판 위에 절연 층들 및 희생 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계; 수직으로 교번하는 시퀀스를 통해 제1 수평 방향을 따라 연장되는 라인 트렌치들을 형성하는 단계 - 수직으로 교번하는 시퀀스는 제2 수평 방향을 따라 측방향으로 이격되는 절연 스트립들 및 희생 재료 스트립들의 수직으로 교번하는 스택들로 분할됨 -; 라인 트렌치들 내에 메모리 개구 충전 구조물들 및 유전체 기둥 구조물들의 측방향으로 교번하는 시퀀스들을 형성하는 단계 - 메모리 개구 충전 구조물들 각각은 수직 비트 라인 및 각각의 측방향으로 이웃하는 쌍의 희생 재료 스트립과 수직 비트 라인 사이에 위치된 메모리 재료 부분을 포함하고, 제1 수평 방향을 따른 메모리 재료 부분과 희생 재료 스트립들 중 가장 근접한 희생 재료 스트립 사이에 중첩된 측방향 범위는 메모리 재료 부분을 포함하는 메모리 개구 충전 구조물의 제1 수평 방향을 따른 측방향 범위보다 작음 -; 및 희생 재료 스트립들을 전기 전도성 스트립들로 대체하는 단계를 포함한다.
도 1은 본 개시내용의 일 실시예에 따른, 적어도 하나의 주변 디바이스 및 절연 재료 층의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 일 실시예에 따른, 절연 층들 및 희생 재료 층들의 교번하는 스택의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 일 실시예에 따른, 단차형 테라스(stepped terrace)들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4a는 본 개시내용의 일 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A-A'는 도 4a에 대한 단면의 평면이다.
도 5a 내지 도 5g는 본 개시내용의 일 실시예에 따른, 제1 구성에서의 메모리 개구 충전 구조물의 형성 동안의 제1 예시적인 구조물 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 6a 내지 도 6e는 본 개시내용의 일 실시예에 따른, 제2 구성에서의 메모리 개구 충전 구조물의 형성 동안의 제1 예시적인 구조물 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 7a 내지 도 7g는 본 개시내용의 일 실시예에 따른, 제3 구성에서의 메모리 개구 충전 구조물의 형성 동안의 제1 예시적인 구조물 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 8은 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 9a는 본 개시내용의 일 실시예에 따른, 후면 트렌치들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 9b는 도 9a의 제1 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A-A'는 도 9a의 개략적인 수직 단면도의 평면이다.
도 10은 본 개시내용의 일 실시예에 따른, 후면 리세스(recess)들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 11a 및 도 11b는 본 개시내용의 일 실시예에 따른, 전기 전도성 층들의 형성 동안의 제1 구성에서의 메모리 개구 충전 구조물 주위의 영역의 순차적인 수직 단면도들이다.
도 12a 및 도 12b는 본 개시내용의 일 실시예에 따른, 전기 전도성 층들의 형성 동안의 제2 구성에서의 메모리 개구 충전 구조물 주위의 영역의 순차적인 수직 단면도들이다.
도 13a 및 도 13b는 본 개시내용의 일 실시예에 따른, 전기 전도성 층들의 형성 동안의 제3 구성에서의 메모리 개구 충전 구조물 주위의 영역의 순차적인 수직 단면도들이다.
도 14는 도 11b, 도 12b, 또는 도 13b의 처리 단계들에서의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 15a는 본 개시내용의 일 실시예에 따른, 침착된 전도성 재료를 후면 트렌치 내부로부터 제거한 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 15b는 도 15a의 제1 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A-A'는 도 15a의 개략적인 수직 단면도의 평면이다.
도 16은 본 개시내용의 일 실시예에 따른, 후면 트렌치 충전 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 17a는 본 개시내용의 일 실시예에 따른, 접촉 비아 구조물(contact via structure)들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 17b는 도 17a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A-A'는 도 17a의 개략적인 수직 단면도의 평면이다.
도 18a 내지 도 18d는 본 개시내용의 다른 실시예에 따른, 제1 예시적인 구조물을 제조하는 방법에서의 단계들의 순차적인 개략적인 수직 단면도들이다.
도 19는 본 개시내용의 일 실시예에 따른, 절연 층들 및 희생 재료 층들의 수직으로 교번하는 시퀀스의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 20은 본 개시내용의 일 실시예에 따른, 단차형 테라스들 및 역-단차형 유전체 재료 부분의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 21a는 본 개시내용의 일 실시예에 따른, 라인 트렌치들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 21b는 도 21a의 제2 예시적인 구조물의 평면도이다. 수직 평면 A-A'는 도 21a에 대한 단면의 평면이다.
도 21c는 도 21a의 수평 평면 C-C'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 21d는 도 21a의 수평 평면 D-D'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 22a는 본 개시내용의 일 실시예에 따른, 각각의 라인 트렌치 내의 희생 레일 구조물의 형성 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 22b는 본 개시내용의 일 실시예에 따른, 각각의 라인 트렌치 내의 희생 레일 구조물의 형성 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 23a는 본 개시내용의 일 실시예에 따른, 라인 트렌치들 내의 희생 기둥 구조물들 및 비아 공동(via cavity)들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 23b는 도 23a의 제2 예시적인 구조물의 평면도이다. 수직 평면 A-A'는 도 23a에 대한 단면의 평면이다.
도 23c는 도 23a의 수평 평면 C-C'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 23d는 도 23a의 수평 평면 D-D'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 24a는 본 개시내용의 일 실시예에 따른, 각각의 비아 공동 주위의 희생 재료 스트립들을 측방향으로 리세스한 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 24b는 본 개시내용의 일 실시예에 따른, 각각의 비아 공동 주위의 희생 재료 층들을 측방향으로 리세스한 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 25a는 본 개시내용의 일 실시예에 따른, 비아 공동들 내의 유전체 기둥 구조물들의 형성 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 25b는 본 개시내용의 일 실시예에 따른, 비아 공동들 내의 유전체 기둥 구조물들의 형성 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 26a는 본 개시내용의 일 실시예에 따른, 희생 기둥 구조물들의 제거에 의한 직사각형 메모리 개구들의 형성 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 26b는 본 개시내용의 일 실시예에 따른, 희생 기둥 구조물들의 제거에 의한 직사각형 메모리 개구들의 형성 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 27a는 본 개시내용의 일 실시예에 따른, 희생 기둥 구조물들의 제거에 의한 직사각형 메모리 개구들 내에 메모리 개구 충전 구조물들을 형성한 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 27b는 본 개시내용의 일 실시예에 따른, 희생 기둥 구조물들의 제거에 의한 직사각형 메모리 개구들 내에 메모리 개구 충전 구조물들을 형성한 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 27c는 도 27a 및 도 27b의 수직 평면 C- C'를 따른 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 28a는 본 개시내용의 일 실시예에 따른, 후면 개구들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 28b는 도 28a의 제2 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A-A'는 도 28a의 개략적인 수직 단면도의 평면이다.
도 29a는 본 개시내용의 일 실시예에 따른, 후면 리세스들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 29b는 도 29a의 제2 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A-A'는 도 29a의 개략적인 수직 단면도의 평면이다.
도 29c는 도 29b의 수직 평면 C-C'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 30a는 본 개시내용의 일 실시예에 따른, 각각의 후면 리세스 내의 배리어 유전체 층 및 전기 전도성 스트립의 형성 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 30b는 본 개시내용의 일 실시예에 따른, 각각의 후면 리세스 내의 배리어 유전체 층 및 전기 전도성 스트립의 형성 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 30c는 도 30a 및 도 30b의 수직 평면 C-C'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 30d는 도 30a 및 도 30b의 수직 평면 D-D'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 30e는 도 30a 내지 도 30d의 제2 예시적인 구조물의 수직 단면도이다.
도 30f는 도 30a 내지 도 30e의 제2 예시적인 구조물의 수직 단면도이다.
도 31a는 본 개시내용의 일 실시예에 따른, 후면 유전체 충전 구조물들 및 비트 라인들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 31b는 도 31a의 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A-A'는 도 31a의 개략적인 수직 단면도의 평면이다.
도 32a는 본 개시내용의 일 실시예에 따른, 유전체 기둥 구조물들의 형성 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 32b는 본 개시내용의 일 실시예에 따른, 유전체 기둥 구조물들의 형성 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 33a는 본 개시내용의 일 실시예에 따른, 직사각형 메모리 개구들의 형성 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 33b는 본 개시내용의 일 실시예에 따른, 직사각형 메모리 개구들의 형성 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 34a는 본 개시내용의 일 실시예에 따른, 측방향 리세스들의 형성 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 34b는 본 개시내용의 일 실시예에 따른, 측방향 리세스들의 형성 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 35a는 본 개시내용의 일 실시예에 따른, 메모리 재료 층의 침착 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 35b는 본 개시내용의 일 실시예에 따른, 메모리 재료 층의 침착 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 36a는 본 개시내용의 일 실시예에 따른, 메모리 재료 부분들의 형성 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 36b는 본 개시내용의 일 실시예에 따른, 메모리 재료 부분들의 형성 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 37a는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들의 형성 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 37b는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들의 형성 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 38a는 본 개시내용의 일 실시예에 따른, 희생 재료 스트립들을 전기 전도성 스트립들로 대체한 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 38b는 본 개시내용의 일 실시예에 따른, 희생 재료 스트립들을 전기 전도성 스트립들로 대체한 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 38c는 도 38a 및 도 38b의 수직 평면 C-C'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 38d는 도 38a 및 도 38b의 수직 평면 D-D'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 39a는 본 개시내용의 일 실시예에 따른, 유전체 기둥 구조물들의 형성 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 39b는 본 개시내용의 일 실시예에 따른, 유전체 기둥 구조물들의 형성 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 40a는 본 개시내용의 일 실시예에 따른, 직사각형 메모리 개구들의 형성 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 40b는 본 개시내용의 일 실시예에 따른, 직사각형 메모리 개구들의 형성 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 41a는 본 개시내용의 일 실시예에 따른, 측방향 리세스들의 형성 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 41b는 본 개시내용의 일 실시예에 따른, 측방향 리세스들의 형성 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 42a는 본 개시내용의 일 실시예에 따른, 선택자(selector) 재료 층 및 메모리 재료 층의 침착 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 42b는 본 개시내용의 일 실시예에 따른, 선택자 재료 층 및 메모리 재료 층의 침착 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 43a는 본 개시내용의 일 실시예에 따른, 선택자 재료 부분들 및 메모리 재료 부분들의 형성 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 43b는 본 개시내용의 일 실시예에 따른, 선택자 재료 부분들 및 메모리 재료 부분들의 형성 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 44a는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들의 형성 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 44b는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들의 형성 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 45a는 본 개시내용의 일 실시예에 따른, 희생 재료 스트립들을 전기 전도성 스트립들로 대체한 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 45b는 본 개시내용의 일 실시예에 따른, 희생 재료 스트립들을 전기 전도성 스트립들로 대체한 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 45c는 도 45a 및 도 45b의 수직 평면 C-C'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 45d는 도 45a 및 도 45b의 수직 평면 D-D'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 2는 본 개시내용의 일 실시예에 따른, 절연 층들 및 희생 재료 층들의 교번하는 스택의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 일 실시예에 따른, 단차형 테라스(stepped terrace)들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4a는 본 개시내용의 일 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A-A'는 도 4a에 대한 단면의 평면이다.
도 5a 내지 도 5g는 본 개시내용의 일 실시예에 따른, 제1 구성에서의 메모리 개구 충전 구조물의 형성 동안의 제1 예시적인 구조물 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 6a 내지 도 6e는 본 개시내용의 일 실시예에 따른, 제2 구성에서의 메모리 개구 충전 구조물의 형성 동안의 제1 예시적인 구조물 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 7a 내지 도 7g는 본 개시내용의 일 실시예에 따른, 제3 구성에서의 메모리 개구 충전 구조물의 형성 동안의 제1 예시적인 구조물 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 8은 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들 및 지지 기둥 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 9a는 본 개시내용의 일 실시예에 따른, 후면 트렌치들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 9b는 도 9a의 제1 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A-A'는 도 9a의 개략적인 수직 단면도의 평면이다.
도 10은 본 개시내용의 일 실시예에 따른, 후면 리세스(recess)들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 11a 및 도 11b는 본 개시내용의 일 실시예에 따른, 전기 전도성 층들의 형성 동안의 제1 구성에서의 메모리 개구 충전 구조물 주위의 영역의 순차적인 수직 단면도들이다.
도 12a 및 도 12b는 본 개시내용의 일 실시예에 따른, 전기 전도성 층들의 형성 동안의 제2 구성에서의 메모리 개구 충전 구조물 주위의 영역의 순차적인 수직 단면도들이다.
도 13a 및 도 13b는 본 개시내용의 일 실시예에 따른, 전기 전도성 층들의 형성 동안의 제3 구성에서의 메모리 개구 충전 구조물 주위의 영역의 순차적인 수직 단면도들이다.
도 14는 도 11b, 도 12b, 또는 도 13b의 처리 단계들에서의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 15a는 본 개시내용의 일 실시예에 따른, 침착된 전도성 재료를 후면 트렌치 내부로부터 제거한 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 15b는 도 15a의 제1 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A-A'는 도 15a의 개략적인 수직 단면도의 평면이다.
도 16은 본 개시내용의 일 실시예에 따른, 후면 트렌치 충전 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 17a는 본 개시내용의 일 실시예에 따른, 접촉 비아 구조물(contact via structure)들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 17b는 도 17a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A-A'는 도 17a의 개략적인 수직 단면도의 평면이다.
도 18a 내지 도 18d는 본 개시내용의 다른 실시예에 따른, 제1 예시적인 구조물을 제조하는 방법에서의 단계들의 순차적인 개략적인 수직 단면도들이다.
도 19는 본 개시내용의 일 실시예에 따른, 절연 층들 및 희생 재료 층들의 수직으로 교번하는 시퀀스의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 20은 본 개시내용의 일 실시예에 따른, 단차형 테라스들 및 역-단차형 유전체 재료 부분의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 21a는 본 개시내용의 일 실시예에 따른, 라인 트렌치들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 21b는 도 21a의 제2 예시적인 구조물의 평면도이다. 수직 평면 A-A'는 도 21a에 대한 단면의 평면이다.
도 21c는 도 21a의 수평 평면 C-C'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 21d는 도 21a의 수평 평면 D-D'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 22a는 본 개시내용의 일 실시예에 따른, 각각의 라인 트렌치 내의 희생 레일 구조물의 형성 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 22b는 본 개시내용의 일 실시예에 따른, 각각의 라인 트렌치 내의 희생 레일 구조물의 형성 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 23a는 본 개시내용의 일 실시예에 따른, 라인 트렌치들 내의 희생 기둥 구조물들 및 비아 공동(via cavity)들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 23b는 도 23a의 제2 예시적인 구조물의 평면도이다. 수직 평면 A-A'는 도 23a에 대한 단면의 평면이다.
도 23c는 도 23a의 수평 평면 C-C'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 23d는 도 23a의 수평 평면 D-D'를 따른 제2 예시적인 구조물의 영역의 수평 단면도이다.
도 24a는 본 개시내용의 일 실시예에 따른, 각각의 비아 공동 주위의 희생 재료 스트립들을 측방향으로 리세스한 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 24b는 본 개시내용의 일 실시예에 따른, 각각의 비아 공동 주위의 희생 재료 층들을 측방향으로 리세스한 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 25a는 본 개시내용의 일 실시예에 따른, 비아 공동들 내의 유전체 기둥 구조물들의 형성 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 25b는 본 개시내용의 일 실시예에 따른, 비아 공동들 내의 유전체 기둥 구조물들의 형성 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 26a는 본 개시내용의 일 실시예에 따른, 희생 기둥 구조물들의 제거에 의한 직사각형 메모리 개구들의 형성 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 26b는 본 개시내용의 일 실시예에 따른, 희생 기둥 구조물들의 제거에 의한 직사각형 메모리 개구들의 형성 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 27a는 본 개시내용의 일 실시예에 따른, 희생 기둥 구조물들의 제거에 의한 직사각형 메모리 개구들 내에 메모리 개구 충전 구조물들을 형성한 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 27b는 본 개시내용의 일 실시예에 따른, 희생 기둥 구조물들의 제거에 의한 직사각형 메모리 개구들 내에 메모리 개구 충전 구조물들을 형성한 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 27c는 도 27a 및 도 27b의 수직 평면 C- C'를 따른 제2 예시적인 구조물의 영역의 수직 단면도이다.
도 28a는 본 개시내용의 일 실시예에 따른, 후면 개구들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 28b는 도 28a의 제2 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A-A'는 도 28a의 개략적인 수직 단면도의 평면이다.
도 29a는 본 개시내용의 일 실시예에 따른, 후면 리세스들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 29b는 도 29a의 제2 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A-A'는 도 29a의 개략적인 수직 단면도의 평면이다.
도 29c는 도 29b의 수직 평면 C-C'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 30a는 본 개시내용의 일 실시예에 따른, 각각의 후면 리세스 내의 배리어 유전체 층 및 전기 전도성 스트립의 형성 이후의 제2 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 30b는 본 개시내용의 일 실시예에 따른, 각각의 후면 리세스 내의 배리어 유전체 층 및 전기 전도성 스트립의 형성 이후의 제2 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 30c는 도 30a 및 도 30b의 수직 평면 C-C'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 30d는 도 30a 및 도 30b의 수직 평면 D-D'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 30e는 도 30a 내지 도 30d의 제2 예시적인 구조물의 수직 단면도이다.
도 30f는 도 30a 내지 도 30e의 제2 예시적인 구조물의 수직 단면도이다.
도 31a는 본 개시내용의 일 실시예에 따른, 후면 유전체 충전 구조물들 및 비트 라인들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 31b는 도 31a의 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A-A'는 도 31a의 개략적인 수직 단면도의 평면이다.
도 32a는 본 개시내용의 일 실시예에 따른, 유전체 기둥 구조물들의 형성 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 32b는 본 개시내용의 일 실시예에 따른, 유전체 기둥 구조물들의 형성 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 33a는 본 개시내용의 일 실시예에 따른, 직사각형 메모리 개구들의 형성 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 33b는 본 개시내용의 일 실시예에 따른, 직사각형 메모리 개구들의 형성 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 34a는 본 개시내용의 일 실시예에 따른, 측방향 리세스들의 형성 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 34b는 본 개시내용의 일 실시예에 따른, 측방향 리세스들의 형성 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 35a는 본 개시내용의 일 실시예에 따른, 메모리 재료 층의 침착 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 35b는 본 개시내용의 일 실시예에 따른, 메모리 재료 층의 침착 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 36a는 본 개시내용의 일 실시예에 따른, 메모리 재료 부분들의 형성 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 36b는 본 개시내용의 일 실시예에 따른, 메모리 재료 부분들의 형성 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 37a는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들의 형성 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 37b는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들의 형성 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 38a는 본 개시내용의 일 실시예에 따른, 희생 재료 스트립들을 전기 전도성 스트립들로 대체한 이후의 제3 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 38b는 본 개시내용의 일 실시예에 따른, 희생 재료 스트립들을 전기 전도성 스트립들로 대체한 이후의 제3 예시적인 구조물의 영역의 제2 제1 수평 단면도이다.
도 38c는 도 38a 및 도 38b의 수직 평면 C-C'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 38d는 도 38a 및 도 38b의 수직 평면 D-D'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 39a는 본 개시내용의 일 실시예에 따른, 유전체 기둥 구조물들의 형성 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 39b는 본 개시내용의 일 실시예에 따른, 유전체 기둥 구조물들의 형성 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 40a는 본 개시내용의 일 실시예에 따른, 직사각형 메모리 개구들의 형성 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 40b는 본 개시내용의 일 실시예에 따른, 직사각형 메모리 개구들의 형성 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 41a는 본 개시내용의 일 실시예에 따른, 측방향 리세스들의 형성 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 41b는 본 개시내용의 일 실시예에 따른, 측방향 리세스들의 형성 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 42a는 본 개시내용의 일 실시예에 따른, 선택자(selector) 재료 층 및 메모리 재료 층의 침착 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 42b는 본 개시내용의 일 실시예에 따른, 선택자 재료 층 및 메모리 재료 층의 침착 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 43a는 본 개시내용의 일 실시예에 따른, 선택자 재료 부분들 및 메모리 재료 부분들의 형성 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 43b는 본 개시내용의 일 실시예에 따른, 선택자 재료 부분들 및 메모리 재료 부분들의 형성 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 44a는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들의 형성 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 44b는 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조물들의 형성 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 45a는 본 개시내용의 일 실시예에 따른, 희생 재료 스트립들을 전기 전도성 스트립들로 대체한 이후의 제4 예시적인 구조물의 영역의 제1 수평 단면도이다.
도 45b는 본 개시내용의 일 실시예에 따른, 희생 재료 스트립들을 전기 전도성 스트립들로 대체한 이후의 제4 예시적인 구조물의 영역의 제2 수평 단면도이다.
도 45c는 도 45a 및 도 45b의 수직 평면 C-C'를 따른 제2 예시적인 구조물의 수직 단면도이다.
도 45d는 도 45a 및 도 45b의 수직 평면 D-D'를 따른 제2 예시적인 구조물의 수직 단면도이다.
위에서 논의된 바와 같이, 본 개시내용의 실시예들은 각각의 메모리 셀 내의 워드 라인들과 상 변화 재료 사이에 수직으로 제한된 전류 경로들을 포함하는 3차원 상 변화 메모리 디바이스들 및 그 제조 방법들, 그리고 각각의 메모리 셀 내의 워드 라인들과 상 변화 재료 사이에 측방향으로 제한된 전류 경로들을 포함하는 3차원 상 변화 메모리 디바이스들 및 그 제조 방법들에 관한 것이다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하는 데에만 채용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 걸쳐 채용될 수 있다. 동일한 도면 부호는 제1 예시적인 구조물 내에서, 또는 제2, 제3, 및 제4 예시적인 구조물들 내에서 동일한 요소 또는 유사한 요소를 지칭한다. 동일한 도면 부호는 제1 예시적인 구조물 그리고 제2, 제3, 및 제4 예시적인 구조물들 중 임의의 것에 걸쳐 상이한 요소들을 지칭할 수 있다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다.
본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 이루어진 전도성 경로가 존재하는 경우, 제1 요소는 제2 요소"에 전기적으로 접속"된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "공정 중(in-process)" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼링된(tapered) 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이는 경우, 그리고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어난 방향을 따라 직선으로 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선형이고, 수직 방향 또는 실질적으로 수직인 방향에 직각인 방향을 따른 굴곡(curvature)을 포함할 수 있거나 포함하지 않을 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 메모리 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다.
도 1을 참조하면, 본 개시내용의 일 실시예에 따른 제1 예시적인 구조물이 예시되어 있다. 제1 예시적인 구조물은 기판(9)을 포함한다. 기판은 기판 반도체 층(9)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상부 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트(dopant)들이 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트들(즉, p-형 도펀트들 및/또는 n-형 도펀트들)을 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조물(720)은, 기판 반도체 층(9)의 부분들을 에칭(etching)하고 그 내부에 유전체 재료를 침착시킴으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패턴화되어 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너(dielectric liner)를 침착시키고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조물(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 마스킹 구조물(masking structure)들로서 채용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상위 부분들에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 실리콘 원자에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 침착될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상부 표면은 유전체 라이너들(761, 762)의 상부 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상부 표면을 물리적으로 노출시키기 위해 구역으로부터 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 표면은 표면이 진공, 또는 기체 상 물질(예컨대 공기)과 물리적으로 접촉하는 경우 "물리적으로 노출"된다.
절연 재료 층(10)은 절연 재료의 침착에 의해, 예를 들어 화학 증착에 의해, 적어도 하나의 반도체 디바이스(700)의 형성 이전에, 또는 이후에 기판 반도체 층(9)의 상부 표면 상에 형성된다. 절연 재료 층은 실리콘 산화물과 같은 임의의 절연 재료일 수 있고, 50 nm 내지 300 nm의 두께를 가질 수 있다. 평탄화 유전체 층(770)의 상부 표면 위에 위치된 침착된 절연 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(chemical mechanical planarization, CMP)에 의해 제거될 수 있다. 이러한 경우에, 절연 재료 층(10)은 평탄화 유전체 층(770)의 상부 표면과 동일 평면 상에 있는 상부 표면을 가질 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 전도성 층들의 단차형 테라스들을 후속적으로 형성하기 위한 계단형 영역(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(이들은 절연 층들(32)일 수 있음) 및 제2 재료 층들(이들은 희생 재료 층(42)일 수 있음)의 스택이 기판(9)의 상부 표면 위에 형성된다. 본 명세서에 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번하는 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리(silicate glass) 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온(spin-on) 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물(hafnium oxide) 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속적으로, 예를 들어, 워드 라인들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 증착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 채용되는 경우, 테트라에틸 오르토실리케이트(tetraethyl orthosilicate, TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자 층 침착(atomic layer deposition, ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패턴화되어, 희생 재료 층들(42)의 대체에 의해 후속적으로 형성될 전도성 재료 부분들이 후속적으로 형성될 메모리 디바이스의 워드 라인들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작은 및 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256 범위에 있을 수 있지만, 더 많은 반복 수가 또한 채용될 수 있다. 스택 내의 상부 및 저부 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 교번하는 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
교번하는 스택(32, 42)의 최상부 층은 최상부 절연 층(32T), 즉, 절연 층들(32) 중 최상부 절연 층일 수 있다. 최상부 절연 층(32T)은 아래에 놓인 절연 층들(32) 각각보다 더 큰 두께를 가질 수 있다.
도 3을 참조하면, 교번하는 스택(32, 42)의 주변 영역에 단차형 표면들이 형성되며, 이는 본 명세서에서 테라스 영역으로 지칭된다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다.
단차형 공동이, 단차형 표면들의 형성을 통해 교번하는 스택(32, 42)의 부분들이 제거되는 체적 내에 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 계단형 영역(300) 내에 테라스 영역이 형성된다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9)의 상부 표면으로부터의 수직 거리의 함수로서 단차별로 변화하도록 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 연장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
교번하는 스택(32, 42) 내의 최상부 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 테라스 영역에서 교번하는 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 테라스 영역은, 교번하는 스택(32, 42) 내의 최저부 층으로부터 교번하는 스택(32, 42) 내의 최상부 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다.
단차형 표면들의 각각의 수직 단차부는 하나 이상의 쌍들의 절연 층(32) 및 희생 재료 층의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차부는 단일 쌍의 절연 층(32) 및 희생 재료 층(42)의 높이를 가질 수 있다. 다른 실시예에서, 계단들의 다수의 "컬럼(column)들"은, 각각의 수직 단차부가 복수의 쌍들의 절연 층(32) 및 희생 재료 층(42)의 높이를 갖도록 제1 수평 방향(hd1)을 따라 형성될 수 있고, 컬럼들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단의 각각의 컬럼은, 희생 재료 층들(42) 각각이 계단들의 각각의 컬럼 내에서 물리적으로 노출된 상부 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 계단들의 2개의 컬럼들은 후속적으로 형성될 메모리 개구 충전 구조물들의 각각의 블록에 대해, 계단들의 하나의 컬럼이 홀수 번호(저부로부터 카운트됨)의 희생 재료 층들(42)에 물리적으로 노출된 상부 표면들을 제공하고, 계단들의 다른 컬럼이 짝수 번호(저부로부터 카운트됨)의 희생 재료 층들에 물리적으로 노출된 상부 표면들을 제공하도록, 형성된다. 희생 재료 층들(42)의 물리적으로 노출된 표면들 중에서 각자의 세트의 수직 오프셋들을 갖는 계단들의 3개, 4개 또는 그 이상의 컬럼들을 채용하는 구성들이 또한 채용될 수 있다. 각각의 희생 재료 층(42)은, 임의의 희생 재료 층(42)의 각각의 물리적으로 노출된 표면이 오버행(overhang)을 갖지 않도록, 적어도 하나의 방향을 따라, 임의의 위에 놓인 희생 재료 층들(42)보다 더 큰 측방향 범위를 갖는다. 일 실시예에서, 계단들의 각각의 컬럼 내의 수직 단차부들은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 계단들의 컬럼들은 제1 수평 방향(hd1)에 직각인 제2 수평 방향(hd2)을 따라 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 영역(100)과 계단형 영역(300) 사이의 경계에 직각일 수 있다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 침착에 의해 단차형 공동 내에 형성될 수 있다.
예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은, 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 최상부 절연 층(32T)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 침착된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 최상부 절연 층(32T) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패턴화되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구들 및 계단형 영역(300) 위에 형성된 제2 세트의 개구들을 포함한다. 리소그래피 재료 스택 내의 패턴은, 패턴화된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해, 최상부 절연 층(32T) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 교번하는 스택(32, 42)을 통해 전사될 수 있다. 패턴화된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 본 명세서에 사용되는 바와 같이, "메모리 개구"는 메모리 개구 충전 구조물과 같은 메모리 요소들이 후속적으로 형성되는 구조물을 지칭한다. 본 명세서에 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 지지 구조물(예컨대, 지지 기둥 구조물)이 후속적으로 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 최상부 절연 층(32T) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다. 지지 개구들(19)은 계단형 영역(300) 내의 역-단차형 유전체 재료 부분(65), 및 단차형 표면들 아래에 놓인 교번하는 스택(32, 42)의 부분을 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 채용되는 이방성 에칭 공정의 화학작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은, 교번하는 스택(32, 42)의 상부 표면으로부터 적어도 절연 재료 층(10)의 최상부 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 절연 재료 층(10) 내로의 오버에칭은 선택적으로, 절연 재료 층(10)의 상부 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부에서 물리적으로 노출된 후에, 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 절연 재료 층(10)의 리세스된 표면들은 절연 재료 층(10)의 리세스되지 않은(un-recessed) 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 리세스 깊이도 또한 채용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49) 및 지지 개구들(19)의 저부 표면들은 절연 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상부 표면에 실질적으로 직각으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단형 영역(300)에 형성될 수 있다.
도 5a 내지 도 5g는 제1 실시예에 따른, 제1 구성에서의 메모리 개구 충전 구조물의 형성 동안의 메모리 개구(49)에서의 구조적 변화들을 예시한다. 도 5a 내지 도 5g에 예시된 메모리 개구(49)는 도 4a 및 도 4b의 제1 예시적인 구조물 내의 메모리 개구들(49) 중 임의의 것일 수 있다. 동일한 구조적 변화가 다른 메모리 개구들(49) 각각에서 그리고 지지 개구들(19) 각각에서 동시에 발생한다.
도 5a를 참조하면, 도 4a 및 도 4b의 예시적인 디바이스 구조물에서의 메모리 개구(49)가 예시되어 있다. 메모리 개구(49)는 최상부 절연 층(32T), 교번하는 스택(32, 42)을 통해, 그리고 선택적으로 절연 재료 층(10)의 상위 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지 개구(19)는 역-단차형 유전체 재료 부분(65), 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해, 그리고 선택적으로 절연 재료 층(10)의 상위 부분을 통해 연장될 수 있다. 절연 재료 층(10)의 상부 표면에 대한 각각의 메모리 개구의 저부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위에 있을 수 있지만, 더 큰 리세스 깊이가 또한 채용될 수 있다. 선택적으로, 희생 재료 층들(42)은, 예를 들어 등방성 에칭에 의해, 측방향 리세스들(도시되지 않음)을 형성하도록 부분적으로 측방향으로 리세스될 수 있다.
도 5b를 참조하면, 절연 층들(32)은 제1 등방성 에칭 공정을 수행함으로써 제1 리세스 거리(rd1)만큼 각각의 메모리 개구(49) 주위에서 희생 재료 층들(42)에 대해 선택적으로, 등방성으로 리세스될 수 있다. 예를 들어, 절연 층들(32)이 실리콘 산화물을 포함하는 경우 그리고 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 제1 등방성 에칭 공정은 희석된 플루오르화수소산을 채용하는 습식 에칭 공정을 포함할 수 있다. 제1 리세스 거리(rd1)는 최상부 절연 층(32T) 이외의 절연 층들(32)의 평균 두께의 1/2 초과일 수 있거나 그렇지 않을 수 있다. 예를 들어, 제1 리세스 거리(rd1)는 5 nm 내지 100 nm, 예컨대 10 nm 내지 50 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 리세스 거리도 또한 채용될 수 있다.
도 5c를 참조하면, 희생 재료 층들(42)은 제2 등방성 에칭 공정을 수행함으로써 제2 리세스 거리(rd2)만큼 절연 층들(32)에 대해 선택적으로, 등방성으로 리세스될(예컨대, 얇아지고 테이퍼링될) 수 있다. 절연 층들(32)의 재료에 대해 선택적으로 희생 재료 층들(42)의 재료를 에칭하는 에칭 화학작용이 제2 등방성 에칭 공정을 위해 채용될 수 있다. 예를 들어, 절연 층들(32)이 실리콘 산화물을 포함하는 경우 그리고 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 인산, 또는 상승된 온도에서의 플루오르화수소산과 글리세롤의 혼합물, 또는 상승된 온도에서의 에틸렌 글리콜, 아세트산, 질산, 및 암모늄 플루오르화물의 혼합물을 채용하는 습식 에칭 공정.
제2 리세스 거리(rd2)는 제1 리세스 거리(rd1)보다 짧고, 희생 재료 층들(42)의 최소 두께의 1/2 미만이다. 일 실시예에서, 희생 재료 층들(42) 모두는 동일한 두께를 가질 수 있고, 제2 리세스 거리(rd2)는 희생 재료 층들(42)의 두께의 5% 내지 45%, 예컨대 10% 내지 40%의 범위에 있을 수 있다. 각자의 메모리 개구(49)의 기하학적 중심을 향해 측방향으로 돌출하는 돌출 팁 부분들(42P)이 메모리 개구들(49) 주위의 희생 재료 층들(42) 각각 상에 형성될 수 있다. 희생 재료 층(42)의 각각의 돌출 팁 부분(42P)은 링 형상일 수 있고, 내부 영역에서 균일한 두께를 가질 수 있고, 외부 영역에서 위에 놓인 절연 층(32)의 수평 표면에 인접하는 상위 오목 표면 및 아래에 놓인 절연 층(32)의 수평 상부 표면에 인접하는 하위 오목 표면을 가질 수 있다. 각각의 돌출 팁 부분(42P)은 상위 환형 표면의 내부 주연부 및 하위 환형 표면의 내부 주연부에 인접하는 원통형 수직 측벽을 가질 수 있다. 각각의 돌출 팁 부분(42P)의 두께는 4 nm 내지 40 nm, 예컨대 8 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다.
도 5d를 참조하면, 절연 충전 재료 층(34L)이 제2 등방성 에칭 공정에 의해 형성된 체적들 내에, 각각의 메모리 개구(49)의 주연부에, 그리고 최상부 절연 층(32T) 위에 컨포멀로(conformally) 침착될 수 있다. 절연 충전 재료 층(34L)의 두께는, 희생 재료 층들(42)과의 영역 중첩부를 갖는 메모리 개구 내의 모든 체적들이 절연 충전 재료 층(34L) 내에 충전되도록 그리고 메모리 공동(49')이 각각의 메모리 개구들(49) 각각 내에 존재하도록 선택될 수 있다. 본 명세서에 사용되는 바와 같이, 영역 중첩부는 가장 근접한 메모리 개구의 기하학적 중심을 통과하는 축으로부터 볼 때 컴포넌트들의 중첩부를 지칭한다. 절연 충전 재료 층(34L)은 희생 재료 층들(42)의 재료와는 상이한 절연 재료를 포함한다. 예를 들어, 절연 충전 재료 층(34L)은 도핑되지 않은 실리케이트 유리(예를 들어, 실리콘 산화물), 도핑된 실리케이트 유리, 또는 유기실리케이트 유리를 포함할 수 있다. 절연 충전 재료 층(34L)의 재료 조성은 절연 층들(32)의 재료 조성과 동일할 수 있거나 또는 그와 상이할 수 있다.
도 5e를 참조하면, 절연 충전 재료 층(34L)은 제3 등방성 에칭 공정을 수행함으로써 등방성으로 에칭될 수 있다. 제3 등방성 에칭 공정은 절연 충전 재료 층(34L)의 재료를 등방성으로 에칭한다. 제2 등방성 에칭 공정에 의해 형성된 체적 내에 남아 있는 절연 충전 재료 층(34L)의 나머지 부분들은 복수의 절연 스페이서들(34)을 구성한다. 선택적으로, 절연 스페이서들(34)의 내부 측벽들이 희생 재료 층들(42)의 돌출 팁 부분들의 내부 측벽들 내에 수직으로 일치하도록 이방성 에칭 공정이 수행될 수 있다. 복수의 절연 스페이서들(34)이 각각의 메모리 개구(49) 내에서, 각각의 수직으로 이웃하는 쌍의 희생 재료 층들(42)의 팁 부분들 사이에 그리고 절연 층들(32)의 각자의 절연 층(32) 상에 형성될 수 있다. 메모리 공동(49')은 각각의 메모리 개구(49) 내에서 방지된다.
도 5f를 참조하면, 연속적인 재료 층들이 메모리 공동들(49') 내에 그리고 지지 개구들의 충전되지 않은 체적들 내에 순차적으로 침착될 수 있다. 연속적인 재료 층들은, 예를 들어 선택적인 선택자-측 스페이서 층(57), 선택자 재료 층(56), 선택적인 중간 스페이서 층(55), 상 변화 메모리 재료 층(54), 선택적인 메모리-측 스페이서 층(52), 및 수직 비트 라인(60)을 포함할 수 있다. 선택자-측 스페이서 층(57), 선택자 재료 층(56), 중간 스페이서 층(55), 상 변화 메모리 재료 층(54), 및 메모리-측 스페이서 층(52)의 세트는 메모리 필름(50)을 구성한다.
상 변화 메모리 재료 층(54)은 상 변화 메모리 재료를 포함한다. 본 명세서에 사용되는 바와 같이, "상 변화 메모리 재료"는 상이한 저항률을 제공하는 적어도 2개의 상이한 상들을 갖는 재료를 지칭한다. 적어도 2개의 상이한 상들은, 예를 들어, 더 높은 저항률을 갖는 비정질 상태 및 더 낮은 저항률을 갖는 다결정 상태를 제공하기 위해 가열된 상태로부터의 냉각 속도를 제어함으로써 제공될 수 있다. 이 경우에, 상 변화 메모리 재료의 더 높은 저항률 상태는 비정질 상태로의 가열 후의 상 변화 메모리 재료의 더 빠른 급랭에 의해 달성될 수 있고, 상 변화 메모리 재료의 더 낮은 저항률 상태는 비정질 상태로의 가열 후의 상 변화 메모리 재료의 더 느린 냉각에 의해 달성될 수 있다.
예시적인 상 변화 메모리 재료들은 게르마늄 안티몬 텔루라이드 화합물들, 예컨대 Ge2Sb2Te5(GST), 게르마늄 안티몬 화합물들, 인듐 게르마늄 텔루라이드 화합물들, 알루미늄 셀레늄 텔루라이드 화합물들, 인듐 셀레늄 텔루라이드 화합물들, 및 알루미늄 인듐 셀레늄 텔루라이드 화합물들을 포함하지만, 이들로 한정되지 않는다. 이들 화합물들(예컨대, 화합물 반도체 재료)은 도핑되거나(예컨대, 질소 도핑된 GST) 도핑되지 않을 수 있다. 따라서, 상 변화 메모리 재료 층은, 게르마늄 안티몬 텔루라이드 화합물, 게르마늄 안티몬 화합물, 인듐 게르마늄 텔루라이드 화합물, 알루미늄 셀레늄 텔루라이드 화합물, 인듐 셀레늄 텔루라이드 화합물, 또는 알루미늄 인듐 셀레늄 텔루라이드 화합물로부터 선택된 재료를 포함할 수 있고/있거나 본질적으로 그것들로 이루어질 수 있다. 상 변화 메모리 재료 층(54)의 두께는 1 nm 내지 60 nm, 예컨대 10 nm 내지 50 nm 및/또는 20 nm 내지 40 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다.
선택자 재료 층(56)은 그것에 걸친 외부에서 인가되는 전압 바이어스의 크기 및/또는 극성에 따라 전기적 절연의 전기적 접속을 제공하는 비-오믹(non-Ohmic) 재료를 포함한다. 일 실시예에서, 선택자 재료 층(56)은 적어도 하나의 임계 스위치 재료 층(threshold switch material layer)을 포함한다. 적어도 하나의 임계 스위치 재료 층은 오보닉 임계 스위치(ovonic threshold switch, OTS) 재료 또는 휘발성 전도성 브리지(bridge)와 같은 비선형 전기적 거동을 나타내는 임의의 적합한 임계 스위치 재료를 포함한다. 다른 실시예에서, 선택자 재료 층(56)은, 터널링 선택자 재료 또는 다이오드 재료들(예컨대, p-n 반도체 다이오드용 재료, p-i-n 반도체 다이오드용 재료, 쇼트키(Schottky) 다이오드용 재료 또는 금속-절연체-금속 다이오드용 재료)과 같은 적어도 하나의 비-임계 스위치 재료 층을 포함한다. 본 명세서에 사용되는 바와 같이, 오보닉 임계 스위치(OTS)는 OTS 재료 층에 걸친 임계 전압 초과의 전압 하에서는 저저항 상태에서 결정화되지 않고, 임계 전압 초과의 전압을 받지 않을 때에는 고저항 상태로 다시 되돌아가는 디바이스이다. 본 명세서에 사용되는 바와 같이, "오보닉 임계 스위치 재료"는, 재료의 저항률이 인가된 외부 바이어스 전압의 크기에 따라 감소하도록, 인가된 외부 바이어스 전압 하에서의 비-선형 저항률 곡선을 나타내는 재료를 지칭한다. 다시 말하면, 오보닉 임계 스위치 재료는 비-오믹이고, 더 낮은 외부 바이어스 전압 하에서보다 더 높은 외부 바이어스 전압 하에서 더 전도성이 된다.
오보닉 임계 스위치 재료(OTS 재료)는, OTS 재료에 걸친 그의 임계 전압 초과의 전압의 인가 동안, 고저항 상태에서는 비결정질(예를 들어, 비정질)일 수 있고, 저저항 상태에서는 비결정질로 남아 있을 수(예를 들어, 비정질로 남아 있을 수) 있다. OTS 재료는, 그의 임계 전압 초과의 고전압이 임계 홀딩 전압(critical holding voltage) 미만으로 낮아질 때 고저항 상태로 다시 되돌아갈 수 있다. 저항 상태 변화 전체에 걸쳐, 오보닉 임계 스위치 재료는 비결정질(예컨대, 비정질)로 남아 있을 수 있다. 일 실시예에서, 오보닉 임계 스위치 재료는 기록 전류 극성 및 판독 전류 극성 둘 모두에서 히스테리시스(hysteresis)를 나타내는 칼코게나이드(chalcogenide) 재료를 포함할 수 있다. 칼코게나이드 재료는 As, N, 및 C로부터 선택된 도펀트로 도핑된 GeTe 화합물 또는 Ge-Se 화합물, 예컨대 Ge-Se-As 화합물 반도체 재료일 수 있다. 오보닉 임계 스위치 재료 층은 임의의 오보닉 임계 스위치 재료를 포함하는 선택자 재료 층(56)을 포함할 수 있다. 일 실시예에서, 선택자 재료 층(56)은 GeSeAs 합금, GeTeAs, GeSeTeSe 합금, GeSe 합금, SeAs 합금, GeTe 합금, 또는 SiTe 합금을 포함할 수 있고/있거나 본질적으로 그것들로 이루어질 수 있다.
일 실시예에서, 선택자 재료 층(56)의 재료는, 임계 바이어스 전압 크기(임계 전압이라고도 지칭됨)를 초과하는 외부 바이어스 전압의 인가 시에 선택자 재료 층(56)의 저항률이 적어도 두 자릿수만큼(즉, 100배 초과만큼) 감소하도록 선택될 수 있다. 일 실시예에서, 선택자 재료 층(56)의 조성 및 두께는, 임계 바이어스 전압 크기가 1 V 내지 6 V의 범위에 있을 수 있도록 선택될 수 있지만, 임계 바이어스 전압 크기에 대해 더 작은 및 더 큰 전압도 또한 채용될 수 있다. 선택자 재료 층(56)의 두께는, 예를 들어, 1 nm 내지 50 nm, 예컨대 5 nm 내지 25 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다.
선택자-측 스페이서 층(57), 중간 스페이서 층(55), 및 메모리-측 스페이서 층(52) 각각은 선택적이며, 적합한 레벨에서 그것에 걸친 전류의 전도를 제어할 수 있는 재료를 포함할 수 있다. 예를 들어, 선택자-측 스페이서 층(57), 중간 스페이서 층(55), 및 메모리-측 스페이서 층(52) 각각은, 전도성 금속성 질화물, 예컨대 티타늄 질화물, 텅스텐 또는 텅스텐 질화물, 전도성 금속성 카바이드(conductive metallic carbide), 셀레늄, 텔루륨, 도핑된 실리콘, 게르마늄, 원소 금속, 예컨대 은, 구리, 또는 알루미늄, 비정질 탄소 또는 다이아몬드 유사 탄소(diamondlike carbon, DLC), 탄소 질화물, 금속간 합금 또는 적어도 하나의 금속성 원소 및 적어도 하나의 비금속성 원소의 합금, 선행하는 재료들 중 임의의 것의 합금, 및/또는 복수의 선행하는 재료들을 포함하는 층 스택으로부터 선택되는 임의의 재료를 독립적으로 포함할 수 있다. 상기 재료들 중 일부, 예컨대 탄소는 또한 단열 재료로서 기능할 수 있다. 선택자-측 스페이서 층(57), 중간 스페이서 층(55), 및 메모리-측 스페이서 층(52) 각각은 1 nm 내지 30 nm, 예컨대 3 nm 내지 10 nm의 범위의 두께를 가질 수 있지만, 선택자-측 스페이서 층(57), 중간 스페이서 층(55), 및 메모리-측 스페이서 층(52) 각각에 대해 더 작은 및 더 큰 두께가 채용될 수 있다.
수직 비트 라인(60)은, 적어도 하나의 금속성 재료 또는 적어도 하나의 고농도로 도핑된 (전도성) 반도체 재료를 포함할 수 있는 적어도 하나의 전도성 재료를 포함한다. 예를 들어, 수직 비트 라인(60)은 금속성 질화물 재료(예컨대, TiN, TaN, 또는 WN)를 포함하는 금속성 질화물 라이너(60A) 및 금속성 충전 재료(예컨대, W, Cu, Co, Ru, 또는 Mo)를 포함하는 금속성 충전 재료 부분(60B)을 포함할 수 있다.
최상부 절연 층(32T)의 상부 표면을 포함하는 수평 평면 위로부터 다양한 재료 층들의 부분들을 제거하기 위해 평탄화 공정이 수행될 수 있다. 평탄화 공정은, 예를 들어, 메모리 필름(50) 및 수직 비트 라인(60)의 다양한 재료 층들을 일률적으로(indiscriminately) 에칭하는 리세스 에칭 공정을 포함할 수 있다. 일 실시예에서, 리세스 에칭 공정은, 각각의 메모리 개구들(49) 내의 메모리 필름(50) 및 수직 비트 라인(60)의 나머지 재료 부분들이 최상부 절연 층(32T)의 상부 표면을 포함하는 수평 평면과 최상부 절연 층(32T)의 저부 표면을 포함하는 수평 평면 사이에 상부 표면들을 가질 때까지 연장될 수 있다.
제1 구성에서, 상 변화 메모리 재료는 교번하는 스택(32, 42) 내의 희생 재료 층들(42) 각각을 통해 연장되는 연속적인 재료 층으로서 메모리 개구들(49) 각각 내에 침착된다. 돌출 팁 부분들(42P)의 측벽과의 영역 중첩부를 갖는 상 변화 메모리 재료 층(54)의 각각의 부분은 완성된 메모리 디바이스에서 프로그래밍될 수 있는 상 변화 메모리 재료 부분을 구성한다.
도 5g를 참조하면, 유전체 재료가 각각의 메모리 개구(49) 내의 메모리 필름(50) 및 수직 비트 라인(60)의 각각의 조합 위에 놓인 수직 리세스들 내에 침착될 수 있다. 유전체 재료의 잉여 부분들은 최상부 절연 층(32T)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 메모리 개구들(49) 내의 유전체 재료의 각각의 나머지 부분은 유전체 캡 구조물(64)을 구성한다. 메모리 개구(49)를 충전하는 모든 재료 부분들의 세트는 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭되며, 이는 메모리 필름(50), 수직 비트 라인(60), 및 유전체 캡 구조물(64)을 포함할 수 있다.
도 6a 내지 도 6e는 본 개시내용의 제2 실시예에 따른, 제2 구성에서의 메모리 개구 충전 구조물의 형성 동안의 제1 예시적인 구조물 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 6a를 참조하면, 도 5e의 처리 단계들에서의 제1 예시적인 구조물이 예시되어 있으며, 이는 제2 구성에서의 메모리 개구 충전 구조물을 형성하기 위해 채용될 수 있다.
도 6b를 참조하면, 각각의 수직으로 이웃하는 쌍의 절연 스페이서들(32) 사이의 희생 재료 층들(42)의 부분들을 선택적으로 제거함으로써 환형 리세스 공동들(47)이 형성될 수 있다. 희생 재료 층들(42)의 돌출 팁 부분들(42P)의 환형 내부 세그먼트들을 제거하기 위해 제4 등방성 에칭 공정이 수행될 수 있다. 제4 등방성 에칭 공정의 화학작용은 희생 재료 층들(42)의 재료가 절연 층들(32)의 재료에 대해 선택적으로 에칭되도록 선택된다.
예를 들어, 절연 층들(32)이 실리콘 산화물을 포함하는 경우 그리고 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 인산, 또는 상승된 온도에서의 플루오르화수소산과 글리세롤의 혼합물, 또는 상승된 온도에서의 에틸렌 글리콜, 아세트산, 질산, 및 암모늄 플루오르화물의 혼합물을 채용하는 습식 에칭 공정. 제4 등방성 에칭 공정의 지속기간은, 희생 재료 층들(42)의 돌출 팁 부분들(42P)의 외부 세그먼트들이 제거되지 않도록 선택된다. 따라서, 제4 등방성 에칭 공정 이후의 희생 재료 층들(42)의 각각의 물리적으로 노출된 측벽의 높이는 돌출 팁 부분들(42P)의 나머지 외부 세그먼트들에 인접하고 위에 놓인 절연 층(32) 및 아래에 놓인 절연 층(32)과 접촉하는 각자의 희생 재료 층(42)의 매트릭스 부분의 높이보다 작다. 따라서, 각각의 환형 리세스 공동(47)은 각자의 환형 리세스 공동(47)과 동일한 레벨에 위치된 희생 재료 층(42)보다 더 작은 높이를 갖는다. 일 실시예에서, 환형 리세스 공동들(47)은 전체에 걸쳐 균일한 높이를 가질 수 있다. 다른 실시예에서, 환형 리세스 공동들(47)은, 환형 리세스 공동들(47)의 표면들이 위에 놓인 절연 스페이서(34)의 환형 볼록 표면의 주변 부분 및 아래에 놓인 절연 스페이서(34)의 환형 볼록 표면의 주변 부분을 포함하도록, 희생 재료 층들(42)의 매트릭스 부분들을 향해 연장될 수 있다.
도 6c를 참조하면, 환형 리세스 공동들(47)을 충전하기 위해 상 변화 메모리 재료가 컨포멀로 침착될 수 있다. 환형 리세스 공동들(47) 외부에 위치되는 상 변화 메모리 재료의 부분들은 등방성 에칭 공정 또는 이방성 에칭 공정을 채용할 수 있는 에칭-백(etch-back) 공정에 의해 제거될 수 있다. 에칭-백 공정은 절연 스페이서들(34)의 재료에 대해 선택적으로, 환형 리세스 공동들(47) 외부에 위치된 상 변화 메모리 재료의 부분들을 제거할 수 있다. 상 변화 메모리 재료의 각각의 나머지 부분은 환형 구성을 가질 수 있고, 본 명세서에서 환형 상 변화 메모리 재료 부분(154)으로 지칭된다. 일 실시예에서, 메모리 개구(49) 내의 환형 상 변화 메모리 재료 부분들(154)의 내부 측벽들은 절연 스페이서들(34)의 내부 측벽들과 수직으로 일치할 수 있다.
환형 상 변화 메모리 재료 부분들(154)은 상 변화 메모리 재료 층(54)에 채용될 수 있는 재료들 중 임의의 것을 포함할 수 있다.
도 6d를 참조하면, 연속적인 재료 층들이 메모리 공동들(49') 내에 그리고 지지 개구들의 충전되지 않은 체적들 내에 순차적으로 침착될 수 있다. 연속적인 재료 층들은, 예를 들어, 중간 스페이서 층(55), 선택자 재료 층(56), 선택자-측 스페이서 층(57), 및 수직 비트 라인(60)을 포함할 수 있다. 각각의 메모리 개구(49) 내의 상 변화 메모리 재료 부분들(154), 중간 스페이서 층(55), 선택자 재료 층(56), 및 선택자-측 스페이서 층(57)의 세트는 메모리 필름(50)을 구성한다. 연속적인 재료 층들 각각은 컨포멀 재료 층으로서 침착될 수 있고, 연속적인 재료 층들의 잉여 부분들은 리세스 에칭 공정에 의해 최상부 절연 층(32T)의 상부 표면 위로부터 그리고 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 상위 영역으로부터 제거될 수 있다.
제2 구성에서, 상 변화 메모리 재료는 환형 리세스 공동들(47) 내에 침착되고, 복수의 환형 상 변화 메모리 재료 부분들(154)로서 형성된다. 환형 상 변화 메모리 재료 부분들(154)은 희생 재료 층들(42) 각각의 매트릭스 부분보다 더 작은 두께를 가질 수 있다.
도 6e를 참조하면, 유전체 재료가 각각의 메모리 개구(49) 내의 메모리 필름(50) 및 수직 비트 라인(60)의 각각의 조합 위에 놓인 수직 리세스들 내에 침착될 수 있다. 유전체 재료의 잉여 부분들은 최상부 절연 층(32T)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 메모리 개구들(49) 내의 유전체 재료의 각각의 나머지 부분은 유전체 캡 구조물(64)을 구성한다. 메모리 개구(49)를 충전하는 모든 재료 부분들의 세트는 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭되며, 이는 메모리 필름(50), 수직 비트 라인(60), 및 유전체 캡 구조물(64)을 포함할 수 있다.
도 7a 내지 도 7g는 본 개시내용의 제3 실시예에 따른, 제3 구성에서의 메모리 개구 충전 구조물의 형성 동안의 제1 예시적인 구조물 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 7a를 참조하면, 도 4a 및 도 4b의 예시적인 디바이스 구조물에서의 메모리 개구(49)가 예시되어 있다. 메모리 개구(49)는 최상부 절연 층(32T), 교번하는 스택(32, 42)을 통해, 그리고 선택적으로 절연 재료 층(10)의 상위 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지 개구(19)는 역-단차형 유전체 재료 부분(65), 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해, 그리고 선택적으로 절연 재료 층(10)의 상위 부분을 통해 연장될 수 있다. 절연 재료 층(10)의 상부 표면에 대한 각각의 메모리 개구의 저부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위에 있을 수 있지만, 더 큰 리세스 깊이가 또한 채용될 수 있다. 선택적으로, 희생 재료 층들(42)은, 예를 들어 등방성 에칭에 의해, 측방향 리세스들(도시되지 않음)을 형성하도록 부분적으로 측방향으로 리세스될 수 있다.
도 7b를 참조하면, 희생 재료 층들(42)은 등방성 에칭 공정을 수행함으로써 리세스 거리(rd)만큼 절연 층들(32)에 대해 선택적으로, 등방성으로 리세스될 수 있다. 절연 층들(32)의 재료에 대해 선택적으로 선택적인 재료 층들(42)의 재료를 에칭하는 에칭 화학작용이 등방성 에칭 공정을 위해 채용될 수 있다. 예를 들어, 절연 층들(32)이 실리콘 산화물을 포함하는 경우 그리고 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 인산, 또는 상승된 온도에서의 플루오르화수소산과 글리세롤의 혼합물, 또는 상승된 온도에서의 에틸렌 글리콜, 아세트산, 질산, 및 암모늄 플루오르화물의 혼합물을 채용하는 습식 에칭 공정. 리세스 거리(rd)는 5 nm 내지 200 nm, 예컨대 10 nm 내지 100 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 리세스 거리들도 또한 채용될 수 있다. 환형 리세스 공동(147)이 메모리 개구(49) 주위에서 희생 재료 층(42)의 환형 부분의 제거에 의해 형성되는 각각의 체적 내에 형성될 수 있다. 환형 리세스 공동(147)은 각각의 메모리 개구(49) 주위의 각각의 수직으로 이웃하는 쌍의 절연 층들(32) 사이에 형성될 수 있다.
도 7c를 참조하면, 메모리-측 스페이서 층(51L)이 컨포멀 침착 공정에 의해 침착될 수 있다. 메모리-측 스페이서 층(51L)은 전술된 메모리-측 스페이서 층(52)과 동일한 조성 및 동일한 두께를 가질 수 있다.
메모리-측 스페이서 층(51L)의 두께는 환형 리세스 공동들(147)의 최소 높이의 1/2 미만일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 전체에 걸쳐 동일한 두께를 가질 수 있고, 각각의 환형 리세스 공동(147)은 희생 재료 층(42)의 두께와 동일한 높이를 가질 수 있다.
도 7d를 참조하면, 환형 리세스 공동들(147)의 모든 나머지 체적들을 충전하기 위해 상 변화 메모리 재료 층(154L)이 컨포멀로 침착될 수 있다. 상 변화 메모리 재료 층(154L)은 전술된 상 변화 메모리 재료 층(54)에 채용될 수 있는 임의의 재료를 포함할 수 있다. 상 변화 메모리 재료 층(154L)의 두께는, 예를 들어, 2 nm 내지 60 nm, 예컨대 4 nm 내지 30 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다.
도 7e를 참조하면, 메모리-측 스페이서 층(51L)의 위에 놓인 부분에 의해 커버되지 않은 상 변화 메모리 재료 층(154L)의 부분들은 등방성 에칭 공정 및/또는 이방성 에칭 공정을 채용할 수 있는 리세스 에칭 공정에 의해 제거될 수 있다. 메모리-측 스페이서 층(51L)의 수평 부분들은 리세스 에칭 공정에 의해 병행하여 제거될 수 있다. 상 변화 메모리 재료 층(154L)의 각각의 나머지 부분은 환형 상 변화 메모리 재료 부분(154)을 구성한다. 일 실시예에서, 메모리 개구(49) 내의 환형 상 변화 메모리 재료 부분들(154)의 내부 측벽들은 메모리-측 스페이서 층(51L)의 내부 측벽과 수직으로 일치할 수 있다. 환형 상 변화 메모리 재료 부분들(154)은 상 변화 메모리 재료 층(54)에 채용될 수 있는 재료들 중 임의의 것을 포함할 수 있다.
도 7f를 참조하면, 연속적인 재료 층들이 메모리 공동들(49') 내에 그리고 지지 개구들의 충전되지 않은 체적들 내에 순차적으로 침착될 수 있다. 연속적인 재료 층들은, 예를 들어, 중간 스페이서 층(55), 선택자 재료 층(56), 선택자-측 스페이서 층(57), 및 수직 비트 라인(60)을 포함할 수 있다. 각각의 메모리 개구(49) 내의 메모리-측 스페이서 층(51L), 상 변화 메모리 재료 부분들(154), 중간 스페이서 층(55), 선택자 재료 층(56), 및 선택자-측 스페이서 층(57)의 세트는 메모리 필름(50)을 구성한다. 연속적인 재료 층들 각각은 컨포멀 재료 층으로서 침착될 수 있고, 연속적인 재료 층들의 잉여 부분들은 리세스 에칭 공정에 의해 최상부 절연 층(32T)의 상부 표면 위로부터 그리고 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 상위 영역으로부터 제거될 수 있다.
제3 구성에서, 상 변화 메모리 재료는 환형 리세스 공동들(147)의 체적들의 서브세트 내에 침착되고, 복수의 환형 상 변화 메모리 재료 부분들(154)로서 형성된다. 환형 상 변화 메모리 재료 부분들(154)은 희생 재료 층들(42) 각각의 매트릭스 부분보다 더 작은 두께를 가질 수 있다.
도 7g를 참조하면, 유전체 재료가 각각의 메모리 개구(49) 내의 메모리 필름(50) 및 수직 비트 라인(60)의 각각의 조합 위에 놓인 수직 리세스들 내에 침착될 수 있다. 유전체 재료의 잉여 부분들은 최상부 절연 층(32T)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 메모리 개구들(49) 내의 유전체 재료의 각각의 나머지 부분은 유전체 캡 구조물(64)을 구성한다. 메모리 개구(49)를 충전하는 모든 재료 부분들의 세트는 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭되며, 이는 메모리 필름(50), 수직 비트 라인(60), 및 유전체 캡 구조물(64)을 포함할 수 있다.
도 8을 참조하면, 각각 메모리 개구들(49) 및 지지 개구들(19) 내의 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물(20)의 형성 이후의 제1 예시적인 구조물이 예시되어 있다. 메모리 개구 충전 구조물(58)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 기둥 구조물(20)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 지지 개구(19) 내에 형성될 수 있다. 일 실시예에서, 각각의 지지 기둥 구조물(20)은 메모리 개구 충전 구조물(20)과 동일한 세트의 구조적 컴포넌트들을 포함할 수 있다. 각각의 메모리 개구 충전 구조물(58)은 수직 비트 라인(60) 및 메모리 필름(50)을 포함한다.
도 9a 및 도 9b를 참조하면, 접촉 레벨 유전체 층(73)이 절연 층(32) 및 희생 재료 층들(42)의 교번하는 스택(32, 42) 위에, 그리고 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물들(20) 위에 형성될 수 있다. 접촉 레벨 유전체 층(73)은 희생 재료 층들(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 접촉 레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 접촉 레벨 유전체 층(73)은 두께가 50 nm 내지 500 nm의 범위를 가질 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다.
포토레지스트 층(도시되지 않음)이 접촉 레벨 유전체 층(73) 위에 인가될 수 있고, 리소그래피 방식으로 패턴화되어 메모리 개구 충전 구조물들(58)의 클러스터들 사이의 구역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 채용하여 접촉 레벨 유전체 층(73), 교번하는 스택(32, 42) 및/또는 역-단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이 후면 트렌치는 접촉 레벨 유전체 층(73)의 상부 표면으로부터 적어도 기판(9)의 상부 표면까지 수직으로 연장되고, 메모리 어레이 영역(100) 및 계단형 영역(300)을 통해 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)(예컨대, 워드 라인 방향)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 직각인 제2 수평 방향(hd2)(예컨대, 수평 비트 라인 방향)을 따라 서로 측방향으로 이격될 수 있다. 메모리 개구 충전 구조물들(58)은 제1 수평 방향(hd1)을 따라서 연장되는 로우(row)들로 배열될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 메모리 개구 충전 구조물들(58)의 다수의 로우들이 이웃하는 쌍의 후면 트렌치들(79) 사이에 위치될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 10, 도 11a, 도 12a, 및 도 13a를 참조하면, 절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 등방성 에칭 공정을 채용하여 후면 트렌치들(79) 내로 도입될 수 있다. 도 11a는, 제1 예시적인 구조물이 제1 실시예의 제1 구성에 있는 경우의 제1 예시적인 구조물의 영역을 예시한다. 도 12a는, 제1 예시적인 구조물이 제2 실시예의 제2 구성에 있는 경우의 제1 예시적인 구조물의 영역을 예시한다. 도 13a는, 제1 예시적인 구조물이 제3 실시예의 제3 구성에 있는 경우의 제1 예시적인 구조물의 영역을 예시한다.
일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다. 제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 제1 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 개구 충전 구조물들(58)은 구조적 지지를 제공하는 한편, 후면 리세스들(43)은 이전에 희생 재료 층들(42)에 의해 점유된 체적들 내에 존재한다.
희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 절연 재료 층(10), 및 메모리 개구 충전 구조물들(58)의 최외측 재료 부분들의 재료에 대해 선택적일 수 있다. 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우에, 고온의 인산을 채용하는 습식 에칭 공정이 후면 리세스들(43)을 형성하기 위해 채용될 수 있다.
예를 들어, 제1 예시적인 구조물이 제1 구성에 있다면, 후면 리세스들(43)을 형성하기 위해 채용되는 등방성 에칭 공정은 선택자-측 스페이서 층(57)의 재료에 대해 선택적인 에칭 화학작용을 채용할 수 있다.
제1 예시적인 구조물이 제2 구성에 있다면, 후면 리세스들(43)을 형성하기 위해 채용되는 등방성 에칭 공정은 환형 상 변화 메모리 재료 부분들(154)의 재료에 대해 선택적인 에칭 화학작용을 채용할 수 있다.
제1 예시적인 구조물이 제3 구성에 있다면, 후면 리세스들(43)을 형성하기 위해 채용되는 등방성 에칭 공정은 메모리-측 스페이서 층(51L)의 재료에 대해 선택적인 에칭 화학작용을 채용할 수 있다. 이러한 경우에, 추가의 등방성 에칭 공정, 예컨대 습식 에칭 공정이 수행되어, 메모리-측 스페이서 층(51L)의 물리적으로 노출된 부분들을 제거할 수 있다. 메모리-측 스페이서 층(51L)은 절연 층들(32)의 각자의 절연 층과 접촉하는 메모리-측 스페이서 부분들(51)로 분할될 수 있다. 메모리-측 스페이서 부분들(51)의 서브세트는 절연 층(32)의 상부 표면과 접촉하는 상위 환형 부분, 절연 층(32)의 저부 표면과 접촉하는 하위 환형 부분, 및 상위 환형 부분과 하위 환형 부분을 연결하고 절연 층(32)의 원통형 측벽과 접촉하는 원통형의 테이퍼링된-두께(tapered-thickness) 부분을 포함하는 양면 플랜지(double-sided flange) 구성을 가질 수 있다.
각각의 후면 리세스(43)는 공동의 수직 범위보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 개구 충전 구조물들(58)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 각각의 후면 리세스(43)는 3차원 메모리 디바이스의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 11b, 도 12b, 도 13b, 및 도 14를 참조하면, 배리어 층(44)이 선택적으로 형성될 수 있다. 배리어 층(44)은, 존재하는 경우, 전도성 재료, 반도체성 재료, 또는 유전체 재료를 포함하고, 이는 이웃하는 상 변화 메모리 재료 부분을 통하는 전류를 제한한다. 배리어 층(44)은 후면 리세스들(43) 내에 그리고 후면 트렌치(79)의 측벽 상에 형성될 수 있다. 배리어 층(44)은 후면 리세스들(43) 내의 메모리 개구 충전 구조물들(58)의 측벽들 및 절연 층들(32)의 수평 표면들 상에 직접 형성될 수 있다. 일 실시예에서, 배리어 층(44)은 원자층 침착(ALD)과 같은 컨포멀 침착 공정에 의해 형성될 수 있다. 배리어 층(44)은, 전도성 금속성 질화물, 예컨대 티타늄 질화물, 텅스텐 또는 텅스텐 질화물, 전도성 금속성 카바이드, 셀레늄, 텔루륨, 도핑된 실리콘, 게르마늄, 원소 금속, 예컨대 은, 구리, 또는 알루미늄, 비정질 탄소 또는 다이아몬드 유사 탄소(DLC), 탄소 질화물, 금속간 합금 또는 적어도 하나의 금속성 원소 및 적어도 하나의 비금속성 원소의 합금, 선행하는 재료들 중 임의의 것의 합금, 및/또는 복수의 선행하는 재료들을 포함하는 층 스택으로부터 선택되는 재료를 포함할 수 있다. 배리어 층(44)의 두께는 1 nm 내지 15 nm, 예컨대 2 내지 6 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다.
후속적으로, 적어도 하나의 금속성 재료가 후면 리세스들(43)의 나머지 체적들 내에 침착될 수 있다. 적어도 하나의 금속성 재료는 금속성 배리어 층 및 금속성 충전 재료를 포함할 수 있다. 금속성 배리어 층은, 후속적으로 침착될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층은 화학 증착(CVD) 또는 원자층 침착(ALD)과 같은 컨포멀 침착 공정에 의해 침착될 수 있다. 금속성 배리어 층의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 층은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
금속 충전 재료가 복수의 후면 리세스들(43)의 나머지 체적들 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 접촉 레벨 유전체 층(73)의 상부 표면 위에 후속적으로 침착되어, 금속성 충전 재료 층을 형성할 수 있다. 금속성 충전 재료는, 예를 들어 화학 증착(CVD), 원자층 침착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 침착 방법에 의해 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층은 본질적으로 단일 원소 금속으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층은 WF6과 같은 불소-함유 전구체 기체를 채용하여 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층은 불순물로서의 불소 원자의 잔류 레벨을 포함하는 텅스텐 층일 수 있다. 금속성 충전 재료 층은 금속성 배리어 층에 의해 절연 층들(32) 및 메모리 개구 충전 구조물들(58)로부터 이격되며, 이 금속성 배리어 층은 그를 통한 불소 원자의 확산을 차단하는 금속성 배리어 층이다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 접촉 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 한 쌍의 절연 층들(32)과 같은 수직으로 이웃하는 쌍의 유전체 재료 층들 사이에 위치된 금속성 배리어 층의 일부분 및 금속성 충전 재료 층의 일부분을 포함한다. 연속적인 전기 전도성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 접촉 레벨 유전체 층(73) 위에 위치되는 금속성 배리어 층의 연속적인 부분 및 금속성 충전 재료 층의 연속적인 부분을 포함한다. 각각의 희생 재료 층(42)은 전기 전도성 층(46)으로 대체될 수 있다. 배리어 층(44) 및 연속적인 전기 전도성 재료 층(46L)으로 충전되지 않는 각각의 후면 트렌치(79)의 부분 내에 후면 공동(79')이 존재한다.
전기 전도성 층들(46) 각각은, 도 11b에 예시된 바와 같이, 균일한 두께를 갖고 수직으로 이웃하는 쌍의 절연 층들(32) 사이에 위치된 매트릭스 부분(46M), 매트릭스 부분(46M)보다 작은 두께를 갖고 메모리 개구 충전 구조물들(58)의 각자의 메모리 개구 충전 구조물을 측방향으로 둘러싸는 각자의 환형 형상을 갖는 복수의 환형 부분들(46A), 및 매트릭스 부분(46M)을 환형 부분들(46A)의 각자의 환형 부분에 연결시키고 상위 환형 오목 표면 및 하위 환형 오목 표면을 갖는 복수의 테이퍼링된-두께 부분들(46T)을 포함할 수 있다. 각각의 테이퍼링된-두께 부분(46T)은 환형 형상을 가지며, 각자의 메모리 개구 충전 구조물(58)의 기하학적 중심을 통과하는 수직축으로부터의 측방향 거리에 따라 증가하는 두께를 갖는다. 도 11b의 구성은 인접한 워드 라인들(46) 근처의 인접한 상 변화 메모리 재료 부분들 사이의 거리 "D"를 더 길게 만들며, 이는 상 변화 메모리 재료 부분들 사이의 열 교란(thermal disturb) 효과를 감소시킨다.
대안적으로, 전기 전도성 층들(46) 각각은, 도 12b에 예시된 바와 같이, 균일한 두께를 갖고 수직으로 이웃하는 쌍의 절연 층들(32) 사이에 위치된 매트릭스 부분(46M), 및 매트릭스 부분(46M)에 연결되고 각자의 상위 환형 오목 표면 및 각자의 하위 환형 오목 표면을 포함하는 복수의 테이퍼링된-두께 부분들(46T)을 포함할 수 있다. 각각의 테이퍼링된-두께 부분(46T)은 환형 형상을 가지며, 각자의 메모리 개구 충전 구조물(58)의 기하학적 중심을 통과하는 수직축으로부터의 측방향 거리에 따라 증가하는 두께를 갖는다.
또한 대안적으로, 전기 전도성 층들(46) 각각은 도 13b에 예시된 바와 같이 전체에 걸쳐 균일한 두께를 가질 수 있다.
도 15a 및 도 15b를 참조하면, 연속적인 전기 전도성 재료 층(46L)의 침착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 접촉 레벨 유전체 층(73) 위로부터 에칭백된다. 후면 리세스들(43) 내의 침착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다.
각각의 전기 전도성 층(46)은 워드 라인으로서 기능할 수 있다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 전극으로서 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 배리어 층(44)의 재료에 대해 선택적일 수 있다. 이러한 경우에, 배리어 층(44)의 수평 부분은 각각의 후면 트렌치(79)의 저부에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 배리어 층(44)의 재료에 대해 선택적이지 않을 수 있거나, 또는 배리어 층(44)이 채용되지 않을 수 있다. 후면 공동(79')이 각각의 후면 트렌치(79) 내에 존재한다.
도 16을 참조하면, 절연 재료 층이 컨포멀 침착 공정에 의해 후면 트렌치들(79) 내에 그리고 접촉 레벨 유전체 층(73) 위에 형성될 수 있다. 예시적인 컨포멀 침착 공정들은 화학 증착 및 원자층 침착을 포함하지만, 이들로 제한되지 않는다. 절연 재료 층은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리, 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료 층은 실리콘 산화물을 포함할 수 있다. 절연 재료 층은, 예를 들어 저압 화학 증착(low pressure chemical vapor deposition, LPCVD) 또는 원자층 침착(ALD)에 의해 형성될 수 있다. 절연 재료 층의 잉여 부분들은 리세스 에칭 공정과 같은 평탄화 공정에 의해 접촉 레벨 유전체 층(73) 위로부터 제거될 수 있다. 후면 트렌치들(79) 내의 절연 재료 층의 각각의 나머지 부분은 유전체 후면 트렌치 충전 구조물(76)을 구성한다.
도 17a 및 도 17b를 참조하면, 접촉 비아 구조물들(88, 86, 8P)이 접촉 레벨 유전체 층(73)을 통해, 그리고 선택적으로 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 수평 비트 라인들(또는 수평 비트 라인들에 접속된 비트 라인 접촉 비아 구조물들)(88)은 접촉 레벨 유전체 층(73)을 통해 각각의 수직 비트 라인(60) 상에 형성될 수 있다. 워드 라인 접촉 비아 구조물들(86)은 접촉 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46) 상에 형성될 수 있다. 주변 디바이스 접촉 비아 구조물들(8P)은 주변 디바이스들의 각각의 노드들 상에 직접 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다.
도 18a 내지 도 18d는 본 발명의 제4 실시예에 따른 메모리 디바이스를 제조하는 방법에서의 단계들을 예시한다. 도 18a의 공정 중 구조물은 도 5b에 도시된 구조물로부터 도출될 수 있다. 그러나, 도 18a에 도시된 제4 실시예의 구조물에서, 각각의 희생 재료 층은 3개의 서브층들, 즉 상부 서브층(42T), 상부 서브층 아래에 위치된 저부 서브층(42B), 및 상부 서브층과 저부 서브층 사이에 위치된 중간 서브층(42M)을 포함한다. 상부 및 저부 서브층들(42T, 42B)은 중간 서브층에 대해 선택적으로 에칭될 수 있는, 중간 서브층(42M)과는 상이한 재료를 포함한다. 일 실시예에서, 상부 및 저부 서브층들(42T, 42B)은 실리콘, 예컨대 비정질 실리콘 또는 폴리실리콘을 포함하고, 중간 서브층(42M)은 실리콘 질화물을 포함한다. 다른 적합한 재료들이 또한 사용될 수 있다. 따라서, 교번하는 스택은 3개의 상이한 재료들, 즉 절연 층(32) 재료(예컨대, 실리콘 산화물), 상부 및 저부 서브층(42T, 42B) 재료(예컨대, 실리콘), 및 중간 서브층(42M) 재료(예컨대, 실리콘 질화물)를 포함한다.
도 18b에 도시된 바와 같이, 상부 및 저부 서브층들(42T, 42B)은 중간 서브층(42M) 및 절연 층들(32)에 대해 선택적으로 상부 및 저부 서브층들(42T, 42B)을 에칭하는 선택적인 등방성 에칭에 의해 리세스된다. 이는 절연 층들(32)을 지나 메모리 개구(49) 내로 연장되는 중간 서브층(42M) 부분들을 포함하는 돌출 팁 부분들(42P)을 형성한다. 도 18b에 도시된 구조물은 도 5c에 도시된 구조물과 유사하다.
이어서, 도 18c에 도시된 구조물을 형성하기 위해 도 5d 내지 도 5g에 도시된 단계들이 전술된 바와 같이 수행된다. 도 18c에 도시된 구조물은 도 5g에 도시된 구조물과 유사하다.
이어서, 도 18d에 도시된 구조물을 형성하기 위해 도 8 내지 도 11b에 도시된 단계들이 전술된 바와 같이 수행된다. 도 18d에 도시된 구조물은 도 11b에 도시된 구조물과 유사하다. 이어서, 제4 실시예의 메모리 디바이스가 전술된 도 14 내지 도 17b에 도시된 단계들을 수행함으로써 완성된다.
본 개시내용의 제2 및 제3 실시예들에 따른 도 12b 및 도 13b를 참조하면, 3차원 메모리 디바이스는 기판(9) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택; 및 교번하는 스택(32, 46)을 통해 연장되고 각자의 메모리 개구 충전 구조물(58) 내에 충전되는 메모리 개구들(49)을 포함하고, 여기서, 각각의 메모리 개구 충전 구조물(58)은 수직 비트 라인(60) 및 이산적인 상 변화 메모리 재료 부분들(154)의 수직 스택을 포함하고; 도 12b 및 도 13b에 예시된 바와 같이, 수직 스택 내의 이산적인 상 변화 메모리 재료 부분들(154) 각각은 교번하는 스택(32, 46) 내의 각자의 수직으로 이웃하는 쌍의 절연 층들(32) 사이에 위치되고, 교번하는 스택(32, 46) 내의 각각의 수직으로 이웃하는 쌍의 절연 층들(32) 사이에 위치된 각자의 전기 전도성 층(46)의 수직 두께보다 작은 수직 두께를 갖는다. 이산적인 상 변화 메모리 재료 부분들 각각은 각자의 환형 상 변화 메모리 재료 부분(154)을 포함한다.
일부 실시예들에서, 도 12b에 예시된 바와 같이, 각각의 메모리 개구 충전 구조물(58)은 절연 스페이서들(34)의 수직 스택을 포함하고; 절연 스페이서들(34)의 수직 스택 내의 복수의 절연 스페이서들(34)은 교번하는 스택(32, 46) 내의 절연 층들(32)의 각자의 절연 층의 측벽, 상부 표면의 일부분, 및 저부 표면의 일부분과 접촉한다.
일 실시예에서, 복수의 절연 스페이서들(34) 내의 각각의 절연 스페이서(34)는 이산적인 상 변화 메모리 재료 부분들(154) 중 위에 놓인 이산적인 상 변화 메모리 재료 부분의 저부 표면과 접촉하고, 이산적인 상 변화 메모리 재료 부분들(154) 중 아래에 놓인 이산적인 상 변화 메모리 재료 부분의 상부 표면과 접촉한다. 일 실시예에서, 복수의 절연 스페이서들(34)과 이산적인 상 변화 메모리 재료 부분들(154) 사이의 각각의 계면은 각자의 수평 평면 내에 위치된 환형 계면이다.
일 실시예에서, 복수의 절연 스페이서들(34) 내의 각각의 절연 스페이서(34)는, 도 12b에 예시된 바와 같이, 교번하는 스택(32, 46) 내의 절연 층들(32)의 각자의 절연 층의 상부 표면과 접촉하는 저부 주연부를 갖는 상위 환형 볼록 표면; 및 교번하는 스택(32, 46) 내의 절연 층들(32)의 각자의 절연 층의 저부 표면과 접촉하는 상부 주연부를 갖는 하위 환형 볼록 표면을 포함한다.
일 실시예에서, 복수의 절연 스페이서들(34)의 절연 스페이서(34)는, 절연 스페이서(34)의 수직 원통형 측벽의 상위 주연부에 인접하는 내부 주연부를 갖는 환형 상부 표면; 및 절연 스페이서(34)의 수직 원통형 측벽의 하위 주연부에 인접하는 내부 주연부를 갖는 환형 저부 표면을 포함한다.
일 실시예에서, 각각의 메모리 개구 충전 구조물(58)은 수직 비트 라인(60)과 이산적인 상 변화 메모리 재료 부분들(154)의 수직 스택 사이에 위치된 선택자 재료 층(56)을 포함한다.
일 실시예에서, 도 12b에 예시된 바와 같이, 교번하는 스택(32, 46) 내의 전기 전도성 층들(46) 각각은, 이웃하는 쌍들의 메모리 개구들(49) 사이에 위치된 매트릭스 부분(46M) 및 메모리 개구들(49)의 각자의 메모리 개구 쪽으로 돌출하고 그를 측방향으로 둘러싸고 매트릭스 부분(46M)의 두께보다 크지 않은 가변 수직 두께를 갖는 복수의 테이퍼링된-두께 부분들(46T)을 포함하는 워드 라인을 포함한다.
도 11b, 도 12b, 및 도 18d를 참조하면 그리고 본 개시내용의 제1, 제2, 및 제4 실시예들에 따르면, 3차원 메모리 디바이스는 기판(9) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택; 및 교번하는 스택(32, 46)을 통해 연장되고 각자의 메모리 개구 충전 구조물(58) 내에 충전되는 메모리 개구들(49)을 포함하고, 여기서, 각각의 메모리 개구 충전 구조물(58)은 수직 비트 라인(60) 및 수직 비트 라인(60)을 측방향으로 둘러싸는 상 변화 메모리 재료(54, 154)를 포함하고; 그리고 도 11b 및 도 12b에 예시된 바와 같이, 교번하는 스택(32, 46) 내의 전기 전도성 층들(46) 각각은 이웃하는 쌍들의 메모리 개구(49)들 사이에 위치된 매트릭스 부분(46M) 및 메모리 개구들(49)의 각자의 메모리 개구 쪽으로 돌출하고 그를 측방향으로 둘러싸는 복수의 돌출 부분들(46A, 46T)을 포함하는 워드 라인을 포함한다. 상 변화 메모리 재료(54, 154)는 도 11b 또는 도 18d에 예시된 바와 같이 전기 전도성 층들(46)의 환형 부분들(46A)의 내부 측벽들에 근접한 상 변화 메모리 재료 층(54)의 부분들을 포함할 수 있거나, 또는 도 12b에 예시된 바와 같이 환형 상 변화 메모리 재료 부분들(154)을 포함할 수 있다.
일 실시예에서, 각각의 메모리 개구 충전 구조물(58)은, 수직 비트 라인(60)을 측방향으로 둘러싸고 그리고 교번하는 스택(32, 46) 내의 전기 전도성 재료 층들(46) 각각에 의해 측방향으로 둘러싸이는 선택자 재료 층(56)을 포함한다. 일 실시예에서, 수직 비트 라인(60) 및 선택자 재료 층(56) 각각은 교번하는 스택(32, 46) 내의 각각의 전기 전도성 층(46)을 통해 수직으로 연속적으로 연장된다.
일 실시예에서, 각각의 메모리 개구 충전 구조물(58)은 절연 스페이서들(34)의 수직 스택을 포함하고; 절연 스페이서들(34)의 수직 스택 내의 복수의 절연 스페이서들(34)은 교번하는 스택(32, 46) 내의 절연 층들(32)의 각자의 절연 층의 측벽, 상부 표면의 일부분, 및 저부 표면의 일부분과 접촉한다.
일 실시예에서, 복수의 절연 스페이서들(34) 내의 각각의 절연 스페이서(34)는, 교번하는 스택(32, 46) 내의 절연 층들(32)의 각자의 절연 층의 상부 표면과 접촉하는 저부 주연부를 갖는 상위 환형 볼록 표면; 및 교번하는 스택(32, 46) 내의 절연 층들(32)의 각자의 절연 층의 저부 표면과 접촉하는 상부 주연부를 갖는 하위 환형 볼록 표면을 포함한다.
일 실시예에서, 도 11b 및 도 12b에 도시된 바와 같이, 돌출 부분들(46A, 46T)은 메모리 개구들(49)의 각자의 메모리 개구 쪽으로 돌출하고 그를 측방향으로 둘러싸고 가변 수직 두께를 갖는 복수의 테이퍼링된-두께 부분들(46T)을 포함하고; 그리고 테이퍼링된-두께 부분들(46T) 각각은 상위 오목 환형 표면 및 하위 오목 환형 표면을 포함한다.
다른 실시예에서, 돌출 부분들(46A, 46T)은 메모리 개구들(49)의 각자의 메모리 개구 쪽으로 돌출하고 그를 측방향으로 둘러싸고 매트릭스 부분(46M)의 수직 두께보다 더 얇은 수직 두께를 갖는 복수의 환형 부분들(46A)을 포함한다.
상 변화 메모리 재료 부분의 외부 표면이 전기 전도성 층들(46)의 가장 근접한 측벽 표면과의 (수직 평면 상에서 측정된 바와 같은) 영역 중첩부를 갖는 각각의 영역의 수직 범위는 각자의 전기 전도성 층(46)의 최대 높이(예컨대, 각자의 전기 전도성 층(46)의 매트릭스 부분(46M)의 두께) 보다 작다. 이웃하는 쌍들의 상 변화 메모리 재료 부분과 전기 전도성 층(즉, 워드 라인)(46) 사이의 영역 중첩부를 감소시킴으로써, 상 변화 메모리 재료 내의 리셋 전류 밀도가 증가된다. 이는 더 강한 줄(Joule) 가열을 야기하고, 전기 전도성 층(46)과의 영역 중첩부 근처의 상 변화 메모리 재료의 온도를 더 빠르게 상승시킨다. 저저항 결정질 상으로부터 고저항 비정질 상으로의 전이는 열 에너지로 인해 더 빨리 일어나며, 디바이스 동작을 더 신속하게 할 수 있다. 상 변화 메모리 재료 내에서만의 국부 전류 밀도 증가는 또한 메모리 디바이스 칩에 대한 공급 전압을 감소시킬 수 있다. 이는 디바이스 전력 소비를 감소시키고, 요구되는 드라이버 트랜지스터(들)의 크기를 감소시킨다. 추가로, 이는 또한, 인접한 워드 라인들 근처의 상 변화 메모리 재료 부분들 사이의 거리를 더 길게 만들며, 이는 상 변화 메모리 재료 부분들 사이의 열 교란 효과를 감소시킨다.
도 19를 참조하면, 그리고 본 개시내용의 제2 실시예에 따르면, 교번하는 복수의 제1 재료 층들(이는 절연 층들(32L)일 수 있음) 및 제2 재료 층들(이는 희생 재료 층(42L)일 수 있음)의 스택이 도 1의 기판(9)의 상부 표면 위에 형성되어, 제2 예시적인 구조물을 제공한다. 본 명세서에 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32L)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32L) 및 희생 재료 층들(42L)을 포함할 수 있고, 절연 층들(32L) 및 희생 재료 층들(42L)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 수직으로 교번하는 시퀀스(32L, 42L)로 지칭된다. 일 실시예에서, 수직으로 교번하는 시퀀스(32L, 42L)는 제1 재료로 구성된 절연 층들(32L), 및 절연 층들(32L)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42L)을 포함할 수 있다. 절연 층들(32L)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32L)은 절연 재료 층일 수 있다. 절연 층들(32L)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32L)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42L)의 제2 재료는 절연 층들(32L)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42L)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42L)의 제2 재료는 후속적으로, 예를 들어, 상 변화 메모리 디바이스의 워드 라인들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42L)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32L)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32L)의 제1 재료는, 예를 들어 화학 증착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32L)에 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42L)의 제2 재료는, 예를 들어, CVD 또는 원자층 침착(ALD)으로 형성될 수 있다.
희생 재료 층들(42L)은 적합하게 패턴화되어, 희생 재료 층들(42L)의 대체에 의해 후속적으로 형성될 전도성 재료 부분들이 후속적으로 형성될 상 변화 메모리 디바이스의 워드 라인들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42L)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32L) 및 희생 재료 층들(42L)의 두께들은 20 nm 내지 50 nm의 범위에 있을 수 있지만, 각각의 절연 층(32L) 및 각각의 희생 재료 층(42L)에 대해 더 작은 및 더 큰 두께가 채용될 수 있다. 절연 층(32L) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42L)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위에 있을 수 있지만, 더 많은 반복 수가 또한 채용될 수 있다. 스택 내의 상부 및 저부 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 수직으로 교번하는 시퀀스(32L, 42L) 내의 각각의 희생 재료 층(42L)은 각각의 개별 희생 재료 층(42L) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
선택적으로, 절연 캡 층(70L)이 수직으로 교번하는 시퀀스(32L, 42L) 위에 형성될 수 있다. 절연 캡 층(70L)은 희생 재료 층들(42L)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70L)은 전술된 바와 같이 절연 층들(32L)에 채용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70L)은 절연 층들(32L) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70L)은, 예를 들어 화학 증착에 의해 침착될 수 있다. 일 실시예에서, 절연 캡 층(70L)은 실리콘 산화물 층일 수 있다.
도 20을 참조하면, 수직으로 교번하는 시퀀스(32L, 42L)의 주변 영역에 단차형 표면들이 형성되며, 이는 본 명세서에서 테라스 영역으로 지칭된다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 수직으로 교번하는 시퀀스(32L, 42L)의 부분들이 단차형 표면들의 형성을 통해 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 계단형 영역(300) 내에 테라스 영역이 형성된다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9)의 상부 표면으로부터의 수직 거리의 함수로서 단차별로 변화하도록 다양한 단차형 표면들을 가질 수 있다.
일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 연장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
수직으로 교번하는 시퀀스(32L, 42L) 내의 최상부 희생 재료 층(42L) 이외의 각각의 희생 재료 층(42L)은 테라스 영역에서 수직으로 교번하는 시퀀스(32L, 42L) 내의 임의의 위에 놓인 희생 재료 층(42L)보다 측방향으로 더 멀리 연장된다. 테라스 영역은, 수직으로 교번하는 시퀀스(32L, 42L) 내의 최저부 층으로부터 수직으로 교번하는 시퀀스(32L, 42L) 내의 최상부 층까지 연속적으로 연장되는 수직으로 교번하는 시퀀스(32L, 42L)의 단차형 표면들을 포함한다.
단차형 표면들의 각각의 수직 단차부는 하나 이상의 쌍들의 절연 층(32L) 및 희생 재료 층의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차부는 단일 쌍의 절연 층(32L) 및 희생 재료 층(42L)의 높이를 가질 수 있다. 다른 실시예에서, 계단들의 다수의 "컬럼들"은, 각각의 수직 단차부가 복수의 쌍들의 절연 층(32L) 및 희생 재료 층(42L)의 높이를 갖도록 제1 수평 방향(hd1)을 따라 형성될 수 있고, 컬럼들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단의 각각의 컬럼은, 희생 재료 층들(42L) 각각이 계단들의 각각의 컬럼 내에 물리적으로 노출된 상부 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 계단들의 2개의 컬럼들은 후속적으로 형성될 메모리 스택 구조물들의 각각의 블록에 대해, 계단들의 하나의 컬럼이 홀수 번호(저부로부터 카운트됨)의 희생 재료 층들(42L)에 물리적으로 노출된 상부 표면들을 제공하고, 계단들의 다른 컬럼이 짝수 번호(저부로부터 카운트됨)의 희생 재료 층들에 물리적으로 노출된 상부 표면들을 제공하도록, 형성된다. 희생 재료 층들(42L)의 물리적으로 노출된 표면들 중에서 각자의 세트의 수직 오프셋들을 갖는 계단들의 3개, 4개 또는 그 이상의 컬럼들을 채용하는 구성들이 또한 채용될 수 있다.
각각의 희생 재료 층(42L)은, 임의의 희생 재료 층(42L)의 각각의 물리적으로 노출된 표면이 오버행을 갖지 않도록, 적어도 하나의 방향을 따라, 임의의 위에 놓인 희생 재료 층들(42L)보다 더 큰 측방향 범위를 갖는다. 일 실시예에서, 계단들의 각각의 컬럼 내의 수직 단차부들은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 계단들의 컬럼들은 제1 수평 방향(hd1)에 직각인 제2 수평 방향(hd2)을 따라 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 영역(100)과 계단형 영역(300) 사이의 경계에 직각일 수 있다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 침착에 의해 단차형 공동 내에 형성될 수 있다.
예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70L)의 상부 표면 위로부터 제거될 수 있다.
단차형 공동을 충전하는 침착된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
도 21a 내지 도 21d를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70L) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패턴화되어 내부에 라인 형상의 개구들을 형성할 수 있다. 라인 형상의 개구들은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 제1 수평 방향(hd1)에 직각인 제2 수평 방향(hd2)을 따른 균일한 폭을 갖는다. 리소그래피 재료 스택 내의 패턴은, 패턴화된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70L) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 수직으로 교번하는 시퀀스(32L, 42L)를 통해 전사될 수 있다. 패턴화된 리소그래피 재료 스택 내의 라인 형상의 개구들 아래에 놓인 수직으로 교번하는 시퀀스(32L, 42L)의 부분들은 에칭되어 라인 트렌치들(49)을 형성한다. 본 명세서에 사용되는 바와 같이, "라인 트렌치"는 수평 방향을 따라 일직선으로 측방향으로 연장되는 트렌치를 지칭한다.
라인 트렌치들(49)은 수직으로 교번하는 시퀀스(32, 42)를 통해 제1 수평 방향(hd1)(예컨대, 워드 라인 방향)을 따라 측방향으로 연장된다. 일 실시예에서, 라인 트렌치들(49)은 제1 수평 방향(hd1)을 따른 병진 하에서 불변인 각자의 균일한 폭을 갖는다. 일 실시예에서, 라인 트렌치들(49)은 전체에 걸쳐 동일한 폭을 가질 수 있고, 이웃하는 쌍들의 라인 트렌치들(49) 사이의 간격은 동일할 수 있다. 이러한 경우에, 라인 트렌치들(49)은 제1 수평 방향(hd1)에 직각인 제2 수평 방향(hd2)(예컨대, 비트 라인 방향)을 따른 피치를 갖는 라인 트렌치들(49)의 1차원 주기적 어레이를 구성할 수 있다. 제2 수평 방향(hd2)을 따른 라인 트렌치들(49)의 폭은 30 nm 내지 500 nm, 예컨대 60 nm 내지 250 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 폭들도 또한 채용될 수 있다.
라인 트렌치들(49)은 수직으로 교번하는 시퀀스(32, 42)의 각각의 층 및 역-단차형 유전체 재료 부분(65)을 통해 연장된다. 수직으로 교번하는 시퀀스(32L, 42L)의 재료들을 통해 에칭하기 위해 채용되는 이방성 에칭 공정의 화학작용은 수직으로 교번하는 시퀀스(32L, 42L) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 라인 트렌치들(49)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱에 의해 후속적으로 제거될 수 있다.
라인 트렌치들(49)은 전체 메모리 어레이 영역(100)을 통해 측방향으로 연장되고, 접촉 영역(300) 내로 측방향으로 연장된다. 라인 트렌치들(49)은 제1 수평 방향(hd1)을 따라 전체 접촉 영역(300)을 통해 측방향으로 연장될 수 있거나, 접촉 영역(300)의, 제1 수평 방향(hd1)을 따른 전체 폭이 아니라, 폭의 일부만을 통해 측방향으로 연장될 수 있다. 일 실시예에서, 절연 재료 층(10)의 상부 표면이 각각의 라인 트렌치(49)의 저부에서 물리적으로 노출된 후에 절연 재료 층(10) 내로의 오버에칭이 선택적으로 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 절연 재료 층(10)의 리세스된 표면들은 절연 재료 층(10)의 리세스되지 않은 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 리세스 깊이도 또한 채용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 라인 트렌치들(49)의 저부 표면들은 절연 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
라인 트렌치들(49) 각각은 기판의 최상부 표면에 실질적으로 직각으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 절연 층(32L)의 각각의 패턴화된 부분은 본 명세서에서 절연 스트립(32)으로 지칭되며, 이 절연 스트립은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 각자의 이웃하는 쌍의 라인 트렌치들(49) 사이에 위치된다. 희생 재료 층(42L)의 각각의 패턴화된 부분은 본 명세서에서 희생 재료 스트립(42)으로 지칭되며, 이 희생 재료 스트립은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 각자의 이웃하는 쌍의 라인 트렌치들(49) 사이에 위치된다. 절연 캡 층(70L)의 각각의 패턴화된 부분은 본 명세서에서 절연 캡 스트립(70)으로 지칭되며, 이 절연 캡 스트립은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 각자의 이웃하는 쌍의 라인 트렌치들(49)들 사이에 위치된다. 수직으로 교번하는 시퀀스(32L, 42L)는, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 제2 수평 방향(hd2)을 따라 측방향으로 이격되는 절연 스트립들(32) 및 희생 재료 스트립들(42)의 수직으로 교번하는 스택들(32, 42)로 분할된다. 수직으로 교번하는 스택(32, 42)은 또한 본 개시내용에서 교번하는 스택(32, 42)으로 지칭된다.
도 22a 및 도 22b를 참조하면, 라인 트렌치들(49) 내에 희생 충전 재료가 침착된다. 희생 충전 재료는 절연 스트립들(32), 희생 재료 스트립들(42), 및 절연 캡 스트립들(70)의 재료들에 대해 선택적으로 제거될 수 있는 재료를 포함한다. 예를 들어, 희생 충전 재료는 비정질 실리콘, 실리콘-게르마늄 합금, 비정질 탄소, 다이아몬드 유사 탄소, 중합체 재료, 보로실리케이트(borosilicate) 유리, 또는 유기실리케이트 유리를 포함할 수 있다. 일 실시예에서, 희생 라이너, 예컨대 실리콘 산화물 라이너, 실리콘 질화물 라이너, 또는 유전체 산화물 라이너가 라인 트렌치들(49) 내의 희생 충전 재료의 침착 전에 침착될 수 있다. 희생 충전 재료의 잉여 부분들은 절연 캡 스트립들(70)의 상부 표면들을 포함하는 수평 평면 위로부터 제거될 수 있다. 각자의 라인 트렌치(49)를 충전하는 희생 충전 재료의 각각의 나머지 부분은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 희생 레일 구조물(22R)을 구성한다.
도 23a 내지 도 23d를 참조하면, 포토레지스트 층이 수직으로 교번하는 스택들(32, 42) 및 희생 레일 구조물들(22R) 위에 인가될 수 있고, 리소그래피 방식으로 패턴화되어 그를 통한 개구들의 2차원 어레이를 형성할 수 있다. 개구들의 2차원 어레이는 제1 수평 방향(hd1)을 따라 그리고 희생 레일 구조물들(22R)의 각자의 희생 레일 구조물 위에 배열되는 개구의 로우들을 포함한다. 이방성 에칭 공정이 수행되어, 패턴화된 포토레지스트 층에 의해 마스킹되지 않는 희생 레일 구조물들(22R)의 재료의 부분들을 에칭할 수 있다. 일 실시예에서, 이방성 에칭 공정의 화학작용은 절연 캡 스트립들(70)의 재료에 대해 선택적으로 희생 레일 구조물들(22R)의 재료를 에칭할 수 있다. 일 실시예에서, 희생 레일 구조물들(22R) 위에 놓이는 포토레지스트 층 내의 개구들의 에지들은 제2 수평 방향(hd2)에 평행할 수 있다.
비아 공동들(23')은 희생 레일 구조물들(22R)의 부분들이 제거된 체적들 내에 형성될 수 있다. 각각의 비아 공동(23')은 절연 재료 층(10)의 상부 표면과 같은 기판(9)의 상부 표면에 이르기까지 수직으로 연장될 수 있다.
일 실시예에서, 비아 공동들(23')은 각자의 직사각형 수평 단면 형상을 갖는 직사각형 비아 공동들을 포함할 수 있다. 희생 레일 구조물들(22R)의 각각의 나머지 부분은 희생 기둥 구조물(22)을 구성한다. 일 실시예에서, 각각의 희생 기둥 구조물(22)은 직사각형 수평 단면적을 가질 수 있다. 일 실시예에서, 희생 기둥 구조물들(22)의 로우는 각각의 라인 트렌치(49) 내에서 비아 공동들(23')의 로우와 인터레이싱(interlacing)될 수 있다.
도 24a 및 도 24b를 참조하면, 등방성 에칭 공정이 수행되어, 절연 스트립들(32), 절연 캡 스트립들(70), 및 희생 기둥 구조물들(22)에 대해 선택적으로 희생 재료 스트립들(42)을 측방향으로 리세스한다. 예시적인 예에서, 희생 재료 스트립들(42)은 실리콘 질화물을 포함하고, 절연 스트립들(32) 및 절연 캡 스트립들(70)은 실리콘 산화물을 포함하고, 희생 기둥 구조물들(22)은 비정질 실리콘을 포함할 수 있다. 이러한 경우에, 고온의 인산, 상승된 온도에서의 플루오르화수소산과 글리세롤의 혼합물, 또는 상승된 온도에서의 에틸렌 글리콜, 아세트산, 질산, 및 암모늄 플루오르화물의 혼합물을 채용하는 습식 에칭 공정을 채용하여, 절연 스트립들(32), 절연 캡 스트립들(70), 및 희생 기둥 구조물들(22)에 대해 선택적으로 희생 재료 스트립들(42)을 측방향으로 리세스한다.
일 실시예에서, 등방성 에칭 공정 이전에 희생 기둥 구조물들(22) 각각은 동일한 제1 직사각형 수평 단면 형상을 가질 수 있고, 비아 공동들(23') 각각은 동일한 제2 직사각형 형상을 가질 수 있다. 등방성 에칭 공정의 측방향 리세스 거리는 제1 수평 방향(hd1)을 따른 각각의 희생 기둥 구조물(22)의 치수의 1/2 미만일 수 있다. 측방향으로 기복하는 비아 공동(23)은 희생 재료 스트립들(42)의 레벨에서의 각각의 비아 공동(23')의 측방향 연장에 의해 형성된다. 측방향으로 기복하는 비아 공동들(23) 각각은, 각자의 측방향으로 기복하는 비아 공동(23')이 희생 재료 스트립들(42)의 각각의 레벨에서 측방향으로 돌출하는 제1 수평 방향에 직각인 수직 평면들을 따른 수직 단면 프로파일을 갖는다. 희생 재료 스트립(42)의 레벨에서의 측방향으로 기복하는 비아 공동들(23)의 각각의 수평 단면도는 직사각형 형상, 및 위에 놓인 절연 스트립들(32) 및/또는 아래에 놓인 절연 스트립들(32)과의 영역 중첩부를 갖는 한 쌍의 "날개 형상(wing shape)들"을 포함한다. 각각의 직사각형 형상은 위에 놓인 절연 스트립들(32) 및/또는 아래에 놓인 절연 스트립들(32)과 어떠한 영역 중첩부도 갖지 않는다. 절연 스트립(32)의 레벨에서의 측방향으로 기복하는 비아 공동들(23)의 각각의 수평 단면도는 직사각형 형상만을 포함한다. 각각의 희생 기둥 구조물(22)은 수직 방향을 따른 병진에 불변인 직사각형 수평 단면 형상을 가질 수 있다.
도 25a 및 도 25b를 참조하면, 유전체 충전 재료가 컨포멀 침착 공정(예컨대, 저압 화학 증착 공정) 또는 자가-평탄화 침착 공정(예컨대, 스핀 코팅)에 의해 측방향으로 기복하는 비아 공동들(23) 각각의 내부에 침착될 수 있다. 유전체 충전 재료는 도핑되지 않은 실리케이드 유리, 도핑된 실리케이드 유리, 또는 유동성 산화물(flowable oxide, FOX)과 같은 평탄화가능 유전체 재료를 포함할 수 있다. 유전체 충전 재료의 잉여 부분들은 절연 캡 스트립들(70)의 상부 표면들을 포함하는 수평 평면 위로부터 제거될 수 있다. 유전체 충전 재료의 각각의 나머지 부분은 유전체 기둥 구조물(24)을 구성한다.
각각의 유전체 기둥 구조물(24)은 제1 수평 방향(hd1)에 직각인 수직 평면들 내의 수직 단면도들에서 측방향으로 기복하는 수직 프로파일을 갖는다. 희생 재료 스트립(42)의 레벨에서의 유전체 기둥 구조물(24)의 각각의 수평 단면도는 직사각형 형상, 및 위에 놓인 절연 스트립들(32) 및/또는 아래에 놓인 절연 스트립들(32)과의 영역 중첩부를 갖는 한 쌍의 날개 형상들을 포함한다. 각각의 직사각형 형상은 위에 놓인 절연 스트립들(32) 및/또는 아래에 놓인 절연 스트립들(32)과 어떠한 영역 중첩부도 갖지 않는다. 절연 스트립(32)의 레벨에서의 유전체 기둥 구조물(24)의 각각의 수평 단면도는 직사각형 형상만을 포함한다. 유전체 기둥 구조물들(24)의 2차원 어레이가 형성된다. 일 실시예에서, 각각의 희생 기둥 구조물(22)은 직사각형 수평 단면적을 가질 수 있다. 일 실시예에서, 유전체 기둥 구조물들(24)의 로우는 각각의 라인 트렌치(49) 내에서 희생 기둥 구조물들(22)의 로우와 인터레이싱될 수 있다. 희생 기둥 구조물들(22) 및 유전체 기둥 구조물들(24)의 측방향으로 교번하는 시퀀스가 각각의 라인 트렌치(49) 내에 형성된다.
도 26a 및 도 26b를 참조하면, 희생 기둥 구조물들(22)이 유전체 기둥 구조물들(24), 절연 스트립들(32), 절연 캡 스트립들(70), 희생 재료 스트립들(42), 및 절연 재료 층(10)에 대해 선택적으로 제거될 수 있다. 희생 기둥 구조물(22)이 비정질 실리콘을 포함하는 경우, 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 사용하는 습식 에칭 공정이 희생 기둥 구조물들(22)을 제거하는 데 사용될 수 있다. 각각의 희생 기둥 구조물(22)이 제거된 각각의 체적 내에 메모리 개구(25)가 형성된다. 일 실시예에서, 메모리 개구들(25) 각각은 수직 방향을 따른 병진에 불변인 동일한 수평 직사각형 단면적을 갖는 직사각형 메모리 개구일 수 있다.
메모리 개구들(25) 및 유전체 기둥 구조물들(24)의 측방향으로 교번하는 시퀀스가 각각의 라인 트렌치(49) 내에 형성될 수 있다. 메모리 개구들(25)의 2차원 어레이는 유전체 기둥 구조물들(24)의 2차원 어레이와 인터레이싱될 수 있다. 일 실시예에서, 메모리 개구들(25)의 2차원 어레이는 2차원 주기성을 갖는 주기적인 2차원 어레이일 수 있고, 유전체 기둥 구조물들(24)의 2차원 어레이는 메모리 개구들(25)의 주기적인 2차원 어레이와 동일한 2차원 주기성을 갖는 주기적인 2차원 어레이일 수 있다.
도 27a 내지 도 27c를 참조하면, 연속적인 재료 층들이 메모리 개구들(25) 내에 순차적으로 침착될 수 있다. 연속적인 재료 층들은, 예를 들어 선택적인 선택자-측 스페이서 층(57), 선택자 재료 층(56), 선택적인 중간 스페이서 층(55), 메모리 재료 층(54), 선택적인 메모리-측 스페이서 층(52), 및 수직 비트 라인(60)을 포함할 수 있다. 선택자-측 스페이서 층(57), 선택자 재료 층(56), 중간 스페이서 층(55), 메모리 재료 층(54), 및 메모리-측 스페이서 층(52)의 세트는 메모리 필름(50)을 구성한다.
대체적으로, 메모리 재료 층(54)은 그것에 걸친 바이어스 전압의 이력에 따라 2개의 별개의 저항 상태들을 제공할 수 있는 임의의 비휘발성 메모리 재료를 포함할 수 있다. 일 실시예에서, 메모리 재료 층(54)은 저항성 랜덤 액세스 메모리 디바이스들에 채용될 수 있는 저항성 메모리 재료를 포함할 수 있다. 예를 들어, 메모리 재료 층(54)은 산소 결핍 이동(oxygen vacancy migration)을 통해 상이한 저항 상태들을 제공하는 전이 금속 산화물 재료(예컨대, 하프늄 산화물, 탄탈륨 산화물, 텅스텐 산화물), 가역적 열화학 퓨즈/안티퓨즈로서 기능하는 전이 금속 산화물 재료(예컨대, 니켈 산화물), 전도성 브리징 재료로서 또한 지칭되는 전기화학 이동-기반 프로그래밍가능 금속화 재료(예컨대, 구리 도핑된 실리콘 이산화물 유리, 은 도핑된 게르마늄 셀레나이드, 또는 은 도핑된 게르마늄 설파이드(sulfide)), 쇼트키 배리어 재료 또는 터널 배리어 재료(예컨대, 멤리스터(memristor) 재료, 배리어 변조 셀/공극 변조(vacancy-modulated) 전도성 산화물 재료(예컨대, 티타늄 산화물), 또는 PCMO(praseodymium-calcium-manganese oxide) 재료), 상 변화 메모리 재료(예컨대, 칼코게나이드 합금, 예를 들어, 게르마늄-안티몬-텔루라이드 화합물), 계면 효과들을 통해 다수의 저항 상태들을 나타내는 초격자 구조(예컨대, 칼코게나이드 합금들의 초격자), 터널링 자기저항성 재료(예컨대, CoFeB/MgO/CoFeB의 층 스택), 또는 모트 변환 기반(Mott transition-based) MIT(metal-insulator transition) 스위칭 디바이스를 포함할 수 있다. 메모리 재료 층(54)의 두께는 적합하게 선택될 수 있고, 2 nm 내지 50 nm, 예컨대 5 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다.
일 실시예에서, 메모리 재료 층(54)은 저항성 메모리 재료를 포함한다. 일 실시예에서, 메모리 재료 층(54)은 상 변화 메모리 재료를 포함한다. 본 명세서에 사용되는 바와 같이, "상 변화 메모리 재료"는 상이한 저항률을 제공하는 적어도 2개의 상이한 상들을 갖는 재료를 지칭한다. 적어도 2개의 상이한 상들은, 예를 들어, 더 높은 저항률을 갖는 비정질 상태 및 더 낮은 저항률을 갖는 다결정 상태를 제공하기 위해 가열된 상태로부터의 냉각 속도를 제어함으로써 제공될 수 있다. 이 경우에, 상 변화 메모리 재료의 더 높은 저항률 상태는 비정질 상태로의 가열 후의 상 변화 메모리 재료의 더 빠른 급랭에 의해 달성될 수 있고, 상 변화 메모리 재료의 더 낮은 저항률 상태는 비정질 상태로의 가열 후의 상 변화 메모리 재료의 더 느린 냉각에 의해 달성될 수 있다.
예시적인 상 변화 메모리 재료들은 게르마늄 안티몬 텔루라이드 화합물들, 예컨대 Ge2Sb2Te5(GST), 게르마늄 안티몬 화합물들, 인듐 게르마늄 텔루라이드 화합물들, 알루미늄 셀레늄 텔루라이드 화합물들, 인듐 셀레늄 텔루라이드 화합물들, 및 알루미늄 인듐 셀레늄 텔루라이드 화합물들을 포함하지만, 이들로 한정되지 않는다. 이들 화합물들(예컨대, 화합물 반도체 재료)은 도핑되거나(예컨대, 질소 도핑된 GST) 도핑되지 않을 수 있다. 따라서, 상 변화 메모리 재료 층은, 게르마늄 안티몬 텔루라이드 화합물, 게르마늄 안티몬 화합물, 인듐 게르마늄 텔루라이드 화합물, 알루미늄 셀레늄 텔루라이드 화합물, 인듐 셀레늄 텔루라이드 화합물, 또는 알루미늄 인듐 셀레늄 텔루라이드 화합물로부터 선택된 재료를 포함할 수 있고/있거나 본질적으로 그것들로 이루어질 수 있다. 상 변화 메모리 재료 층의 두께는 1 nm 내지 60 nm, 예컨대 10 nm 내지 50 nm 및/또는 20 nm 내지 40 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다.
선택자 재료 층(56)은 그것에 걸친 외부에서 인가되는 전압 바이어스의 크기 및/또는 극성에 따라 전기적 절연의 전기적 접속을 제공하는 비-오믹 재료를 포함한다. 일 실시예에서, 선택자 재료 층(56)은 적어도 하나의 임계 스위치 재료 층을 포함한다. 적어도 하나의 임계 스위치 재료 층은 오보닉 임계 스위치 재료 또는 휘발성 전도성 브리지와 같은 비선형 전기적 거동을 나타내는 임의의 적합한 임계 스위치 재료를 포함한다. 다른 실시예에서, 선택자 재료 층(56)은 터널링 선택자 재료 또는 다이오드 재료들(예컨대, p-n 반도체 다이오드용 재료, p-i-n 반도체 다이오드용 재료, 쇼트키 다이오드용 재료 또는 금속-절연체-금속 다이오드용 재료)과 같은 적어도 하나의 비-임계 스위치 재료 층을 포함한다. 본 명세서에 사용되는 바와 같이, 오보닉 임계 스위치(OTS)는 OTS 재료 층에 걸친 임계 전압 초과의 전압 하에서는 저저항 상태에서 결정화되지 않고, 임계 전압 초과의 전압을 받지 않을 때에는 고저항 상태로 다시 되돌아가는 디바이스이다. 본 명세서에 사용되는 바와 같이, "오보닉 임계 스위치 재료"는, 재료의 저항률이 인가된 외부 바이어스 전압의 크기에 따라 감소하도록, 인가된 외부 바이어스 전압 하에서의 비-선형 저항률 곡선을 나타내는 재료를 지칭한다. 다시 말하면, 오보닉 임계 스위치 재료는 비-오믹이고, 더 낮은 외부 바이어스 전압 하에서보다 더 높은 외부 바이어스 전압 하에서 더 전도성이 된다.
오보닉 임계 스위치 재료(OTS 재료)는, OTS 재료에 걸친 그의 임계 전압 초과의 전압의 인가 동안, 고저항 상태에서는 비결정질(예를 들어, 비정질)일 수 있고, 저저항 상태에서는 비결정질로 남아 있을 수(예를 들어, 비정질로 남아 있을 수) 있다. OTS 재료는, 그의 임계 전압 초과의 고전압이 임계 홀딩 전압 미만으로 낮아질 때 고저항 상태로 다시 되돌아갈 수 있다. 저항 상태 변화 전체에 걸쳐, 오보닉 임계 스위치 재료는 비결정질(예컨대, 비정질)로 남아 있을 수 있다. 일 실시예에서, 오보닉 임계 스위치 재료는 기록 전류 극성 및 판독 전류 극성 둘 모두에서 히스테리시스를 나타내는 칼코게나이드 재료를 포함할 수 있다. 칼코게나이드 재료는 As, N, 및 C로부터 선택된 도펀트로 도핑된 GeTe 화합물 또는 Ge-Se 화합물, 예컨대 Ge-Se-As 화합물 반도체 재료일 수 있다. 오보닉 임계 스위치 재료 층은 임의의 오보닉 임계 스위치 재료를 포함하는 선택자 재료 층(56)을 포함할 수 있다. 일 실시예에서, 선택자 재료 층(56)은 GeSeAs 합금, GeTeAs, GeSeTeSe 합금, GeSe 합금, SeAs 합금, GeTe 합금, 또는 SiTe 합금을 포함할 수 있고/있거나 본질적으로 그것들로 이루어질 수 있다.
일 실시예에서, 선택자 재료 층(56)의 재료는, 임계 바이어스 전압 크기(임계 전압이라고도 지칭됨)를 초과하는 외부 바이어스 전압의 인가 시에 선택자 재료 층(56)의 저항률이 적어도 두 자릿수만큼(즉, 100배 초과만큼) 감소하도록 선택될 수 있다. 일 실시예에서, 선택자 재료 층(56)의 조성 및 두께는, 임계 바이어스 전압 크기가 1 V 내지 6 V의 범위에 있을 수 있도록 선택될 수 있지만, 임계 바이어스 전압 크기에 대해 더 작은 및 더 큰 전압도 또한 채용될 수 있다. 선택자 재료 층(56)의 두께는, 예를 들어, 1 nm 내지 50 nm, 예컨대 5 nm 내지 25 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다.
선택자-측 스페이서 층(57), 중간 스페이서 층(55), 및 메모리-측 스페이서 층(52) 각각은 선택적이며, 적합한 레벨에서 그것에 걸친 전류의 전도를 제어할 수 있는 재료를 포함할 수 있다. 예를 들어, 선택자-측 스페이서 층(57), 중간 스페이서 층(55), 및 메모리-측 스페이서 층(52) 각각은, 전도성 금속성 질화물, 예컨대 티타늄 질화물, 텅스텐 또는 텅스텐 질화물, 전도성 금속성 카바이드, 셀레늄, 텔루륨, 도핑된 실리콘, 게르마늄, 원소 금속, 예컨대 은, 구리, 또는 알루미늄, 비정질 탄소 또는 다이아몬드 유사 탄소(DLC), 탄소 질화물, 금속간 합금 또는 적어도 하나의 금속성 원소 및 적어도 하나의 비금속성 원소의 합금, 선행하는 재료들 중 임의의 것의 합금, 및/또는 복수의 선행하는 재료들을 포함하는 층 스택으로부터 선택되는 임의의 재료를 독립적으로 포함할 수 있다. 상기 재료들 중 일부, 예컨대 탄소는 또한 단열 재료로서 기능할 수 있다. 선택자-측 스페이서 층(57), 중간 스페이서 층(55), 및 메모리-측 스페이서 층(52) 각각은 1 nm 내지 30 nm, 예컨대 3 nm 내지 10 nm의 범위의 두께를 가질 수 있지만, 선택자-측 스페이서 층(57), 중간 스페이서 층(55), 및 메모리-측 스페이서 층(52) 각각에 대해 더 작은 및 더 큰 두께가 채용될 수 있다.
수직 비트 라인(60)은, 적어도 하나의 금속성 재료 또는 적어도 하나의 고농도로 도핑된 (전도성) 반도체 재료를 포함할 수 있는 적어도 하나의 전도성 재료를 포함한다. 예를 들어, 수직 비트 라인(60)은 금속성 질화물 재료(예컨대, TiN, TaN, 또는 WN)를 포함하는 금속성 질화물 라이너(60A) 및 금속성 충전 재료(예컨대, W, Cu, Co, Ru, 또는 Mo)를 포함하는 금속성 충전 재료 부분(60B)을 포함할 수 있다.
절연 캡 스트립들(70)의 상부 표면을 포함하는 수평 평면 위로부터 다양한 재료 층들의 부분들을 제거하기 위해 평탄화 공정이 수행될 수 있다. 평탄화 공정은, 예를 들어, 메모리 필름(50) 및 수직 비트 라인(60)의 다양한 재료 층들을 일률적으로 에칭하는 리세스 에칭 공정을 포함할 수 있다. 각각의 메모리 개구들(25) 내의 메모리 필름(50) 및 수직 비트 라인(60)의 나머지 재료 부분들은 절연 캡 스트립들(70)의 상부 표면을 포함하는 수평 평면 내의 상부 표면들을 가질 수 있다. 메모리 개구(25)를 충전하는 모든 재료 부분들의 세트는 본 명세서에서 메모리 필름(50) 및 수직 비트 라인(60)을 포함할 수 있는 메모리 개구 충전 구조물(58)로 지칭된다.
대체적으로, 메모리 개구 충전 구조물들(58) 및 유전체 기둥 구조물들(24)의 측방향으로 교번하는 시퀀스들이 라인 트렌치들(49) 내에 형성된다. 메모리 개구 충전 구조물들(58) 각각은 각자의 수직 비트 라인(60)을 포함한다. 메모리 재료 부분(예컨대, 메모리 재료 층(54)의 각자의 부분)이 각각의 측방향으로 이웃하는 쌍의 희생 재료 스트립(42)과 수직 비트 라인(60) 사이에 형성된다. 제1 수평 방향(hd1)을 따른 메모리 재료 부분(예컨대, 메모리 재료 층(54)의 각자의 부분)과 희생 재료 스트립들(42) 중 가장 근접한 희생 재료 스트립 사이에 중첩된 측방향 범위는 메모리 필름(50)(예컨대, 선택자-측 스페이서 층(57))과 접촉하는 희생 재료 스트립(42)의 팁 부분의, 제1 수평 방향(hd1)을 따른 치수와 동일할 수 있다. 이와 같이, 제1 수평 방향(hd1)을 따른 메모리 재료 부분과 희생 재료 스트립들(42) 중 가장 근접한 희생 재료 스트립 사이에 중첩된 측방향 범위는 제1 수평 방향(hd1)을 따른 메모리 개구 충전 구조물들(58) 중 가장 근접한 메모리 개구 충전 구조물의 측방향 범위보다 작을 수 있다.
도 28a 및 도 28b를 참조하면, 후면 공동들(69)이 계단형 영역(300) 내에 위치된 라인 트렌치들(49)의 부분들에 형성된다. 일 실시예에서, 라인 트렌치들(49)의 부분들은 유전체 기둥 구조물들(24)과 동일한 유전체 충전 재료로 충전될 수 있고, 리소그래피 패턴화 및 이방성 에칭 공정의 조합에 의해 제거될 수 있다. 대안적으로, 희생 레일 구조물들(22R)의 희생 충전 재료는 희생 레일 구조물들(22R)의 재료를 제거하는 에칭 공정 동안에 계단형 영역을 커버하는 패턴화된 에칭 마스크 층에 의해 계단형 영역에서 보호될 수 있다. 희생 레일 구조물들(22R)의 나머지 부분들은 메모리 개구 충전 구조물들(58)의 형성 후에 제거되어 후면 공동들(69)을 형성할 수 있다. 선택적으로, 추가적인 후면 공동들이 라인 트렌치들(49)을 충전하는 재료 부분들이 제거되는 구역들 내의 메모리 어레이 영역(100) 내에 형성될 수 있다. 추가적인 후면 트렌치들을 형성하기 위해 제거되는 그러한 재료 부분들은 유전체 기둥 구조물들(24)과 동일한 재료 조성을 갖는 유전체 재료 부분들 또는 희생 레일 구조물들(22R)의 나머지 부분들을 포함할 수 있다. 수직으로 교번하는 스택들(32, 42) 내의 각각의 층의 측벽들은 후면 공동들(69) 주위에서 물리적으로 노출될 수 있다. 선택적으로, 절연 재료 층(10)의 상부 표면은 각각의 후면 공동(69)의 저부에서 물리적으로 노출될 수 있다.
도 29a 내지 도 29c를 참조하면, 희생 재료 스트립들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 스트립들(42)의 제2 재료의 제거는 절연 스트립들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 절연 재료 층(10), 및 메모리 개구 충전 구조물들(58)의 최외측 재료 부분들의 재료에 대해 선택적일 수 있다. 희생 재료 스트립들(42)이 실리콘 질화물을 포함하는 경우에, 고온의 인산을 채용하는 습식 에칭 공정이 후면 리세스들(43)을 형성하기 위해 채용될 수 있다.
예를 들어, 후면 리세스들(43)을 형성하기 위해 채용되는 등방성 에칭 공정은 선택자-측 스페이서 층(57)의 재료에 대해 선택적인 에칭 화학작용을 채용할 수 있다. 각각의 후면 리세스(43)는 공동의 수직 범위보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 클 수 있다. 희생 재료 스트립들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 개구 충전 구조물들(58)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 각각의 후면 리세스(43)는 3차원 메모리 디바이스의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 스트립(32)의 상부 표면 및 위에 놓인 절연 스트립들(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 30a 내지 도 30f를 참조하면, 배리어 층(44)이 선택적으로 형성될 수 있다. 배리어 층(44)은, 존재하는 경우, 전도성 재료, 반도체성 재료, 또는 유전체 재료를 포함하고, 이는 이웃하는 메모리 재료 부분을 통하는 전류를 제한한다. 배리어 층(44)은 후면 리세스들(43) 내에 그리고 후면 공동(69)의 측벽 상에 형성될 수 있다. 배리어 층(44)은 후면 리세스들(43) 내의 메모리 개구 충전 구조물들(58)의 측벽들 및 절연 스트립들(32)의 수평 표면들 상에 직접 형성될 수 있다. 일 실시예에서, 배리어 층(44)은 원자층 침착(ALD)과 같은 컨포멀 침착 공정에 의해 형성될 수 있다. 배리어 층(44)은, 전도성 금속성 질화물, 예컨대 티타늄 질화물, 텅스텐 또는 텅스텐 질화물, 전도성 금속성 카바이드, 셀레늄, 텔루륨, 도핑된 실리콘, 게르마늄, 원소 금속, 예컨대 은, 구리, 또는 알루미늄, 비정질 탄소 또는 다이아몬드 유사 탄소(DLC), 탄소 질화물, 금속간 합금 또는 적어도 하나의 금속성 원소 및 적어도 하나의 비금속성 원소의 합금, 선행하는 재료들 중 임의의 것의 합금, 및/또는 복수의 선행하는 재료들을 포함하는 층 스택으로부터 선택되는 재료를 포함할 수 있다. 배리어 층(44)의 두께는 1 nm 내지 15 nm, 예컨대 2 내지 6 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다.
후속적으로, 적어도 하나의 금속성 재료가 후면 리세스들(43)의 나머지 체적들 내에 침착될 수 있다. 적어도 하나의 금속성 재료는 금속성 배리어 층 및 금속성 충전 재료를 포함할 수 있다. 금속성 배리어 층은, 후속적으로 침착될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층은 화학 증착(CVD) 또는 원자층 침착(ALD)과 같은 컨포멀 침착 공정에 의해 침착될 수 있다. 금속성 배리어 층의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 층은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
금속 충전 재료가 복수의 후면 리세스들(43)의 나머지 체적들 내에, 적어도 하나의 후면 공동(69)의 측벽들 상에, 그리고 절연 캡 스트립들(70)의 상부 표면 위에 후속적으로 침착되어, 금속성 충전 재료 층을 형성할 수 있다. 금속성 충전 재료는, 예를 들어 화학 증착(CVD), 원자층 침착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 침착 방법에 의해 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층은 본질적으로 단일 원소 금속으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층은 WF6과 같은 불소-함유 전구체 기체를 채용하여 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층은 불순물로서의 불소 원자의 잔류 레벨을 포함하는 텅스텐 층일 수 있다. 금속성 충전 재료 층은 금속성 배리어 층에 의해 절연 스트립들(32) 및 메모리 개구 충전 구조물들(58)로부터 이격되며, 이 금속성 배리어 층은 그를 통한 불소 원자의 확산을 차단하는 금속성 배리어 층이다.
복수의 전기 전도성 스트립들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 스트립이 각각의 후면 공동(69)의 측벽들 상에 그리고 절연 캡 스트립들(70) 위에 형성될 수 있다. 각각의 전기 전도성 스트립(46)은 한 쌍의 절연 스트립들(32)과 같은 수직으로 이웃하는 쌍인 유전체 재료 층들 사이에 위치된 금속성 배리어 층의 일부분 및 금속성 충전 재료 층의 일부분을 포함한다. 연속적인 전기 전도성 재료 스트립은 후면 공동들(69) 내에 또는 절연 캡 스트립들(70) 위에 위치된 금속성 배리어 층의 연속적인 부분 및 금속성 충전 재료 층의 연속적인 부분을 포함한다. 각각의 희생 재료 스트립(42)은 전기 전도성 스트립(46)으로 대체될 수 있다. 배리어 층(44) 및 연속적인 전기 전도성 재료 스트립으로 충전되지 않는 각각의 후면 공동(69)의 부분 내에 세장형 공극이 존재한다.
연속적인 전기 전도성 재료 스트립의 침착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 공동(69)의 측벽들로부터 그리고 절연 캡 스트립들(70) 위로부터 에칭백된다. 후면 리세스들(43) 내의 침착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 스트립(46)을 구성한다. 각각의 전기 전도성 스트립(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 스트립들(42)은 전기 전도성 스트립들(46)로 대체된다.
각각의 전기 전도성 스트립(46)은 워드 라인으로서 기능할 수 있다. 다시 말하면, 각각의 전기 전도성 스트립(46)은 복수의 수직 메모리 디바이스들을 위한 공통 전극으로서 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 전도성 재료 스트립의 제거는 배리어 층(44)의 재료에 대해 선택적일 수 있다. 이러한 경우에, 배리어 층(44)의 수평 부분은 각각의 후면 공동(69)의 저부에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 전도성 재료 스트립의 제거는 배리어 층(44)의 재료에 대해 선택적이지 않을 수 있거나, 배리어 층(44)이 채용되지 않을 수 있다.
전기 전도성 스트립들(46)은, 톱니형(serrated) 부분(즉, 돌출 부분)이 각각의 이웃하는 메모리 개구 충전 구조물(58)을 향해 측방향으로 연장되도록, 톱니로 형성될 수 있다. 전기 전도성 스트립(46)의 톱니형 부분의 수직 측벽과 이웃하는 메모리 개구 충전 구조물(58) 사이에 영역 중첩부의 폭은 전기 전도성 스트립(46)의 톱니형 부분의 수직 측벽의 폭과 동일하며, 제1 수평 방향(hd1)을 따른 이웃하는 메모리 개구 충전 구조물(58)의 측방향 치수보다 작다. 일 실시예에서, 각각의 전기 전도성 스트립(46)은 톱니 특징부를 제공하는 한 쌍의 측방향으로 기복하는 측벽들을 포함할 수 있다. 각각의 메모리 재료 부분은 직사각형 메모리 개구들(25)의 각자의 직사각형 메모리 개구 내의 메모리 재료 층(54)으로서 형성될 수 있다.
일 실시예에서, 유전체 기둥 구조물(24)의 중심 부분은 제1 수평 방향(hd1)을 따른 제1 길이방향 측방향 범위(first lengthwise lateral extent, LLE1)(즉, 라인 트렌치(49) 내의 이웃하는 쌍들의 메모리 개구 충전 구조물들(58) 사이의 측방향 거리)를 갖고, 유전체 기둥 구조물들(24)의 측방향으로 돌출된 부분들의 2개의 수직 스택들 내의 각각의 측방향으로 돌출된 부분은 제1 길이방향 측방향 범위(LLE1)보다 큰, 제1 수평 방향을 따른 제2 길이방향 측방향 범위(LLE2)를 갖는다.
도 31a 및 31b를 참조하면, 절연 재료 층이 컨포멀 침착 공정에 의해 후면 공동들(69) 내에 그리고 절연 캡 스트립들(70) 위에 형성될 수 있다. 예시적인 컨포멀 침착 공정들은 화학 증착 및 원자층 침착을 포함하지만, 이들로 제한되지 않는다. 절연 재료 층은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리, 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료 층은 실리콘 산화물을 포함할 수 있다. 절연 재료 층은, 예를 들어 저압 화학 증착(LPCVD) 또는 원자층 침착(ALD)에 의해 형성될 수 있다. 절연 캡 스트립들(70) 위에 놓인 절연 재료 층의 수평 부분은 접촉 레벨 유전체 층(80)을 구성한다. 후면 공동들(69) 내의 절연 재료 층의 각각의 부분은 후면 유전체 충전 구조물(76)을 구성한다.
제2 수평 방향(hd2)을 따라 측방향으로 연장하는 라인 트렌치들이 수직 비트 라인들(60) 위에 놓인 구역들 내에서 접촉 레벨 유전체 층을 통해 형성될 수 있다. 적어도 하나의 전도성 재료가 라인 트렌치들 내에 침착되어 수평으로 연장하는 전도성 라인들을 형성할 수 있으며, 이는 본 명세서에서 글로벌 비트 라인들(98)로 지칭된다. 글로벌 비트 라인들(98)은 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있고, 수직 비트 라인들(60)의 각자의 서브세트와 접촉할 수 있다. 예시적인 예에서, 각각의 글로벌 비트 라인(98)은, 모든 다른 라인 트렌치(49)에 위치되고 제2 수평 방향(hd2)을 따라 정렬되는 수직 비트 라인(60)의 세트와 접촉할 수 있다.
워드 라인 접촉 비아 구조물들(86)이 접촉 레벨 유전체 층(80)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46) 상에 형성될 수 있다. 워드 라인 접촉 비아 구조물들(86)은 워드 라인들로서 기능할 수 있는 전기 전도성 라인들(46) 각각에 대한 전기 접촉을 제공한다.
도 32a 및 도 32b를 참조하면, 본 개시내용의 제3 실시예에 따른 제3 예시적인 구조물이 예시되어 있으며, 이는 도 25a 및 도 25b에 예시된 제2 예시적인 구조물과 동일할 수 있다.
도 33a 및 도 33b를 참조하면, 도 26a 및 도 26b의 처리 단계들이 제3 예시적인 구조물 상에서 수행될 수 있다. 구체적으로, 직사각형 메모리 개구들(25)이 유전체 기둥 구조물들(24), 절연 스트립들(32), 및 희생 재료 스트립들(42)에 대해 선택적으로 희생 기둥 구조물들(22)을 제거함으로써 형성될 수 있다. 이러한 처리 단계에서의 제3 예시적인 구조물은 도 26a 및 도 26b의 처리 단계에서의 제2 예시적인 구조물과 동일할 수 있다.
도 34a 및 도 34b를 참조하면, 희생 재료 스트립들(42)의 표면 부분들이 각각의 메모리 개구(25) 주위에서 측방향으로 리세스될 수 있다. 각각의 메모리 개구(25)는 희생 재료 스트립들(42)의 각각의 레벨에서 측방향으로 연장되어 측방향 리세스들(25R)의 2개의 수직 스택들을 포함할 수 있다. 각각의 측방향 리세스(25R)는 아래에 놓인 절연 스트립(32)과, 그리고 위에 놓인 절연 스트립(32) 및/또는 위에 놓인 절연 캡 스트립(70)과의 영역 중첩부를 갖는다. 희생 재료 스트립들(42)의 표면 부분들은 절연 스트립들(32), 절연 캡 스트립들(70), 유전체 기둥 구조물들(24), 및 절연 재료 층(10)의 재료들에 대해 선택적으로 희생 재료 스트립들(42)의 재료를 에칭하는 등방성 에칭 공정에 의해 측방향으로 리세스될 수 있다. 예를 들어, 희생 재료 스트립들(42)이 실리콘 질화물을 포함하는 경우, 고온의 인산, 상승된 온도에서의 플루오르화수소산과 글리세롤의 혼합물, 또는 상승된 온도에서의 에틸렌 글리콜, 아세트산, 질산, 및 암모늄 플루오르화물의 혼합물을 채용하는 습식 에칭 공정을 채용하여, 절연 스트립들(32), 절연 캡 스트립들(70), 및 희생 기둥 구조물들(22)에 대해 선택적으로 희생 재료 스트립들(42)을 측방향으로 리세스할 수 있다.
이러한 처리 단계에서의 등방성 에칭 공정의 측방향 리세스 거리는 도 24a 및 도 24b의 처리 단계에서의 등방성 에칭 공정의 측방향 에칭 거리보다 작을 수 있다. 이러한 경우에, 각자의 측방향 리세스(25R)와 경계를 이루는 희생 재료 스트립들(42)의 각각의 물리적으로 노출된 측벽의 폭은 각자의 측방향 리세스(25R)가 속하는 메모리 개구(25)의 최대 측방향 치수보다 작을 수 있다. 일 실시예에서, 이러한 처리 단계에서의 등방성 에칭 공정의 측방향 리세스 거리는 5 nm 내지 200 nm, 예컨대 10 nm 내지 100 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 측방향 에칭 거리들도 또한 채용될 수 있다.
도 35a 및 도 35b를 참조하면, 선택적인 연속적인 메모리-측 스페이서 층(52L) 및 연속적인 메모리 재료 층(54L)이 컨포멀 침착 공정들에 의해 형성될 수 있다. 연속적인 메모리-측 스페이서 층(52L)은 전술된 메모리-측 스페이서 층(52)과 동일한 재료 조성 및 동일한 두께를 가질 수 있다. 연속적인 메모리 재료 층(54L)은 메모리 재료 층(54)과 동일한 재료 조성을 가질 수 있다. 연속적인 메모리 재료 층(54L)의 두께는, 메모리 개구들(25)의 각각의 측방향 리세스(25R)의 전체 체적이 연속적인 메모리-측 스페이서 층(52L) 및 연속적인 메모리 재료 층(54L)의 조합 내에 충전되도록 선택될 수 있다. 연속적인 메모리-측 스페이서 층(52L) 및 연속적인 메모리 재료 층(54L) 각각은, 절연 캡 스트립들(70) 위로 연장되고 메모리 개구들(25) 각각 내로 연장되는 각자의 단일의 연속적인 층으로서 형성될 수 있다.
도 36a 및 도 36b를 참조하면, 이방성 에칭 공정이 수행되어, (절연 캡 스트립(70) 또는 절연 스트립(32)일 수 있는) 위에 놓인 재료 부분에 의해 마스킹되지 않는, 연속적인 메모리-측 스페이서 층(52L) 및 연속적인 메모리 재료 층(54L)의 부분들을 제거할 수 있다. 연속적인 메모리-측 스페이서 층(52L)은 측방향 리세스들(25R)의 각자의 측방향 리세스 내에 위치된 복수의 메모리-측 스페이서 층들(52)로 분할된다. 연속적인 메모리 재료 층(54L)은 복수의 메모리 재료 부분들(154)로 분할된다. 각각의 메모리 재료 부분(154)은 측방향 리세스들(25R)의 각자의 측방향 리세스 내에 형성되는 메모리 재료 부분이다.
도 37a 및 도 37b를 참조하면, 중간 스페이서 층(55), 선택자 재료 층(56), 및 선택자-측 스페이서 층(57)이 각각의 메모리 개구(25)의 충전되지 않은 체적의 주연부에 순차적으로 형성될 수 있다. 중간 스페이서 층(55), 선택자 재료 층(56), 및 선택자-측 스페이서 층(57) 각각은 제2 실시예의 제2 예시적인 구조물과 동일한 두께 및 동일한 재료 조성을 가질 수 있다. 적어도 하나의 전도성 재료가 선택자-측 스페이서 층(57)의 내부 측벽들 상의 (또는 선택자-측 스페이서 층(57)이 생략된 경우에는 선택자 재료 층(56)의 내부 측벽들 상의) 메모리 개구들(25)의 각각의 나머지 체적 내에 침착될 수 있다. 절연 캡 스트립들(70)의 상부 표면들을 포함하는 수평 평면 위에 놓인, 적어도 하나의 전도성 재료, 중간 스페이서 층(55), 선택자 재료 층(56), 및 선택자-측 스페이서 층(57)의 부분들은 평탄화 공정에 의해 제거될 수 있다. 적어도 하나의 전도성 재료의 각각의 나머지 부분은 수직 비트 라인(60)을 구성한다.
메모리-측 스페이서 층(52), 메모리 재료 부분(154), 중간 스페이서 층(55), 선택자 재료 층(56), 및 선택자-측 스페이서 층(57)의 각각의 인접한 조합은 메모리 필름(50)을 구성한다. 메모리 개구(25)를 충전하는 모든 재료 부분들의 세트는 본 명세서에서 메모리 필름(50) 및 수직 비트 라인(60)을 포함할 수 있는 메모리 개구 충전 구조물(58)로 지칭된다. 각각의 메모리 개구 충전 구조물(58)은 제1 수평 방향(hd1)을 따른 제1 측방향 범위(first lateral extent, LE1)를 가질 수 있다. 각각의 메모리 재료 부분(154)은 제1 측방향 범위(LE1)보다 작은, 제1 수평 방향(hd1)을 따른 제2 측방향 범위(LE2)를 가질 수 있다.
메모리 개구 충전 구조물들(58) 및 유전체 기둥 구조물들(24)의 측방향으로 교번하는 시퀀스들이 라인 트렌치들(49) 내에 형성된다. 메모리 개구 충전 구조물들(58) 각각은 각자의 수직 비트 라인(60)을 포함한다. 메모리 재료 부분(154)은 각각의 측방향으로 이웃하는 쌍의 희생 재료 스트립(42)과 수직 비트 라인(60) 사이에 형성된다. 제1 수평 방향(hd1)을 따른 메모리 재료 부분과 희생 재료 스트립들(42) 중 가장 근접한 희생 재료 스트립 사이에 중첩된 측방향 범위(이는 제2 측방향 연장(LE2)일 수 있음)는 제1 수평 방향(hd1)을 따른 메모리 개구 충전 구조물들(58) 중 가장 근접한 메모리 개구 충전 구조물의 측방향 범위(이는 제1 측방향 연장(LE1)일 수 있음)보다 작다. 선택자 재료 층(56)의 일부분을 포함하는 선택자 재료 부분이 각각의 측방향으로 이웃하는 쌍의 희생 재료 스트립(42)과 수직 비트 라인(60) 사이에 위치될 수 있다.
도 38a 내지 도 38d를 참조하면, 도 28a, 도 28b, 도 29a 내지 도 29c, 및 도 30a 내지 도 30f의 처리 단계들이 후속적으로 수행되어, 전기 전도성 스트립(46) 내의 각각의 희생 재료 스트립(42) 또는 전기 전도성 스트립(46) 및 배리어 층(44)의 일부분의 조합을 대체할 수 있다.
일 실시예에서, 유전체 기둥 구조물(24)의 중심 부분은 제1 수평 방향(hd1)을 따른 제1 길이방향 측방향 범위(LLE1)(즉, 라인 트렌치(49) 내의 이웃하는 쌍들의 메모리 개구 충전 구조물들(58) 사이의 측방향 거리)를 갖고, 유전체 기둥 구조물들(24)의 측방향으로 돌출된 부분들의 2개의 수직 스택들 내의 각각의 측방향으로 돌출된 부분은 제1 길이방향 측방향 범위(LLE1)보다 큰, 제1 수평 방향을 따른 제2 길이방향 측방향 범위(LLE2)를 갖는다. 도 37b의 구성은 인접한 상 변화 메모리 재료 부분들(154) 사이의 거리(LLE2)를 더 길게 만들며, 이는 상 변화 메모리 재료 부분들(154) 사이의 열 교란 효과를 감소시킨다.
도 39a 및 도 39b를 참조하면, 본 개시내용의 제4 실시예에 따른 제4 예시적인 구조물이 예시되어 있으며, 이는 도 25a 및 도 25b에 예시된 제2 예시적인 구조물과 동일할 수 있다.
도 40a 및 도 40b를 참조하면, 도 26a 및 도 26b의 처리 단계들이 제3 예시적인 구조물 상에서 수행될 수 있다. 구체적으로, 직사각형 메모리 개구들(25)이 유전체 기둥 구조물들(24), 절연 스트립들(32), 및 희생 재료 스트립들(42)에 대해 선택적으로 희생 기둥 구조물들(22)을 제거함으로써 형성될 수 있다. 이러한 처리 단계에서의 제4 예시적인 구조물은 도 9a 및 도 9b의 처리 단계에서의 제2 예시적인 구조물과 동일할 수 있다.
도 41a 및 도 41b를 참조하면, 도 34a 및 도 34b의 처리 단계들이 수행되어, 각각의 메모리 개구(25) 주위의 희생 재료 스트립들(42)의 표면 부분들을 측방향으로 리세스함으로써 측방향 리세스들(25R)을 형성할 수 있다. 각각의 메모리 개구들(25)은 희생 재료 스트립들(42)의 각각의 레벨에서 측방향으로 연장되어 측방향 리세스들(25R)의 2개의 수직 스택들을 포함할 수 있다. 이러한 처리 단계에서의 제4 예시적인 구조물은 도 34a 및 도 34b의 처리 단계들에서의 제3 예시적인 구조물과 동일할 수 있다.
도 42a 및 도 42b를 참조하면, 연속적인 재료 층들이 메모리 개구들(25) 내에 순차적으로 침착될 수 있다. 연속적인 재료 층들은, 예를 들어, 연속적인 선택자-측 스페이서 층(57L), 연속적인 선택자 재료 층(56L), 연속적인 중간 스페이서 층(55L), 및 연속적인 메모리 재료 층(54L)을 포함할 수 있다. 연속적인 선택자-측 스페이서 층(57L)은 전술된 선택자-측 스페이서 층(57)과 동일한 재료 조성 및 동일한 두께를 가질 수 있다. 연속적인 선택자 재료 층(56L)은 전술된 선택자 재료 층(56)과 동일한 재료 조성 및 동일한 두께를 가질 수 있다. 연속적인 중간 스페이서 층(55L)은 전술된 중간 스페이서 층(55)과 동일한 재료 조성 및 동일한 두께를 가질 수 있다. 연속적인 메모리 재료 층(54L)은 전술된 메모리 재료 층(54)과 동일한 재료 조성 및 동일한 두께를 가질 수 있다.
도 43a 및 도 43b를 참조하면, 이방성 에칭 공정이 수행되어, (절연 캡 스트립(70) 또는 절연 스트립(32)일 수 있는) 위에 놓인 재료 부분에 의해 마스킹되지 않는, 연속적인 선택자-측 스페이서 층(57L), 연속적인 선택자 재료 층(56L), 연속적인 중간 스페이서 층(55L), 및 연속적인 메모리 재료 층(54L)의 부분들을 제거할 수 있다.
연속적인 선택자-측 스페이서 층(57L)은 측방향 리세스들(25R)의 각자의 측방향 리세스 내에 위치된 복수의 선택자-측 스페이서 층들(157)로 분할된다.
연속적인 선택자 재료 층(56L)은 측방향 리세스들(25R)의 각자의 측방향 리세스 내에 위치된 복수의 선택자 재료 층들(156)로 분할된다. 연속적인 중간 스페이서 층(55L)은 측방향 리세스들(25R)의 각자의 측방향 리세스 내에 위치된 복수의 중간 스페이서 층들(55)로 분할된다. 연속적인 메모리 재료 층(54L)은 측방향 리세스들(25R)의 각자의 측방향 리세스 내에 위치된 복수의 메모리 재료 부분들(154)로 분할된다. 각각의 메모리 재료 부분(154)은 측방향 리세스들(25R)의 각자의 측방향 리세스 내에 형성된다. 메모리 개구(25)의 각각의 충전되지 않은 체적은 수직 방향을 따른 병진에 불변인 직사각형 수평 단면 형상을 가질 수 있다.
일 실시예에서, 선택자 재료 부분(156)은 조개-형상(clam-shaped)이고, 메모리 재료 부분들(154)의 각각의 메모리 재료 부분을 봉입하고, 각자의 측방향으로 이웃하는 쌍의 수직 비트 라인(60)과 희생 재료 스트립(42) 사이에 위치된다.
도 44a 및 도 44b를 참조하면, 메모리-측 스페이서 층(52)이 각각의 메모리 개구(25)의 충전되지 않은 체적의 주연부에 순차적으로 형성될 수 있다. 메모리-측 스페이서 층(52)은 제2 예시적인 구조물에서와 동일한 재료 조성 및 동일한 두께를 가질 수 있다. 적어도 하나의 전도성 재료가 메모리-측 스페이서 층(52)의 내부 측벽들 상의 (또는 메모리-측 스페이서 층(52)이 생략된 경우에는 선택자-측 스페이서 층(157), 선택자 재료 층(156), 중간 스페이서 층(155), 메모리 재료 부분(154)을 포함하는 재료 부분들의 세트의 내부 측벽들 상의) 메모리 개구들(25)의 각각의 나머지 체적 내에 침착될 수 있다. 절연 캡 스트립들(70)의 상부 표면들을 포함하는 수평 평면 위에 놓인 적어도 하나의 전도성 재료 및 메모리-측 스페이서 층(52)의 부분들은 평탄화 공정에 의해 제거될 수 있다. 적어도 하나의 전도성 재료의 각각의 나머지 부분은 수직 비트 라인(60)을 구성한다.
선택자-측 스페이서 층들(157), 선택자 재료 층들(156), 중간 스페이서 층들(155), 메모리 재료 부분들(154), 및 메모리-측 스페이서 층(52)의 각각의 인접한 조합은 메모리 필름(50)을 구성한다. 메모리 개구(25)를 충전하는 모든 재료 부분들의 세트는 본 명세서에서 메모리 필름(50) 및 수직 비트 라인(60)을 포함할 수 있는 메모리 개구 충전 구조물(58)로 지칭된다. 각각의 메모리 개구 충전 구조물(58)은 제1 수평 방향(hd1)을 따른 제1 측방향 범위(LE1)를 가질 수 있다. 각각의 메모리 재료 부분(154)은 제1 측방향 범위(LE1)보다 작은 제1 수평 방향(hd1)을 따른 제2 측방향 범위(LE2)를 가질 수 있다.
메모리 개구 충전 구조물들(58) 및 유전체 기둥 구조물들(24)의 측방향으로 교번하는 시퀀스들이 라인 트렌치들(49) 내에 형성된다. 메모리 개구 충전 구조물들(58) 각각은 각자의 수직 비트 라인(60)을 포함한다. 메모리 재료 부분(예컨대, 메모리 재료 부분(154))이 각각의 측방향으로 이웃하는 쌍의 희생 재료 스트립(42)과 수직 비트 라인(60) 사이에 형성된다. 제1 수평 방향(hd1)을 따른 메모리 재료 부분과 희생 재료 스트립들(42) 중 가장 근접한 희생 재료 스트립 사이에 중첩된 측방향 범위(이는 제2 측방향 연장(LE2)일 수 있음)는 제1 수평 방향(hd1)을 따른 메모리 개구 충전 구조물들(58) 중 가장 근접한 메모리 개구 충전 구조물의 측방향 범위(이는 제1 측방향 연장(LE1)일 수 있음)보다 작다. 선택자 재료 부분(156)이 각각의 측방향으로 이웃하는 쌍의 희생 재료 스트립(42)과 수직 비트 라인(60) 사이에 위치될 수 있다.
도 45a 내지 도 45d를 참조하면, 도 28a, 도 28b, 도 29a 내지 도 29c, 및 도 30a 내지 도 30f의 처리 단계들이 후속적으로 수행되어, 전기 전도성 스트립(46) 내의 각각의 희생 재료 스트립(42) 또는 전기 전도성 스트립(46) 및 배리어 층(44)의 일부분의 조합을 대체할 수 있다.
일 실시예에서, 유전체 기둥 구조물(24)의 중심 부분은 제1 수평 방향(hd1)을 따른 제1 길이방향 측방향 범위(LLE1)(즉, 라인 트렌치(49) 내의 이웃하는 쌍들의 메모리 개구 충전 구조물들(58) 사이의 측방향 거리)를 갖고, 유전체 기둥 구조물들(24)의 측방향으로 돌출된 부분들의 2개의 수직 스택들 내의 각각의 측방향으로 돌출된 부분은 제1 길이방향 측방향 범위(LLE1)보다 큰, 제1 수평 방향을 따른 제2 길이방향 측방향 범위(LLE2)를 갖는다.
본 개시내용의 모든 도면들을 참조하면 그리고 본 개시내용의 다양한 실시예들에 따르면, 3차원 메모리 디바이스가 제공되는데, 이 3차원 메모리 디바이스는, 기판(9) 위에 놓이고 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 라인 트렌치들(49)에 의해 서로 측방향으로 이격되는 절연 스트립들(32) 및 전기 전도성 스트립들(46)의 수직으로 교번하는 스택들, 및 라인 트렌치들(49)의 각자의 라인 트렌치 내에 위치되는 유전체 기둥 구조물들(24) 및 메모리 개구 충전 구조물들(58)의 측방향으로 교번하는 시퀀스들을 포함한다. 각각의 메모리 개구 충전 구조물(58)은 각자의 수직 비트 라인(60) 및 메모리 재료 부분(54, 154)을 포함한다. 메모리 재료 부분(54, 154)은 수직 비트 라인(60)과 각자의 전기 전도성 스트립(46) 사이에 위치된다.
절연 스트립들(32) 및 전기 전도성 스트립들(46)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 수직으로 교번하는 스택들(32, 46)은 제1 수평 방향(hd1)에 직각인 제2 수평 방향(hd2)을 따라 측방향으로 이격된다. 제1 수평 방향(hd1)을 따른 메모리 재료 부분(54, 154)과 전기 전도성 스트립들(46) 중 가장 근접한 전기 전도성 스트립 사이에 중첩된 측방향 범위는 메모리 재료 부분(54, 154)을 포함하는 메모리 개구 충전 구조물(58)의 제1 수평 방향(hd1)을 따른 측방향 범위보다 작다.
도 30b에 예시된 제2 실시예에서, 전기 전도성 스트립들(46)은 톱니형 전기 전도성 스트립들을 포함한다. 톱니형 전기 전도성 스트립들(46) 각각은 한 쌍의 측방향으로 기복하는 측벽들을 포함하고, 전기 전도성 스트립들(46)의 각각의 기복하는 측벽은 유전체 기둥 구조물들(24)의 각자의 유전체 기둥 구조물과 접촉하는 리세스된 세그먼트들의 측방향 반복을 포함하고, 메모리 개구 충전 구조물들(58)의 각자의 메모리 개구 충전 구조물과 접촉하는 측방향으로 돌출된 세그먼트들을 포함한다. 각각의 측방향으로 돌출된 세그먼트는 메모리 개구 충전 구조물(58)의 측방향 범위보다 작은 측방향 연장부를 갖는다.
일 실시예에서, 유전체 기둥 구조물들(24) 각각은, 기판(9)으로부터 수직으로 교번하는 스택들(32, 46)의 최상부 전기 전도성 스트립들의 높이까지 연장하고 수직으로 교번하는 스택들(32, 46)의 절연 스트립들(32)의 각자의 서브세트와 접촉하는 중심 부분; 및 전기 전도성 스트립들(46)의 기복하는 측벽들의 리세스된 세그먼트들의 각자의 서브세트와 접촉하는 측방향으로 돌출된 부분들(즉, 날개 형상 부분들)의 2개의 수직 스택들을 포함한다.
일 실시예에서, 라인 트렌치들(49)의 각자의 라인 트렌치 내의 유전체 기둥 구조물들(24) 각각은 전기 전도성 스트립들(46)의 각각의 레벨에서의 동일한 라인 트렌치 내의 각각의 메모리 개구 충전 구조물(58)보다 큰 제2 수평 방향(hd2)을 따른 측방향 범위를 갖고, 동일한 라인 트렌치(49) 내의 각각의 메모리 개구 충전 구조물(58)과 동일한 제2 수평 방향(hd2)을 따른 측방향 범위를 갖는다.
일 실시예에서, 유전체 기둥 구조물들(24) 각각은 전기 전도성 스트립들(46)의 각각의 레벨에서 4개의 수직으로 연장되는 볼록 표면들을 포함한다.
일 실시예에서, 전기 전도성 스트립들(46)의 각각의 리세스된 세그먼트는 전기 전도성 스트립들(46)의 각자의 전기 전도성 스트립의 오목 측벽을 통해 전기 전도성 스트립들(46)의 돌출 세그먼트들의 각자의 돌출 세그먼트에 인접한다.
일 실시예에서, 메모리 재료 부분들(54, 154)은 상 변화 메모리 재료 부분들을 포함하고, 전기 전도성 스트립들(46)은 워드 라인들을 포함한다.
일 실시예에서, 메모리 개구 충전 구조물들(58) 각각은 수직 비트 라인(60)을 측방향으로 둘러싸는 선택자 재료 층(56)을 포함한다.
본 개시내용의 제2 및 제4 실시예들의 도 21b 및 도 28b를 참조하면, 메모리 개구 충전 구조물들(58)의 각자의 메모리 개구 충전 구조물 내의 수직 비트 라인(60)은 제1 수평 방향(hd1)을 따라 연장되는 한 쌍의 제1 직선형 측벽들 및 제2 수평 방향(hd2)을 따라 연장되는 한 쌍의 제2 직선형 측벽들을 갖고(즉, 직사각형 수평 단면 형상을 가짐); 제1 수평 방향(hd1)을 따른 각각의 수직 비트 라인(60)의 측방향 범위는 동일한 메모리 개구 충전 구조물(58) 내의 메모리 재료 부분들(154) 중 임의의 메모리 재료 부분의 측방향 범위보다 크다.
일 실시예에서, 메모리 충전 개구 구조물들(58)의 각자의 메모리 충전 개구 구조물 내의 메모리 재료 부분들(154) 각각은, 각자의 메모리 재료 부분(154)의 (제1 수평 방향(hd1)을 따라 측정된) 폭이 전기 전도성 스트립들(46)의 가장 근접한 전기 전도성 스트립으로부터 동일한 메모리 개구 충전 구조물(58) 내의 수직 비트 라인들(60)의 가장 근접한 수직 비트 라인을 향하는 측방향 거리에 따라 감소하는 사다리꼴 수평 단면 프로파일을 갖는다.
일 실시예에서, 메모리 개구 충전 구조물들(58) 각각은 각자의 수직 비트 라인(60)을 측방향으로 둘러싸는 메모리-측 스페이서 층(52)을 추가로 포함한다.
일 실시예에서, 메모리 개구 충전 구조물들(58) 각각은 선택자 재료 부분(이는 이산적인 선택자 재료 부분(156) 또는 선택자 재료 층(56)의 일부분일 수 있음)을 추가로 포함하고, 이는 각각의 측방향으로 이웃하는 쌍의 메모리 재료 부분(154)과 수직 비트 라인(60) 사이에 배치된다.
일 실시예에서, 선택자 재료 부분은 메모리 개구 충전 구조물들(58)의 각자의 메모리 개구 충전 구조물 내에 제공되는 선택자 재료 층(56)의 일부분을 포함한다.
일 실시예에서, 선택자 재료 부분(156)은 조개-형상이고, 메모리 재료 부분들(154)의 각각의 메모리 재료 부분을 봉입하고, 각자의 측방향으로 이웃하는 쌍의 수직 비트 라인(60)과 전기 전도성 스트립(46) 사이에 위치된다.
메모리 재료 부분(54, 154)의 외측 표면이 전기 전도성 스트립들(46)의 가장 근접한 측벽 표면과의 (수직 평면에서 측정되는 바와 같은) 영역 중첩부를 갖는 각각의 영역의 측방향 범위는 메모리 재료 부분(54, 154)에 인접한 수직 비트 라인(60)의 최대 측방향 범위보다 작다. 이웃하는 쌍들의 메모리 재료 부분과 전기 전도성 스트립(즉, 워드 라인)(46) 사이의 영역 중첩부를 감소시킴으로써, 상 변화 메모리 재료 내의 리셋 전류 밀도가 증가된다. 이는 더 강한 줄 가열을 야기하고, 전기 전도성 층(46)과의 영역 중첩부 근처의 상 변화 메모리 재료의 온도를 더 빠르게 상승시킨다. 저저항 결정질 상으로부터 고저항 비정질 상으로의 전이는 열 에너지로 인해 더 빨리 일어나며, 디바이스 동작을 더 신속하게 할 수 있다. 상 변화 메모리 재료 내에서만의 국부 전류 밀도 증가는 또한 메모리 디바이스 칩에 대한 공급 전압을 감소시킬 수 있다. 이는 디바이스 전력 소비를 감소시키고, 요구되는 드라이버 트랜지스터(들)의 크기를 감소시킨다.
추가로, 이는 또한, 인접한 상 변화 메모리 재료 부분들 사이의 거리를 만들며, 이는 인접한 상 변화 메모리 재료 부분들 사이의 열 교란 효과를 감소시킨다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함한다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.
Claims (40)
- 3차원 메모리 디바이스로서,
기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택; 및
상기 교번하는 스택을 통해 연장되고 각자의 메모리 개구 충전 구조물 내에 충전되는 메모리 개구들을 포함하고,
각각의 메모리 개구 충전 구조물은 수직 비트 라인 및 이산적인 상 변화 메모리 재료 부분들의 수직 스택을 포함하고,
상기 수직 스택 내의 상기 이산적인 상 변화 메모리 재료 부분들 각각은 상기 교번하는 스택 내의 각자의 수직으로 이웃하는 쌍의 상기 절연 층들 사이에 위치되고, 상기 교번하는 스택 내의 상기 각자의 수직으로 이웃하는 쌍의 상기 절연 층들 사이에 위치된 각자의 전기 전도성 층의 수직 두께보다 작은 수직 두께를 갖는, 3차원 메모리 디바이스. - 제1항에 있어서,
각각의 메모리 개구 충전 구조물은 스페이서(spacer)들의 수직 스택을 포함하고; 상기 스페이서들의 수직 스택 내의 복수의 스페이서들은 상기 교번하는 스택 내의 상기 절연 층들의 각자의 절연 층의 측벽, 상부 표면의 일부분, 및 저부 표면의 일부분과 접촉하는, 3차원 메모리 디바이스. - 제2항에 있어서, 상기 복수의 스페이서들 내의 각각의 스페이서는 이산적인 상 변화 메모리 재료 부분들 중 위에 놓인 이산적인 상 변화 메모리 재료 부분의 저부 표면과 접촉하고, 상기 이산적인 상 변화 메모리 재료 부분들 중 아래에 놓인 이산적인 상 변화 메모리 재료 부분의 상부 표면과 접촉하는, 3차원 메모리 디바이스.
- 제3항에 있어서, 상기 복수의 스페이서들과 상기 이산적인 상 변화 메모리 재료 부분들 사이의 각각의 계면은 각자의 수평 평면 내에 위치된 환형 계면인, 3차원 메모리 디바이스.
- 제2항에 있어서, 상기 복수의 스페이서들 내의 각각의 스페이서는,
상기 교번하는 스택 내의 상기 절연 층들의 각자의 절연 층의 상기 상부 표면과 접촉하는 저부 주연부를 갖는 상위 환형 볼록 표면; 및
상기 교번하는 스택 내의 상기 절연 층들의 각자의 절연 층의 상기 저부 표면과 접촉하는 상부 주연부를 갖는 하위 환형 볼록 표면을 포함하는, 3차원 메모리 디바이스. - 제2항에 있어서, 상기 복수의 스페이서들 중의 스페이서는,
상기 스페이서의 수직 원통형 측벽의 상위 주연부에 인접하는 내부 주연부를 갖는 환형 상부 표면; 및
상기 스페이서의 수직 원통형 측벽의 하위 주연부에 인접하는 내부 주연부를 갖는 환형 저부 표면을 포함하는, 3차원 메모리 디바이스. - 제1항에 있어서, 각각의 메모리 개구 충전 구조물은 상기 수직 비트 라인과 상기 이산적인 상 변화 메모리 재료 부분들의 수직 스택 사이에 위치된 선택자 재료 층을 포함하는, 3차원 메모리 디바이스.
- 제1항에 있어서, 상기 교번하는 스택 내의 상기 전기 전도성 층들 각각은, 이웃하는 쌍들의 메모리 개구들 사이에 위치된 매트릭스 부분 및 상기 메모리 개구들의 각자의 메모리 개구 쪽으로 돌출하고 그를 측방향으로 둘러싸고 상기 매트릭스 부분의 두께보다 크지 않은 가변 수직 두께를 갖는 복수의 테이퍼링된-두께(tapered-thickness) 부분들을 포함하는 워드 라인을 포함하는, 3차원 메모리 디바이스.
- 3차원 메모리 디바이스로서,
기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택; 및
상기 교번하는 스택을 통해 연장되고 각자의 메모리 개구 충전 구조물 내에 충전되는 메모리 개구들을 포함하고,
각각의 메모리 개구 충전 구조물은 수직 비트 라인 및 상기 수직 비트 라인을 측방향으로 둘러싸는 상 변화 메모리 재료를 포함하고;
상기 교번하는 스택 내의 상기 전기 전도성 층들 각각은 이웃하는 쌍들의 메모리 개구들 사이에 위치된 매트릭스 부분 및 상기 메모리 개구들의 각자의 메모리 개구 쪽으로 돌출하고 그를 측방향으로 둘러싸는 복수의 돌출 부분들을 포함하는 워드 라인을 포함하는, 3차원 메모리 디바이스. - 제9항에 있어서, 각각의 메모리 개구 충전 구조물은 상기 수직 비트 라인을 측방향으로 둘러싸고 상기 교번하는 스택 내의 상기 전기 전도성 재료 층들 각각에 의해 측방향으로 둘러싸이는 선택자 재료 층을 포함하는, 3차원 메모리 디바이스.
- 제10항에 있어서, 상기 수직 비트 라인 및 상기 선택자 재료 층 각각은 상기 교번하는 스택 내의 각각의 전기 전도성 층을 통해 수직으로 연속적으로 연장되는, 3차원 메모리 디바이스.
- 제9항에 있어서,
각각의 메모리 개구 충전 구조물은 스페이서들의 수직 스택을 포함하고; 상기 스페이서들의 수직 스택 내의 복수의 스페이서들은 상기 교번하는 스택 내의 상기 절연 층들의 각자의 절연 층의 측벽, 상부 표면의 일부분, 및 저부 표면의 일부분과 접촉하는, 3차원 메모리 디바이스. - 제12항에 있어서, 상기 복수의 스페이서들 내의 각각의 스페이서는,
상기 교번하는 스택 내의 상기 절연 층들의 각자의 절연 층의 상기 상부 표면과 접촉하는 저부 주연부를 갖는 상위 환형 볼록 표면; 및
상기 교번하는 스택 내의 상기 절연 층들의 각자의 절연 층의 상기 저부 표면과 접촉하는 상부 주연부를 갖는 하위 환형 볼록 표면을 포함하는, 3차원 메모리 디바이스. - 제9항에 있어서,
상기 돌출 부분들은 상기 메모리 개구들의 각자의 메모리 개구 쪽으로 돌출하고 그를 측방향으로 둘러싸고 가변 수직 두께를 갖는 복수의 테이퍼링된-두께 부분들을 포함하고;
상기 테이퍼링된-두께 부분들 각각은 상위 오목 환형 표면
및 하위 오목 환형 표면을 포함하는, 3차원 메모리 디바이스. - 제9항에 있어서, 상기 돌출 부분들 각각은 상기 메모리 개구들의 각자의 메모리 개구 쪽으로 돌출하고 그를 측방향으로 둘러싸고 메트릭스 부분의 수직 두께보다 얇은 수직 두께를 갖는 환형 부분을 포함하는, 3차원 메모리 디바이스.
- 3차원 메모리 디바이스를 형성하는 방법으로서,
기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계;
상기 교번하는 스택을 통해 메모리 개구들을 형성하는 단계;
상기 메모리 개구들 주위의 상기 희생 재료 층들 각각 상에서 돌출 팁 부분(protruding tip portion)들을 형성하는 단계;
각각의 메모리 개구 내에서, 상기 절연 층들의 각자의 절연 층 상에서 각각의 수직으로 이웃하는 쌍의 상기 희생 재료 층들의 돌출 팁 부분들 사이에 복수의 절연 스페이서들을 형성하는 단계;
상기 메모리 개구들 각각 내에 상 변화 메모리 재료 및 수직 비트 라인을 침착하는 단계; 및
상기 희생 재료 층 각각을 전기 전도성 층으로 대체하는 단계를 포함하는, 방법. - 제16항에 있어서,
제1 등방성 에칭 공정을 수행함으로써 제1 리세스(recess) 거리만큼 각각의 메모리 개구 주위에서 상기 희생 재료 층들에 대해 선택적으로 상기 절연 층들을 등방성으로 리세스하는 단계;
제2 등방성 에칭 공정을 수행함으로써 제2 리세스 거리만큼 상기 절연 층들에 대해 선택적으로 상기 희생 재료 층들을 등방성으로 리세스하는 단계 - 상기 제2 리세스 거리는 상기 제1 리세스 거리보다 작음 - 를 추가로 포함하는, 방법. - 제17항에 있어서,
상기 제2 등방성 에칭 공정에 의해 형성된 체적들 내에 절연 충전 재료 층을 컨포멀로(conformally) 침착하는 단계; 및
상기 절연 충전 재료 층을 등방성으로 에칭하는 단계 - 상기 제2 등방성 에칭 공정에 의해 형성된 상기 체적들 내에 남아 있는 상기 절연 충전 재료 층의 나머지 부분들은 상기 복수의 절연 스페이서들을 구성함 - 를 추가로 포함하는, 방법. - 제15항에 있어서,
상기 희생 재료 층들의 부분들을 제거함으로써 리세스 공동들을 형성하는 단계; 및 상기 리세스 공동들 내에 환형 상 변화 메모리 재료 부분들을 형성하는 단계를 추가로 포함하는, 방법. - 제15항에 있어서, 상기 상 변화 메모리 재료는 상기 교번하는 스택 내의 상기 희생 재료 층들 각각을 통해 연장되는 연속적인 재료 층으로서 상기 메모리 개구들 각각 내에 침착되는, 방법.
- 3차원 메모리 디바이스로서,
기판 위에 놓이고 제1 수평 방향을 따라 측방향으로 연장되는 라인 트렌치(line trench)들에 의해 서로 측방향으로 이격되는 절연 스트립들 및 전기 전도성 스트립들의 수직으로 교번하는 스택들; 및
상기 라인 트렌치들의 각자의 라인 트렌치 내에 위치된 메모리 개구 충전 구조물들 및 유전체 기둥 구조물들의 측방향으로 교번하는 시퀀스들 - 각각의 메모리 개구 충전 구조물은 각자의 수직 비트 라인 및 메모리 재료 부분을 포함하고, 상기 메모리 재료 부분은 상기 수직 비트 라인과 각자의 전기 전도성 스트립 사이에 위치됨 - 을 포함하고,
상기 절연 스트립들 및 상기 전기 전도성 스트립들은 상기 제1 수평 방향을 따라 측방향으로 연장되고,
상기 수직으로 교번하는 스택들은 상기 제1 수평 방향에 직각인 제2 수평 방향을 따라 측방향으로 이격되고,
상기 제1 수평 방향을 따른 상기 메모리 재료 부분과 상기 전기 전도성 스트립들 중 가장 근접한 전기 전도성 스트립 사이에 중첩된 측방향 범위는 상기 메모리 재료 부분을 포함하는 상기 메모리 개구 충전 구조물의 제1 수평 방향을 따른 측방향 범위보다 작은, 3차원 메모리 디바이스. - 제21항에 있어서,
상기 전기 전도성 스트립들은 톱니형(serrated) 전기 전도성 스트립들을 포함하고, 상기 톱니형 전기 전도성 스트립들 각각은 한 쌍의 측방향으로 기복하는 측벽들을 포함하고,
상기 전기 전도성 스트립들의 각각의 기복하는 측벽은 상기 유전체 기둥 구조물들의 각자의 유전체 기둥 구조물과 접촉하는 리세스된 세그먼트들의 측방향 반복, 및 상기 메모리 개구 충전 구조물들의 각자의 메모리 개구 충전 구조물과 접촉하는 측방향으로 돌출된 세그먼트들을 포함하고,
각각의 측방향으로 돌출된 세그먼트는 상기 메모리 개구 충전 구조물의 측방향 범위보다 작은 측방향 연장부를 갖는, 3차원 메모리 디바이스. - 제22항에 있어서, 상기 유전체 기둥 구조물들 각각은,
상기 기판으로부터 상기 수직으로 교번하는 스택들의 최상부 전기 전도성 스트립들의 높이까지 연장하고 상기 수직으로 교번하는 스택들의 절연 스트립들의 각자의 서브세트와 접촉하는 중심 부분; 및
상기 전기 전도성 스트립들의 기복하는 측벽들의 리세스된 세그먼트들의 각자의 서브세트와 접촉하는 측방향으로 돌출된 부분들의 2개의 수직 스택들을 포함하는, 3차원 메모리 디바이스. - 제23항에 있어서,
상기 중심 부분은 상기 제1 수평 방향을 따른 제1 길이방향 측방향 범위를 갖고,
상기 측방향으로 돌출된 부분들의 2개의 수직 스택들 내의 각각의 측방향으로 돌출된 부분은 상기 제1 길이방향 측방향 범위보다 큰 상기 제1 수평 방향을 따른 제2 길이방향 측방향 범위를 갖는, 3차원 메모리 디바이스. - 제24항에 있어서, 상기 라인 트렌치들의 각자의 라인 트렌치 내의 상기 유전체 기둥 구조물들 각각은 상기 전기 전도성 스트립들의 각각의 레벨에서의 동일한 라인 트렌치 내의 각각의 메모리 개구 충전 구조물보다 큰 상기 제2 수평 방향을 따른 측방향 범위를 갖고, 상기 동일한 라인 트렌치 내의 각각의 메모리 개구 충전 구조물과 동일한 상기 제2 수평 방향을 따른 측방향 범위를 갖는. 3차원 메모리 디바이스.
- 제25항에 있어서, 상기 유전체 기둥 구조물들 각각은 상기 전기 전도성 스트립들의 각각의 레벨에서 4개의 수직으로 연장되는 볼록 표면들을 포함하는, 3차원 메모리 디바이스.
- 제23항에 있어서, 상기 전기 전도성 스트립들의 각각의 리세스된 세그먼트는 상기 전기 전도성 스트립들의 각자의 전기 전도성 스트립의 오목 측벽을 통해 상기 전기 전도성 스트립들의 돌출 세그먼트들의 각자의 돌출 세그먼트에 인접하는, 3차원 메모리 디바이스.
- 제21항에 있어서, 상기 메모리 재료 부분은 상 변화 메모리 재료 부분을 포함하고, 상기 전기 전도성 스트립들은 워드 라인들을 포함하는, 3차원 메모리 디바이스.
- 제28항에 있어서, 상기 메모리 개구 충전 구조물들 각각은 상기 수직 비트 라인을 측방향으로 둘러싸는 선택자 재료 층을 추가로 포함하는, 3차원 메모리 디바이스.
- 제21항에 있어서,
상기 메모리 개구 충전 구조물들의 각자의 메모리 개구 충전 구조물 내의 상기 수직 비트 라인은 상기 제1 수평 방향을 따라 연장되는 한 쌍의 제1 직선형 측벽들 및 상기 제2 수평 방향을 따라 연장되는 한 쌍의 제2 직선형 측벽들을 갖고;
상기 제1 수평 방향을 따른 각각의 수직 비트 라인의 측방향 범위는 상기 동일한 메모리 개구 충전 구조물 내의 상기 메모리 재료 부분들 중 임의의 메모리 재료 부분의 측방향 범위보다 큰, 3차원 메모리 디바이스. - 제30항에 있어서, 상기 메모리 개구 충전 구조물들의 각자의 메모리 개구 충전 구조물 내의 상기 메모리 재료 부분들 각각은 각자의 메모리 재료 부분의 폭이 상기 전기 전도성 스트립들의 가장 근접한 전기 전도성 스트립으로부터 상기 동일한 메모리 개구 충전 구조물 내의 상기 수직 비트 라인을 향하는 측방향 거리에 따라 감소하는 사다리꼴 수평 단면 프로파일을 갖는, 3차원 메모리 디바이스.
- 제31항에 있어서, 상기 메모리 개구 충전 구조물들 각각은 상기 수직 비트 라인을 측방향으로 둘러싸는 메모리-측 스페이서 층을 추가로 포함하는, 3차원 메모리 디바이스.
- 제31항에 있어서, 상기 메모리 개구 충전 구조물들 각각은 각각의 측방향으로 이웃하는 쌍의 상기 메모리 재료 부분과 상기 수직 비트 라인 사이에 배치되는 선택자 재료 부분을 추가로 포함하는, 3차원 메모리 디바이스.
- 제33항에 있어서, 상기 선택자 재료 부분은 상기 메모리 개구 충전 구조물들의 각자의 메모리 개구 충전 구조물 내에 제공되는 선택자 재료 층의 일부분을 포함하는, 3차원 메모리 디바이스.
- 제33항에 있어서, 상기 선택자 재료 부분은 상기 메모리 재료 부분들의 각각의 메모리 재료 부분을 봉입하는, 3차원 메모리 디바이스.
- 3차원 메모리 디바이스를 형성하는 방법으로서,
기판 위에 절연 층들 및 희생 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계;
상기 수직으로 교번하는 시퀀스를 통해 제1 수평 방향을 따라 연장되는 라인 트렌치들을 형성하는 단계 - 상기 수직으로 교번하는 시퀀스는 제2 수평 방향을 따라 측방향으로 이격되는 절연 스트립들 및 희생 재료 스트립들의 수직으로 교번하는 스택들로 분할됨 -;
상기 라인 트렌치들 내에 메모리 개구 충전 구조물들 및 유전체 기둥 구조물들의 측방향으로 교번하는 시퀀스들을 형성하는 단계 - 상기 메모리 개구 충전 구조물들 각각은 수직 비트 라인 및 각각의 측방향으로 이웃하는 쌍의 희생 재료 스트립과 상기 수직 비트 라인 사이에 위치된 메모리 재료 부분을 포함하고, 상기 제1 수평 방향을 따른 상기 메모리 재료 부분과 상기 희생 재료 스트립들 중 가장 근접한 희생 재료 스트립 사이에 중첩된 측방향 범위는 상기 메모리 재료 부분을 포함하는 상기 메모리 개구 충전 구조물의 제1 수평 방향을 따른 측방향 범위보다 작음 -; 및
상기 희생 재료 스트립들을 전기 전도성 스트립들로 대체하는 단계를 포함하는, 방법. - 제36항에 있어서,
상기 라인 트렌치들 각각 내에 희생 기둥 구조물들 및 비아 공동(via cavity)들의 로우(row)를 형성하는 단계;
상기 비아 공동들 내에 상기 유전체 기둥 구조물들을 형성하는 단계 - 희생 기둥 구조물들 및 유전체 기둥 구조물들의 측방향으로 교번하는 시퀀스들은 상기 라인 트렌치들 내에 형성됨 -; 및
상기 희생 기둥 구조물들을 상기 메모리 개구 충전 구조물들로 대체하는 단계를 추가로 포함하는, 방법. - 제37항에 있어서,
상기 유전체 기둥 구조물들, 상기 절연 스트립들, 및 상기 희생 재료 스트립들에 대해 선택적으로 상기 희생 기둥 구조물들을 제거함으로써 직사각형 메모리 개구들을 형성하는 단계; 및
상기 절연 스트립들 및 상기 유전체 기둥 구조물들에 대해 선택적으로 상기 희생 재료 스트립들의 표면 부분들을 측방향으로 리세스함으로써 측방향 리세스들을 형성하는 단계를 추가로 포함하고,
상기 메모리 재료 부분들은 상기 측방향 리세스들 내에 형성되는, 방법. - 제38항에 있어서, 각각의 측방향으로 이웃하는 쌍의 상기 희생 재료 스트립과 상기 수직 비트 라인 사이에 선택자 재료 부분을 형성하는 단계를 추가로 포함하는, 방법.
- 제38항에 있어서,
상기 전기 전도성 스트립들은 워드 라인들을 포함하고,
각각의 메모리 재료 부분은 상기 직사각형 메모리 개구들의 각자의 직사각형 메모리 개구 내에 상 변화 메모리 재료 층으로서 형성되고,
각각의 수직 비트 라인은 상기 메모리 재료 층들의 각자의 메모리 재료 층 상에 형성되는, 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/440,378 US10964752B2 (en) | 2019-06-13 | 2019-06-13 | Three-dimensional memory device including laterally constricted current paths and methods of manufacturing the same |
| US16/440,250 | 2019-06-13 | ||
| US16/440,250 US11043537B2 (en) | 2019-06-13 | 2019-06-13 | Three-dimensional phase change memory device including vertically constricted current paths and methods of manufacturing the same |
| US16/440,378 | 2019-06-13 | ||
| PCT/US2020/021868 WO2020251637A1 (en) | 2019-06-13 | 2020-03-10 | Three-dimensional memory device including constricted current paths, and methods of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210087092A true KR20210087092A (ko) | 2021-07-09 |
| KR102532156B1 KR102532156B1 (ko) | 2023-05-15 |
Family
ID=73781522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217018481A KR102532156B1 (ko) | 2019-06-13 | 2020-03-10 | 제한된 전류 경로들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법들 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR102532156B1 (ko) |
| WO (1) | WO2020251637A1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11749736B2 (en) | 2021-03-01 | 2023-09-05 | Sandisk Technologies Llc | Three-dimensional memory device including discrete charge storage elements and methods for forming the same |
| US11877524B2 (en) * | 2021-09-08 | 2024-01-16 | International Business Machines Corporation | Nanotip filament confinement |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140068627A (ko) * | 2012-11-28 | 2014-06-09 | 삼성전자주식회사 | 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법 |
| KR20170006744A (ko) * | 2015-07-09 | 2017-01-18 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20170109490A (ko) * | 2016-03-21 | 2017-09-29 | 윈본드 일렉트로닉스 코포레이션 | 3차원 저항성 메모리 및 그 형성 방법 |
| US10249683B1 (en) * | 2017-12-15 | 2019-04-02 | Sandisk Technologies Llc | Three-dimensional phase change memory arrays and methods of manufacturing the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101069724B1 (ko) * | 2009-12-22 | 2011-10-04 | 주식회사 하이닉스반도체 | 3차원 스택 구조를 갖는 상변화 메모리 장치 및 그 제조방법 |
| US9202536B2 (en) * | 2012-03-26 | 2015-12-01 | Intel Corporation | Three dimensional memory control circuitry |
| US8841649B2 (en) * | 2012-08-31 | 2014-09-23 | Micron Technology, Inc. | Three dimensional memory array architecture |
| US10008570B2 (en) * | 2016-11-03 | 2018-06-26 | Sandisk Technologies Llc | Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device |
| KR101907274B1 (ko) * | 2016-12-14 | 2018-12-07 | 한양대학교 산학협력단 | 고밀도 3차원 아키텍처를 갖는 상변화 메모리 및 그 제조 방법 |
-
2020
- 2020-03-10 WO PCT/US2020/021868 patent/WO2020251637A1/en active Application Filing
- 2020-03-10 KR KR1020217018481A patent/KR102532156B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140068627A (ko) * | 2012-11-28 | 2014-06-09 | 삼성전자주식회사 | 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법 |
| KR20170006744A (ko) * | 2015-07-09 | 2017-01-18 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20170109490A (ko) * | 2016-03-21 | 2017-09-29 | 윈본드 일렉트로닉스 코포레이션 | 3차원 저항성 메모리 및 그 형성 방법 |
| US10249683B1 (en) * | 2017-12-15 | 2019-04-02 | Sandisk Technologies Llc | Three-dimensional phase change memory arrays and methods of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102532156B1 (ko) | 2023-05-15 |
| WO2020251637A1 (en) | 2020-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10964752B2 (en) | Three-dimensional memory device including laterally constricted current paths and methods of manufacturing the same | |
| US10424619B2 (en) | Variable resistance memory devices and methods of manufacturing the same | |
| US10249683B1 (en) | Three-dimensional phase change memory arrays and methods of manufacturing the same | |
| US10381411B2 (en) | Three-dimensional memory device containing conformal wrap around phase change material and method of manufacturing the same | |
| US9812505B2 (en) | Non-volatile memory device containing oxygen-scavenging material portions and method of making thereof | |
| US10748966B2 (en) | Three-dimensional memory device containing cobalt capped copper lines and method of making the same | |
| US10468596B2 (en) | Damascene process for forming three-dimensional cross rail phase change memory devices | |
| US9613689B1 (en) | Self-selecting local bit line for a three-dimensional memory array | |
| US11043537B2 (en) | Three-dimensional phase change memory device including vertically constricted current paths and methods of manufacturing the same | |
| US10566386B2 (en) | Variable resistance memory device and method of manufacturing the same | |
| CN110858623B (zh) | 可变电阻存储器件及其制造方法 | |
| US20230380310A1 (en) | Semiconductor memory devices with electrically isolated stacked bit lines and methods of manufacture | |
| US20130099188A1 (en) | Phase-change memory device having multi-level cell and a method of manufacturing the same | |
| KR102532156B1 (ko) | 제한된 전류 경로들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법들 | |
| US10720577B2 (en) | Variable resistance memory devices, and methods of forming variable resistance memory devices | |
| US11424292B2 (en) | Memory array containing capped aluminum access lines and method of making the same | |
| US10892410B2 (en) | Variable resistance memory devices and methods of manufacturing variable resistance memory devices | |
| US8853660B2 (en) | Semiconductor memory devices having lower and upper interconnections, selection components and memory components | |
| US10971548B2 (en) | Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same | |
| KR102531967B1 (ko) | 피치-더블링된 금속 라인들을 사용하는 3차원 메모리 디바이스를 위한 다중-레벨 루프 절단 프로세스 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |