KR101907274B1 - 고밀도 3차원 아키텍처를 갖는 상변화 메모리 및 그 제조 방법 - Google Patents

고밀도 3차원 아키텍처를 갖는 상변화 메모리 및 그 제조 방법 Download PDF

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Abstract

일실시예에 따르면, 고밀도 3차원 아키텍처를 갖는 상변화 메모리는 제1 방향으로 연장 형성되는 적어도 하나 이상의 상변화층; 및 상기 제1 방향과 직교하는 제2 방향으로 연장 형성되어, 상기 적어도 하나 이상의 상변화층에 수직으로 접촉하는 OTS(Ovonic Threshold Switching)층을 포함한다.

Description

고밀도 3차원 아키텍처를 갖는 상변화 메모리 및 그 제조 방법{PHASE CHANGE RANDOM ACCESS MEMORY HAVING HIGH DENSITY THREE-DIMENSIONAL ARCHITECTURE AND METHOD FOR FABRICATION OF THE SAME}
아래의 실시예들은 상변화 물질을 이용한 상변화 메모리(Phase Change Random Access Memory; PCRAM) 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 고밀도 3차원 아키텍처를 갖는 상변화 메모리에 대한 기술이다.
IT 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보 통신 시스템 및 기기의 개발에 적합한 초고속 및 대용량 등의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 차세대 반도체 메모리 장치에서는 일반적인 플래쉬 메모리 장치의 비휘발성, SRAM(Static Random Access Memory)의 고속 동작, 및 DRAM(Dynamic RAM)의 고집적성 등을 포함하면서, 더 낮은 소비 전력이 요구된다.
이에, 차세대 반도체 메모리 장치로는 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 기입/독취 특성이 우수한 FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), PCRAM 또는 NFGM(Nano Floating Gate Memory) 등의 소자가 연구되고 있다.
그 중, 상변화 메모리(PCRAM)는 흐르는 전류에 따라 상변화층의 결정 상태가 결정질(셋) 및 비결정질(리셋) 사이에서 변화됨에 응답하여, 상변화층이 결정질 상태에서 낮은 저항성을 갖고, 상변화층이 비결정질 상태에서 높은 저항성을 가짐으로써, 각각의 상태에 대응하는 이진값을 나타낼 수 있다.
이러한, 상변화 메모리는 저렴한 비용으로 제조되며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있다. 이에, 최근 상변화 메모리에 대한 연구로, 2차원상 스케일링(Scaling) 한계를 개선하기 위한 다양한 3차원 아키텍처가 제안되고 있다. 예컨대, 상변화 메모리에 낸드 플래시 메모리(NAND Flash Memory)의 BICS(Built-In Current Sensor) 구조 및 이를 개선한 파이프 형식(Piped Type)의 BiCS(Bit COTS Scalable) 낸드 플래시 셀의 구조를 접목하여, 상변화 메모리의 3차원 아키텍처의 특성을 확보하고자 하는 연구가 지속적으로 진행 중이다.
특히, 이와 같은 3차원 아키텍처를 갖는 상변화 메모리의 스케일링 파라미터에서 리셋 전류와 셋 전류의 감소는 매우 중요한 요소이기 때문에, 3차원 아키텍처를 갖는 상변화 메모리에 대한 연구에서 리셋 전류 및 셋 전류의 감소를 위한 크로스 포인트(Cross-point) 아키텍처 및 버티컬 체인 셀(Vertical Chain-Cell) 아키텍처가 제안되고 있다.
따라서, 아래의 실시예들은 상술한 바와 같은 3차원 아키텍처보다 리셋 전류와 셋 전류를 감소시키는데 효율적이고, 고밀도로 집적되는 3차원 아키텍처를 갖는 상변화 메모리에 대한 기술을 제공하고자 한다.
일실시예들은 리셋 전류와 셋 전류를 감소시키기 위하여, 상변화층이 OTS(Ovonic Threshold Switching)층과 접촉되는 면적을 최소화한, 고밀도 3차원 아키텍처를 갖는 상변화 메모리를 제공한다.
구체적으로, 일실시예들은 수평으로 형성되는 적어도 하나 이상의 상변화층과 적어도 하나 이상의 상변화층에 대해 수직으로 접촉하는 OTS층을 포함함으로써, 고밀도 스케일링이 가능한, 상변화 메모리를 제공한다.
또한, 일실시예들은 적어도 하나 이상의 제1 전도층의 일부가 에칭되는 식각율(Etch ratio)에 따라 다치화 비트/셀 동작을 수행하는, 상변화 메모리를 제공한다.
일실시예에 따르면, 고밀도 3차원 아키텍처를 갖는 상변화 메모리는 제1 방향으로 연장 형성되는 적어도 하나 이상의 상변화층; 및 상기 제1 방향과 직교하는 제2 방향으로 연장 형성되어, 상기 적어도 하나 이상의 상변화층에 수직으로 접촉하는 OTS(Ovonic Threshold Switching)층을 포함한다.
상기 적어도 하나 이상의 상변화층은 상기 OTS층과 수직으로 접촉하는 부위에서 상변화가 이루어질 수 있다.
상기 상변화 메모리는 상기 적어도 하나 이상의 상변화층에 각각 수평으로 증착된 적어도 하나 이상의 제1 전도층; 및 상기 OTS층에 평행하게 접촉되어, 적어도 하나의 전극으로부터 상기 적어도 하나 이상의 제1 전도층 및 상기 적어도 하나 이상의 상변화층으로의 전류가 통과하는 제2 전도층을 더 포함할 수 있다.
상기 적어도 하나 이상의 상변화층은 상기 적어도 하나 이상의 제1 전도층의 두께보다 얇은 두께를 가질 수 있다.
상기 상변화 메모리는 상기 적어도 하나 이상의 제1 전도층의 일부가 에칭된 공간에 충진되는 절연체를 더 포함할 수 있다.
상기 절연체는 상기 적어도 하나 이상의 제1 전도층 및 상기 OTS층이 서로 접촉하지 않고 분리되도록 상기 적어도 하나 이상의 제1 전도층 중 상기 OTS층이 접촉하는 일부가 에칭된 공간에 형성될 수 있다.
상기 상변화 메모리는 상기 적어도 하나 이상의 제1 전도층의 일부가 에칭되는 식각율(Etch ratio)에 따라 다치화 비트/셀 동작을 수행할 수 있다.
상기 상변화 메모리는 상기 OTS층 및 상기 제2 전도층 사이에 배치되는 히터층을 더 포함할 수 있다.
상기 상변화 메모리는 상기 적어도 하나 이상의 제1 전도층과 연결되는 적어도 하나 이상의 하부 전극; 및 상기 제2 전도층과 연결되는 상부 전극을 더 포함할 수 있다.
상기 적어도 하나 이상의 상변화층의 결정화 상태는 상기 제2 전도층으로 통과하는 전류 양의 차이에 따라 변화될 수 있다.
상기 적어도 하나 이상의 상변화층은 개재되는 적어도 하나 이상의 절연층에 의해 상호 간에 분리될 수 있다.
일실시예에 따르면, 고밀도 3차원 아키텍처를 갖는 상변화 메모리의 제조 방법은 제1 방향으로 연장 형성되는 적어도 하나 이상의 상변화층을 생성하는 단계; 상기 적어도 하나 이상의 상변화층에 상기 제1 방향과 직교하는 제2 방향으로 수직 홀(Hole)을 형성하는 단계; 및 상기 적어도 하나 이상의 상변화층에 수직으로 접촉하도록 상기 수직 홀 내에 OTS(Ovonic Threshold Switching)층을 형성하는 단계를 포함한다.
상기 적어도 하나 이상의 상변화층은 상기 OTS층과 수직으로 접촉하는 부위에서 상변화가 이루어질 수 있다.
상기 적어도 하나 이상의 상변화층을 생성하는 단계는 상기 적어도 하나 이상의 상변화층에 각각 수평으로 적어도 하나 이상의 제1 전도층을 증착하는 단계를 포함하고, 상기 수직 홀 내에 OTS(Ovonic Threshold Switching)층을 형성하는 단계는 상기 OTS층에 평행하게 접촉되어, 적어도 하나의 전극으로부터 상기 적어도 하나 이상의 제1 전도층 및 상기 적어도 하나 이상의 상변화층으로의 전류가 통과하는 제2 전도층을 형성하는 단계를 포함할 수 있다.
상기 적어도 하나 이상의 상변화층을 생성하는 단계는 상기 적어도 하나 이상의 상변화층의 두께를 상기 적어도 하나 이상의 제1 전도층의 두께보다 얇게 형성하는 단계를 포함할 수 있다.
상기 적어도 하나 이상의 상변화에 상기 제1 방향과 직교하는 제2 방향으로 수직 홀(Hole)을 형성하는 단계는 상기 적어도 하나 이상의 제1 전도층의 일부를 에칭하는 단계; 및 상기 적어도 하나 이상의 제1 전도층의 일부가 에칭된 공간에 절연체를 충진하는 단계를 더 포함할 수 있다.
상기 적어도 하나 이상의 제1 전도층의 일부가 에칭된 공간에 절연체를 충진하는 단계는 상기 적어도 하나 이상의 제1 전도층 및 상기 OTS층이 서로 접촉하지 않고 분리되도록 상기 적어도 하나 이상의 제1 전도층 중 상기 OTS층이 접촉할 일부가 에칭된 공간에 상기 절연체를 형성하는 단계를 포함할 수 있다.
상기 적어도 하나 이상의 제1 전도층의 일부를 에칭하는 단계는 상기 상변화 메모리가 다치화 비트/셀 동작을 수행할 수 있도록 상기 적어도 하나 이상의 제1 전도층의 일부가 에칭되는 식각율(Etch ratio)을 조절하는 단계를 포함할 수 있다.
상기 상변화 메모리의 제조 방법은 상기 OTS층 및 상기 제2 전도층 사이에 히터층을 배치하는 단계를 더 포함할 수 있다.
상기 상변화 메모리의 제조 방법은 상기 적어도 하나 이상의 제1 전도층과 연결되는 적어도 하나 이상의 하부 전극을 생성하는 단계; 및 상기 제2 전도층과 연결되는 상부 전극을 생성하는 단계를 더 포함할 수 있다.
상기 상변화 메모리의 제조 방법은 상기 적어도 하나 이상의 상변화층 사이에 적어도 하나 이상의 절연층을 형성하는 단계를 더 포함할 수 있다.
일실시예에 따르면, 고밀도 3차원 아키텍처를 갖는 상변화 메모리는 적어도 하나 이상의 상변화층; 및 상기 적어도 하나 이상의 상변화층과 직접 접촉하는 스위치층을 포함한다.
상기 적어도 하나 이상의 상변화층 및 상기 스위치층은 상기 적어도 하나 이상의 상변화층이 제1 방향으로 연장 형성되고, 상기 스위치층이 상기 제1 방향과 직교하는 제2 방향으로 연장 형성되어, 서로 수직으로 접촉할 수 있다.
일실시예들은 리셋 전류와 셋 전류를 감소시키기 위하여, 상변화층이 OTS(Ovonic Threshold Switching)층과 접촉되는 면적을 최소화한, 고밀도 3차원 아키텍처를 갖는 상변화 메모리를 제공할 수 있다.
구체적으로, 일실시예들은 수평으로 형성되는 적어도 하나 이상의 상변화층과 적어도 하나 이상의 상변화층에 대해 수직으로 접촉하는 OTS층을 포함함으로써, 고밀도 스케일링이 가능한, 상변화 메모리를 제공할 수 있다.
또한, 일실시예들은 적어도 하나 이상의 제1 전도층의 일부가 에칭되는 식각율(Etch ratio)에 따라 다치화 비트/셀 동작을 수행하는, 상변화 메모리를 제공할 수 있다.
도 1a는 일실시예에 따른 상변화 메모리를 나타낸 단면도이다.
도 1b는 일실시예에 따른 상변화 메모리를 나타낸 상면도이다.
도 2a 내지 2e는 일실시예에 따른 상변화 메모리의 다치화 과정을 설명하기 위하여 상변화 메모리를 나타낸 단면도이다.
도 3은 일실시예에 따른 상변화 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 4a 내지 4g는 일실시예에 따른 상변화 메모리의 제조 방법을 설명하기 위하여 상변화 메모리를 나타낸 단면도이다.
도 5a 내지 5i는 일실시예에 따른 상변화 메모리의 제조 방법을 설명하기 위하여 상변화 메모리를 나타낸 상면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1a는 일실시예에 따른 상변화 메모리를 나타낸 단면도이고, 도 1b는 일실시예에 따른 상변화 메모리를 나타낸 상면도(이하, 상면도는 상변화 메모리에서 상부 전극을 제외한 나머지 부분을 나타냄)이다.
도 1a 내지 1b를 참조하면, 일실시예에 따른 상변화 메모리는 제1 방향(110)으로 연장 형성되는 적어도 하나 이상의 상변화층(120) 및 제1 방향(110)과 직교하는 제2 방향(130)으로 연장 형성되어 적어도 하나 이상의 상변화층(120)에 수직으로 접촉하는 OTS(Ovonic Threshold Switching)층(140)을 포함한다.
이하, 상변화 메모리는 적어도 하나 이상의 상변화층(120)에 각각 수평으로 증착된 적어도 하나 이상의 제1 전도층(121), 적어도 하나 이상의 제1 전도층(121)의 일부가 에칭된 공간에 충진되는 절연체(122), OTS층(140)과 평행하게 접촉되어 적어도 하나의 전극으로부터 적어도 하나 이상의 제1 전도층(121) 및 적어도 하나 이상의 상변화층(120)으로의 전류가 통과하는 제2 전도층(141)을 더 포함하는 구조로 설명되나, 이에 제한되거나 한정되지 않고, 적어도 하나 이상의 상변화층(120) 및 OTS층(140)을 필수적으로 포함하는 다양한 구조를 가질 수 있다.
또한, 이하, 적어도 하나 이상의 상변화층(120)과 OTS층(140)이 서로 수직으로 접촉하는 경우로 설명하나, 이에 제한되거나 한정되지 않고, 적어도 하나 이상의 상변화층(120)과 OTS층(140)은 서로 직접 접촉하는 제한 아래, 다양한 방향으로 서로 접촉되도록 형성될 수 있다.
또한, 상변화 메모리가 적어도 하나 이상의 상변화층(120)이 복수 개 적층되는 스택 구조로 설명되나, 이에 제한되거나 한정되지 않고, 적어도 하나 이상의 상변화층(120) 한 개만이 적층되는 비스택 구조를 가질 수도 있다.
적어도 하나 이상의 상변화층(120)은 상변화 물질로 적어도 하나 이상의 제1 전도층(121)의 두께보다 얇게 형성될 수 있다. 예를 들어, 적어도 하나 이상의 상변화층(120)은 원자층 증착(Atomic Layer Decomposition; ALD) 기법에 의해 GST(Ge2Sb2Te5)와 같은 상변화 물질이 단원자층(예컨대, 1nm 이하의 단원자층)으로 TiN과 같은 적어도 하나 이상의 제1 전도층(121)에 수평으로 증착되어 형성될 수 있다. 이하, 수평 방향은 중력의 방향과 직각을 이루는 방향인 제1 방향(110)을 의미한다.
특히, 적어도 하나 이상의 상변화층(120)은 OTS층(140)과 수직 방향으로 직접적으로 접촉됨으로써, 적어도 하나 이상의 상변화층(121)의 측면만이 가열되어 상변화가 이루어질 수 있다. 즉, 적어도 하나 이상의 상변화층(120)은 OTS층(140)과 수직으로 접촉하는 부위(측면)에서 상변화가 이루어질 수 있다. 이하, 수직 방향은 중력의 방향과 평행한, 수평 방향과 직교하는 방향인 제2 방향(130)을 의미한다.
절연체(122)는 실리콘 디옥사이드(Silicon Dioxide)와 같은 절연 물질로 적어도 하나 이상의 제1 전도층층(121) 상 OTS층(140)이 접촉하는 부위에 형성될 수 있다. 따라서, 절연체(122)는 적어도 하나 이상의 제1 전도층(121)과 OTS층(140)이 서로 직접적으로 접촉하지 않도록 분리하는 역할을 할 수 있다. 그러나, 이에 제한되거나 한정되지 않고, 상변화 메모리에서 절연체(122)는 적응적으로 생략될 수도 있다.
또한, 도면에는 도시되지 않았지만, 적어도 하나 이상의 제1 전도층(121)에는 적어도 하나의 전극이 연결될 수 있다. 예를 들어, 적어도 하나 이상의 제1 전도층(121) 중 OTS층(140)과 접촉하는 부위의 반대 부위에는 적어도 하나 이상의 하부 전극이 연결될 수 있다.
OTS층(140)은 고저항의 오프(Off) 상태에 특정 값(문턱스위칭 전압) 이상의 전압이 인가되면 저저항의 온(On) 상태로 변화되고, 다시 특정 값(유지전압) 이하의 전압을 감소시킴에 따라 고저항의 오프 상태로 복원되는 구성부로서, 적어도 하나의 전극(예컨대, 적어도 하나 이상의 제1 전도층(121)에 연결되는 적어도 하나 이상의 하부 전극)으로부터 적어도 하나 이상의 제1 전도층(121) 및 적어도 하나 이상의 상변화층(120)을 통과하여 제2 전도층(141)으로 흐르는 전류에 대한 온/오프를 제어하는 스위칭 소자의 역할을 할 수 있다. 이하, 상변화 메모리가 OTS층(140)을 포함하는 경우로 설명하나, OTS층(140)은 다양한 스위칭 물질로 형성되는 스위칭층으로 대체될 수 있다. 즉, 상변화 메모리는 OTS층(140) 대신에, 적어도 하나 이상의 상변화층(120)에 흐르는 전류에 대한 온/오프를 제어하는 스위칭 소자의 역할을 하는 다양한 스위칭층을 포함할 수 있다.
또한, 상변화 메모리는 히터층(150), 적어도 하나 이상의 절연층(160) 및 제2 전도층(141)에 연결되는 상부 전극(170)을 더 포함할 수 있다. 히터층(150)은 OTS층(140) 및 제2 전도층(141) 사이에 배치되어, OTS층(140) 및 제2 전도층(141)과 마찬가지로, 제2 방향(130)으로 연장 형성될 수 있다. 이하, 상변화메모리가 히터층(150)을 포함하는 경우로 설명하나, 히터층(150)의 기능을 OTS층(140) 및 제2 전도층(141)이 대신하는 경우, 히터층(150)은 적응적으로 생략될 수 있다.
적어도 하나 이상의 절연층(160)은 적어도 하나 이상의 상변화층(120) 사이에 개재되어, 적어도 하나 이상의 상변화층(120)을 상호 간에 분리하는 역할을 할 수 있다.
상술한 바와 같은 3차원 아키텍처를 갖는 상변화 메모리는 적어도 하나의 전극으로부터 적어도 하나 이상의 상변화층(120) 및 적어도 하나 이상의 제1 전도층(121)을 통과하여 제2 전도층(141)으로 흐르는 전류 양의 차이에 따라 적어도 하나 이상의 상변화층(120)의 결정화 상태를 결정질(셋) 및 비결정질(리셋) 사이에서 변화시킴으로써, 메모리 소자로 동작할 수 있다. 이러한 3차원 아키텍처를 갖는 상변화 메모리를 제조하는 구체적인 공정에 대해서는 도 3 내지 5i를 참조하여 기재하기로 한다.
예를 들어, 상변화 메모리는 적어도 하나 이상의 상변화층(120)이 결정질 상태에서 낮은 저항성을 갖게 되는 경우, 셋 상태에 대응하는 이진값 [0]을 구현할 수 있고, 적어도 하나 이상의 상변화층(120)이 비결정질 상태에서 높은 저항성을 갖게 되는 경우, 리셋 상태에 대응하는 이진값 [1]을 구현할 수 있다.
특히, 상변화 메모리는 적어도 하나 이상의 상변화층(120)의 측면이 10*10nm2 미만의 크기를 갖도록 적어도 하나 이상의 상변화층(120)을 적어도 하나 이상의 제1 전도층(121)의 두께보다 얇게 형성한 채, OTS층(140)과 수직 방향으로 직접적으로 접촉시킴으로써, 적어도 하나 이상의 상변화층(120)과 OTS층(140) 사이의 접촉 면적을 최소화하여 리셋 전류와 셋 전류를 감소시킬 수 있다.
이 때, 상변화 메모리는 OTS층(140)을 사각 기둥 형태로 형성하며 적어도 하나 이상의 상변화층(120)과 수직으로 접촉시킴으로써, 적어도 하나 이상의 상변화층(120)과 OTS층(140) 사이의 접촉 면적을 더 최소화할 수 있다.
또한, 상변화 메모리는 적어도 하나 이상의 제1 전도층(121)의 일부가 에칭되는 식각율(Etch ratio)에 따라 다치화 비트/셀 동작을 수행할 수도 있다. 이에 대한 상세한 설명은 도 2a 내지 2d를 참조하여 기재하기로 한다.
이상, 상변화 메모리가 적어도 하나 이상의 상변화층(120) 및 OTS층(140)을 필수적으로 포함하는 구조를 갖는 경우로 설명되었으나, 이에 제한되거나 한정되지 않고, 적어도 하나 이상의 상변화층(120) 및 스위치층을 필수적으로 포함하는 다양한 구조를 가질 수 있다.
예를 들어, 상변화 메모리는 적어도 하나 이상의 상변화층(120) 및 적어도 하나 이상의 상변화층(120)과 직접 접촉하는 스위치층으로 구성될 수 있다. 이러한 경우, 적어도 하나 이상의 상변화층(120)과 스위치층은 적어도 하나 이상의 상변화층(120)이 제1 방향(110)으로 연장 형성되고, 스위치층이 제1 방향(110)과 직교하는 제2 방향(130)으로 연장 형성됨으로써, 서로 수직으로 직접 접촉할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 적어도 하나 이상의 상변화층(120) 및 스위치층은 서로 집적 접촉하는 다양한 구조로 구현될 수 있다.
도 2a 내지 2e는 일실시예에 따른 상변화 메모리의 다치화 과정을 설명하기 위하여 상변화 메모리를 나타낸 단면도이다.
도 2a 내지 2d를 참조하면, 일실시예에 따른 상변화 메모리는 적어도 하나 이상의 제1 전도층(210)의 일부(측면)가 에칭되는 식각율의 정도에 따라, 2비트/셀 또는 3비트/셀 등의 상태로 다치화가 가능하다. 이하, 상변화 메모리가 2비트(4레벨) 상태로 동작하는 경우로 설명하나, 이에 제한되거나 한정되지 않고, 적어도 하나 이상의 제1 전도층(210)의 일부가 더 에칭됨으로써, 더 많은 비트 상태로 동작할 수도 있다.
구체적으로, 도 2a와 같이 적어도 하나 이상의 제1 전도층(210)의 일부가 에칭되고, 에칭된 공간에 절연체(220)가 충진된 경우, 상변화 메모리는 적어도 하나 이상의 제1 전도층(210)의 일부가 적어도 하나 이상의 상변화층(230)에 대해 에칭된 식각율 및 인가되는 펄스 상태(a, b, c, d)에 따라, 2비트 다치화 구조를 제공할 수 있다. 이하, 적어도 하나 이상의 제1 전도층(210)의 일부가 에칭된 공간에 절연체(220)가 충진된 경우로 설명하나, 이에 제한되거나 한정되지 않고, 적어도 하나 이상의 제1 전도층(210)의 일부가 에칭된 공간은 빈 공간으로 남겨질 수도 있다.
예를 들어, 상변화 메모리는 도 2b와 같이 적어도 하나 이상의 상변화층(230)이 비결정질 상태의 고저항인 경우 [11] 상태가 되고, 도 2c 내지 2d와 같이 펄스 상태가 조절됨에 응답하여 점차적으로 적어도 하나 이상의 상변화층(230)이 결정질 상태로 변화됨에 따라 [10] 및 [01] 상태가 될 수 있다. 또한, 상변화 메모리는 도 2e와 같이 적어도 하나 이상의 상변화층(230)이 결정질 상태의 저저항인 경우 [00] 상태가 될 수 있다. 즉, 상변화 메모리는 적어도 하나 이상의 제1 전도층(210)의 일부가 에칭된 식각율에 따른 펄스 상태의 조절에 기초하여, 적어도 하나 이상의 상변화층(230)을 비결정질 상태에서 결정실 상태로 변화되는 것을 조절할 수 있다. 이 때, 적어도 하나 이상의 상변화층(230)의 결정화 상태는 OTS층(240)과 인접한 부위부터 변화될 수 있다.
도 3은 일실시예에 따른 상변화 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 4a 내지 4g는 일실시예에 따른 상변화 메모리의 제조 방법을 설명하기 위하여 상변화 메모리를 나타낸 단면도이며, 도 5a 내지 5i는 일실시예에 따른 상변화 메모리의 제조 방법을 설명하기 위하여 상변화 메모리를 나타낸 상면도이다.
이하, 상변화 메모리의 제조 방법은 상변화 메모리의 제조 시스템의 의해 수행되며, 상변화 메모리의 제조 시스템은 간략하기 제조 시스템으로 기재한다.
도 3 내지 5i를 참조하면, 제조 시스템은 제1 방향(411)으로 연장 형성되는 적어도 하나 이상의 상변화층(410)을 생성한다(310).
이 때, 310 단계에서, 제조 시스템은 적어도 하나 이상의 상변화층(410)에 각각 수평으로 적어도 하나 이상의 제1 전도층(420)을 증착할 수 있다.
또한, 310 단계에서, 제조 시스템은 적어도 하나 이상의 상변화층(410) 사이에 적어도 하나 이상의 절연층(430)을 형성할 수 있다.
예를 들어, 제조 시스템은 310 단계에서, 도 4a 및 5a와 같이 제1 방향(411)으로 연장 형성되는 적어도 하나 이상의 절연층(430), 적어도 하나 이상의 상변화층(410) 및 적어도 하나 이상의 제1 전도층(420)을 순서대로 적층할 수 있다.
이 때, 제조 시스템은 적어도 하나 이상의 상변화층(410)의 두께를 적어도 하나 이상의 제1 전도층(420)의 두께보다 얇게 형성할 수 있다.
이어서, 제조 시스템은 도 4b 및 5b 내지 5d와 같이, 적어도 하나 이상의 상변화층(410)에 제1 방향(411)과 직교하는 제2 방향(412)으로 수직 홀(Hole)(440)을 형성한다(320).
예를 들어, 제조 시스템은 도 5b 내지 5d와 같이, 적어도 하나 이상의 절연층(430), 적어도 하나 이상의 상변화층(410) 및 적어도 하나 이상의 제1 전도층(420)을 순서대로 적층된 구조물에 수직의 라인(510)을 에칭을 통해 형성하고, 수직의 라인(510)에 절연라인(520)을 채워 넣은 뒤, 절연 라인(520) 중 적어도 일부를 에칭하여 수직 홀(440)을 형성할 수 있다.
여기서, 제조 시스템은 수직 홀(440)을 사각 기둥 형태로 형성함으로써, 적어도 하나 이상의 상변화층(410)과 후술되는 OTS층(450)이 수직으로 접촉되는 면적을 최소화할 수 있다.
그 다음, 제조 시스템은 적어도 하나 이상의 제1 전도층(420)의 일부(421)를 에칭할 수 있다(330). 구체적으로, 제조 시스템은 도 4c 및 5e와 같이, 수직 홀(440)을 통하여 적어도 하나 이상의 제1 전도층(420) 중 수직 홀(440)에 인접한 측면(421)을 에칭할 수 있다. 예를 들어, 제조 시스템은 등방성(Isotropic) 화학 에칭 공정을 통해, 적어도 하나 이상의 제1 전도층(420)의 일부(421)를 제거할 수 있다.
이 때, 제조 시스템은 제조가 완성된 상변화 메모리가 다치화 비트/셀 동작을 수행할 수 있도록, 330 단계에서 적어도 하나 이상의 제1 전도층(420)의 일부(421)가 에칭되는 식각율을 조절할 수 있다. 이러한 공정은 적어도 하나 이상의 제1 전도층(420)의 일부(421)가 에칭된 식각율에 따른 펄스 상태의 조절에 기초하여 적어도 하나 이상의 상변화층(410)의 결정화 상태가 변화되는 특성을 기반으로 수행되는 것이다. 이에, 적어도 하나 이상의 제1 전도층(420)의 일부(421)가 더 많이 에칭될수록 상변화 메모리는 더 많은 비트/셀 동작을 수행할 수 있게 된다.
그 다음, 제조 시스템은 도 4d 및 5f와 같이 적어도 하나 이상의 제1 전도층(420)의 일부(421)가 에칭된 공간에 절연체(422)를 충진할 수 있다(340). 여기서, 제조 시스템은 적어도 하나 이상의 제1 전도층(420)과 후술되는 OTS층(450)이 서로 접촉하지 않고 분리되도록 적어도 하나 이상의 제1 전도층(420)과 OTS층(450)이 접촉할 부위에 절연체(422)를 형성할 수 있다.
이상, 적어도 하나 이상의 제1 전도층(420)의 일부(421)를 에칭하는 330 단계 및 적어도 하나 이상의 제1 전도층(420)의 일부(421)가 에칭된 공간에 절연체(422)를 충진하는 340 단계를 수행하는 경우로, 상변화 메모리의 제조 방법을 설명하였으나, 330 단계 및 340 단계는 적응적으로 생략될 수 있다. 이러한 방식으로 제조된 상변화 메모리는 절연체(422)가 포함되지 않게 된다.
그 다음, 제조 시스템은 적어도 하나 이상의 상변화층(410)에 수직으로 접촉하도록 수직 홀(440) 내에 OTS(Ovonic Threshold Switching)층(450)을 형성한다(350). 구체적으로, 제조 시스템은 도 4e 및 5g와 같이 적어도 하나 이상의 상변화층(410)에 수직으로 직접적으로 접촉하도록 수직 홀(440) 내에 OTS층(450)을 제2 방향(412)으로 연장 형성할 수 있다. 따라서, 적어도 하나 이상의 상변화층(410)은 OTS층(450)과 수직으로 접촉하는 부위에서 상변화가 이루어질 수 있다. 이 때, OTS층(450)은 제2 방향(412)으로 연장되며 속이 빈 사각 기둥 형태로 형성될 수 있다.
이상, 상변화 메모리가 OTS층(450)을 포함하는 경우로 설명하였으나, OTS층(450)은 다양한 스위칭 물질로 형성되는 스위칭층으로 대체될 수 있다. 즉, 상변화 메모리는 OTS층(450) 대신에, 적어도 하나 이상의 상변화층(410)에 흐르는 전류에 대한 온/오프를 제어하는 스위칭 소자의 역할을 하는 다양한 스위칭층을 포함하도록 형성될 수 있다.
그 후, 제조 시스템은 도 4g 및 5i와 같이, OTS층(450)에 평행하게 접촉되어 수직 홀(440)을 채우도록, 적어도 하나의 전극으로부터 적어도 하나 이상의 상변화층(410) 및 적어도 하나 이상의 제1 전도층(420)으로의 전류가 통과하는 제2 전도층(460)을 형성한다(360).
또한, 제조 시스템은 360 단계에서, 적어도 하나 이상의 제1 전도층(420)과 연결되는 적어도 하나 이상의 하부 전극(도면에는 도시되지 않음)을 생성하고, 제2 전도층(460)과 연결되는 상부 전극(470)을 생성할 수 있다.
여기서, 도 3에는 도시되지 않았지만, 360 단계 이전에, 제조 시스템은 도 4f 및 5h와 같이 OTS층(450) 내부에 접촉되도록 제2 방향(412)으로 히터층(480)을 연장 형성할 수 있다. 히터층(480)은 OTS층(450)과 마찬가지로, 제2 방향(412)으로 연장되며 속이 빈 사각 기둥 형태로 형성될 수 있다.
그러나, 히터층(480)은 OTS층(450) 및 제2 전도층(460)이 그 기능을 대신하는 경우, 적응적으로 생략될 수 있다.
이상, 적어도 하나 이상의 상변화층(410), 적어도 하나 이상의 제1 전도층(420), 절연체(422), OTS층(450), 히터층(480), 제2 전도층(460) 및 상부 전극(470)을 포함하는 구조의 상변화 메모리를 제조하는 방법에 대해 설명하였으나, 이에 제한되거나 한정되지 않고, 일실시예에 따른 제조 시스템은 적어도 하나 이상의 상변화층(410) 및 OTS층(450)을 필수적으로 포함하는 다양한 구조의 상변화 메모리를 제조하기 위하여, 310 단계, 320 단계 및 350 단계를 필수적으로 수행하는 다양한 제조 방법을 수행할 수 있다.
또한, 이상, 적어도 하나 이상의 상변화층(410)과 OTS층(450)이 서로 수직으로 접촉되는 구조로 상변화 메모리가 형성되는 것이 설명되었으나, 이에 제한되거나 한정되지 않고, 상변화 메모리는 적어도 하나 이상의 상변화층(410)과 OTS층(450)이 서로 직접 접촉하는 제한 아래, 다양한 방향으로 서로 접촉되도록 형성될 수 있다.
또한, 상변화 메모리가 적어도 하나 이상의 상변화층(410)이 복수 개 적층되는 스택 구조를 갖도록 형성되는 것이 설명되었으나, 이에 제한되거나 한정되지 않고, 상변화 메모리는 적어도 하나 이상의 상변화층(410) 한 개 만이 적층되는 비스택 구조로 형성될 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (23)

  1. 고밀도 3차원 아키텍처를 갖는 상변화 메모리에 있어서,
    제1 방향으로 연장 형성되는 적어도 하나 이상의 상변화층;
    상기 제1 방향과 직교하는 제2 방향으로 연장 형성되어, 상기 적어도 하나 이상의 상변화층에 수직으로 접촉하는 OTS(Ovonic Threshold Switching)층;
    상기 적어도 하나 이상의 상변화층에 각각 수평으로 증착된 적어도 하나 이상의 제1 전도층;
    상기 적어도 하나 이상의 제1 전도층 및 상기 OTS층이 서로 접촉하지 않고 분리되도록 상기 적어도 하나 이상의 제1 전도층 중 상기 OTS층이 접촉하는 일부가 에칭된 공간에 충진되는 절연체; 및
    상기 OTS층에 평행하게 접촉되어, 적어도 하나의 전극으로부터 상기 적어도 하나 이상의 제1 전도층 및 상기 적어도 하나 이상의 상변화층으로의 전류가 통과하는 제2 전도층
    을 포함하고,
    상기 OTS층과 수직으로 접촉하는 적어도 하나 이상의 상변화층은
    상기 적어도 하나 이상의 상변화층에 각각 수평으로 증착된 적어도 하나 이상의 제1 전도층의 두께보다 얇은 두께를 갖는 것을 특징으로 하며,
    상기 상변화 메모리는
    상기 OTS층과 수직으로 접촉하는 적어도 하나 이상의 상변화층에 각각 수평으로 증착된 적어도 하나 이상의 제1 전도층의 일부가 에칭되는 식각율(Etch ratio)에 따라 다치화 비트/셀 동작을 수행하는 것을 특징으로 하는 상변화 메모리.
  2. 제1항에 있어서,
    상기 적어도 하나 이상의 상변화층은
    상기 OTS층과 수직으로 접촉하는 부위에서 상변화가 이루어지는, 상변화 메모리.
  3. 삭제
  4. 제1항에 있어서,
    상기 적어도 하나 이상의 상변화층은
    상기 적어도 하나 이상의 제1 전도층의 두께보다 얇은 두께를 갖는, 상변화 메모리.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 OTS층 및 상기 제2 전도층 사이에 배치되는 히터층
    을 더 포함하는 상변화 메모리.
  9. 제1항에 있어서,
    상기 적어도 하나 이상의 제1 전도층과 연결되는 적어도 하나 이상의 하부 전극; 및
    상기 제2 전도층과 연결되는 상부 전극
    을 더 포함하는 상변화 메모리.
  10. 제1항에 있어서,
    상기 적어도 하나 이상의 상변화층의 결정화 상태는
    상기 제2 전도층으로 통과하는 전류 양의 차이에 따라 변화되는, 상변화 메모리.
  11. 제1항에 있어서,
    상기 적어도 하나 이상의 상변화층은
    개재되는 적어도 하나 이상의 절연층에 의해 상호 간에 분리되는, 상변화 메모리.
  12. 고밀도 3차원 아키텍처를 갖는 상변화 메모리의 제조 방법에 있어서,
    제1 방향으로 연장 형성되는 적어도 하나 이상의 상변화층을 생성하는 단계;
    상기 적어도 하나 이상의 상변화층에 각각 수평으로 적어도 하나 이상의 제1 전도층을 증착하는 단계;
    상기 적어도 하나 이상의 상변화층에 상기 제1 방향과 직교하는 제2 방향으로 수직 홀(Hole)을 형성하는 단계;
    상기 적어도 하나 이상의 제1 전도층의 일부를 에칭하는 단계;
    상기 적어도 하나 이상의 제1 전도층 및 OTS층이 서로 접촉하지 않고 분리되도록 상기 적어도 하나 이상의 제1 전도층 중 OTS층이 접촉하는 일부가 에칭된 공간에 절연체를 충진하는 단계;
    상기 적어도 하나 이상의 상변화층에 수직으로 접촉하도록 상기 수직 홀 내에 OTS(Ovonic Threshold Switching)층을 형성하는 단계; 및
    상기 OTS층에 평행하게 접촉되어, 적어도 하나의 전극으로부터 상기 적어도 하나 이상의 제1 전도층 및 상기 적어도 하나 이상의 상변화층으로의 전류가 통과하는 제2 전도층을 형성하는 단계
    를 포함하고,
    상기 적어도 하나 이상의 제1 전도층의 일부를 에칭하는 단계는
    상기 상변화 메모리가 다치화 비트/셀 동작을 수행할 수 있도록 상기 OTS층과 수직으로 접촉하는 적어도 하나 이상의 상변화층에 각각 수평으로 증착된 적어도 하나 이상의 제1 전도층의 일부가 에칭되는 식각율(Etch ratio)을 조절하는 단계
    를 포함하는 것을 특징으로 하는 상변화 메모리의 제조 방법.
  13. 제12항에 있어서,
    상기 적어도 하나 이상의 상변화층은
    상기 OTS층과 수직으로 접촉하는 부위에서 상변화가 이루어지는, 상변화 메모리의 제조 방법.
  14. 삭제
  15. 제12항에 있어서,
    상기 적어도 하나 이상의 상변화층을 생성하는 단계는
    상기 적어도 하나 이상의 상변화층의 두께를 상기 적어도 하나 이상의 제1 전도층의 두께보다 얇게 형성하는 단계
    를 포함하는 상변화 메모리의 제조 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제12항에 있어서,
    상기 OTS층 및 상기 제2 전도층 사이에 히터층을 배치하는 단계
    를 더 포함하는 상변화 메모리의 제조 방법.
  20. 제12항에 있어서,
    상기 적어도 하나 이상의 제1 전도층과 연결되는 적어도 하나 이상의 하부 전극을 생성하는 단계; 및
    상기 제2 전도층과 연결되는 상부 전극을 생성하는 단계
    를 더 포함하는 상변화 메모리의 제조 방법.
  21. 제12항에 있어서,
    상기 적어도 하나 이상의 상변화층 사이에 적어도 하나 이상의 절연층을 형성하는 단계
    를 더 포함하는 상변화 메모리의 제조 방법.
  22. 고밀도 3차원 아키텍처를 갖는 상변화 메모리에 있어서,
    제1 방향으로 연장 형성되는 적어도 하나 이상의 상변화층;
    상기 제1 방향과 직교하는 제2 방향으로 연장 형성되어, 상기 적어도 하나 이상의 상변화층과 수직으로 직접 접촉하는 스위치층;
    상기 적어도 하나 이상의 상변화층에 각각 수평으로 증착된 적어도 하나 이상의 제1 전도층;
    상기 적어도 하나 이상의 제1 전도층 및 상기 스위치층이 서로 접촉하지 않고 분리되도록 상기 적어도 하나 이상의 제1 전도층 중 상기 스위치층이 접촉하는 일부가 에칭된 공간에 충진되는 절연체; 및
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  23. 삭제
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