CN112243527A - 具有金属丝阈值切换选择器的相变存储器件及其形成方法 - Google Patents

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Abstract

公开了相变存储(PCM)器件及其形成方法的实施例。在示例中，3D存储器件包括多条位线、多条字线、和多个存储单元，所述多个存储单元均设置在多条位线中的相应的一个与多条字线中的相应的一个的交点处。多个存储单元中的每个包括堆叠的PCM元件和金属丝阈值切换(MFTS)选择器。

Description

具有金属丝阈值切换选择器的相变存储器件及其形成方法
背景技术
本公开的实施例涉及相变存储(PCM)器件及其制造方法。
通过改进工艺技术、电路设计、编程算法、和制造工艺将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
三维(3D)存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制通往和来自存储阵列的信号的外围器件。例如，PCM可以基于相变材料的电热加热和淬火来利用相变材料中非晶相和结晶相的电阻率之间的差。PCM阵列单元可以在3D上垂直地堆叠以形成3D PCM。
发明内容
本文公开了PCM器件及其形成方法的实施例。
在示例中，3D存储器件包括多条位线、多条字线、和多个存储单元，所述多个存储单元均设置在多条位线中的相应的一个与多条字线中的相应的一个的交点处。多个存储单元中的每个包括堆叠的PCM元件和金属丝阈值切换(MFTS)选择器。
在另一示例中，PCM单元包括PCM元件以及MFTS选择器，所述MFTS选择器包括金属离子贮存部(reservoir)和与金属离子贮存部接触的固体电解质。
在又一示例中，公开了用于形成PCM单元的方法。形成包括金属离子贮存部和与金属离子贮存部接触的固体电解质的MFTS选择器。形成PCM元件。
在又一示例中，公开了用于形成3D存储器件的方法。形成包括MFTS选择器层、第一电极的层、PCM元件的层、和第二电极的层的存储堆叠层。在存储堆叠层中形成多个间隙以将存储堆叠层分隔成多个存储单元，所述多个存储单元均包括MFTS选择器的层、第一电极的层、PCM元件的层、和第二电极的层的一部分。在多个存储单元之间的多个间隙中形成多个绝缘结构。
附图说明
被并入到本文并形成说明书一部分的附图示出了本公开的实施例，并且附图与说明书一起进一步用于解释本公开的原理并使相关领域中的技术人员能够制作和使用本公开。
图1示出了根据本公开的一些实施例的示例性3D XPoint存储器件的透视图。
图2示出了具有双向阈值开关(OTS)选择器的3D XPoint存储器件的横截面的侧视图。
图3A示出了根据本公开的一些实施例的具有MFTS选择器的示例性3D PCM器件的横截面的侧视图。
图3B示出了根据本公开的一些实施例的具有MFTS选择器的另一示例性3D PCM器件的横截面的侧视图。
图4示出了根据本公开的一些实施例的示例性MFTS选择器中的金属丝的形成和溶解。
图5示出了根据本公开的一些实施例的具有MFTS选择器的PCM单元的示例性阵列的操作的示意图。
图6A-图6H示出了根据本公开的一些实施例的用于形成具有MFTS选择器的3D PCM器件的示例性制造工艺。
图7示出了根据本公开的一些实施例的用于形成具有MFTS选择器的3D PCM器件的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
虽然讨论了特定的构造和布置，但是应当理解，这样做仅出于说明性目的。相关领域中的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他构造和布置。对于相关领域中的技术人员将显而易见的是，本公开还可以用在多种其他应用中。
注意，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构、或特性，但每个实施例不一定都包括特定的特征、结构、或特性。而且，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性将在相关领域中的技术人员的知识范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构或特性，或者可以用于描述复数意义上的特征、结构、或特性的组合。类似地，至少部分地取决于上下文，诸如“一个”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，至少部分地取决于上下文，术语“基于”可以同样被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定清楚描述的附加因素。
应当容易理解，在本公开中“上”、“上方”和“之上”的含义应当以最宽泛的方式进行解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征与另一个(或多个)元件或另一个(或多个)特征的如图中所示的关系。除了在图中描述的取向以外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或以其他取向)，并且在本文使用的空间相对描述语可以以类似方式被相应地解释。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代性地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层结构或上覆结构之上延伸，或者可以具有小于下层结构或上覆结构的范围。此外，层可以是均质或不均质连续结构的区域，所述区域具有的厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿锥形表面延伸。衬底可以是一层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文所使用的，术语“标称的/标称地”是指在产品或工艺的设计阶段期间设置用于部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以归因于制造工艺或公差的微小变化。如本文所使用的，术语“约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以指示在例如该值的10％-30％(例如，该值的±10％、±20％或±30％)内变化的给定量的值。
如本文中所使用的，术语“3D存储器件”是指具有存储单元的半导体器件，该存储单元可以垂直地布置在横向定向的衬底上，使得可以相对于衬底在垂直方向上按比例增大存储单元的数量。如本文所使用的，术语“垂直的/垂直地”意味着标称地垂直于衬底的横向表面。
PCM可以基于相变材料(例如，硫族化物合金)的电热加热和淬火，利用非晶相和结晶相的电阻率之间的差。PCM单元中的相变材料可以位于两个电极之间，并且可以施加电流以在两个相之间重复地切换材料(或相变材料的阻挡电流路径的至少一部分)从而储存数据。PCM单元可以在3D上垂直地堆叠以形成3D PCM。
3D PCM包括基于体材料性质的电阻变化(例如，处于高电阻状态或低电阻状态)来储存数据的3D交叉点(XPoint)存储器，3D交叉点(XPoint)存储器结合可堆叠的交叉点数据存取阵列将为可按位寻址的。例如，图1示出了根据本公开的一些实施例的示例性3DXPoint存储器件100的透视图。根据一些实施例，3D XPoint存储器件100具有无晶体管的交叉点架构，该架构将存储单元放置在垂直导体的交点处。3D XPoint存储器件100包括在同一平面中的多条平行的下部位线102和在下部位线102上方的同一平面中的多条平行的上部位线104。3D XPoint存储器件100也包括在同一平面中的垂直地在下部位线102和上部位线104之间的多条平行的字线106。如图1中所示，每条下部位线102和每条上部位线104在平面图中沿着位线方向(平行于晶圆平面)横向地延伸，并且每条字线106在平面图中沿着字线方向横向地延伸。每条字线106垂直于每条下部位线102和每条上部位线104。
注意，在图1中包括x轴和y轴，以示出晶圆平面中的两个正交的方向。x方向是字线方向，并且y方向是位线方向。注意，在图1中还包括z轴以进一步示出3D XPoint存储器件100中的部件的空间关系。3D XPoint存储器件100的衬底(未示出)包括在x-y平面中横向地延伸的两个横向表面：在晶圆正面上的顶表面，以及在与晶圆正面相对的背面上的底表面。z轴垂直于x和y轴两者。如本文所使用的，当半导体器件(例如3D XPoint存储器件100)的衬底在z方向(垂直于x-y平面的垂直方向)上放置在半导体器件的最低平面中时，在z方向上相对于半导体器件的衬底来确定半导体器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开中应用了用于描述空间关系的相同概念。
如图1中所示，3D XPoint存储器件100包括多个存储单元108，多个存储单元108均设置在下部或上部位线102或104与相应的字线106的交点处。每个存储单元108具有垂直的方柱形状。每个存储单元108至少包括垂直地堆叠的PCM元件110和选择器112。每个存储单元108储存单个数据位，并且可以通过改变施加到相应的选择器112的电压来被写入或读取，这代替了对晶体管的需求。通过经过与每个存储单元108接触的顶部和底部导体(例如，相应的字线106和下部或上部位线102或104)施加的电流个体地访问每个存储单元108。3DXPoint存储器件100中的存储单元108布置在存储阵列中。
在现有的3D XPoint存储器中，选择器112的材料是诸如碲化锌(ZnTe)的双向阈值开关(OTS)材料，其在施加高于阈值电压(Vth)的外部偏置电压(Va)时表现出场相关的易失性电阻切换行为(称为“OTS现象”)。例如，图2示出了具有OTS选择器的3D XPoint存储器件200的横截面的侧视图。3D XPoint存储器件200包括在衬底202上方的多条平行的位线204和在位线204上方的多条平行的字线216。3D XPoint存储器件200还包括多个存储单元201，多个存储单元201均设置在相应的位线204和字线216的对的交点处。相邻的存储单元201被绝缘结构203分隔开。每个存储单元201包括OTS选择器208和在OTS选择器208上方的PCM元件212。每个存储单元201还包括分别垂直地在相应的位线204、OTS选择器208、PCM元件212、和相应的字线216之间的三个电极206、210和214。
OTS选择器208包括诸如ZnTe的OTS材料。在较低的电压(|Va|<Vth)下，处于OTS选择器208的关断状态下的OTS选择器208的高电阻保持关断状态电流(Ioff)为低。在较高的电压(|Va|>Vth)下，OTS选择器208经受OTS现象并且切换到具有低电阻的导通状态；因此，在导通状态(Ion)下通过OTS选择器208的电流增加。只要提供高电压，就维持易失性导通状态。然而，OTS选择器208的导通/关断比(Ion/Ioff)通常在103和106之间，其范围仍然可以导致通过未被选择的存储单元201的电流泄露，从而使读取操作裕度降低，并且可能引入限制更大的单元阵列的与寄生电阻相关的电压。
根据本公开的各种实施例提供了具有MFTS选择器的3D PCM器件(例如，3D XPoint存储器件)及其制造方法。与OTS选择器相比，MFTS选择器可以具有更高的导通/关断比(例如，在106和109之间)，以减少泄漏电流和与寄生电阻相关的电压，由此改善读取操作裕度并能够实现更大的单元阵列。在一些实施例中，MFTS选择器包括与固体电解质接触的金属离子贮存部，该金属离子贮存部用于提供金属离子，例如银(Ag)离子和铜(Cu)离子。在导通状态下在较高的电压(|Va|>Vth)下，来自金属离子贮存部的金属离子在固体电解质中形成金属丝，以电连接金属离子贮存部和被固体电解质分隔开的选择器电极；在关断状态下在较低的电压(|Va|<Vth)下，将金属丝溶解在固体电解质中，使得固体电解质将金属离子贮存部和选择器电极电分隔。在一些实施例中，在字线和位线的对的交点处以自对准方式形成包括与PCM元件串联的MFTS选择器的存储单元。
图3A示出了根据本公开的一些实施例的具有MFTS选择器的示例性3D PCM器件300的横截面的侧视图。3D PCM器件300(例如3D XPoint存储器件)可以包括在衬底302上方的多条位线304，衬底302可以包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、或任何其他合适的材料。位线304可以彼此平行并且在同一平面中。在一些实施例中，多条平行的位线304均在图3A中的y方向(例如，位线方向)上横向地延伸。3D PCM器件300还可以包括在位线304上方的多条字线318。字线318可以彼此平行并且在同一平面中。在一些实施例中，多条平行的字线318均在图3A中的x方向(例如，字线方向)上横向地延伸。3D PCM器件300(例如3D XPoint存储器件)的字线318和位线304可以在交叉点架构中垂直地布置导体。位线304和字线318可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂的硅、硅化物、或其任何组合。在一些实施例中，位线304和字线318中的每个包括诸如钨的金属。
在一些实施例中，3D PCM器件300包括均设置在位线304中的相应的一个与字线318中的相应的一个的交点处的多个存储单元301。可以通过经过与存储单元301接触的相应的字线318和相应的位线304施加的电流来个体地访问每个存储单元301。如图3A中所示，3D PCM器件300还可以包括横向地在相邻的存储单元301之间的绝缘结构303。在一些实施例中，每个存储单元301具有垂直的柱状形状(例如，类似于图1中的存储单元108)，并且绝缘结构303可以在x方向和y方向两者上横向地延伸以分隔柱状存储单元301。在一些实施例中，绝缘结构303包括一个或多个电介质层，例如沿着存储单元301和位线304的侧壁形成的包封层322，以及填充存储单元301之间的剩余空间的帽盖层323。绝缘结构303的电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或其任何组合。在一些实施例中，包封层322和帽盖层323分别包括氮化硅和氧化硅。
每个存储单元301可以包括堆叠的PCM元件314、MFTS选择器320、以及多个电极312和316。PCM元件314可以基于相变材料的电热加热和淬火，利用相变材料中非晶相和结晶相的电阻率之间的差。可以施加电流以在两个相之间重复地切换PCM元件314的相变材料(或者相变材料的阻挡电流路径的至少一部分)从而储存数据。单个数据位可以储存在每个存储单元301中，并且可以通过改变施加到相应的MFTS选择器320的电压来被写入或读取，这消除了对晶体管的需求，并代替了常规的OTS选择器(例如，图2中的OTS选择器208)。在一些实施例中，两个电极312和316分别设置在MFTS选择器320和PCM元件314之间以及在PCM元件314和字线318之间。即，电极312和316可以布置在PCM元件314的相对侧(例如，上方和下方)，以将PCM元件314与其他部件分隔开而不直接接触。应当理解，存储单元301的结构不限于图3A中的示例并且可以包括任何合适的结构。在一个示例中，可以在其他示例中切换MFTS选择器320和PCM元件314的相对位置。在另一示例中，可以在其他示例中改变存储单元301中的电极312和316的数量和相对位置。
根据一些实施例，PCM元件314的材料包括基于硫族化物的合金(硫族化物玻璃)，例如，碲化锗锑(GeSbTe或GST)合金、或任何其他合适的相变材料。电极312和316可以包括导电材料，包括但不限于W、Co、Cu、Al、碳、多晶硅、掺杂的硅、硅化物、或其任何组合。在一些实施例中，电极312和316中的每个包括碳，例如非晶碳(a-C)。
如图3A中所示，MFTS选择器320包括堆叠的金属离子贮存部306、固体电解质308、和选择器电极310。在一些实施例中，金属离子贮存部306在相应的位线304上方并与之接触，固体电解质308在金属离子贮存部306上方并与之接触，并且选择器电极310在固体电解质308上方并与之接触。即，固体电解质308可以垂直地在(即夹在)金属离子贮存部306和选择器电极310之间。在一些实施例中，MFTS选择器320的选择器电极310在电极312下方并与之接触。固体电解质308可以包括多个不同的材料层。在一些实施例中，固体电解质308包括与金属离子贮存部306接触的分隔部(未示出)。在一些实施例中，金属离子贮存部306的厚度在约5nm和约50nm之间，例如在5nm和50nm之间(例如5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、或通过这些值中的任一个被下端界定的任何范围、或通过这些值中的任两个界定的任何范围中)。在一些实施例中，固体电解质的厚度在约10nm和约100nm之间，例如在10nm和100nm之间(例如10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、通过这些值中的任一个被下端界定的任何范围、或在通过这些值中的任两个定义的任何范围中)。
金属离子贮存部306可以用作金属离子(例如，Ag离子或Cu离子)的源。在一些实施例中，金属离子贮存部306包括Ag、Cu、硫化银(AgS)、硫化铜(CuS)、硒化银(AgSe)、硒化铜(CuSe)、或其任何组合。固体电解质308可以是金属离子形成金属丝、或金属丝在不同电压下溶解到金属离子中的地方。在一些实施例中，固体电解质308包括硒化锗(GeSe)、硫化锗(GeS)、硒化银(AgSe)、硫化银(AgS)、碲化铜(CuTe)、或其任何组合。应当理解，例如，取决于金属离子贮存部306和/或固体电解质308中AgSe或AgS的浓度，AgSe和AgS可以用作金属离子贮存部306和/或固体电解质308的材料。例如，金属离子贮存部306中的AgSe或AgS的浓度可以大于固体电解质308中的AgSe或AgS的浓度。如上所述，固体电解质308还可以包括与金属离子贮存部306接触的分隔部，包括例如氧化钆(GdO)。例如，固体电解质308可以包括作为分隔部的GdO层，以及另一个GeSe、GeS、AgSe、AgS、和/或CuTe层。选择器电极310可以分别在导通状态和关断状态下电连接到金属离子贮存部306或与之电分隔。选择器电极310可以包括导电材料，包括但不限于W、Co、Cu、Al、碳、多晶硅、掺杂的硅、硅化物、或其任何组合。在一些实施例中，选择器电极310包括W或氮化钛(TiN)。在一个示例中，金属离子贮存部306可以包括Ag，固体电解质308可以包括GeSe或GeS，并且选择器电极310可以包括W。在另一个示例中，金属离子贮存部306可以包括AgSe，固体电解质308可以包括GeSe或GeS，并且选择器电极310可以包括W。在又一示例中，金属离子贮存部306可以包括Cu，固体电解质308可以包括GdO(作为分隔部)/CuTe，并且选择器电极310可以包括TiN。
图4示出了根据本公开的一些实施例的在MFTS选择器320中的金属丝的形成和溶解。可以基于MFTS选择器320的各种性质来确定MFTS选择器320的固有阈值电压(Vth)，所述性质包括但不限于金属离子贮存部306和固体电解质308的材料、以及固体电解质308的厚度。取决于施加到存储单元301的MFTS选择器320(即，在字线318和位线304的对之间)的电压(Va)的值，与MFTS选择器320的阈值电压(Vth)比较，来在关断状态和导通状态之间进行切换。
MFTS选择器320的I-V特性基于固体电解质308中的金属丝的形成。在导通状态(例如|Va|≥Vth)下，MFTS选择器320被配置为在固体电解质308中形成金属丝402(具有来自金属离子贮存部306的金属离子)，以电连接金属离子贮存部306和选择器电极310。即，当跨MFTS选择器320的电压(Va)达到MFTS选择器320的固有阈值电压(Vth)时，由于电压(Va)，诸如Ag或Cu离子的金属离子可以从金属离子贮存部306移动到固体电解质308中并形成金属丝402。金属丝402可以充当金属离子贮存部306和选择器电极310之间的桥，以显著降低其间的总电阻并急剧增加导通状态电流(Ion)。相反，在关断状态(例如，|Va|<Vth)下，MFTS选择器320被配置为将金属丝402溶解在固体电解质308中，以电分隔金属离子贮存部306和选择器电极310，从而保持关断状态电流(Ioff)非常低(例如，几乎为零)。结果，金属离子贮存部306和选择器电极310之间的总电阻返回到处于关断状态的固体电解质308的电阻，该电阻可以显著高于存在有金属丝402的处于导通状态的电阻。
与如上所述的基于OTS现象的常规OTS选择器相比，基于金属丝的形成/溶解的MFTS选择器320的导通/关断比(Ion/Ioff)可以显著增加，例如，大于106(OTS选择器的导通/关断比的上限)，以减少泄漏电流和寄生电阻。在一些实施例中，MFTS选择器320的导通/关断比在约106和约109之间，例如，在106与109之间(例如，1×106、5×106、1×107、5×107、1×108、5×108、1×109、通过这些值中的任一个被下端界定的任何范围、或在通过这些值中的任两个定义的任何范围中)。因此，与具有OTS选择器的常规3D PCM器件相比，具有MFTS选择器320的3D PCM器件300的电性能和阵列单元密度可以被改善。
图5示出了根据本公开的一些实施例的具有MFTS选择器的示例性的PCM单元阵列的操作的示意图。如图5中所示，PCM单元502(例如，对应于图3A中的存储单元301)的阵列可以分别形成为字线504(例如，对应于图3A中的字线318)和位线506(例如，对应于图3A中的位线304)的交点(交叉点)。每个PCM单元502可以包括与MFTS选择器(例如，对应于图3A中的MFTS选择器320)串联的PCM元件508(例如，对应于图3A中的PCM元件314)。为了操作PCM单元502的阵列，可以将具有0或Vhh的值的字线电压(Vw)施加到每条字线504，并且可以将具有0或Vll的值的位线电压(Vb)施加到每条位线506。施加到每个PCM单元502(以及其MFTS选择器510)的电压(Va)因此可以是Vhh、–Vll、0或Vhh–Vll。在一些实施例中，基于MFTS选择器510的固有阈值电压(Vth)来设置Vhh和Vll，使得|Vhh–Vll|≥Vth>|Vhhl|、|Vll|或0。如图5中所示，根据一些实施例，只有在具有非零电压的字线504和位线506的一个交点处，电压(Va)等于或大于阈值电压(Vth)。因此，只有在具有非零电压的字线504和位线506的对的交点处的PCM单元502(在图5中的虚线圆)可以被选择(即，(被施加有Vhh–Vll的电压并且处于导通状态)。根据一些实施例，其他PCM单元502未被选择并且处于关断状态。
参照图3B，3D PCM器件300可以是3D XPoint存储器件，其中MFTS选择器320和PCM元件314可以处于双堆叠的储存器/选择器结构中。为了易于描述，不再重复上面已经针对图3B中的3D PCM器件300描述的相同部件的结构、功能、和材料。如图3B中所示，在同一平面中的另一存储单元321的阵列可以形成在存储单元301的阵列上方，并且与存储单元301的阵列共用字线318。每个存储单元321从底部到顶部可以包括堆叠的MFTS选择器320、电极312、PCM元件314、和电极316，如存储单元301一样。多条位线324可以形成在存储单元321上方并与之接触以与字线318一起驱动存储单元321。绝缘结构325可以形成在字线318上方并且横向地也在存储单元321之间，如绝缘结构303一样。通过在交叉点架构中用字线和位线垂直地堆叠更多的存储单元阵列层，可以连续增加3D PCM器件300的阵列单元密度。
图6A-图6H示出根据本公开的一些实施例的用于形成具有MFTS选择器的3D PCM器件的示例性制造工艺。图7示出了根据本公开的一些实施例的用于形成具有MFTS选择器的3D PCM器件的示例性方法700的流程图。图6A-图6H和图7中所描绘的3D PCM器件的示例包括图3A和图3B中所描绘的3D PCM器件300。将一起描述图6A-图6H和图7。应当理解，方法700中所示的操作不是穷举的，并且其他操作也可以在任何所示的操作之前、之后、或之间执行。此外，操作中的一些可以同时执行，或者以与图7中所示不同的顺序执行。
参照图7，方法700开始于操作702，其中在衬底上方形成包括MFTS选择器的层、第一电极的层、PCM元件的层、和第二电极的层的存储堆叠层。在一些实施例中，为了形成存储堆叠层，依次沉积金属离子贮存部的层、固体电解质的层、选择器电极的层、第一电极的层、PCM元件的层、和第二电极的层。金属离子贮存部可以包括银、铜、硫化银、硫化铜、硒化银、或硒化铜中的至少一种。固体电解质可以包括硒化锗、硫化锗、硒化银、硫化银、或碲化铜中的至少一种。PCM元件可以包括基于硫族化物的合金。在一些实施例中，在形成存储堆叠层之前在衬底上形成导体层，使得存储堆叠层形成在导体层上。
参照图6A，导体层604形成在衬底602上。在一些实施例中，使用一种或多种薄膜沉积工艺来沉积诸如W层的金属层，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或其任何组合。
如图6A中所示，在导体层604上形成存储堆叠层605。在一些实施例中，为了形成存储堆叠层605，使用一种或多种薄膜沉积工艺在导体层604上依次沉积金属离子贮存部层606、固体电解质层608、选择器电极层610、第一电极层612、PCM元件层614、和第二电极层616，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电极镀覆、任何其他合适的沉积工艺、或其任何组合。例如，第一电极层612和第二电极层616中的每个可以包括非晶碳，选择器电极层610可以包括W或TiN，并且PCM元件层614可以包括基于硫族化物的合金，例如，GST合金。例如，金属离子贮存部层606可以包括Ag、Cu、AgS、CuS、AgSe、CuSe、或其任何组合，并且固体电解质层608可以包括GeSe、GeS、AgSe、AgS、CuTe、或其任何组合。在一个示例中，固体电解质层608的厚度可以在约10nm和约100nm之间。
在一些实施例中，通过使用一种或多种薄膜沉积工艺来沉积诸如氮化硅的电介质材料，来在存储堆叠层605上形成电介质层618，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合，在随后的工艺中，电介质层618充当存储堆叠层605的蚀刻掩模。
如图7中所示，方法700进行到操作704，其中在存储堆叠层中形成多个间隙以将存储堆叠层分隔成多个存储单元，所述多个存储单元均包括MFTS选择器的层、第一电极的层、PCM元件的层、和第二电极的层的一部分。在一些实施例中，为了形成多个间隙，对存储堆叠层进行双重图案化，并且蚀刻穿过经双重图案化的存储堆叠层。
如图6B中所示，在y方向(例如，位线方向)上蚀刻穿过存储堆叠层605、导体层604、和电介质层618(如图6A中所示)以形成多个间隙620。在一些实施例中，首先对存储堆叠层605、导体层604、和电介质层618进行双重图案化。例如，可以通过光刻、显影、和蚀刻来对电介质层618进行图案化。双重图案化可以包括但不限于光刻-蚀刻-光刻-蚀刻(LELE)间距分割或自对准双重图案化(SADP)，以控制将由存储堆叠层605形成的存储单元622的关键尺寸。在一些实施例中，然后使用经双重图案化的电介质层618作为蚀刻掩模，在y方向上蚀刻穿过经双重图案化的存储堆叠层605和导体层604以在y方向上形成平行的间隙620。可以通过使用双重图案化蚀刻掩模同时形成平行的间隙620的一种或多种湿法蚀刻和/或干法蚀刻工艺(例如，深反应离子蚀刻(DRIE))来蚀刻穿过存储堆叠层605和导体层604。根据一些实施例，由此形成由间隙620分隔开的存储单元622，并且存储单元622均包括金属离子贮存部层606、固体电解质层608、选择器电极层610、第一电极层612、PCM元件层614、和第二电极层616的部分。在一些实施例中，导体层604也由间隙620分隔开，从而形成分别在存储单元622下方并与存储单元622接触的位线。
如图7中所示，方法700进行到操作706，其中在多个存储单元之间的多个间隙中形成多个绝缘结构。在一些实施例中，为了形成多个绝缘结构，在多个存储单元上沉积一层或多层电介质层，并且将一层或多层电介质层沉积到多个间隙中以填充多个间隙，并且对沉积的电介质层进行平坦化以暴露第二电极的层的一部分。
如图6C中所示，在存储单元622上沉积包封层624，并且将包封层624沉积到间隙620中以保护暴露的存储单元622。在一些实施例中，使用一种或多种薄膜沉积工艺沿着存储单元622的侧壁和顶表面沉积电介质层(例如，氮化硅层)，以完全覆盖存储单元622以形成包封层624，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、任何其他合适的沉积工艺、或其任何组合。在一些实施例中，在不完全填充存储单元622之间的间隙620的情况下使用ALD沉积包封层624以形成薄的共形层。
如图6D中所示，在包封层624之上沉积帽盖层626以填充间隙620。在一些实施例中，使用一种或多种薄膜沉积工艺将诸如氧化硅层的电介质层沉积在包封层624之上并沉积到间隙620中以形成帽盖层626，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、任何其他合适的沉积工艺、或其任何组合。在一些实施例中，为了完全填充间隙620而没有空气间隙，通过使用ALD或可流动的CVD来沉积氧化硅或通过旋涂自旋电介质(SOD)来形成帽盖层626。根据一些实施例，由此形成横向地在存储单元622之间并且均包括包封层624和帽盖层626的绝缘结构629。
如图6E中所示，使用诸如化学机械抛光(CMP)、研磨、或蚀刻的平坦化工艺来对帽盖层626和包封层624进行平坦化，以去除存储单元622的顶表面上的平坦化的帽盖层626和包封层624的部分。在一些实施例中，平坦化工艺继续去除电介质层618(如图6E中所示)以暴露每个存储单元622的第二电极层616。虽然为了便于描述，图6A-图6E仅示出了在y方向上的间隙蚀刻和填充工艺，但是应当理解，为了在垂直的位线和字线的交点处形成可以自对准的柱状存储单元，可能需要在两个垂直方向(例如，x方向和y方向两者)上蚀刻存储堆叠层605，以形成填充有绝缘结构的垂直的间隙。可以根据需要在x方向上再次执行上面针对图6A-图6E描述的相同的间隙蚀刻和填充工艺。
如图7中所示，方法700进行到操作708，其中多条字线形成在多个存储单元上方并与之接触。如图6F中所示，在存储单元622和绝缘结构629上形成导体层630。在一些实施例中，使用一种或多种薄膜沉积工艺来沉积诸如W层的金属层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。然后可以使用例如双重图案化来对导体层630进行图案化，并且例如可以使用RIE在图6F的x方向(例如，字线方向)上蚀刻导体层630，以形成在存储单元622(例如，第二电极层616)上方并与之接触的多条字线。
在一些实施例中，使用与上面针对图6A-图6E和图7描述的类似的工艺形成在字线上方并与之接触的另一存储单元的阵列。如图6G中所示，在导体层630(形成字线)上形成存储堆叠层631，并且在存储堆叠层631上形成导体层644。在一些实施例中，为了形成存储堆叠层631和导体层644，使用一种或多种薄膜沉积工艺依次沉积金属离子贮存部层632、固体电解质层634、选择器电极层636、第一电极层638、PCM元件层640、第二电极层642、和导体层644，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。如图6H中所示，使用上面针对图6B-图6E描述的工艺从存储堆叠层631形成存储单元651，存储单元651均包括金属离子贮存部层632、固体电解质层634、选择器电极层636、第一电极层638、PCM元件层640、和第二电极层642的部分，并且通过绝缘结构649横向地分隔开。也可以对导体644进行图案化和蚀刻以分别形成在存储单元651上方并与之接触的多条位线。为了便于描述，不再重复上面已经针对图6A-图6E描述的用于形成类似部件的工艺。
根据本公开的一个方面，3D存储器件包括多条位线、多条字线以及多个存储单元，所述多个存储单元均设置在多条位线中的相应的一个与多条字线中的相应的一个的交点处。多个存储单元中的每个包括堆叠的PCM元件和MFTS选择器。
在一些实施例中，MFTS选择器包括堆叠的金属离子贮存部、固体电解质、和选择器电极，固体电解质垂直地在金属离子贮存部和选择器电极之间。
在一些实施例中，金属离子贮存部包括银、铜、硫化银、硫化铜、硒化银、或硒化铜中的至少一种。
在一些实施例中，固体电解质包括硒化锗、硫化锗、硒化银、硫化银、或碲化铜中的至少一种。
在一些实施例中，固体电解质包括与金属离子贮存部接触的分隔部。在一些实施例中，分隔部包括氧化钆。
在一些实施例中，固体电解质的厚度在约10nm和约100nm之间。
在一些实施例中，金属离子贮存部的厚度在约5nm和约50nm之间。
在一些实施例中，MFTS选择器被配置为：当存储单元的相应的字线和位线之间的电压等于或高于MFTS选择器的阈值电压时，在固体电解质中形成具有来自金属离子贮存部的金属离子的金属丝，以电连接金属离子贮存部和选择器电极。在一些实施例中，MFTS选择器还被配置为：当存储单元的相应的字线和位线之间的电压低于MFTS选择器的阈值电压时，将金属丝溶解在固体电解质中，以电分隔金属离子贮存部和选择器电极。
在一些实施例中，MFTS选择器的导通/关断比在约106和约109之间。
在一些实施例中，多条字线和多条位线处于交叉点架构中。
在一些实施例中，多个存储单元中的每个还包括垂直地在PCM元件和MFTS选择器之间的第一电极，以及垂直地在PCM元件和相应的字线之间的第二电极。
根据本公开的另一方面，PCM单元包括PCM元件和MFTS选择器，所述MFTS选择器包括金属离子贮存部和与金属离子贮存部接触的固体电解质。
在一些实施例中，MFTS选择器被配置为：当施加到MFTS选择器的电压等于或高于MFTS选择器的阈值电压时，在固体电解质中形成具有来自金属离子贮存部的金属离子的金属丝。在一些实施例中，MFTS选择器还被配置为：当施加到MFTS选择器的电压低于MFTS选择器的阈值电压时，将金属丝溶解在固体电解质中。
在一些实施例中，MFTS选择器还包括与固体电解质接触的选择器电极。
在一些实施例中，金属离子贮存部包括银、铜、硫化银、硫化铜、硒化银、或硒化铜中的至少一种，并且固体电解质包括硒化锗、硫化锗、硒化银、硫化银、或碲化铜中的至少一种。
在一些实施例中，固体电解质的厚度在约10nm和约100nm之间，并且金属离子贮存部的厚度在约5nm和约50nm之间。
在一些实施例中，固体电解质包括与金属离子贮存部接触的分隔部。在一些实施例中，分隔部包括氧化钆。
在一些实施例中，MFTS选择器的导通/关断比在约106和约109之间。
在一些实施例中，PCM元件包括基于硫族化物的合金。
在一些实施例中，PCM单元还包括在PCM元件与MFTS选择器之间的电极。
根据本公开的又一方面，公开了用于形成PCM单元的方法。形成MFTS选择器，所述MFTS选择器包括金属离子贮存部和与金属离子贮存部接触的固体电解质。形成PCM元件。
在一些实施例中，为了形成MFTS选择器，依次形成金属离子贮存部、与金属离子贮存部接触的固体电解质、以及与固体电解质接触的选择器电极。
在一些实施例中，为了形成固体电解质，形成与金属离子贮存部接触的包括氧化钆的分隔部。
在一些实施例中，金属离子贮存部包括银、铜、硫化银、硫化铜、硒化银、或硒化铜中的至少一种，并且固体电解质包括硒化锗、硫化锗、硒化银、硫化银、或碲化铜中的至少一种。
在一些实施例中，固体电解质的厚度在约10nm和约100nm之间，并且金属离子贮存部的厚度在约5nm和约50nm之间。
在一些实施例中，PCM元件包括基于硫族化物的合金。
在一些实施例中，在PCM元件和MFTS选择器之间形成电极。
根据本公开的又一方面，公开了用于形成3D存储器件的方法。形成包括MFTS选择器的层、第一电极的层、PCM元件的层、和第二电极的层的存储堆叠层。在存储堆叠层中形成多个间隙以将存储堆叠层分隔成多个存储单元，所述多个存储单元均包括MFTS选择器的层、第一电极的层、PCM元件的层、和第二电极的层的一部分。在多个存储单元之间的多个间隙中形成多个绝缘结构。
在一些实施例中，为了形成存储堆叠层，依次沉积金属离子贮存部的层、固体电解质的层、选择器电极的层、第一电极的层、PCM元件的层、和第二电极的层。
在一些实施例中，金属离子贮存部包括银、铜、硫化银、硫化铜、硒化银、或硒化铜中的至少一种，固体电解质包括硒化锗、硫化锗、硒化银、硫化银、或碲化铜中的至少一种，并且PCM元件包括基于硫族化物的合金。
在一些实施例中，为了形成多个间隙，对存储堆叠层进行双重图案化，并且蚀刻穿过经双重图案化的存储堆叠层。
在一些实施例中，为了形成多个绝缘结构，在多个存储单元上沉积一层或多层电介质层，并且将一层或多层电介质层沉积到多个间隙中以填充多个间隙，并且对沉积的电介质层进行平坦化以暴露第二电极的层的一部分。
在一些实施例中，在形成多个绝缘结构之后，形成在多个存储单元上方并与多个存储单元接触的多条字线。
特定实施例的前述描述将因此揭示本公开的一般性质，使得其他人在不脱离本公开的一般概念的情况下，能够通过应用本领域的技术内的知识来容易地修改和/或适应于诸如特定实施例的各种应用，而无需过度实验。因此，基于本文所呈现的教导和指导，此类改编和修改旨在落在所公开的实施例的等同物的含义和范围内。应当理解，本文的措辞或术语是出于描述而不是限制性的目的，使得本说明书的术语或措辞将由技术人员根据教导和指导来解释。
以上已经借助于示出了特定功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了便于描述，本文已经任意定义了这些功能构建块的边界。只要适当地执行特定的功能及其关系，就可以定义交替的边界。
发明内容部分和摘要部分可以阐述(一个或多个)发明人所设想的本公开的一个或多个但不是所有的示例性实施例，并且因此，不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应由上述示例性实施例中的任何一个限制，而应仅根据所附权利要求及其等同物来限定。

Claims (35)

1.一种三维(3D)存储器件，包括：
多条位线；
多条字线；以及
多个存储单元，所述多个存储单元均设置在所述多条位线中的相应的位线与所述多条字线中的相应的字线的交点处，
其中，所述多个存储单元中的每个包括堆叠的相变存储(PCM)元件和金属丝阈值切换(MFTS)选择器。
2.根据权利要求1所述的3D存储器件，其中，所述MFTS选择器包括堆叠的金属离子贮存部、固体电解质、和选择器电极，所述固体电解质垂直地在所述金属离子贮存部和所述选择器电极之间。
3.根据权利要求2所述的3D存储器件，其中，所述金属离子贮存部包括银、铜、硫化银、硫化铜、硒化银、或硒化铜中的至少一种。
4.根据权利要求2或3所述的3D存储器件，其中，所述固体电解质包括硒化锗、硫化锗、硒化银、硫化银、或碲化铜中的至少一种。
5.根据权利要求2-4中任一项所述的3D存储器件，其中，所述固体电解质包括与所述金属离子贮存部接触的分隔部。
6.根据权利要求5所述的3D存储器件，其中，所述分隔部包括氧化钆。
7.根据权利要求2-6中任一项所述的3D存储器件，其中，所述固体电解质的厚度在约10nm和约100nm之间。
8.根据权利要求2-7中任一项所述的3D存储器件，其中，所述金属离子贮存部的厚度在约5nm和约50nm之间。
9.根据权利要求2-8中任一项所述的3D存储器件，其中，所述MFTS选择器被配置为：
当所述存储单元的所述相应的字线和所述相应的位线之间的电压等于或高于所述MFTS选择器的阈值电压时，在所述固体电解质中形成具有来自所述金属离子贮存部的金属离子的金属丝，以电连接所述金属离子贮存部和所述选择器电极；并且
当所述存储单元的所述相应的字线和所述相应的位线之间的所述电压低于所述MFTS选择器的所述阈值电压时，将所述金属丝溶解在所述固体电解质中，以电分隔所述金属离子贮存部和所述选择器电极。
10.根据权利要求1-9中任一项所述的3D存储器件，其中，所述MFTS选择器的导通/关断比在约106和约109之间。
11.根据权利要求1-10中任一项所述的3D存储器件，其中，所述多条字线和所述多条位线位于交叉点架构中。
12.根据权利要求1-11中任一项所述的3D存储器件，其中，所述多个存储单元中的每个还包括垂直地在所述PCM元件和所述MFTS选择器之间的第一电极，以及垂直地在所述PCM元件和所述相应的字线之间的第二电极。
13.一种相变存储(PCM)单元，包括：
PCM元件；以及
金属丝阈值切换(MFTS)选择器，所述金属丝阈值切换(MFTS)选择器包括金属离子贮存部和与所述金属离子贮存部接触的固体电解质。
14.根据权利要求13所述的PCM单元，其中，所述MFTS选择器被配置为：
当施加到所述MFTS选择器的电压等于或高于所述MFTS选择器的阈值电压时，在所述固体电解质中形成具有来自所述金属离子贮存部的金属离子的金属丝；并且
当施加到所述MFTS选择器的所述电压低于所述MFTS选择器的所述阈值电压时，将所述金属丝溶解在所述固体电解质中。
15.根据权利要求13或14所述的PCM单元，其中，所述MFTS选择器还包括与所述固体电解质接触的选择器电极。
16.根据权利要求13-15中任一项所述的PCM单元，其中，
所述金属离子贮存部包括银、铜、硫化银、硫化铜、硒化银、或硒化铜中的至少一种；并且
所述固体电解质包括硒化锗、硫化锗、硒化银、硫化银、或碲化铜中的至少一种。
17.根据权利要求13-16中任一项所述的PCM单元，其中，
所述固体电解质的厚度在约10nm和约100nm之间；并且
所述金属离子贮存部的厚度在约5nm和约50nm之间。
18.根据权利要求13-17中任一项所述的PCM单元，其中，所述固体电解质包括与所述金属离子贮存部接触的分隔部。
19.根据权利要求18所述的PCM单元，其中，所述分隔部包括氧化钆。
20.根据权利要求13-19中任一项所述的PCM单元，其中，所述MFTS选择器的导通/关断比在约106和约109之间。
21.根据权利要求13-20中任一项所述的PCM单元，其中，所述PCM元件包括基于硫族化物的合金。
22.根据权利要求13-21中任一项所述的PCM单元，还包括在所述PCM元件与所述MFTS选择器之间的电极。
23.一种用于形成相变存储(PCM)单元的方法，包括：
形成金属丝阈值切换(MFTS)选择器，所述金属丝阈值切换(MFTS)选择器包括金属离子贮存部和与所述金属离子贮存部接触的固体电解质；以及
形成PCM元件。
24.根据权利要求23所述的方法，其中，形成所述MFTS选择器包括依次形成所述金属离子贮存部、与所述金属离子贮存部接触的所述固体电解质、以及与所述固体电解质接触的选择器电极。
25.根据权利要求24所述的方法，其中，形成所述固体电解质还包括形成与所述金属离子贮存部接触的包括氧化钆的分隔部。
26.根据权利要求23或24所述的方法，其中，
所述金属离子贮存部包括银、铜、硫化银、硫化铜、硒化银、或硒化铜中的至少一种；并且
所述固体电解质包括硒化锗、硫化锗、硒化银、硫化银、或碲化铜中的至少一种。
27.根据权利要求23-26中任一项所述的方法，其中，
所述固体电解质的厚度在约10nm和约100nm之间；并且
所述金属离子贮存部的厚度在约5nm和约50nm之间。
28.根据权利要求23-27中任一项所述的方法，其中，所述PCM元件包括基于硫族化物的合金。
29.根据权利要求23-28中任一项所述的方法，还包括在所述PCM元件和所述MFTS选择器之间形成电极。
30.一种用于形成三维(3D)存储器件的方法，包括：
形成包括金属丝阈值切换(MFTS)选择器的层、第一电极的层、相变存储(PCM)元件的层、和第二电极的层的存储堆叠层；
在所述存储堆叠层中形成多个间隙以将所述存储堆叠层分隔成多个存储单元，所述多个存储单元均包括所述MFTS选择器的层、所述第一电极的层、所述PCM元件的层、和所述第二电极的层的部分；以及
在所述多个存储单元之间的所述多个间隙中形成多个绝缘结构。
31.根据权利要求30所述的方法，其中，形成所述存储堆叠层包括依次沉积金属离子贮存部的层、固体电解质的层、选择器电极的层、所述第一电极的层、所述PCM元件的层、和所述第二电极的层。
32.根据权利要求31所述的方法，其中，
所述金属离子贮存部包括银、铜、硫化银、硫化铜、硒化银、或硒化铜中的至少一种；
所述固体电解质包括硒化锗、硫化锗、硒化银、硫化银、或碲化铜中的至少一种；并且
所述PCM元件包括基于硫族化物的合金。
33.根据权利要求30-32中任一项所述的方法，其中，形成所述多个间隙包括：
对所述存储堆叠层进行双重图案化；以及
蚀刻穿过经双重图案化的存储堆叠层。
34.根据权利要求30-33中任一项所述的方法，其中，形成所述多个绝缘结构包括：
在所述多个存储单元上沉积一层或多层电介质层，并且将所述一层或多层电介质层沉积到所述多个间隙中以填充所述多个间隙；以及
对所沉积的电介质层进行平坦化以暴露所述第二电极的层的所述部分。
35.根据权利要求30-34中任一项所述的方法，还包括：在形成所述多个绝缘结构之后，形成在所述多个存储单元上方并与所述多个存储单元接触的多条字线。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113439335A (zh) * 2021-05-18 2021-09-24 长江先进存储产业创新中心有限责任公司 三维相变存储器器件及其形成方法
TWI769041B (zh) * 2021-06-16 2022-06-21 旺宏電子股份有限公司 記憶胞及具有其之3d記憶體裝置
CN115249765A (zh) * 2022-08-17 2022-10-28 长江先进存储产业创新中心有限责任公司 相变存储器及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030206429A2 (en) * 1998-11-16 2003-11-06 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
CN110914994A (zh) * 2019-10-14 2020-03-24 长江存储科技有限责任公司 用于形成三维相变存储器件的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425237B2 (en) * 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9613689B1 (en) * 2016-07-08 2017-04-04 Sandisk Technologies Llc Self-selecting local bit line for a three-dimensional memory array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030206429A2 (en) * 1998-11-16 2003-11-06 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
CN110914994A (zh) * 2019-10-14 2020-03-24 长江存储科技有限责任公司 用于形成三维相变存储器件的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
QILIN HUA: "A Threshold Switching Selector Based on Highly Ordered", 《ADVANCED SCIENCE》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113439335A (zh) * 2021-05-18 2021-09-24 长江先进存储产业创新中心有限责任公司 三维相变存储器器件及其形成方法
TWI769041B (zh) * 2021-06-16 2022-06-21 旺宏電子股份有限公司 記憶胞及具有其之3d記憶體裝置
CN115249765A (zh) * 2022-08-17 2022-10-28 长江先进存储产业创新中心有限责任公司 相变存储器及其制造方法

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