CN110914994A - 用于形成三维相变存储器件的方法 - Google Patents

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Abstract

公开了3D存储器件及其形成方法的实施例。在示例中，公开了一种用于形成3D存储器件的方法。形成下部位线触点和与下部位线触点发生接触的下部位线。在下部位线上方形成与之接触的下部存储单元。每个下部存储单元包括堆叠的相变存储器(PCM)元件、选择器和电极。在下部存储单元上方的同一平面中形成与之接触的平行字线。每条字线与下部位线垂直。在字线上方形成与之接触的上部存储单元。每个上部存储单元包括堆叠的PCM元件、选择器和电极。在上部存储单元上方形成与之接触的上部位线。上部位线与每条字线垂直。在上部位线上方形成与之接触的上部位线触点。下部位线触点和上部位线触点的至少其中之一在平面图中被内含式地设置于下部存储单元和上部存储单元之间。

Description

用于形成三维相变存储器件的方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制作方法。
通过改进工艺技术、电路设计、编程算法和制作工艺，使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，而且成本更加高昂。因此，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。例如，相变存储器(PCM)可以基于以电热方式对相变材料所做的加热和淬火来利用相变材料中的非晶相和晶相的电阻率之间的差异。PCM阵列单元可以在3D中垂直堆叠以形成3D PCM。
发明内容
本文公开了3D存储器件及其形成方法的实施例。
在示例中，公开了一种用于形成3D存储器件的方法。形成下部位线触点和与下部位线触点发生接触的下部位线。在下部位线上方形成与之接触的多个下部存储单元。下部存储单元中的每者包括堆叠的相变存储器(PCM)元件、选择器和多个电极。在下部存储单元上方的同一平面中形成与之接触的多条平行字线。所述字线中的每者与下部位线垂直。在字线上方形成与之接触的多个上部存储单元。上部存储单元中的每者包括堆叠的PCM元件、选择器和多个电极。在上部存储单元上方形成与之接触的上部位线。上部位线与字线中的每者垂直。在上部位线上方形成与之接触的上部位线触点。下部位线触点和上部位线触点的至少其中之一在平面图中被内含式地设置于下部存储单元和上部存储单元之间。
在另一示例中，公开了一种用于形成3D存储器件的方法。形成下部位线触点和与下部位线触点发生接触的下部位线。在下部位线上方形成与之接触的多个下部存储单元。下部存储单元中的每者包括堆叠的相变存储器(PCM)元件、选择器和多个电极。下部位线触点在平面图中内含式地设置在下部存储单元之间。在下部存储单元上方的同一平面中形成与之接触的多条平行字线。所述字线中的每者与下部位线垂直。在字线上方形成上部位线触点和多个上部存储单元。上部存储单元中的每者与字线中的相应的一条接触并且包括堆叠的PCM元件、选择器和多个电极。上部存储单元中的每者的顶表面与上部位线触点的顶表面平齐。在上部存储单元和上部位线触点上方形成与之接触的上部位线。
在又一个示例中，公开了一种用于形成3D存储器件的方法。形成下部位线触点和与下部位线触点发生接触的下部位线。在下部位线上方形成与之接触的多个下部存储单元。下部存储单元中的每者包括堆叠的相变存储器(PCM)元件、选择器和多个电极。在下部存储单元上方的同一平面中形成与之接触的多条平行字线。所述字线中的每者与下部位线垂直。在字线上方形成与之接触的多个上部存储单元。上部存储单元中的每者包括堆叠的PCM元件、选择器和多个电极。在上部存储单元上方形成与之接触的上部位线。上部位线与字线中的每者垂直。形成与上部位线接触的上部位线触点。下部位线触点和上部位线触点的至少其中之一的临界尺寸不大于对应的下部位线或上部位线的临界尺寸。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了示例性3D XPoint存储器件的透视图。
图2A示出了示例性3D XPoint存储器件的方框图。
图2B示出了图2A中的示例性3D XPoint存储器件的平面图。
图2C示出了图2A中的示例性3D XPoint存储器件的透视图。
图3A示出了根据本公开的一些实施例的示例性3D PCM存储器件的方框图。
图3B示出了根据本公开的一些实施例的图3A中的示例性3D PCM存储器件的平面图。
图3C示出了根据本公开的一些实施例的图3A中的示例性3D PCM存储器件的透视图。
图4A示出了根据本公开的一些实施例的另一示例性3D PCM存储器件的透视图。
图4B示出了根据本公开的一些实施例的又一示例性3D PCM存储器件的透视图。
图5A–5L示出了根据本公开的一些实施例的用于形成3D PCM存储器件的示例性制作工艺。
图6示出了根据本公开的一些实施例的用于形成3D PCM存储器件的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“三维(3D)存储器”是指具有如下存储单元的半导体器件：所述存储单元垂直布置在横向取向的衬底上，以使得所述存储单元的数量在垂直方向上相对于衬底提高。如本文使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
PCM可以基于以电热方式对相变材料所做的加热和淬火来利用相变材料(例如，硫属元素化物合金)中的非晶相和晶相的电阻率之间的差异。PCM单元中的相变材料可以位于两个电极之间，并且可以施加电流以使材料(或其阻挡电流通路的至少部分)在两种相之间反复切换，以存储数据。PCM单元可以在3D中垂直堆叠以形成3D PCM。
3D PCM包括3D XPoint存储器，其基于体块材料属性的电阻改变(例如，处于高电阻状态或低电阻状态)来存储数据，该方案与可堆叠的交叉点数据存取阵列相结合，以使得能够进行位寻址。例如，图1示出了示例性3D XPoint存储器件100的透视图。根据一些实施例，3D XPoint存储器件100具有无晶体管的交叉点架构，该架构使存储单元位于垂直导体的相交处。3D XPoint存储器件100包括同一平面中的多条平行下部位线102以及在下部位线102上方的同一平面中的多条平行上部位线104。3D XPoint存储器件100还包括在垂直方向上在下部位线102和上部位线104之间的同一平面中的多条平行字线106。如图1所示，每条下部位线102和每条上部位线104在平面图(平行于晶片平面)中沿位线方向横向延伸，并且每条字线106在平面图中沿字线方向横向延伸。每条字线106垂直于每条下部位线102和每条上部位线104。
要指出的是，在图1中包括x轴和y轴以例示晶片平面中的两个正交方向。x方向是字线方向，并且y方向是位线方向。要指出的是，图1中还包括z轴，以进一步例示3D XPoint存储器件100中的部件的空间关系。3D XPoint存储器件100的衬底(未示出)包括在x-y平面中横向延伸的两个横向表面：处于晶片正面的顶表面以及处于与晶片正面相对的背面的底表面。z轴垂直于x轴和y轴两者。如文中所使用的，当衬底在z方向(垂直于x-y平面的垂直方向)上处于半导体器件(例如，3D XPoint存储器件100)的最低平面中时，半导体器件的一个部件(例如，层或器件)是处于另一部件(例如，层或器件)“上”、“上方”还是“下方”是沿z方向相对于半导体器件的衬底确定的。在本公开中将通篇使用相同的概念来描述空间关系。
如图1所示，3D XPoint存储器件100包括多个存储单元108，每个存储单元108设置在下部位线102或上部位线104与相应字线106的相交处。每个存储单元108至少包括垂直堆叠的PCM元件110和选择器112。每个存储单元108存储单个数据位，并且可以通过改变施加至相应选择器112(其取代了对晶体管的需求)的电压而对每个存储单元108进行写入或读取。可以通过经由与每个存储单元108接触的顶部导体和底部导体(例如，相应的字线106以及下部位线102或上部位线104)施加的电流来单独存取每个存储单元108。3D XPoint存储器件100中的存储单元108按照存储阵列布置。
在现有的3D XPoint存储器中，针对上部位线和下部位线的位线触点在平面图中布置在存储阵列外的两侧。由于3D XPoint存储器由被位线触点包围的一定数量的存储阵列构成，因而位线接触区占据了器件面积的显著部分，这降低了阵列效率。例如，图2A示出了示例性3D XPoint存储器件200的方框图，图2B示出了图2A中的示例性3D XPoint存储器件200的平面图，并且图2C示出了图2A中的示例性3D XPoint存储器件200的透视图。
如图2A中所示，3D XPoint存储器件200包括两个存储阵列A和B 202，每个存储阵列包括3D XPoint存储单元的阵列。对于每个存储阵列202，位线触点设置在围绕存储阵列202的外侧的两个位线接触区(BL CT)204中。也就是说，两个位线接触区204在位线方向(y方向)上布置在相应存储阵列202的两侧，但是在平面图中不与存储阵列202重叠。结果，专用的位线接触区204在位线方向上占据了器件面积的显著部分，由此降低了阵列效率并且使互连路由方案复杂化。3D XPoint存储器件200还包括处于字线接触区(WL CT)206中的字线触点，所述字线接触区在字线方向(x方向)上处于相应存储阵列202的中间。
如图2B中所示，每条位线208(下部位线或者上部位线)在位线方向上延伸超出存储阵列202并在存储阵列202外。在每条位线208的处于存储阵列202之外的一端或两端处，形成具有大于位线208的临界尺寸的临界尺寸的位线外延部210，从而与位线208相比以放宽的临界尺寸放置位线触点212。也就是说，位线触点212的临界尺寸大于位线208的临界尺寸，这进一步提高了位线接触区204的尺寸并且降低了阵列效率。例如，如图2C的透视图中所示，由于每条位线208在存储阵列202外在任一位线方向上横向延伸，增大其临界尺寸以形成相应的位线外延部210。具有放宽的临界尺寸(例如，大于位线208的临界尺寸)的位线触点212被设置在每个位线外延部210下方并与之接触，即，在同一垂直方向上向下延伸。
根据本公开的各种实施例提供了用于3D PCM存储器件(例如，3D XPoint存储器件)的改进互连方案及其制作方法。位线触点可以形成在存储阵列区内，这消除了对处于存储阵列区外的专用位线接触区的需求，由此提高了存储阵列效率并且简化了互连路由。在一些实施例中，在平面图中，位线触点被内含式地设置在存储单元之间，即，与存储阵列重叠。在一些实施例中，位线触点的临界尺寸不大于对应位线的临界尺寸。也就是说，位线触点的临界尺寸与位线的临界尺寸相比不再有所放宽，并且可以使位线触点尺寸收缩，以进一步节约接触面积。根据一些实施例，为了形成具有未放宽的临界尺寸的位线触点，使用原位聚合物沉积和蚀刻方案。
图3A示出了根据本公开的一些实施例的示例性3D PCM存储器件300的方框图。3DPCM存储器件300(例如3D XPoint存储器件)可以包括多个存储阵列A和B 302，每个存储阵列包括设置在存储阵列区中的3D PCM单元的阵列。对于每个存储阵列302，3D PCM存储器件300还可以包括设置在沿位线方向(y方向)处于存储阵列区的两端的两个位线接触区(BLCT)304中的位线触点。与位线触点处于存储阵列区外的图2A中的3D XPoint存储器件不同，3D PCM存储器件300中的至少一些位线触点设置在存储阵列区内。根据一些实施例，如图3A所示，每个位线接触区304与相应的存储阵列302完全重叠。也就是说，根据一些实施例，位线接触区304中的位线触点中的每者设置在存储阵列区内。对于每个存储阵列302，3D PCM存储器件300还可以包括沿字线方向(x方向)处于存储阵列区的中间的字线接触区(WL CT)306。3D PCM存储器件300的字线触点可以设置在字线接触区306中。在一些实施例中，字线触点中的每者设置在存储阵列区内。通过将字线接触区306和位线接触区304两者布置在相应存储阵列302的存储阵列区内，能够节约接触面积，并且能够提高存储阵列效率。
图3B示出了根据本公开的一些实施例的图3A中的示例性3D PCM存储器件300的平面图。如图3B所示，3D PCM存储器件300还可以包括多条位线308。根据一些实施例，每条位线308沿位线方向(y方向)跨越存储阵列302的存储阵列区延伸。与图2B中的3D XPoint存储器件200中的延伸超出存储阵列302并且在存储阵列302之外的位线208不同，3D PCM存储器件300中的位线308设置在存储阵列302的存储阵列区内。与包括具有放宽的临界尺寸的位线外延部210(在上面形成位线触点212)的3D XPoint存储器件200不同，3D PCM存储器件300包括与相应的位线308直接接触的位线触点310。每个位线触点310可以设置在位于存储阵列302的存储阵列区内的位线接触区304中。在一些实施例中，每个位线触点310的临界尺寸不大于每条位线308的临界尺寸。也就是说，根据一些实施例，位线触点310的临界尺寸与位线308相比不再放宽。因而，可以使位线触点尺寸收缩，以进一步节约接触面积。应当理解，尽管如图3B所示每条位线308分别与处于两个位线接触区304中的两个位线触点310接触，但是在其他一些实施例中，一条或多条位线308可以仅与处于两个位线接触区304中的任一个中的一个位线触点310接触。
图3C示出了根据本公开的一些实施例的图3A中的示例性3D PCM存储器件300的透视图。如图3C所示，3D PCM存储器件300还可以包括多条字线312。根据一些实施例，每条字线312沿字线方向(x方向)跨越存储阵列302的存储阵列区延伸。也就是说，3D PCM存储器件300(例如3D XPoint存储器件)的字线312和位线308可以是处于交叉点结构中的垂直布置的导体。
在一些实施例中，3D PCM存储器件300包括相互平行的下部位线308A和上部位线308B。例如，如图3C所示，下部位线308A和上部位线308B中的每者在位线方向(y方向)上跨越存储阵列302横向延伸。根据一些实施例，下部位线308A和上部位线308B具有相同的临界尺寸，例如，x方向上的相同宽度。在一个示例中，下部位线308A和上部位线308B的临界尺寸可以是大约20nm，并且下部位线308A和上部位线308B的间距可以是大约40nm。在一些实施例中，3D PCM存储器件300还包括在z方向上在下部位线308A和上部位线308B之间的同一平面中的平行字线312。根据一些实施例，字线312中的每者垂直于下部位线308A和上部位线308B。在一个示例中，字线312的临界尺寸(例如，y方向上的宽度)可以为大约20nm，并且字线312的间距为大约40nm。下部位线308A、上部位线308B和字线312可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，下部位线308A、上部位线308B和字线312中的每者包括金属，例如钨。
在一些实施例中，3D PCM存储器件300包括多个下部存储单元314A和多个上部存储单元314B，每个下部存储单元设置在下部位线308A和字线312中的相应一个的相交处，并且每个上部存储单元设置在上部位线308B和字线312中的相应一个的相交处。可以通过经由与存储单元314A或314B接触的相应字线312和位线308A或308B施加的电流来单独存取每个存储单元314A或314B。下部存储单元314A和上部存储单元314B中的每者可以包括堆叠的PCM元件322、选择器318以及多个电极316、320和324。PCM元件322可以基于以电热方式对相变材料所做的加热和淬火来利用相变材料中的非晶相和晶相的电阻率之间的差异。可以施加电流以使PCM元件322的相变材料(或者其阻挡所述电流通路的至少部分)在两个相之间反复切换，以存储数据。可以在每个存储单元314A或314B中存储数据的单个位，并且可以通过改变施加至相应选择器318的电压进行单个位的写入或读取，这样做消除了对晶体管的需求。在一些实施例中，三个电极316、320和324分别设置在选择器318下方、选择器318和PCM元件322之间以及PCM元件322上方。应当理解，在一些其他实施例中，可以交换选择器318和PCM元件322的相对位置。
在3D PCM存储器件300是3D XPoint存储器件的一些实施例中，选择器318和PCM元件322可以处于双重堆叠存储/选择器结构中。根据一些实施例，PCM元件322的材料包括基于硫属元素化物的合金(硫属元素化物玻璃)，例如GST(Ge-Sb-Te)合金，或者包括任何其他适当的相变材料。选择器318的材料可以包括任何适当的双向阈值开关(OTS)材料，诸如ZnxTey、GexTey、NbxOy、SixAsyTez等。应当理解，存储阵列302的结构、配置和材料不限于图3C中的示例，并且可以包括任何适当结构、配置和材料。电极316、320和324可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、碳、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，电极316、320和324中的每者包括碳，例如非晶碳。
如图3C中所示，3D PCM存储器件300还可以包括处于下部位线308A下方并与之接触的下部位线触点310A、以及处于上部位线308B上方并与之接触的上部位线触点310B。根据一些实施例，下部位线触点310A向下延伸并且上部位线触点310B向上延伸。也就是说，下部位线触点310A和上部位线触点310B能够朝相反方向垂直延伸。下部位线触点310A和上部位线触点310B可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，下部位线触点310A和上部位线触点310B中的每者包括金属，例如钨。因而，下部位线触点310A和上部位线触点310B分别电连接至下部位线308A和上部位线308B，从而单独对相应的下部存储单元314A或上部存储单元314B进行寻址。
如上文所述，位线触点310A和310B可以具有未放宽的临界尺寸，即，收缩的触点尺寸，以进一步有效地使用芯片空间。在一些实施例中，下部位线触点310A和上部位线触点310B的至少其中之一的临界尺寸(例如，直径)不大于对应的下部位线308A或上部位线308B的临界尺寸(例如，x方向上的宽度)。在一个示例中，下部位线触点310A和上部位线触点310B的至少其中之一的临界尺寸可以与对应的下部位线308A或上部位线308B的临界尺寸相同。在另一个示例中，下部位线触点310A和上部位线触点310B的至少其中之一的临界尺寸可以小于对应的下部位线308A或上部位线308B的临界尺寸。在一些实施例中，下部位线触点310A和上部位线触点310B的至少其中之一的临界尺寸不大于大约60nm，例如不大于60nm。在一些实施例中，下部位线触点310A和上部位线触点310B的至少其中之一的临界尺寸处于大约10nm和大约30nm之间，例如处于10nm和30nm之间(例如，10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、由下端与这些值中的任何值限定的任何范围，或者处于这些值中的任何两个值限定的任何范围中)。在一些实施例中，下部位线触点310A和上部位线触点310B中的每者的临界尺寸不大于下部位线308A和上部位线308B中的每者的临界尺寸。在一些实施例中，位线308A和308B以及位线触点310A和310B的临界尺寸均为大约20nm，例如20nm。
在一些实施例中，下部位线触点310A和上部位线触点310B的至少其中之一具有与对应的下部位线308A或上部位线308B相同的间距。在一些实施例中，所述间距不大于大约80nm，例如不大于80nm。在一些实施例中，所述间距处于大约20nm和大约60nm之间，例如处于20nm和60nm之间(例如，20nm、22nm、24nm、26nm、28nm、30nm、32nm、34nm、36nm、38nm、40nm、42nm、44nm、46nm、48nm、50nm、52nm、54nm、56nm、58nm、60nm、由所述下端与这些值中的任何值限定的任何范围，或者处于这些值中的任何两个值限定的任何范围中)。在一些实施例中，下部位线触点310A和上部位线触点310B中的每者的间距不大于下部位线308A和上部位线308B中的每者的间距。在一些实施例中，位线308A和308B以及位线触点310A和310B的间距均为大约40nm，例如40nm。通过使位线触点310A和310B具有未放宽的临界尺寸和间距，位线触点310A和310B可以直接与位线308A和308B接触，而不是与位线外延部(例如，图2C中所示的210)接触。
在一些实施例中，下部位线触点310A和上部位线触点310B的至少其中之一在平面图(平行于晶片平面)中内含式地设置于存储阵列302的下部存储单元314A和上部存储单元314B之间。如本文所用，(i)当位线触点310A或310B在平面图中与存储单元314A和314B的至少其中之一重叠时，或者(ii)当位线触点310A或310B在平面图中设置于存储单元314A和314B之间时，位线触点310A或310B“内含式地”设置于存储阵列302的存储单元314A和314A“之间”。如图3C所示，由于存储单元314A和314B被布置在字线312与位线308A和308B的相交处，并且每个位线触点310A或310B与相应的位线308A或308B接触，因而存储阵列302在位线方向(y方向)上的最外侧存储单元314A和314B限定了能够设置下部位线触点310A和/或上部位线触点310B的范围(处于边界“a”和“b”之间)。如图3C中所示，下部位线触点310A和上部位线触点310B两者分别与最外侧存储单元314A和314B重叠。换言之，每个位线触点310A或310B设置在存储阵列302的存储阵列区内。应当理解，下部位线触点310A和/或上部位线触点310B可以在平面图中内含式地设置在存储单元314A和314B之间的任何位置中(例如，图3C中的边界“a”和“b”之间的任何地方)。在一些实施例中，下部位线触点310A和上部位线触点310B的至少其中之一在平面图中设置在存储阵列302的下部存储单元314A和上部存储单元314B之间，即，在平面图中不与存储单元314A或314B重叠。
尽管在图3C中，下部位线触点310A和上部位线触点310B中的每者在平面图中内含式地设置在存储单元302的下部存储单元314A和上部存储单元314B之间，但是应当理解，在一些其他实施例中，下部位线触点和上部位线触点之一可以在平面图中被设置在存储阵列之外。换言之，下部位线触点或上部位线触点在平面图中被内含式地设置于下部存储单元和上部存储单元之间。例如，图4A示出了根据本公开的一些实施例的另一示例性3D PCM存储器件400的透视图，并且图4B示出了根据本公开的一些实施例的又一示例性3D PCM存储器件401的透视图。除了上部位线和上部位线触点之外，3D PCM存储器件400与图3C中的3DPCM存储器件300类似。为了便于描述将不再重复上文已经联系图3C中的3D PCM存储器件300描述过的相同部件的结构、功能和材料。
根据一些实施例，如图4A中所示，上部位线402B在位线方向(y方向)上横向延伸超出存储阵列302，并且与上部位线402B接触的上部位线触点404B在平面图中未被内含式地设置在存储阵列302的下部存储单元314A和上部存储单元314B之间。也就是说，根据一些实施例，下部位线触点310A被设置在存储阵列302的存储阵列区内，同时上部位线触点404B被设置在存储阵列302的存储阵列区外。在一些实施例中，下部位线触点310A和上部位线触点404B朝相同方向延伸，例如，如图4A所示向下延伸，从而能够从3D PCM存储器件的同一侧将位线触点310A和404B焊盘引出(pad-out)。尽管上部位线402B在图4A中延伸超出存储阵列302，但是应当理解，上部位线402B的临界尺寸可以不增大，即，不形成上部位线外延部，并且上部位线触点404B的临界尺寸(例如，直径)可以不大于上部位线402B的临界尺寸(例如，x方向上的宽度)，如上文所详述的。
现在参考图4B，除了下部位线和下部位线触点之外，3D PCM存储器件401与图3C中的3D PCM存储器件300类似。为了便于描述将不再重复上文已经联系图3C中的3D PCM存储器件300描述过的相同部件的结构、功能和材料。根据一些实施例，如图4B中所示，下部位线406A在位线方向(y方向)上横向延伸超出存储阵列302，并且与下部位线406A接触的下部位线触点408A在平面图中未被内含式地设置在存储阵列302的下部存储单元314A和上部存储单元314B之间。也就是说，根据一些实施例，上部位线触点310B被设置在存储阵列302的存储阵列区内，同时下部位线触点408A被设置在存储阵列302的存储阵列区外。在一些实施例中，下部位线触点408A和上部位线触点310B朝相同的方向延伸，例如，如图4B所示向上延伸，从而能够从3D PCM存储器件400的同一侧将位线触点408A和310B焊盘引出。尽管下部位线406A在图4B中延伸超出存储阵列302，但是应当理解，下部位线406A的临界尺寸可以不增大，即，不形成下部位线外延部，并且下部位线触点408A的临界尺寸(例如，直径)可以不大于下部位线406A的临界尺寸(例如，x方向上的宽度)，如上文所详述的。
图5A–5L示出了根据本公开的一些实施例的用于形成3D PCM存储器件的示例性制作工艺。图6示出了根据本公开的一些实施例的用于形成3D PCM存储器件的示例性方法600的流程图。图5A–5L和图6中所示的3D PCM存储器件的示例包括图4A中所示的3D PCM存储器件400。将对图5A–5L以及图6一起描述。应当理解，方法600中所示的操作并非排他的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图6所示的顺序执行的。
参考图6，方法600开始于操作602，其中形成下部位线触点和与下部位线触点发生接触的下部位线。在一些实施例中，形成下部位线触点包括原位聚合物沉积和蚀刻，从而使下部位线触点的临界尺寸不大于下部位线的临界尺寸。在一些实施例中，为了形成下部位线，沉积导体层，对该导体层进行双重图案化，并且对经双重图案化的导体层进行蚀刻。导体层可以包括钨。在一些实施例中，下部位线触点的临界尺寸不大于下部位线的临界尺寸。例如，临界尺寸不大于大约60nm，例如处于大约10nm和大约30nm之间。在一些实施例中，下部位线触点具有与下部位线相同的间距。例如，间距不大于大约80nm。
参考图5A，形成穿过电介质层502的多个下部位线触点504。为了形成下部位线触点504，可以首先通过一种或多种薄膜沉积工艺形成具有电介质材料(例如氧化硅)的电介质层502，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。可以使用原位聚合物沉积和蚀刻穿过电介质层502蚀刻出如上文所详述的具有未放宽的临界尺寸和间距的下部位线触点504的接触孔(未示出)，以控制接触孔的尺寸。例如，可以对等离子体蚀刻工艺进行修改，从而使聚合物沉积(例如，碳氟聚合物层的积聚)发生在等离子体蚀刻期间，以控制蚀刻速率(又称为“聚合”)。之后，可以在同一等离子体蚀刻机中执行等离子体蚀刻，以对该聚合物层进行深蚀刻并最终去除该聚合物层。原位聚合物沉积和蚀刻能够在图案化之后进一步降低下部位线触点504的临界尺寸，以实现可能不容易通过光刻取得的收缩的触点尺寸。例如，下部位线触点504的接触孔的临界尺寸在光刻之后可以处于大约50nm和大约60nm之间，并且可以在原位聚合物沉积和蚀刻之后进一步下降至大约20nm和大约30nm。在形成接触孔之后，可以通过使用一种或多种薄膜沉积工艺沉积一种或多种导电材料(例如钨)以填充接触孔而形成下部位线触点504，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。可以通过化学机械抛光(CMP)和/或蚀刻使下部位线触点504进一步平面化，使得下部位线触点504的上端(顶表面)与电介质层502的顶表面平齐。
如图5A所示，导体层508形成在电介质层502上并与下部位线触点504接触。在一些实施例中，使用一种或多种薄膜沉积工艺沉积金属层(例如钨层)，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。如下文参考图5B所详述的，之后对导体层508进行双重图案化，并对经双重图案化的导体层508进行蚀刻，以分别形成处于下部位线触点504上方并与之接触的下部位线536。
方法600进行至操作604，如图6所示，其中，在下部位线上方形成与下部位线接触的多个下部存储单元。下部存储单元中的每者可以包括堆叠的PCM元件、选择器和多个电极。在一些实施例中，下部位线触点在平面图中内含式地设置在下部存储单元之间。根据一些实施例，为了形成多个下部存储单元，相继沉积第一导体、OTS材料、第二导体、基于硫属元素化物的合金和第三导体的层，以形成存储堆叠层，并且接下来在两个垂直方向上对存储堆叠层进行蚀刻。第一导体、第二导体和第三导体中的每者可以包括非晶碳。在一些实施例中，为了接下来对存储堆叠层进行蚀刻，在两个垂直方向中的第一方向上对存储堆叠层进行双重图案化，在第一方向上对经双重图案化的存储堆叠层进行蚀刻以形成第一缝隙，利用电介质材料填充第一缝隙，在两个垂直方向中的第二方向上对经蚀刻的存储堆叠层进行双重图案化，在第二方向上对经双重图案化、经蚀刻的存储堆叠层进行蚀刻以形成第二缝隙，并且利用电介质材料填充第二缝隙。
如图5A所示，在导体层508上形成下部存储堆叠层506。在一些实施例中，为了形成下部存储堆叠层506，使用一种或多种薄膜沉积工艺相继沉积第一导体层510、OTS材料层512、第二导体层514、基于硫属元素化物的合金层516和第三导体层518，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、任何其他适当沉积工艺或其任何组合。例如，第一导体层510、第二导体层514和第三导体层518中的每者可以包括非晶碳，OTS材料层512可以包括ZnxTey、GexTey、NbxOy、SixAsyTez等，并且基于硫属元素化物的合金层516可以包括GST合金。应当理解，在一些实施例中，可以交换沉积OTS材料层512和基于硫属元素化物的合金层516的顺序。在一些实施例中，通过使用一种或多种薄膜沉积工艺沉积电介质材料(例如氮化硅)而在下部存储堆叠层506上形成电介质层520，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图5B所示，在位线方向(y方向)上对下部存储堆叠层506以及其下的导体层508和其上的电介质层520(图5A所示)进行蚀刻。在一些实施例中，首先在位线方向上对下部存储堆叠层506、导体层508和电介质层520进行双重图案化。例如，通过光刻、显影和蚀刻在电介质层520上对蚀刻掩模(未示出)图案化。蚀刻掩模可以是光致抗蚀剂掩模或基于光刻掩模进行图案化的硬掩模。双重图案化可以包括但不限于光刻-蚀刻-光刻-蚀刻(LELE)间距分裂或自对准双重图案化(SADP)，以控制将要形成的下部位线536和下部存储单元538(图5G中所示)的临界尺寸。在一些实施例中，在位线方向上对经双重图案化的下部存储堆叠层506、导体层508和电介质层520进行蚀刻，以在位线方向上形成平行的第一缝隙522。可以使用双重图案化蚀刻掩模通过一种或多种湿法蚀刻和/或干法蚀刻工艺(例如深反应离子蚀刻(DRIE))来蚀刻穿过下部存储堆叠层506、导体层508和电介质层520，以同时形成平行的第一缝隙522。由此形成沿位线方向延伸的平行的下部位线536，根据一些实施例，它们处于下部位线触点504上方并与之接触。由此还形成了由第一缝隙522隔开的经蚀刻的存储堆叠层524。
如图5C所示，利用电介质材料526(例如，氧化硅)填充第一缝隙522(图5C中所示)。在一些实施例中，使用一种或多种薄膜沉积工艺、后面跟随着诸如CMP和/或蚀刻的平面化工艺将电介质材料526沉积到第一缝隙522中，所述沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、任何其他适当沉积工艺、或其任何组合。例如，可以使用ALD、后面跟随着CMP将氧化硅沉积到第一缝隙522中以填充第一缝隙522。
如图5D所示，在电介质层502上形成多个字线触点528。在一些实施例中，字线触点528是通过首先进行图案化、后面跟随着原位聚合物沉积和蚀刻、以及诸如CVD、PVD或ALD的一种或多种薄膜沉积工艺而形成的。可以使用CMP使字线触点528的上端(顶表面)平面化，从而使之与经蚀刻的存储堆叠层524的顶表面平齐。根据一些实施例，在平面化工艺期间，电介质层520(图5C所示)和电介质材料526的顶部部分被去除，以暴露经蚀刻的存储堆叠层524的第三导体层518的顶表面。
方法600进行至操作606，如图6中所示，其中，在下部存储单元上方的同一平面中形成与下部存储单元接触的多条平行字线。字线中的每者可以与下部位线垂直。在一些实施例中，为了形成字线，沉积导体层，对该导体层进行双重图案化，并且对经双重图案化的导体层进行蚀刻。
如图5E所示，导体层530形成在经蚀刻的存储堆叠层524和电介质材料526上并且与字线触点528的上端接触。在一些实施例中，使用一种或多种薄膜沉积工艺沉积金属层(例如钨层)，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图5F所示，之后在字线方向(x方向)上对导体层530进行双重图案化，以形成沿字线方向延伸的蚀刻掩模532。可以通过光刻、显影和蚀刻在导体层530上对蚀刻掩模532进行图案化。蚀刻掩模532可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的硬掩模。双重图案化可以包括但不限于LELE间距分裂或SADP，以控制将要形成的下部字线534和下部存储单元538(图5G中所示)的临界尺寸。在字线方向上执行图5F中的双重图案化工艺，字线方向垂直于执行图5B中的双重图案化工艺的位线方向。
如图5G所示，在字线方向(x方向)上对导体层530(如图5F中所示)和其下的经蚀刻的存储堆叠层524进行蚀刻，以在字线方向上形成第二缝隙537。根据一些实施例，蚀刻停止在下部位线536处，从而使下部位线536保持完好。可以使用蚀刻掩模532通过一种或多种湿法蚀刻和/或干法蚀刻工艺(例如DRIE)来蚀刻穿过导体层530和经蚀刻的存储堆叠层524，以同时形成平行的第二缝隙537。根据一些实施例，由此在字线触点528上方形成与字线触点528接触的沿字线方向延伸的平行下部字线534。由此，还分别在下部位线536和下部字线534的相交处形成了下部存储单元538。每个下部存储单元538可以包括第一导体层510(作为第一电极)、OTS材料层512(作为选择器)、第二导体层514(作为第二电极)、基于硫属元素化物的合金层516(作为PCM元件)和第三导体层518(作为第三电极)。根据一些实施例，下部存储单元538处于下部位线536上方并与之接触。在一些实施例中，对下部存储单元538图案化(例如，通过图5F中的双重图案化工艺)，使得每个下部位线触点504在平面图中内含式地设置在下部存储单元538之间。
尽管未示出，但是可以利用电介质材料(例如氧化硅)填充第二缝隙537。在一些实施例中，使用一种或多种薄膜沉积工艺、后面跟随着诸如CMP和/或蚀刻的平面化工艺将电介质材料沉积到第二缝隙537中，所述沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、任何其他适当沉积工艺或其任何组合。例如，可以使用ALD、后面跟随着CMP将氧化硅沉积到第二缝隙537中以填充第二缝隙537。
方法600进行至操作608，如图6所示，其中，在字线上方形成与字线接触的多个上部存储单元。上部存储单元中的每者可以包括堆叠的PCM元件、选择器和多个电极。上部存储单元中的每者可以与字线中的相应的一条接触。根据一些实施例，为了形成多个上部存储单元，相继沉积第一导体、OTS材料、第二导体、基于硫属元素化物的合金和第三导体的层，以形成存储堆叠层，并且接下来在两个垂直方向上对存储堆叠层进行蚀刻。第一导体、第二导体和第三导体中的每者可以包括非晶碳。在一些实施例中，为了接下来对存储堆叠层进行蚀刻，在两个垂直方向中的第一方向上对存储堆叠层进行双重图案化，在第一方向上对经双重图案化的存储堆叠层进行蚀刻以形成第一缝隙，利用电介质材料填充第一缝隙，在两个垂直方向中的第二方向上对经蚀刻的存储堆叠层进行双重图案化，在第二方向上对经双重图案化的经蚀刻的存储堆叠层进行蚀刻以形成第二缝隙，并且利用电介质材料填充第二缝隙。
如图5H所示，在下部字线534上形成导体层542，并且在导体层542上形成上部存储堆叠层540。在一些实施例中，为了形成上部存储堆叠层540，使用一种或多种薄膜沉积工艺相继沉积第一导体层544、OTS材料层546、第二导体层548、基于硫属元素化物的合金层550和第三导体层552，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、任何其他适当沉积工艺或其任何组合。例如，第一导体层544、第二导体层548和第三导体层552中的每者可以包括非晶碳，OTS材料层546可以包括ZnxTey、GexTey、NbxOy、SixAsyTez等，并且基于硫属元素化物的合金层550可以包括GST合金。应当理解，在一些实施例中可以交换沉积OTS材料层546和基于硫属元素化物的合金层550的顺序。在一些实施例中，通过使用一种或多种薄膜沉积工艺沉积电介质材料(例如氮化硅)而在上部存储堆叠层540上形成电介质层554，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图5I所示，在字线方向(x方向)上，对上部存储堆叠层540以及其下的导体层542(如图5H所示)和其上的电介质层554进行蚀刻。在一些实施例中，首先在字线方向上对上部存储堆叠层540、导体层542和电介质层554进行双重图案化。例如，通过光刻、显影和蚀刻在电介质层554上对蚀刻掩模(未示出)图案化。蚀刻掩模可以是光致抗蚀剂掩模或基于光刻掩模进行图案化的硬掩模。双重图案化可以包括但不限于LELE间距分裂或SADP，以控制将要形成的上部字线534和上部存储单元562(图5L中所示)的临界尺寸。在一些实施例中，在字线方向上对经双重图案化的上部存储堆叠层540、导体层542和电介质层554进行蚀刻，以在字线方向上形成平行的第一缝隙556。可以使用双重图案化蚀刻掩模通过一种或多种湿法蚀刻和/或干法蚀刻工艺(例如DRIE)来蚀刻穿过上部存储堆叠层540、导体层542和电介质层554，以同时形成平行的第一缝隙556。根据一些实施例，由此在下部字线534上方形成与之接触的沿字线方向延伸的平行上部字线543。由此还形成了由第一缝隙556隔开的经蚀刻的存储堆叠层541。应当理解，在一些实施例中，可以省略导体层542和所得到的上部字线543，使得字线仅包括下部字线534，而不包括上部字线543。
尽管未示出，但是可以利用电介质材料(例如氧化硅)填充第一缝隙556。在一些实施例中，使用一种或多种薄膜沉积工艺、后面跟随着诸如CMP和/或蚀刻的平面化工艺将电介质材料沉积到第一缝隙556中，所述沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、任何其他适当沉积工艺或其任何组合。例如，可以使用ALD、后面跟随着CMP将氧化硅沉积到第一缝隙556中以填充第一缝隙556。
在一些实施例中，在形成上部存储单元之前形成上部位线触点。形成上部位线触点可以包括原位聚合物沉积和蚀刻，从而使上部位线触点的临界尺寸不大于上部位线的临界尺寸。例如，临界尺寸不大于大约60nm，例如处于大约10nm和大约30nm之间。在一些实施例中，上部位线触点具有与上部位线相同的间距。例如，间距不大于大约80nm。
如图5J所示，形成多个上部位线触点558。在一些实施例中，通过首先进行图案化、后面跟随着原位聚合物沉积和蚀刻来形成上部位线触点558。可以使用原位聚合物沉积和蚀刻来蚀刻出如上文所详述的具有未放宽的临界尺寸和间距的上部位线触点558的接触孔(未示出)，以控制接触孔的尺寸。例如，可以对等离子体蚀刻工艺进行修改，从而使聚合物沉积(例如，碳氟聚合物层的积聚)发生在等离子体蚀刻期间，以控制蚀刻速率(又称为“聚合”)。之后，可以在同一等离子体蚀刻机中执行等离子体蚀刻，以对聚合物层进行深蚀刻并最终去除该聚合物层。原位聚合物沉积和蚀刻能够在图案化之后进一步降低上部位线触点558的临界尺寸，从而实现可能不容易通过光刻取得的收缩的触点尺寸。在形成接触孔之后，可以通过使用一种或多种薄膜沉积工艺沉积一种或多种导电材料(例如钨)以填充接触孔而形成上部位线触点558，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。可以使用CMP使上部位线触点558的上端(顶表面)平面化，从而使之与经蚀刻的存储堆叠层541的顶表面平齐。根据一些实施例，在平面化工艺期间，电介质层554(图5I所示)和填充第一缝隙556的电介质材料(未示出)的顶部部分被去除以暴露经蚀刻的存储堆叠层541的第三导体层552的顶表面。
方法600进行至操作610，如图6所示，其中，在上部存储单元上方形成与之接触的上部位线。上部位线可以与字线中的每者垂直。在一些实施例中，为了形成上部位线，沉积导体层，对该导体层进行双重图案化，并且对经双重图案化的导体层进行蚀刻。
如图5K所示，在经蚀刻的存储堆叠层541和填充第一缝隙556(如图5J所示)的电介质材料(未示出)上形成导体层564。导体层564处于上部位线触点558和经蚀刻的存储堆叠层541(如图5J所示)上方并与它们接触。在一些实施例中，使用一种或多种薄膜沉积工艺沉积金属层(例如，钨层)，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图5K所示，之后在位线方向(y方向)上对导体层564进行双重图案化，以形成沿位线方向延伸的蚀刻掩模568。可以通过光刻、显影和蚀刻在导体层564上对蚀刻掩模568进行图案化。蚀刻掩模568可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的硬掩模。双重图案化可以包括但不限于LELE间距分裂或SADP，以控制将要形成的上部字线560和上部存储单元562(图5L中所示)的临界尺寸。在位线方向上执行图5K中的双重图案化工艺，位线方向垂直于执行图5I中的双重图案化工艺的字线方向。
如图5L所示，在位线方向(y方向)上对导体层564(如图5K中所示)和其下的经蚀刻的存储堆叠层541进行蚀刻，以在位线方向上形成第二缝隙570。根据一些实施例，蚀刻停止在上部字线543处，从而使上部字线543保持完好。可以使用蚀刻掩模568(如图5K所示)通过一种或多种湿法蚀刻和/或干法蚀刻工艺(例如DRIE)来蚀刻穿过导体层564和经蚀刻的存储堆叠层541，以同时形成平行的第二缝隙570。根据一些实施例，由此在上部位线触点558上方形成与之接触的沿位线方向延伸的平行的上部位线560。由此，还分别在上部位线560和上部字线543的相交处形成了上部存储单元562。每个上部存储单元562可以包括第一导体层544(作为第一电极)、OTS材料层546(作为选择器)、第二导体层548(作为第二电极)、基于硫属元素化物的合金层550(作为PCM元件)和第三导体层552(作为第三电极)。根据一些实施例，上部位线560也处于上部存储单元562上方并与之接触。根据一些实施例，每个上部存储单元562的顶表面与上部位线触点558的顶表面(上端)平齐。
尽管未示出，但是可以利用电介质材料(例如氧化硅)填充第二缝隙570。在一些实施例中，使用一种或多种薄膜沉积工艺、后面跟随着诸如CMP和/或蚀刻的平面化工艺将电介质材料沉积到第二缝隙570中，所述沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、任何其他适当沉积工艺或其任何组合。例如，可以使用ALD、后面跟随着CMP将氧化硅沉积到第二缝隙570中以填充第二缝隙570。
在一些实施例中，上部位线触点558是在形成上部存储单元562之前形成的。因而，如图5L所示，向下延伸的上部位线触点558未在平面图中内含式地形成于上部存储单元562之间。应当理解，在一些实施例中，上部位线触点可以是在形成上部存储单元562之后形成的，从而使上部位线触点能够在平面图中内含式地形成于上部存储单元562之间。例如，方法600可以任选地进行至操作612，如图6所示，其中，在上部位线上方形成与之接触的上部位线触点。在一些实施例中，上部位线触点在平面图中内含式地设置于上部存储单元之间。在一些实施例中，形成上部位线触点包括原位聚合物沉积和蚀刻，从而使上部位线触点的临界尺寸不大于上部位线的临界尺寸。例如，临界尺寸不大于大约60nm，例如处于大约10nm和大约30nm之间。在一些实施例中，上部位线触点具有与上部位线相同的间距。例如，间距不大于大约80nm。形成上部位线触点的细节与上文联系图5A描述的形成下部位线触点504的细节基本类似，并且因而为了便于描述将不再对其加以重复。根据一些实施例，一旦形成，上部位线触点就处于上部位线560上方并与之接触，而且还在平面图中内含式地处于上部存储单元562之间。
根据本公开的一个方面，公开了一种用于形成3D存储器件的方法。形成下部位线触点和与下部位线触点发生接触的下部位线。在下部位线上方形成与之接触的多个下部存储单元。下部存储单元中的每者包括堆叠的相变存储器(PCM)元件、选择器和多个电极。在下部存储单元上方的同一平面中形成与之接触的多条平行字线。所述字线中的每者与下部位线垂直。在字线上方形成与之接触的多个上部存储单元。上部存储单元中的每者包括堆叠的PCM元件、选择器和多个电极。在上部存储单元上方形成与之接触的上部位线。上部位线与字线中的每者垂直。在上部位线上方形成与之接触的上部位线触点。下部位线触点和上部位线触点的至少其中之一在平面图中被内含式地设置于下部存储单元和上部存储单元之间。
在一些实施例中，下部位线触点在平面图中内含式地设置在下部存储单元之间。
在一些实施例中，形成下部位线触点包括原位聚合物沉积和蚀刻，从而使下部位线触点的临界尺寸不大于下部位线的临界尺寸。
在一些实施例中，上部位线触点在平面图中内含式地设置于上部存储单元之间。
在一些实施例中，形成上部位线触点包括原位聚合物沉积和蚀刻，从而使上部位线触点的临界尺寸不大于上部位线的临界尺寸。
在一些实施例中，为了形成多个下部存储单元或上部存储单元，相继沉积第一导体、双向阈值开关(OTS)材料、第二导体、基于硫属元素化物的合金和第三导体的层，以形成存储堆叠层，并且接下来在两个垂直方向上对所述存储堆叠层进行蚀刻。在一些实施例中，第一导体、第二导体和第三导体中的每者可以包括非晶碳。
在一些实施例中，为了接下来对存储堆叠层进行蚀刻，在两个垂直方向中的第一方向上对存储堆叠层进行双重图案化，在第一方向上对经双重图案化的存储堆叠层进行蚀刻以形成第一缝隙，利用电介质材料填充第一缝隙，在两个垂直方向中的第二方向上对经蚀刻的存储堆叠层进行双重图案化，在第二方向上对经双重图案化的经蚀刻的存储堆叠层进行蚀刻以形成第二缝隙，并且利用所述电介质材料填充所述第二缝隙。
在一些实施例中，为了形成下部位线、字线或上部位线，沉积导体层，对该导体层进行双重图案化，并且对经双重图案化的导体层进行蚀刻。在一些实施例中，该导体层包括钨。
根据本公开的另一方面，公开了一种用于形成3D存储器件的方法。形成下部位线触点和与下部位线触点发生接触的下部位线。在下部位线上方形成与之接触的多个下部存储单元。下部存储单元中的每者包括堆叠的相变存储器(PCM)元件、选择器和多个电极。下部位线触点在平面图中内含式地设置在下部存储单元之间。在下部存储单元上方的同一平面中形成与之接触的多条平行字线。所述字线中的每者与下部位线垂直。在字线上方形成上部位线触点和多个上部存储单元。上部存储单元中的每者与字线中的相应的一条接触并且包括堆叠的PCM元件、选择器和多个电极。上部存储单元中的每者的顶表面与上部位线触点的顶表面平齐。在上部存储单元和上部位线触点上方形成与之接触的上部位线。
在一些实施例中，形成下部位线触点包括原位聚合物沉积和蚀刻，从而使下部位线触点的临界尺寸不大于下部位线的临界尺寸。
在一些实施例中，形成上部位线触点包括原位聚合物沉积和蚀刻，从而使上部位线触点的临界尺寸不大于上部位线的临界尺寸。
在一些实施例中，为了形成多个下部存储单元或上部存储单元，相继沉积第一导体、双向阈值开关(OTS)材料、第二导体、基于硫属元素化物的合金和第三导体的层，以形成存储堆叠层，并且接下来在两个垂直方向上对所述存储堆叠层进行蚀刻。在一些实施例中，第一导体、第二导体和第三导体中的每者可以包括非晶碳。
在一些实施例中，为了接下来对存储堆叠层进行蚀刻，在两个垂直方向中的第一方向上对存储堆叠层进行双重图案化，在第一方向上对经双重图案化的存储堆叠层进行蚀刻以形成第一缝隙，利用电介质材料填充第一缝隙，在两个垂直方向中的第二方向上对经蚀刻的存储堆叠层进行双重图案化，在第二方向上对经双重图案化的经蚀刻的存储堆叠层进行蚀刻以形成第二缝隙，并且利用所述电介质材料填充所述第二缝隙。
在一些实施例中，为了形成下部位线、字线或上部位线，沉积导体层，对该导体层进行双重图案化，并且对经双重图案化的导体层进行蚀刻。在一些实施例中，该导体层包括钨。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。形成下部位线触点和与下部位线触点发生接触的下部位线。在下部位线上方形成与之接触的多个下部存储单元。下部存储单元中的每者包括堆叠的相变存储器(PCM)元件、选择器和多个电极。在下部存储单元上方的同一平面中形成与之接触的多条平行字线。所述字线中的每者与下部位线垂直。在字线上方形成与之接触的多个上部存储单元。上部存储单元中的每者包括堆叠的PCM元件、选择器和多个电极。在上部存储单元上方形成与之接触的上部位线。上部位线与字线中的每者垂直。形成与上部位线接触的上部位线触点。下部位线触点和上部位线触点的至少其中之一的临界尺寸不大于对应的下部位线或上部位线的临界尺寸。
在一些实施例中，形成下部位线触点或上部位线触点包括原位聚合物沉积和蚀刻。
在一些实施例中，下部位线触点和上部位线触点的至少其中之一的临界尺寸不大于大约60nm。在一些实施例中，下部位线触点和上部位线触点的至少其中之一的临界尺寸处于大约10nm和大约30nm之间。
在一些实施例中，下部位线触点和上部位线触点的至少其中之一具有与对应的下部位线或上部位线相同的间距。在一些实施例中，所述间距不大于大约80nm。
在一些实施例中，下部位线触点和上部位线触点中的每者的临界尺寸不大于下部位线和上部位线中的每者的临界尺寸。
在一些实施例中，为了形成多个下部存储单元或上部存储单元，相继沉积第一导体、双向阈值开关(OTS)材料、第二导体、基于硫属元素化物的合金和第三导体的层，以形成存储堆叠层，并且接下来在两个垂直方向上对所述存储堆叠层进行蚀刻。在一些实施例中，第一导体、第二导体和第三导体中的每者可以包括非晶碳。
在一些实施例中，为了接下来对存储堆叠层进行蚀刻，在两个垂直方向中的第一方向上对存储堆叠层进行双重图案化，在第一方向上对经双重图案化的存储堆叠层进行蚀刻以形成第一缝隙，利用电介质材料填充第一缝隙，在两个垂直方向中的第二方向上对经蚀刻的存储堆叠层进行双重图案化，在第二方向上对经双重图案化的经蚀刻的存储堆叠层进行蚀刻以形成第二缝隙，并且利用所述电介质材料填充所述第二缝隙。
在一些实施例中，为了形成下部位线、字线或上部位线，沉积导体层，对该导体层进行双重图案化，并且对经双重图案化的导体层进行蚀刻。在一些实施例中，该导体层包括钨。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围中的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围中。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据下方权利要求书及其等同物来进行限定。

Claims (30)

1.一种用于形成三维(3D)存储器件的方法，包括：
形成下部位线触点和与所述下部位线触点发生接触的下部位线；
在所述下部位线上方形成与所述下部位线接触的多个下部存储单元，所述下部存储单元中的每者包括堆叠的相变存储器(PCM)元件、选择器和多个电极；
在所述下部存储单元上方的同一平面中形成与所述下部存储单元接触的多条平行字线，所述字线中的每者与所述下部位线垂直；
在所述字线上方形成与所述字线接触的多个上部存储单元，所述上部存储单元中的每者包括堆叠的PCM元件、选择器和多个电极；
在所述上部存储单元上方形成与所述上部存储单元接触的上部位线，所述上部位线与所述字线中的每者垂直；以及
在所述上部位线上方形成与所述上部位线接触的上部位线触点，
其中，所述下部位线触点和所述上部位线触点的至少其中之一在平面图中被内含式地设置于所述下部存储单元和所述上部存储单元之间。
2.根据权利要求1所述的方法，其中，所述下部位线触点在平面图中被内含式地设置在所述下部存储单元之间。
3.根据权利要求2所述的方法，其中，形成所述下部位线触点包括原位聚合物沉积和蚀刻，从而使所述下部位线触点的临界尺寸不大于所述下部位线的临界尺寸。
4.根据权利要求1-3中的任何一项所述的方法，其中，所述上部位线触点在平面图中被内含式地设置在所述上部存储单元之间。
5.根据权利要求4所述的方法，其中，形成所述上部位线触点包括原位聚合物沉积和蚀刻，从而使所述上部位线触点的临界尺寸不大于所述上部位线的临界尺寸。
6.根据权利要求1-5中的任何一项所述的方法，其中，形成所述多个下部存储单元或所述上部存储单元包括：
相继沉积第一导体、双向阈值开关(OTS)材料、第二导体、基于硫属元素化物的合金和第三导体的层，以形成存储堆叠层；以及
接下来在两个垂直方向上对所述存储堆叠层进行蚀刻。
7.根据权利要求6所述的方法，其中，所述第一导体、所述第二导体和所述第三导体中的每者包括非晶碳。
8.根据权利要求6或7所述的方法，其中，接下来对所述存储堆叠层进行蚀刻包括：
在所述两个垂直方向中的第一方向上对所述存储堆叠层进行双重图案化；
在所述第一方向上对经双重图案化的存储堆叠层进行蚀刻以形成第一缝隙；
利用电介质材料填充所述第一缝隙；
在所述两个垂直方向中的第二方向上对经蚀刻的存储堆叠层进行双重图案化；
在所述第二方向上对经双重图案化的经蚀刻的存储堆叠层进行蚀刻以形成第二缝隙；以及
利用所述电介质材料填充所述第二缝隙。
9.根据权利要求1-8中的任何一项所述的方法，其中，形成所述下部位线、所述字线或所述上部位线包括：
沉积导体层；
对所述导体层进行双重图案化；以及
对经双重图案化的导体层进行蚀刻。
10.根据权利要求9所述的方法，其中，所述导体层包括钨。
11.一种用于形成三维(3D)存储器件的方法，包括：
形成下部位线触点和与所述下部位线触点发生接触的下部位线；
在所述下部位线上方形成与所述下部位线接触的多个下部存储单元，所述下部存储单元中的每者包括堆叠的相变存储器(PCM)元件、选择器和多个电极，其中，所述下部位线触点在平面图中内含式地设置在所述下部存储单元之间；
在所述下部存储单元上方的同一平面中形成与所述下部存储单元接触的多条平行字线，所述字线中的每者与所述下部位线垂直；
在所述字线上方形成上部位线触点和多个上部存储单元，所述上部存储单元中的每者与所述字线中的相应的一条接触并且包括堆叠的PCM元件、选择器和多个电极，其中，所述上部存储单元中的每者的顶表面与所述上部位线触点的顶表面平齐；以及
在所述上部存储单元和所述上部位线触点上方形成与所述上部存储单元和所述上部位线触点接触的上部位线。
12.根据权利要求11所述的方法，其中，形成所述下部位线触点包括原位聚合物沉积和蚀刻，从而使所述下部位线触点的临界尺寸不大于所述下部位线的临界尺寸。
13.根据权利要求11或12所述的方法，其中，形成所述上部位线触点包括原位聚合物沉积和蚀刻，从而使所述上部位线触点的临界尺寸不大于所述上部位线的临界尺寸。
14.根据权利要求11-13中的任何一项所述的方法，其中，形成所述多个下部存储单元或所述上部存储单元包括：
相继沉积第一导体、双向阈值开关(OTS)材料、第二导体、基于硫属元素化物的合金和第三导体的层，以形成存储堆叠层；以及
接下来在两个垂直方向上对所述存储堆叠层进行蚀刻。
15.根据权利要求14所述的方法，其中，所述第一导体、所述第二导体和所述第三导体中的每者包括非晶碳。
16.根据权利要求14或15所述的方法，其中，接下来对所述存储堆叠层进行蚀刻包括：
在所述两个垂直方向中的第一方向上对所述存储堆叠层进行双重图案化；
在所述第一方向上对经双重图案化的存储堆叠层进行蚀刻以形成第一缝隙；
利用电介质材料填充所述第一缝隙；
在所述两个垂直方向中的第二方向上对经蚀刻的存储堆叠层进行双重图案化；
在所述第二方向上对经双重图案化的经蚀刻的存储堆叠层进行蚀刻以形成第二缝隙；以及
利用所述电介质材料填充所述第二缝隙。
17.根据权利要求11-16中的任何一项所述的方法，其中，形成所述下部位线、所述字线或所述上部位线包括：
沉积导体层；
对所述导体层进行双重图案化；以及
对经双重图案化的导体层进行蚀刻。
18.根据权利要求17所述的方法，其中，所述导体层包括钨。
19.一种用于形成三维(3D)存储器件的方法，包括：
形成下部位线触点和与所述下部位线触点发生接触的下部位线；
在所述下部位线上方形成与所述下部位线接触的多个下部存储单元，所述下部存储单元中的每者包括堆叠的相变存储器(PCM)元件、选择器和多个电极；
在所述下部存储单元上方的同一平面中形成与所述下部存储单元接触的多条平行字线，所述字线中的每者与所述下部位线垂直；
在所述字线上方形成与所述字线接触的多个上部存储单元，所述上部存储单元中的每者包括堆叠的CPM元件、选择器和多个电极；
在所述上部存储单元上方形成与所述上部存储单元接触的上部位线，所述上部位线与所述字线中的每者垂直；以及
形成与所述上部位线接触的上部位线触点，
其中，所述下部位线触点和所述上部位线触点的至少其中之一的临界尺寸不大于对应的下部位线或上部位线的临界尺寸。
20.根据权利要求19所述的方法，其中，形成所述下部位线触点或上部位线触点包括原位聚合物沉积和蚀刻。
21.根据权利要求19或20所述的方法，其中，所述下部位线触点和所述上部位线触点的至少其中之一的临界尺寸不大于大约60nm。
22.根据权利要求21所述的方法，其中，所述下部位线触点和所述上部位线触点的至少其中之一的临界尺寸处于大约10nm和大约30nm之间。
23.根据权利要求19-22中的任何一项所述的方法，其中，所述下部位线触点和所述上部位线触点的至少其中之一具有与对应的下部位线或上部位线相同的间距。
24.根据权利要求23所述的方法，其中，所述间距不大于大约80nm。
25.根据权利要求19-24中的任何一项所述的方法，其中，所述下部位线触点和所述上部位线触点中的每者的临界尺寸不大于所述下部位线和所述上部位线中的每者的临界尺寸。
26.根据权利要求19-25中的任何一项所述的方法，其中，形成所述多个下部存储单元或所述上部存储单元包括：
相继沉积第一导体、双向阈值开关(OTS)材料、第二导体、基于硫属元素化物的合金和第三导体的层，以形成存储堆叠层；以及
接下来在两个垂直方向上对所述存储堆叠层进行蚀刻。
27.根据权利要求26所述的方法，其中，所述第一导体、所述第二导体和所述第三导体中的每者包括非晶碳。
28.根据权利要求26或27所述的方法，其中，接下来对所述存储堆叠层进行蚀刻包括：
在所述两个垂直方向中的第一方向上对所述存储堆叠层进行双重图案化；
在所述第一方向上对经双重图案化的存储堆叠层进行蚀刻以形成第一缝隙；
利用电介质材料填充所述第一缝隙；
在所述两个垂直方向中的第二方向上对经蚀刻的存储堆叠层进行双重图案化；
在所述第二方向上对经双重图案化的经蚀刻的存储堆叠层进行蚀刻以形成第二缝隙；以及
利用所述电介质材料填充所述第二缝隙。
29.根据权利要求19-28中的任何一项所述的方法，其中，形成所述下部位线、所述字线或所述上部位线包括：
沉积导体层；
对所述导体层进行双重图案化；以及
对经双重图案化的导体层进行蚀刻。
30.根据权利要求29所述的方法，其中，所述导体层包括钨。
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