JP5244454B2 - 不揮発性記憶装置及びその製造方法 - Google Patents
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Description
本発明は、不揮発性記憶装置及びその製造方法に関する。
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢメモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビットあたりの製造コストの削減によってさらに市場の拡大を続けている。しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があると言われており、新しい不揮発性メモリの開発が望まれている。
その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書き込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、高密度化を実現するものとして期待されている。
しかしながら、相変化メモリ素子や抵抗変化素子は、ＮＡＮＤ型フラッシュメモリと異なり、ワード線及びビット線を独立に制御することが必要であり、周辺回路へ接続するコンタクトや配線の数が、メモリ層の積層数の増大と共に増大してしまう。そのため、積層数を増やすと周辺回路への引き出しが非常に困難になってしまうという課題があった。
なお、特許文献１に、可変抵抗素子からなるメモリセルアレイにおいて、複数の可変抵抗素子を共通に選択するＭＯＳＦＥＴまたはダイオード素子で構成される選択素子により、記憶データの読み出し動作の高速化及び安定動作を図る技術が開示されているが、積層されたメモリ層に関しては考慮されておらず、従来の技術では、メモリ層が積層された不揮発性記憶装置において、周辺回路への引き出しを容易にすることはできなかった。
特開２００４−１８６５５３号公報
本発明は、メモリ層の積層数を増大しても、メモリ層からの引き出しが複雑化しない高記憶容量を可能とする不揮発性記憶装置及びその製造方法を提供する。
本発明の一態様によれば、複数の第１配線と、前記複数の第１配線に対して非平行に設けられた複数の第２配線と、前記複数の第１配線と前記複数の第２配線との間にそれぞれ設けられた記録層と、を含む単位メモリ層を、前記単位メモリ層の層面に垂直な方向に複数積み重ねてなる不揮発性記憶装置であって、前記単位メモリ層のそれぞれの前記複数の第１配線に接続され、同一平面上の前記複数の第１配線を一括して選択する複数のレイヤー選択トランジスタを備え、前記レイヤー選択トランジスタは、前記単位メモリ層の層面に垂直な方向にチャネルと、前記層面に平行に延び相互に接続されたゲート電極と、を有し、前記層面に平行な平面内の前記複数の第１配線を一括選択可能であることを特徴とする不揮発性記憶装置が提供される。
本発明の別の一態様によれば、複数の第１配線と、前記複数の第１配線に対して非平行に設けられた複数の第２配線と、前記複数の第１配線と前記複数の第２配線との間にそれぞれ設けられた記録層と、を含む単位メモリ層を、前記単位メモリ層の層面に垂直な方向に複数積み重ねてなる不揮発性記憶装置であって、前記単位メモリ層のそれぞれの前記複数の第１配線に接続され、同一平面上の前記複数の第１配線を一括して選択する複数のレイヤー選択トランジスタを備え、前記レイヤー選択トランジスタは、前記単位メモリ層の層面に平行な方向にチャネルと、前記層面に垂直に延び相互に接続されたゲート電極と、を有し、半導体基板上に絶縁層を介して設けられたシリコン層を含み、前記層面に垂直な平面内の前記複数の第１配線を一括選択可能であることを特徴とする不揮発性記憶装置が提供される。
本発明の別の一態様によれば、複数の第１配線と、前記複数の第１配線に対して非平行に設けられた複数の第２配線と、前記複数の第１配線と前記複数の第２配線との間にそれぞれ設けられた記録層と、を含む単位メモリ層を、前記単位メモリ層の層面に垂直な方向に複数積み重ねてなる不揮発性記憶装置であって、前記単位メモリ層のそれぞれの前記複数の第１配線に接続され、同一平面上の前記複数の第１配線を一括して選択する複数のレイヤー選択トランジスタを備え、前記レイヤー選択トランジスタは、前記単位メモリ層の層面に平行な方向にチャネルと、前記層面に垂直に延び相互に接続されたゲート電極と、を有し、半導体基板上に絶縁層を介して設けられたシリコン層を含み、前記層面に垂直な平面内の前記複数の第１配線を一括選択可能であることを特徴とする不揮発性記憶装置が提供される。
本発明の別の一態様によれば、複数の第１配線と、前記複数の第１配線に対して非平行に設けられた複数の第２配線と、前記複数の第１配線と前記複数の第２配線との間にそれぞれ設けられた記録層と、を含む単位メモリ層を、複数積み重ねてなる不揮発性記憶装置の製造方法であって、半導体基板上に前記単位メモリ層の層面に垂直な方向にチャネルを有する複数のレイヤー選択トランジスタを形成し、前記単位メモリ層を形成し、前記単位メモリ層の各層の前記複数の第１配線に前記レイヤー選択トランジスタをそれぞれ接続し、前記レイヤー選択トランジスタの形成は、複数の前記単位メモリ層のうちの１つの単位メモリ層に属する前記複数の第１配線に接続された前記レイヤー選択トランジスタの、前記層面に平行に延びる第１ゲート電極と、複数の前記単位メモリセル層のうちの前記１つの単位メモリ層とは異なる他の単位メモリ層に属する前記複数の第１配線に接続された前記レイヤー選択トランジスタの、前記層面に平行に延びる第２ゲート電極と、を共通接続して、前記レイヤー選択トランジスタが前記層面に平行な平面内の前記複数の第１配線を一括選択可能であるように、前記レイヤー選択トランジスタを形成することを含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明の別の一態様によれば、複数の第１配線と、前記複数の第１配線に対して非平行に設けられた複数の第２配線と、前記複数の第１配線と前記複数の第２配線との間にそれぞれ設けられた記録層と、を含む単位メモリ層を、複数積み重ねてなる不揮発性記憶装置の製造方法であって、半導体基板上に、前記単位メモリ層の層面に平行な方向にチャネルを有し、半導体基板上に絶縁層を介して設けられたシリコン層を含む複数のレイヤー選択トランジスタを形成し、前記単位メモリ層を形成し、前記単位メモリ層の各層の前記複数の第１配線に前記レイヤー選択トランジスタをそれぞれ接続し、前記レイヤー選択トランジスタの形成は、複数の前記単位メモリ層のうちの１つの単位メモリ層に属する前記複数の第１配線に接続された前記レイヤー選択トランジスタの、前記層面に垂直に延びる第１ゲート電極と、複数の前記単位メモリセル層のうちの前記１つの単位メモリ層とは異なる他の単位メモリ層に属する前記複数の第１配線に接続された前記レイヤー選択トランジスタの、前記層面に垂直に延びる第２ゲート電極と、を共通接続して、前記レイヤー選択トランジスタが前記層面に垂直な平面内の前記複数の第１配線を一括選択可能であるように、前記レイヤー選択トランジスタを形成することを含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明の別の一態様によれば、複数の第１配線と、前記複数の第１配線に対して非平行に設けられた複数の第２配線と、前記複数の第１配線と前記複数の第２配線との間にそれぞれ設けられた記録層と、を含む単位メモリ層を、複数積み重ねてなる不揮発性記憶装置の製造方法であって、半導体基板上に、前記単位メモリ層の層面に平行な方向にチャネルを有し、半導体基板上に絶縁層を介して設けられたシリコン層を含む複数のレイヤー選択トランジスタを形成し、前記単位メモリ層を形成し、前記単位メモリ層の各層の前記複数の第１配線に前記レイヤー選択トランジスタをそれぞれ接続し、前記レイヤー選択トランジスタの形成は、複数の前記単位メモリ層のうちの１つの単位メモリ層に属する前記複数の第１配線に接続された前記レイヤー選択トランジスタの、前記層面に垂直に延びる第１ゲート電極と、複数の前記単位メモリセル層のうちの前記１つの単位メモリ層とは異なる他の単位メモリ層に属する前記複数の第１配線に接続された前記レイヤー選択トランジスタの、前記層面に垂直に延びる第２ゲート電極と、を共通接続して、前記レイヤー選択トランジスタが前記層面に垂直な平面内の前記複数の第１配線を一括選択可能であるように、前記レイヤー選択トランジスタを形成することを含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明によれば、メモリ層の積層数を増大しても、メモリ層からの引き出しが複雑化しない高記憶容量を可能とする不揮発性記憶装置及びその製造方法が提供される。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する回路構成図である。
図２は、本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する模式的斜視図である。
図１、図２に表したように、本発明の第１の実施形態に係る不揮発性記憶装置１０は、クロスポイントセル型の２層積層の抵抗変化型メモリである。各不揮発性メモリ素子は、マトリックス状に配列された複数の単位セルＣ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５、Ｃ１６、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５、Ｃ２６、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４、Ｃ３５、Ｃ３６を有する。各単位セルは、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６及び複数のワード線ＷＬ１、ＷＬ２、ＷＬ３によって限定され、各ワード線とビット線とが３次元的に交差するクロスポイントには、記録層である例えば可変抵抗素子が各単位セルＣ１１〜Ｃ１６、Ｃ２１〜Ｃ２６、Ｃ３１〜Ｃ３６である。そして、これらの可変抵抗素子は、それぞれ整流素子（例えばダイオード）と積層され、積層構造体を構成する。そして、この積層構造体が各ワード線と各ビット線に挟まれている。
図１は、本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する回路構成図である。
図２は、本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する模式的斜視図である。
図１、図２に表したように、本発明の第１の実施形態に係る不揮発性記憶装置１０は、クロスポイントセル型の２層積層の抵抗変化型メモリである。各不揮発性メモリ素子は、マトリックス状に配列された複数の単位セルＣ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５、Ｃ１６、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５、Ｃ２６、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４、Ｃ３５、Ｃ３６を有する。各単位セルは、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６及び複数のワード線ＷＬ１、ＷＬ２、ＷＬ３によって限定され、各ワード線とビット線とが３次元的に交差するクロスポイントには、記録層である例えば可変抵抗素子が各単位セルＣ１１〜Ｃ１６、Ｃ２１〜Ｃ２６、Ｃ３１〜Ｃ３６である。そして、これらの可変抵抗素子は、それぞれ整流素子（例えばダイオード）と積層され、積層構造体を構成する。そして、この積層構造体が各ワード線と各ビット線に挟まれている。
そして、ビット線ＢＬ１、ＢＬ２、ＢＬ３、１層目の記録層ＭＬ１、及び、ワード線ＷＬ１、ＷＬ２、ＷＬ３が、１層目の単位メモリ層となる。そして、ワード線ＷＬ１、ＷＬ２、ＷＬ３、２層目の記録層ＭＬ２、及び、ビット線ＢＬ４、ＢＬ５、ＢＬ６が、２層目の単位メモリ層となる。
そして、不揮発性記憶装置１０においては、この単位メモリ層が、その層（例えば単位メモリ層の記録層）の層面に垂直な方向に複数、積み重ねられている。
そして、不揮発性記憶装置１０においては、この単位メモリ層が、その層（例えば単位メモリ層の記録層）の層面に垂直な方向に複数、積み重ねられている。
なお、ワード線は１層目の単位メモリ層と２層目の単位メモリ層とで共通となっている。
また、同図には１層目のビット線と２層目のビット線とワード線は、３本ずつ描かれているが、各層のビット線とワード線の本数は任意である。
また、後述するように、単位メモリ層を積み重ねる数も任意である。以下では、説明を簡単にするために、まず各ラインが３本ずつで２層のメモリ層を有する例として説明する。
また、同図には１層目のビット線と２層目のビット線とワード線は、３本ずつ描かれているが、各層のビット線とワード線の本数は任意である。
また、後述するように、単位メモリ層を積み重ねる数も任意である。以下では、説明を簡単にするために、まず各ラインが３本ずつで２層のメモリ層を有する例として説明する。
図１に表したように、本発明の第１の実施形態に係る不揮発性記憶装置１０は、レイヤー選択トランジスタを有する。
すなわち、不揮発性記憶装置１０は、第１配線と、前記第１配線に対して非平行に設けられた第２配線と、前記第１配線と前記第２配線との間に設けられた記録層と、を含む単位メモリ層を、前記単位メモリ層の層面に垂直な方向に複数積み重ねてなる不揮発性記憶装置であって、前記単位メモリ層のそれぞれの前記第１配線及び前記第２配線の少なくともいずれかに接続され、同一平面上の前記少なくともいずれかを一括して選択するレイヤー選択トランジスタを備える。
記録層には、第１配線と第２配線とによって記録層に印加される電圧によって抵抗が変化する材料を用いることができる。すなわち、記録層には、第１配線と第２配線を介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な、抵抗変化素子（抵抗変化材料）及び相変化メモリ素子（相変化変化材料）を用いることができる。記録層に用いることができる材料に関しては後述する。
上記において、例えば、第１配線をワード線とし、第２配線をビット線とすることができる。また、第２配線をワードとし、第１配線をビット線とすることもできる。このように、第１配線と第２配線とは互いに入れ替えが可能である。
すなわち、１層目の記録層を選択するレイヤー選択トランジスタＴＲ１、ＴＲ２、ＴＲ３と、２層目の記録層を選択するレイヤー選択トランジスタＴＲ４、ＴＲ５、ＴＲ６が設けられており、積層された記録層は、これらレイヤー選択トランジスタＴＲ１〜ＴＲ６によって選択される。
１層目の記録層を選択するレイヤー選択トランジスタＴＲ１、ＴＲ２、ＴＲ３と、２層目の記録層を選択するレイヤー選択トランジスタＴＲ４、ＴＲ５、ＴＲ６とは、ゲート電極の電位が共通であり、同じ単位メモリ層に属する３本のビット線を一括して選択することが可能である。
従って、ビット線ＢＬ１とＢＬ４、ＢＬ２とＢＬ５、ＢＬ３とＢＬ６とは共通のビット線で引き出すことが可能である。そして、１層目のビット線ＢＬ１〜ＢＬ３を読み出しまたは書き込みする場合には、レイヤー選択トランジスタＴＲ１〜ＴＲ３を選択し、２層目のビット線ＢＬ４〜ＢＬ６を読み出しまたは書き込みする場合には、レイヤー選択トランジスタＴＲ４〜ＴＲ６を選択することで、任意の単位メモリ層の任意の記録層（セル）への読み出しまたは書き込み動作が可能となる。
このように、不揮発性記憶装置１０においては、レイヤー選択トランジスタを設けることで、メモリ層（単位メモリ層）の積層数が増大しても最終的に引き出されるビット線の本数は増えない。すなわち、各メモリ層のビット線はレイヤー選択トランジスタによって統合されるため、最終的に引き出されるビット線の本数は変動しない。これにより、周辺回路の大幅な変更を伴うことなく、メモリ層の積層数を増大させることができる。
なお、レイヤー選択トランジスタには、任意の機能と構造を有するトランジスタを用いることができる。
例えば、レイヤー選択トランジスタは、基板に平行な平面内のワード線、またはビット線を一括選択する機能をもつことができる。すなわち、レイヤー選択トランジスタは、単位メモリ層の層面に平行な平面内の第１配線及び第２配線の少なくともいずれかを一括選択可能とすることができる。図１に例示した不揮発性記憶装置１０では、レイヤー選択トランジスタは、単位メモリ層の層面に平行な平面内のビット線を一括選択する例である。
例えば、レイヤー選択トランジスタは、基板に平行な平面内のワード線、またはビット線を一括選択する機能をもつことができる。すなわち、レイヤー選択トランジスタは、単位メモリ層の層面に平行な平面内の第１配線及び第２配線の少なくともいずれかを一括選択可能とすることができる。図１に例示した不揮発性記憶装置１０では、レイヤー選択トランジスタは、単位メモリ層の層面に平行な平面内のビット線を一括選択する例である。
また、レイヤー選択トランジスタは、基板に垂直な平面内のワード線、またはビット線を一括選択する機能をもつことができる。すなわち、レイヤー選択トランジスタは、単位メモリ層の層面に垂直な平面内の第１配線及び第２配線の少なくともいずれかを一括選択可能とすることができる。この構造に関しては、後述の実施例２で説明する。
そして、レイヤー選択トランジスタの構造としては、例えば、基板に対して垂直方向にチャネルを有する縦型トランジスタとして、ＳＧＴ（Surrounding Gate Transistor）型のトランジスタを用いることができる。なお、ここで、「チャネル」とは、トランジスタにおいて、半導体層中を電流が流れる通路をいう。すなわち、この場合は、基板に対して垂直方向に電流が流れる。
このようにレイヤー選択トランジスタを縦型とすることで、積層数を増やしても、レイヤー選択トランジスタへの接続はコンタクトプラグ形成のみで可能となる利点がある。すなわち、例えば、半導体基板上にレイヤー選択トランジスタを先に製作し、その後、その上方の層にメモリ層を任意の層数製作できる。そして、各メモリ層とレイヤー選択トランジスタとの接続はコンタクトプラグの形成のみであり、比較的容易にメモリ層を多数積層した高記憶密度の不揮発性記憶装置が製作できる。さらに、縦型のトランジスタを用いることで、チャネル長の確保のために、基板に平行方向の大きさを拡大する必要がないので、チップ面積を縮小することもできる。
このようにレイヤー選択トランジスタを縦型とすることで、積層数を増やしても、レイヤー選択トランジスタへの接続はコンタクトプラグ形成のみで可能となる利点がある。すなわち、例えば、半導体基板上にレイヤー選択トランジスタを先に製作し、その後、その上方の層にメモリ層を任意の層数製作できる。そして、各メモリ層とレイヤー選択トランジスタとの接続はコンタクトプラグの形成のみであり、比較的容易にメモリ層を多数積層した高記憶密度の不揮発性記憶装置が製作できる。さらに、縦型のトランジスタを用いることで、チャネル長の確保のために、基板に平行方向の大きさを拡大する必要がないので、チップ面積を縮小することもできる。
さらに、レイヤー選択トランジスタの構造として、例えば、基板に対して平行方向にチャネルを有するトランジスタを用いることができる。この場合、レイヤー選択トランジスタには、例えば、半導体基板上に絶縁層を介して設けられたシリコン層を含むＳＯＩ（Silicon On Insulator）型トランジスタを用いることができる。なお、この場合は、基板に対して平行方向に電流が流れる。
この場合、レイヤー選択トランジスタを半導体基板上に作らないことで、半導体基板上の大きな回路変更を伴わないで積層数の増大が可能となる利点がある。
この場合、レイヤー選択トランジスタを半導体基板上に作らないことで、半導体基板上の大きな回路変更を伴わないで積層数の増大が可能となる利点がある。
すなわち、レイヤー選択トランジスタは、例えば、単位メモリ層の層面に垂直な方向にチャネルを有し、層面に垂直または平行な平面内の、第１配線及び前記第２配線の少なくともいずれかを一括選択可能である。
また、レイヤー選択トランジスタは、例えば、単位メモリ層の層面に平行な方向にチャネルを有し、半導体基板上に絶縁層を介して設けられたシリコン層を含み、単位メモリ層面に垂直または平行な平面内の、第１配線及び前記第２配線の少なくともいずれかを一括選択可能である。
なお、本発明は上記に限らず、レイヤー選択トランジスタのチャネル方向は任意の方向とすることができる。
なお、各単位メモリ層の第１配線は、他の単位メモリ層の例えば第２配線と共通とすることができる。また、各単位メモリ層の第２配線は、他の単位メモリ層の例えば第１配線と共通とすることができる。例えば、不揮発性記憶装置１０の場合は、ワード線は１層目の単位メモリ層と２層目の単位メモリ層とで共通となっている。このように、各単位メモリ層の各配線は、他の単位メモリ層の各配線と共用することができる。
（比較例）
比較例の不揮発性記憶装置は、不揮発性記憶装置１０に対してレイヤー選択トランジスタＴＲ１〜ＴＲ６を設けないものである。これ以外は、不揮発性記憶装置１０と同等である。
比較例の不揮発性記憶装置では、メモリセルの選択は、３本のワード線ＷＬ１〜ＷＬ３の中から所望の１本を選択し、６本のビット線ＢＬ１〜ＢＬ６の中から所望の１本を選択することによって行う。すなわち、各層のワード線とビット線とは、独立して周辺回路まで引き出される。このため、メモリ層の積層数が増大していくと引き出されるビット線の本数も増大していく。メモリセルを構成するビット線やワード線は通常、最小加工幅（minimum half pitch：＝Ｆ）で加工されるため、積層されたビット線のセル領域からの引き出しと周辺回路への接続は積層数が増えるほど複雑化し、設計負荷が増大することになる。
比較例の不揮発性記憶装置は、不揮発性記憶装置１０に対してレイヤー選択トランジスタＴＲ１〜ＴＲ６を設けないものである。これ以外は、不揮発性記憶装置１０と同等である。
比較例の不揮発性記憶装置では、メモリセルの選択は、３本のワード線ＷＬ１〜ＷＬ３の中から所望の１本を選択し、６本のビット線ＢＬ１〜ＢＬ６の中から所望の１本を選択することによって行う。すなわち、各層のワード線とビット線とは、独立して周辺回路まで引き出される。このため、メモリ層の積層数が増大していくと引き出されるビット線の本数も増大していく。メモリセルを構成するビット線やワード線は通常、最小加工幅（minimum half pitch：＝Ｆ）で加工されるため、積層されたビット線のセル領域からの引き出しと周辺回路への接続は積層数が増えるほど複雑化し、設計負荷が増大することになる。
これに対し、本実施形態に係る不揮発性記憶装置１０においては、レイヤー選択トランジスタを設けることで、メモリ層の積層数が増大しても最終的に引き出されるビット線の本数は増えない。すなわち、各メモリ層のビット線はレイヤー選択トランジスタによって統合されるため、最終的に引き出されるビット線の本数は変動しない。これにより、周辺回路の大幅な変更を伴わないで、メモリ層の積層数を増大させることができる。
すなわち、積層数を増やしても周辺回路に引き出されるビット線またはワード線を、レイヤー選択トランジスタを経由してまとめることができるので、配線の引き出しが複雑化させることなく規則的に行うことができる。
このように、本実施形態に係る不揮発性記憶装置１０によれば、メモリ層の積層数を増大しても、メモリ層からの引き出しが複雑化しない高記憶容量を可能とする不揮発性記憶装置が提供される。
（第１の実施例）
以下、本実施形態に係る第１の実施例について説明する。
第１の実施例に係る不揮発性記憶装置１１では、レイヤー選択トランジスタとして、
基板に平行な平面内のビット線を一括選択するＳＧＴ型のトランジスタを用いる例である。ＳＧＴ型のトランジスタは、基板に対して垂直方向にチャネルを有する縦型トランジスタであり、ゲート電極がチャネルを実質的に完全にとりまいているため、ゲートの支配力が強く、カットオフ特性に優れているので、レイヤー選択トランジスタに適している。また、ＳＧＴ型トランジスタを用いると、メモリ層の積層数によらず、レイヤー選択トランジスタを平面的に配置可能なので、積層数を増やしても引き出し配線形状の大幅な変更を伴わないという利点がある。
以下、本実施形態に係る第１の実施例について説明する。
第１の実施例に係る不揮発性記憶装置１１では、レイヤー選択トランジスタとして、
基板に平行な平面内のビット線を一括選択するＳＧＴ型のトランジスタを用いる例である。ＳＧＴ型のトランジスタは、基板に対して垂直方向にチャネルを有する縦型トランジスタであり、ゲート電極がチャネルを実質的に完全にとりまいているため、ゲートの支配力が強く、カットオフ特性に優れているので、レイヤー選択トランジスタに適している。また、ＳＧＴ型トランジスタを用いると、メモリ層の積層数によらず、レイヤー選択トランジスタを平面的に配置可能なので、積層数を増やしても引き出し配線形状の大幅な変更を伴わないという利点がある。
図３は、本発明の第１の実施例に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
同図においては、煩雑さを避けるために積層されたメモリ層は、４層のみ記載した。また、同様の主旨で層間絶縁膜等の図示も省略して図示している。
図３に表したように、本実施例に係る不揮発性記憶装置は、ワード線となる導電体膜１２２、ビット線となる例えばタングステン膜１２７、ワード線となる導電体膜１３２、ビット線となる例えばタングステン膜１３７、及び、ワード線となる導電体膜１４２がそれぞれ交差して設けられ、そのそれぞれの間に、記録層となる抵抗変化素子１２４、１２８、１３４、１３８が４層で設けられている。
同図においては、煩雑さを避けるために積層されたメモリ層は、４層のみ記載した。また、同様の主旨で層間絶縁膜等の図示も省略して図示している。
図３に表したように、本実施例に係る不揮発性記憶装置は、ワード線となる導電体膜１２２、ビット線となる例えばタングステン膜１２７、ワード線となる導電体膜１３２、ビット線となる例えばタングステン膜１３７、及び、ワード線となる導電体膜１４２がそれぞれ交差して設けられ、そのそれぞれの間に、記録層となる抵抗変化素子１２４、１２８、１３４、１３８が４層で設けられている。
そして、２つの層のビット線（タングステン膜１２７、１３７）を列単位で選択するレイヤー選択トランジスタＴＲ１〜ＴＲ６が設けられている。
レイヤー選択トランジスタＴＲ１〜ＴＲ６は、チャネルシリコンプラグ１１２をゲート電極１０５、１０６が取り囲んだＳＧＴ型のトランジスタである。
このレイヤー選択トランジスタＴＲ１〜ＴＲ６により、基板に平行な同じ平面上にあるビット線をフロア毎に一括して選択することができ、図１で説明した動作が可能となる。
レイヤー選択トランジスタＴＲ１〜ＴＲ６は、チャネルシリコンプラグ１１２をゲート電極１０５、１０６が取り囲んだＳＧＴ型のトランジスタである。
このレイヤー選択トランジスタＴＲ１〜ＴＲ６により、基板に平行な同じ平面上にあるビット線をフロア毎に一括して選択することができ、図１で説明した動作が可能となる。
以下、本実施例の不揮発性記憶装置１１及びその製造方法について説明する。本実施例の不揮発性記憶装置１１は、メモリ層の積層数が８層である。
図４は、本発明の第１の実施例に係る不揮発性記憶装置の製造方法を例示する工程順断面図である。
図５は図４に続く工程順断面図、図６は図５に続く工程順断面図、図７は図６に続く工程順断面図である。
図８は、本発明の第１の実施例に係る不揮発性記憶装置のレイヤー選択トランジスタの構造を例示する模式的斜視図である。
ビット線のレイヤー選択トランジスタへの接続をわかりやすくするために、図４〜図７は、ワード線方向の断面図（ワード線の延在する方向に対して垂直な平面で切断した時の断面図）、すなわち、例えば図２のＡ−Ａ’線断面図として表す。
図４は、本発明の第１の実施例に係る不揮発性記憶装置の製造方法を例示する工程順断面図である。
図５は図４に続く工程順断面図、図６は図５に続く工程順断面図、図７は図６に続く工程順断面図である。
図８は、本発明の第１の実施例に係る不揮発性記憶装置のレイヤー選択トランジスタの構造を例示する模式的斜視図である。
ビット線のレイヤー選択トランジスタへの接続をわかりやすくするために、図４〜図７は、ワード線方向の断面図（ワード線の延在する方向に対して垂直な平面で切断した時の断面図）、すなわち、例えば図２のＡ−Ａ’線断面図として表す。
まず、図４（ａ）に表したように、半導体基板１０１の上に、ＳＴＩ（Shallow Trench Isolation）１０２を形成する。続いて、本実施例のレイヤー選択トランジスタを形成する領域に予め層間絶縁膜１０３を形成する。
続いて、積層構造体（抵抗変化型メモリ部）の周辺回路となるトランジスタ１０４を形成する。ここで、トランジスタ１０４のゲート電極となるポリシリコン膜は、レイヤー選択トランジスタの電極にも用いられ、トランジスタ１０４のゲート電極加工と同時に、層間絶縁膜１０３上ではリソグラフィ技術と反応性イオンエッチング技術によりレイヤー選択トランジスタのゲート電極形状に加工される。
続いて、積層構造体（抵抗変化型メモリ部）の周辺回路となるトランジスタ１０４を形成する。ここで、トランジスタ１０４のゲート電極となるポリシリコン膜は、レイヤー選択トランジスタの電極にも用いられ、トランジスタ１０４のゲート電極加工と同時に、層間絶縁膜１０３上ではリソグラフィ技術と反応性イオンエッチング技術によりレイヤー選択トランジスタのゲート電極形状に加工される。
そして、レイヤー選択トランジスタのゲート電極１０５、１０６、１０７、１０８を形成し、基板１０１の全面に層間絶縁膜１０９を形成して平坦化する。なお、本実施例は、４層積層のためレイヤー選択トランジスタのゲート電極１０５、１０６、１０７、１０８は、４個形成される。
次に、図４（ｂ）に表したように、リソグラフィ技術と反応性イオンエッチング技術により、レイヤー選択トランジスタのゲート電極１０５、１０６、１０７、１０８を貫通するコンタクトホールを形成し、前記コンタクトホール内にＣＶＤ（Chemical Vapor Deposition）によりゲート酸化膜１１０及び、アモルファスシリコン膜１１１をliner状に形成する。
次に、図４（ｃ）に表すように、反応性イオンエッチング技術でコンタクトホール底部のアモルファスシリコン膜１１１及びゲート酸化膜１１０を除去した後、ＣＶＤでＰドープアモルファスシリコン膜を埋め込み、活性化アニールを行って結晶化させる。この部分の工程は複雑であるために、特にレイヤー選択トランジスタ部分のみ拡大して、図８に例示した。
すなわち、図８に表したように、コンタクトホール３０１の底部３０２のアモルファスシリコン膜１１１及びゲート酸化膜１１０が除去され、そのコンタクトホール３０１の内側にＰドープアモルファスシリコン膜が埋め込まれ、チャネルシリコンプラグ１１２が形成される。
以上により、図４（ｃ）に表したように、レイヤー選択トランジスタである縦型トランジスタのチャネルシリコンプラグ１１２が形成される。
次に、図４（ｄ）に表したように、基板全面に層間絶縁膜１１３を形成し、コンタクトプラグ１１４、１１５、１１６、Ｍ０配線（ソース配線）１１７、Ｍ１配線（ビット配線）１１８、層間絶縁膜１１９、１２０、１２１を公知の半導体製造技術によって形成する。
次に、図５（ａ）に表したように、メモリ層の１層目のワード線となる導電体膜（導電膜）１２２、ダイオード１２３、抵抗変化素子（記録層）１２４、ＣＭＰ（Chemical Mechanical Polishing）ストッパーのシリコン窒化膜１２５を形成し、リソグラフィ技術及び反応性イオンエッチングにより加工する。さらに、ワード線間に層間絶縁膜１２６を埋め込み、ＣＭＰで平坦化する。
次に、図５（ｂ）に表したように、シリコン窒化膜１２５を選択エッチングで除去した後、リソグラフィ技術と反応性イオンエッチング技術によりレイヤー選択トランジスタである縦型トランジスタのチャネルシリコンプラグ１１２に連通するコンタクトホールを形成する。次に、第１層目のビット線となる導電体膜１２７を、前記コンタクトホール及びシリコン窒化膜１２５を選択エッチングで除去した空隙に埋め込むと共に基板全面に形成する。続いて、抵抗変化素子１２８、ダイオード１２９、ＣＭＰストッパーのシリコン窒化膜１３０を積層して形成し、この積層膜をリソグラフィ技術及び反応性イオンエッチング技術により一括加工し、一括加工された前記積層膜間に層間絶縁膜１３１を埋め込み、ＣＭＰ技術で平坦化する。
次に、図６（ａ）に表したように、シリコン窒化膜１３０を選択エッチングで除去後、２層目のワード線となる導電体膜１３２、ダイオード１３３、抵抗変化素子１３４、ＣＭＰストッパーのシリコン窒化膜１３５を形成し、リソグラフィ技術及び反応性イオンエッチングにより加工する。さらにワード線間に層間絶縁膜１３６を埋め込み、ＣＭＰで平坦化する。
次に、図６（ｂ）に表したように、シリコン窒化膜１３５を選択エッチングで除去した後、リソグラフィ技術と反応性イオンエッチング技術によりレイヤー選択トランジスタである縦型トランジスタのチャネルシリコンプラグ１１２に連通するコンタクトホールを形成する。次に、第２層目のビット線となる導電体膜１３７を前記コンタクトホール及びシリコン窒化膜１３５を選択エッチングで除去した空隙に埋め込むと共に基板全面に形成する。続いて、抵抗変化素子１３８、ダイオード１３９、ＣＭＰストッパーのシリコン窒化膜１４０を積層して形成する。この積層膜をリソグラフィ技術及び反応性イオンエッチング技術により一括加工し、一括加工された前記積層膜間に層間絶縁膜１４１を埋め込み、ＣＭＰ技術で平坦化する。
そして、図７に表したように、以下、上記と同様の手順を繰り返してビット線となる導電体膜１４６、１５４、ワード線となる導電体膜１４２、１５０、１５８、ダイオード１４３、１４８、１５１、１５６、抵抗変化素子１４４、１４７、１５２、１５５、層間絶縁膜１４５、１４９、１５３、１５７、１５９を積層してメモリセルが８層積層された構造を作製する。
以下、上層の配線層等を形成するが、詳細は省略する。
以下、上層の配線層等を形成するが、詳細は省略する。
このようにして、図７に例示した不揮発性記憶装置１１が完成する。同図に表したように、下層から１層目のビット線（導電体膜１２７）はレイヤー選択トランジスタ１６０に、２層目のビット線（導電体膜１３７）はレイヤー選択トランジスタ１６１に、３層目のビット線（導電体膜１４６）はレイヤー選択トランジスタ１６２に、４層目のビット線（導電体膜１５４）はレイヤー選択トランジスタ１６３に、コンタクトプラグを介して接続される。
そして、図７に表したように、本実施例に係る不揮発性記憶装置１１によれば、メモリ層の積層数を増やしてもレイヤー選択トランジスタを追加するだけで、回路構成や配線の引き出し方には大きな変更を伴わない。
なお、本実施例では、Metal-Insulator-Metal（ＭＩＭ）積層膜を構成する抵抗変化材料等の詳細な説明は省略したが、上記Insulator層（抵抗変化層、記録層）としては、両端に印加された電圧により、その抵抗状態が変わる任意の物質を有することができ、例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、両端に印加された電圧で発生するジュール熱によりその抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、及び、ＩｎｘＧｅｙＴｅｚからなる群から選択された少なくとも１つを含むことができる。また、これらの材料を２つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。
また、電極材料としても上記抵抗変化材料と反応して可変抵抗性を損なわない材料、例えば窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能である。
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体以外に、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることも可能である。
このように本実施例の不揮発性記憶装置１１により、積層された高集積度の抵抗変化型メモリの積層数を比較的容易に増大させることができるようになるので、さらに高集積な抵抗変化型メモリを提供することが可能になる。
また、本実施例の不揮発性記憶装置１１においては、半導体基板上にレイヤー選択トランジスタを形成してから、積層された抵抗変化型メモリセルアレイを形成する工程と、積層された各メモリセルを前記レイヤー選択トランジスタに接続する工程を用いて形成されている。これにより、メモリ層を何層積層する場合でも、予め、レイヤー選択トランジスタを形成してしまうことで、各層のレイヤー選択トランジスタの特性を揃えることが可能であり、またトランジスタ形成工程のthermal budgetがメモリセルに影響を与えることを抑制することができる。
さらに、本実施例の不揮発性記憶装置１１においては、レイヤー選択トランジスタの形成は、ゲート電極となる導電体膜を形成する工程と、前記導電体膜を貫通し、基板に連通する穴を形成する工程と、前記穴内にゲート絶縁膜を形成する工程と、トランジスタのチャネルとなる半導体膜を形成する工程を有することを特徴とする抵抗変化型メモリの製造方法で形成される。そして、レイヤー選択トランジスタは、基板に対して垂直方向にチャネルを有する縦型トランジスタであり、ショートチャネル効果に強く、カットオフ特性に優れている特徴があり、安定した性能を発揮することができる。
また、このように、チャネルが基板に垂直な縦型トランジスタの構造を採用することで、例えば、シリコン基板に形成されるチャネルとコンタクトプラグとの配線との接続が容易となり、さらに、積層されたメモリ層の配線（第１配線、第２配線）とコンタクトプラグとの接続が容易となる。
このように、本実施例に係る不揮発性記憶装置１１及びその製造方法によればメモリ層の積層数を増大しても、メモリ層からの引き出しが複雑化しない高記憶容量を可能とする不揮発性記憶装置及びその製造方法が提供される。
（第２の実施形態）
図９は、本発明の第２の実施形態に係る不揮発性記憶装置の構造を例示する回路構成図である。
図９に表したように、本発明の第２の実施形態に係る不揮発性記憶装置２０においては、２層積層されたビット線を列単位で選択するレイヤー選択トランジスタが用いられる。
図９は、本発明の第２の実施形態に係る不揮発性記憶装置の構造を例示する回路構成図である。
図９に表したように、本発明の第２の実施形態に係る不揮発性記憶装置２０においては、２層積層されたビット線を列単位で選択するレイヤー選択トランジスタが用いられる。
すなわち、１層目の記録層を選択するレイヤー選択トランジスタＴＲ１、ＴＲ２、ＴＲ３と、２層目の記録層を選択するレイヤー選択トランジスタＴＲ４、ＴＲ５、ＴＲ６が設けられており、積層された記録層は、これらレイヤー選択トランジスタＴＲ１〜ＴＲ６によって選択される。
１層目を選択するレイヤー選択トランジスタＴＲ１と２層目のメモリ層を選択するレイヤー選択トランジスタＴＲ４とのゲート電極の電位が共通であり、同様にＴＲ２とＴＲ５のゲート電極の電位が共通であり、ＴＲ３とＴＲ６のゲート電極の電位が共通になっている。すなわち、レイヤー選択トランジスタは、１層目と２層目のビット線を、列単位で選択可能とされている。
従って、ビット線ＢＬ１〜ＢＬ３、ＢＬ４〜ＢＬ６は、それぞれ共通のビット線で引き出すことが可能である。そして、１列目のビット線ＢＬ１、ＢＬ４を読み出しまたは書き込みする場合には、レイヤー選択トランジスタＴＲ１、ＴＲ４を選択し、２列目のビット線ＢＬ２、ＢＬ５を読み出しまたは書き込みする場合には、レイヤー選択トランジスタＴＲ２、ＴＲ５を選択し、３列目のビット線ＢＬ３、ＢＬ６を読み出しまたは書き込みする場合には、レイヤー選択トランジスタＴＲ３、ＴＲ６を選択することで、任意の層の任意のセルへの読み出しまたは書き込み動作が可能となる。
すなわち、レイヤー選択トランジスタは、単位メモリ層の層面に垂直な平面内の前記第１配線及び前記第２配線の少なくともいずれかを一括選択可能である。
このように、不揮発性記憶装置２０においては、基板に垂直な同一平面上のビット線を一括して引き出すことができるので、周辺回路を大幅に小型化することが可能である。なお、同図においては、２層が積層されているが、積層数は任意である。
このような構成の不揮発性記憶装置２０によっても、メモリ層の積層数を増大しても、メモリ層からの引き出しが複雑化しない高記憶容量を可能とする不揮発性記憶装置が提供される。
このような構成の不揮発性記憶装置２０によっても、メモリ層の積層数を増大しても、メモリ層からの引き出しが複雑化しない高記憶容量を可能とする不揮発性記憶装置が提供される。
（第２の実施例）
図１０は、本発明の第２の実施例に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図１０に表したように、第２の実施形態に係る第２の実施例の不揮発性記憶装置２１においては、メモリ層が４層積層されている。すなわち、ワード線となる導電体膜２１０、ビット線となる例えばタングステン膜２１６、ワード線となる導電体膜２２０、ビット線となる例えばタングステン膜２２７、及び、ワード線となる導電体膜２３１がそれぞれ交差して設けられ、そのそれぞれの間に、記憶層となる抵抗変化素子２１１、２１８、２２１、２２９が４層で設けられている。
図１０は、本発明の第２の実施例に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図１０に表したように、第２の実施形態に係る第２の実施例の不揮発性記憶装置２１においては、メモリ層が４層積層されている。すなわち、ワード線となる導電体膜２１０、ビット線となる例えばタングステン膜２１６、ワード線となる導電体膜２２０、ビット線となる例えばタングステン膜２２７、及び、ワード線となる導電体膜２３１がそれぞれ交差して設けられ、そのそれぞれの間に、記憶層となる抵抗変化素子２１１、２１８、２２１、２２９が４層で設けられている。
そして、２つの層のビット線（タングステン膜２１６、２２７）を列単位で選択するレイヤー選択トランジスタ２３６が設けられている。なお、全てのレイヤー選択トランジスタを図示すると図が煩雑になるので手前のビット線１本についてのみ、レイヤー選択トランジスタ２３６を図示してあるが、レイヤー選択トランジスタ２３６に並列して、それぞれの列の２つの層のビット線（タングステン膜２１６、２２７）を選択するレイヤー選択トランジスタが設けられている。また、同様の主旨で層間絶縁膜等の図示も省略して図示している。
不揮発性記憶装置２１の例では、２つの層のビット線（タングステン膜２１６、２２７）にそれぞれ接続された、Ｐドープ多結晶シリコン膜２１４、２２４の部分にレイヤー選択トランジスタ２３６のゲート電極２３５が設けられている。
このレイヤー選択トランジスタにより、基板に垂直な同じ平面上にある下層のビット線（タングステン膜２１６）と上層のビット線（タングステン膜２２７）とを一括して選択することができ、図９で説明した動作が可能となる。
なお、図１０に例示したコンタクトプラグ２３７は、ゲート電極２３５を周辺回路に接続する。
このレイヤー選択トランジスタにより、基板に垂直な同じ平面上にある下層のビット線（タングステン膜２１６）と上層のビット線（タングステン膜２２７）とを一括して選択することができ、図９で説明した動作が可能となる。
なお、図１０に例示したコンタクトプラグ２３７は、ゲート電極２３５を周辺回路に接続する。
すなわち、本実施例に係る不揮発性記憶装置２１においては、レイヤー選択トランジスタは、半導体基板に平行方向に平行な（単位メモリ層の層面に平行な）方向にチャネルを有している。そして、半導体基板上に絶縁層を介して設けられたシリコン層を含むＳＯＩ構造のトランジスタである。そして、半導体基板に垂直な（単位メモリ層の層面に垂直な）平面内のビット線を一括して選択可能である。
以下、本実施例の不揮発性記憶装置２１の製造方法を説明する。
図１１は、本発明の第２の実施例に係る不揮発性記憶装置の製造方法を例示する工程順断面図である。すなわち、図１１（ａ）は、ワード線方向の断面図（ワード線が延在する方向に垂直な平面で切断した図）であり、図１１（ｂ）、（ｃ）は、ビット線方向の断面図（ビット線が延在する方向に垂直な平面で切断した図）であり、それぞれ、図１１（ａ）のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。
図１２は、図１１に続く工程順断面図であり、図１２（ａ）はワード線方向の断面図であり、図１２（ｂ）、（ｃ）は、それぞれ、図１２（ａ）のＣ−Ｃ’線断面図、Ｄ−Ｄ’線断面図である。
図１３は、図１２に続く工程順断面図であり、図１３（ａ）はワード線方向の断面図であり、図１３（ｂ）、（ｃ）は、それぞれ、図１３（ａ）のＥ−Ｅ’線断面図、Ｆ−Ｆ’線断面図である。
図１４は、図１３（ａ）のＧ−Ｇ’線断面図である。
図１１は、本発明の第２の実施例に係る不揮発性記憶装置の製造方法を例示する工程順断面図である。すなわち、図１１（ａ）は、ワード線方向の断面図（ワード線が延在する方向に垂直な平面で切断した図）であり、図１１（ｂ）、（ｃ）は、ビット線方向の断面図（ビット線が延在する方向に垂直な平面で切断した図）であり、それぞれ、図１１（ａ）のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。
図１２は、図１１に続く工程順断面図であり、図１２（ａ）はワード線方向の断面図であり、図１２（ｂ）、（ｃ）は、それぞれ、図１２（ａ）のＣ−Ｃ’線断面図、Ｄ−Ｄ’線断面図である。
図１３は、図１２に続く工程順断面図であり、図１３（ａ）はワード線方向の断面図であり、図１３（ｂ）、（ｃ）は、それぞれ、図１３（ａ）のＥ−Ｅ’線断面図、Ｆ−Ｆ’線断面図である。
図１４は、図１３（ａ）のＧ−Ｇ’線断面図である。
まず、図１１に表したように、半導体基板２０１の上に、積層構造体（抵抗変化型メモリ部）の周辺回路となるトランジスタ２０２、ＳＴＩ２０３、コンタクトプラグ２０４、２０５、２０６、Ｍ０配線２０７、Ｍ１配線２０８を公知の半導体製造技術によって形成する。なお、本実施例の不揮発性記憶装置２１では、ワード線を左右に引き出すので、ワード線を接続するためのコンタクトプラグ２０４〜２０６が予め形成される。
そして、全面を層間絶縁膜２０９で覆って平坦化し、第１の実施例と同様の手順でワード線となる導電体膜２１０、抵抗変化素子２１１、ダイオード２１２、ＣＭＰストッパーを積層し、この積層膜を一括加工した後、ワード線間を層間絶縁膜２１３で埋め込み、ＣＭＰで平坦化した後、ＣＭＰストッパーを除去する。さらに、レイヤー選択トランジスタと周辺回路とを接続するためのコンタクトホールを形成する。
次に、基板全面にＰドープ多結晶シリコン膜２１４を基板全面に形成し、前記コンタクトホールを埋め込み、次に、リソグラフィ技術及び反応性イオンエッチング技術により記憶セル領域のＰドープ多結晶シリコン膜２１４を除去し、バリアメタル２１５を介してタングステン膜２１６を成膜し、その後平坦化する。
以上により、ビット線となる横方向に、タングステン膜２１６とＰドープ多結晶シリコン膜２１４がバリアメタル２１５を介して接続された構造が形成される。
そして、全面を層間絶縁膜２０９で覆って平坦化し、第１の実施例と同様の手順でワード線となる導電体膜２１０、抵抗変化素子２１１、ダイオード２１２、ＣＭＰストッパーを積層し、この積層膜を一括加工した後、ワード線間を層間絶縁膜２１３で埋め込み、ＣＭＰで平坦化した後、ＣＭＰストッパーを除去する。さらに、レイヤー選択トランジスタと周辺回路とを接続するためのコンタクトホールを形成する。
次に、基板全面にＰドープ多結晶シリコン膜２１４を基板全面に形成し、前記コンタクトホールを埋め込み、次に、リソグラフィ技術及び反応性イオンエッチング技術により記憶セル領域のＰドープ多結晶シリコン膜２１４を除去し、バリアメタル２１５を介してタングステン膜２１６を成膜し、その後平坦化する。
以上により、ビット線となる横方向に、タングステン膜２１６とＰドープ多結晶シリコン膜２１４がバリアメタル２１５を介して接続された構造が形成される。
次に、図１２に表したように、基板全面にダイオード２１７、抵抗変化素子２１８、ＣＭＰストッパーを積層し、一括加工して、ビット線間を層間絶縁膜２１９で埋め込み、ＣＭＰで平坦化した後、ＣＭＰストッパーを除去し、第２層目のワード線となる導電体膜２２０、抵抗変化素子２２１、ダイオード２２２、ＣＭＰストッパーを積層し、一括加工して、ワード線間を層間絶縁膜２２３で埋め込み、ＣＭＰで平坦化した後、ＣＭＰストッパーを除去する。
さらに、レイヤー選択トランジスタと周辺回路とを接続するためのコンタクトホールを形成する。次に、基板全面にＰドープ多結晶シリコン膜２２４を基板全面に形成し、前記コンタクトホールを埋め込む。
次に、基板全面にシリコン窒化膜２２５を形成する。
次に、リソグラフィ技術及び反応性イオンエッチング技術によりセル領域の前記シリコン窒化膜２２５及び前記Ｐドープ多結晶シリコン膜２２４を除去し、バリアメタル２２６を介してタングステン膜２２７を成膜し、平坦化する。
以上で、２層目のビット線となる横方向にタングステン膜とＰドープ多結晶シリコン膜２２４がバリアメタル２２５を介して接続された構造が形成される。
さらに、レイヤー選択トランジスタと周辺回路とを接続するためのコンタクトホールを形成する。次に、基板全面にＰドープ多結晶シリコン膜２２４を基板全面に形成し、前記コンタクトホールを埋め込む。
次に、基板全面にシリコン窒化膜２２５を形成する。
次に、リソグラフィ技術及び反応性イオンエッチング技術によりセル領域の前記シリコン窒化膜２２５及び前記Ｐドープ多結晶シリコン膜２２４を除去し、バリアメタル２２６を介してタングステン膜２２７を成膜し、平坦化する。
以上で、２層目のビット線となる横方向にタングステン膜とＰドープ多結晶シリコン膜２２４がバリアメタル２２５を介して接続された構造が形成される。
次に、図１３、図１４に表したように、基板全面にダイオード２２８、抵抗変化素子２２９、ＣＭＰストッパーを積層し、一括加工して、ビット線間を層間絶縁膜２３０で埋め込み、ＣＭＰで平坦化した後、ＣＭＰストッパーを除去する。次に、第２層のワード線となる導電体膜２３１を形成し、一括加工して、ワード線間を層間絶縁膜２３２で埋め込み、ＣＭＰで平坦化する。
次に、レイヤー選択トランジスタのゲートを形成するための空隙２３３を層間絶縁膜２１９、２２３、２３２の部分エッチバックにより形成し、Ｐドープ多結晶シリコン膜２１４、２２４の側面を露出させる。
次に、Ｐドープ多結晶シリコン膜２１４、２２４の側面を酸化してゲート酸化膜２３４、ゲート電極となる導電体膜２３５を形成する。
このようにして、導電体膜２３５からなるゲート電極を有するレイヤー選択トランジスタが形成でき、このレイヤー選択トランジスタにより、基板に垂直な同じ平面上にある下層のビット線（タングステン膜２１６）と上層のビット線（タングステン膜２２７）とを一括して選択することができる。
次に、レイヤー選択トランジスタのゲートを形成するための空隙２３３を層間絶縁膜２１９、２２３、２３２の部分エッチバックにより形成し、Ｐドープ多結晶シリコン膜２１４、２２４の側面を露出させる。
次に、Ｐドープ多結晶シリコン膜２１４、２２４の側面を酸化してゲート酸化膜２３４、ゲート電極となる導電体膜２３５を形成する。
このようにして、導電体膜２３５からなるゲート電極を有するレイヤー選択トランジスタが形成でき、このレイヤー選択トランジスタにより、基板に垂直な同じ平面上にある下層のビット線（タングステン膜２１６）と上層のビット線（タングステン膜２２７）とを一括して選択することができる。
以下、導電体膜２３５を加工して積層されたビットライン毎に周辺回路に接続することでレイヤー選択トランジスタを形成し、上層の配線層を形成して、図１０に例示した不揮発性記憶装置２１が完成するが、その詳細は省略する。
本実施例の不揮発性記憶装置２１は、レイヤー選択トランジスタの形成工程は、第１の実施例に比べると複雑であるが、基板に垂直な同一平面上のビット線を一括して引き出すことができるので、周辺回路を大幅に小型化することが可能である。
なお、本実施例の不揮発性記憶装置２１における抵抗変化素子を構成する抵抗変化材料等に関する詳細な説明は省略したが、上記Insulator層としては、両端に印加された電圧により、その抵抗状態が変わる任意の物質を有することができ、例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、両端に印加された電圧で発生するジュール熱によりその抵抗状態が変わるカルコゲナイド系のＧＳＴ、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、及び、ＩｎｘＧｅｙＴｅｚからなる群から選択された少なくとも１つを含むことができる。また、これらの材料を２つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。
また、電極材料としては、上記抵抗変化材料と反応して可変抵抗性を損なわない材料、例えば窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能である。
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体以外に、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることも可能である。
このように本実施例の不揮発性記憶装置２１では、積層された高集積度の抵抗変化型メモリの積層数を比較的容易に増大させることができるようになるので、さらに高集積な抵抗変化型メモリを提供することが可能になる。
そして、レイヤー選択トランジスタを縦型とすることで、積層数を増やしても、レイヤー選択トランジスタへの接続はコンタクトプラグ形成のみで可能となる。
さらに、レイヤー選択トランジスタを半導体基板上に直接作らないＳＯＩ構造とすることで、半導体基板上の大きな回路変更を伴わないで積層数の増大が可能である利点もある。
さらに、レイヤー選択トランジスタを半導体基板上に直接作らないＳＯＩ構造とすることで、半導体基板上の大きな回路変更を伴わないで積層数の増大が可能である利点もある。
このように、本実施例に係る不揮発性記憶装置２１及びその製造方法によればメモリ層の積層数を増大しても、メモリ層からの引き出しが複雑化しない高記憶容量を可能とする不揮発性記憶装置及びその製造方法が提供される。
以上、本発明の実施形態を２通りの実施例を用いて示したが、本発明の実施方法はこれに留まるものではなく、実施例中にも示された材料形を適宜組み合わせて使用することが可能であり、積層数を増やした場合のコンタクトの規則的な引き出しが可能であることは明らかである。従って、本発明により抵抗変化型メモリの積層化による高集積化が比較的容易に実現できる。
（第３の実施の形態）
図１５は、本発明の第３の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
第３の実施形態に係る不揮発性記憶装置の製造方法は、第１配線と、前記第１配線に対して非平行に設けられた第２配線と、前記第１配線と前記第２配線との間に設けられた記録層と、を含む単位メモリ層を、複数積み重ねてなる不揮発性記憶装置の製造方法である。
そして、図１５に表したように、まず、半導体基板上に複数のレイヤー選択トランジスタを形成する（ステップＳ１１０）。
そして、レイヤー選択トランジスタを形成した後、単位メモリ層となる積層構造体を形成する（ステップＳ１２０）。
そして、単位メモリ層の各層の第１配線及び第２配線の少なくともいずれかに、レイヤー選択トランジスタをそれぞれ接続する（ステップＳ１３０）。
具体的には、既に説明した第１の実施例の不揮発性記憶装置の製造方法を用いることができる。
図１５は、本発明の第３の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
第３の実施形態に係る不揮発性記憶装置の製造方法は、第１配線と、前記第１配線に対して非平行に設けられた第２配線と、前記第１配線と前記第２配線との間に設けられた記録層と、を含む単位メモリ層を、複数積み重ねてなる不揮発性記憶装置の製造方法である。
そして、図１５に表したように、まず、半導体基板上に複数のレイヤー選択トランジスタを形成する（ステップＳ１１０）。
そして、レイヤー選択トランジスタを形成した後、単位メモリ層となる積層構造体を形成する（ステップＳ１２０）。
そして、単位メモリ層の各層の第１配線及び第２配線の少なくともいずれかに、レイヤー選択トランジスタをそれぞれ接続する（ステップＳ１３０）。
具体的には、既に説明した第１の実施例の不揮発性記憶装置の製造方法を用いることができる。
これにより、メモリ層を何層積層する場合でも、予め、レイヤー選択トランジスタを形成してしまうことで、各層のレイヤー選択トランジスタの特性を揃えることが可能であり、またトランジスタ形成工程のthermal budgetがメモリセルに影響を与えることを抑制することができる。
このように、本実施形態に係る不揮発性記憶装置の製造方法によって、メモリ層の積層数を増大しても、メモリ層からの引き出しが複雑化しない高記憶容量を可能とする不揮発性記憶装置の製造方法が提供される。
（第４の実施の形態）
図１６は、本発明の第４の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
図１６に表したように、本発明の第４の実施形態に係る不揮発性記憶装置の製造方法におけるレイヤー選択トランジスタの形成においては、まず、レイヤー選択トランジスタのゲート電極となる導電膜を形成する（ステップＳ２１０）。
そして、導電膜を貫通し、半導体基板に連通する穴を形成する（ステップＳ２２０）。 そして、上記の穴の内面に、レイヤー選択トランジスタのゲート絶縁膜となる絶縁膜を形成する(ステップＳ２３０）。
そして、この絶縁膜の内面に、レイヤー選択トランジスタのチャネルとなる半導体膜を形成する（ステップＳ２４０）。
具体的には、既に説明した第１の実施例の不揮発性記憶装置の製造方法を用いることができる。
図１６は、本発明の第４の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
図１６に表したように、本発明の第４の実施形態に係る不揮発性記憶装置の製造方法におけるレイヤー選択トランジスタの形成においては、まず、レイヤー選択トランジスタのゲート電極となる導電膜を形成する（ステップＳ２１０）。
そして、導電膜を貫通し、半導体基板に連通する穴を形成する（ステップＳ２２０）。 そして、上記の穴の内面に、レイヤー選択トランジスタのゲート絶縁膜となる絶縁膜を形成する(ステップＳ２３０）。
そして、この絶縁膜の内面に、レイヤー選択トランジスタのチャネルとなる半導体膜を形成する（ステップＳ２４０）。
具体的には、既に説明した第１の実施例の不揮発性記憶装置の製造方法を用いることができる。
この製造方法によれば、レイヤー選択トランジスタを縦型とすることで、積層数を増やしても、レイヤー選択トランジスタへの接続はコンタクトプラグ形成のみで可能となる。また、ＳＯＩ構造のレイヤー選択トランジスタを可能とし、レイヤー選択トランジスタを基板上に作らないことで、半導体基板上の大きな回路変更を伴わず積層数の増大が可能である。そして、ショートチャネル効果に強く、カットオフ性能に優れたトランジスタを作成することが可能になる。
このように、本実施形態に係る不揮発性記憶装置の製造方法によって、メモリ層の積層数を増大しても、メモリ層からの引き出しが複雑化しない高記憶容量を可能とする不揮発性記憶装置の製造方法が提供される。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置及びその製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
１０、１１、２０、２１ 不揮発性記憶装置
１０１、２０１ 半導体基板（基板）
１０２、２０３ ＳＴＩ
１０３、１０９、１１３、１１９、１２０、１２１、１２６、１３１、１３６、１４１、１４５、１４９、１５３、１５７、１５９、２０９、２１３、２１９、２２３、２３０、２３２ 層間絶縁膜
１０４、２０２ トランジスタ
１０５、１０６、１０７、１０８、２３５ ゲート電極
１１０、２３４ ゲート酸化膜
１１１ アモルファスシリコン膜
１１２ チャネルシリコンプラグ
１１４、１１５、１１６、２０４、２０５、２０６、２３７ コンタクトプラグ
１１７、２０７ Ｍ０配線
１１８、２０８ Ｍ１配線
１２２、１２７、１３２、１３７、１４２、１４６、１５０、１５４、１５８、２１０、２２０、２３１、２３５ 導電体膜（導電膜）
１２３、１２９、１３３、１３９、１４３、１４８、１５１、１５６、２１２、２１７、２２２、２２８ 整流素子（ダイオード）
１２４、１２８、１３４、１３８、１４４、１４７、１５２、１５５、２１１、２１８、２２１、２２９ 抵抗変化素子（記録層）
１２５、１３０、１３５、１４０ シリコン窒化膜
１６０、１６１、１６２、１６３、２３６ レイヤー選択トランジスタ
２１４、２２４ Ｐドープ多結晶シリコン膜
２１５、２２６ バリアメタル
２１６、２２７ タングステン膜
２３３ 空隙
２５５ シリコン窒化膜
３０１ コンタクトホール
３０２ 底部
１０１、２０１ 半導体基板（基板）
１０２、２０３ ＳＴＩ
１０３、１０９、１１３、１１９、１２０、１２１、１２６、１３１、１３６、１４１、１４５、１４９、１５３、１５７、１５９、２０９、２１３、２１９、２２３、２３０、２３２ 層間絶縁膜
１０４、２０２ トランジスタ
１０５、１０６、１０７、１０８、２３５ ゲート電極
１１０、２３４ ゲート酸化膜
１１１ アモルファスシリコン膜
１１２ チャネルシリコンプラグ
１１４、１１５、１１６、２０４、２０５、２０６、２３７ コンタクトプラグ
１１７、２０７ Ｍ０配線
１１８、２０８ Ｍ１配線
１２２、１２７、１３２、１３７、１４２、１４６、１５０、１５４、１５８、２１０、２２０、２３１、２３５ 導電体膜（導電膜）
１２３、１２９、１３３、１３９、１４３、１４８、１５１、１５６、２１２、２１７、２２２、２２８ 整流素子（ダイオード）
１２４、１２８、１３４、１３８、１４４、１４７、１５２、１５５、２１１、２１８、２２１、２２９ 抵抗変化素子（記録層）
１２５、１３０、１３５、１４０ シリコン窒化膜
１６０、１６１、１６２、１６３、２３６ レイヤー選択トランジスタ
２１４、２２４ Ｐドープ多結晶シリコン膜
２１５、２２６ バリアメタル
２１６、２２７ タングステン膜
２３３ 空隙
２５５ シリコン窒化膜
３０１ コンタクトホール
３０２ 底部
Claims (5)
- 複数の第１配線と、
前記複数の第１配線に対して非平行に設けられた第２配線と、
前記複数の第１配線と前記複数の第２配線との間にそれぞれ設けられた記録層と、
を含む単位メモリ層を、前記単位メモリ層の層面に垂直な方向に複数積み重ねてなる不揮発性記憶装置であって、
前記単位メモリ層のそれぞれの前記複数の第１配線に接続され、同一平面上の前記複数の第１配線を一括して選択する複数のレイヤー選択トランジスタを備え、
前記レイヤー選択トランジスタは、前記単位メモリ層の層面に垂直な方向にチャネルと、前記層面に平行に延び相互に接続されたゲート電極と、を有し、前記層面に平行な平面内の前記複数の第１配線を一括選択可能であすることを特徴とする不揮発性記憶装置。 - 複数の第１配線と、
前記複数の第１配線に対して非平行に設けられた複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との間にそれぞれ設けられた記録層と、
を含む単位メモリ層を、前記単位メモリ層の層面に垂直な方向に複数積み重ねてなる不揮発性記憶装置であって、
前記単位メモリ層のそれぞれの前記複数の第１配線に接続され、同一平面上の前記複数の第１配線を一括して選択する複数のレイヤー選択トランジスタを備え、
前記レイヤー選択トランジスタは、前記単位メモリ層の層面に平行な方向にチャネルと、前記層面に垂直に延び相互に接続されたゲート電極と、を有し、半導体基板上に絶縁層を介して設けられたシリコン層を含み、前記層面に垂直な平面内の前記複数の第１配線を一括選択可能であることを特徴とする不揮発性記憶装置。 - 複数の第１配線と、
前記複数の第１配線に対して非平行に設けられた複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との間にそれぞれ設けられた記録層と、
を含む単位メモリ層を、複数積み重ねてなる不揮発性記憶装置の製造方法であって、
半導体基板上に前記単位メモリ層の層面に垂直な方向にチャネルを有する複数のレイヤー選択トランジスタを形成し、
前記単位メモリ層を形成し、
前記単位メモリ層の各層の前記複数の第１配線に前記レイヤー選択トランジスタをそれぞれ接続し、
前記レイヤー選択トランジスタの形成は、複数の前記単位メモリ層のうちの１つの単位メモリ層に属する前記複数の第１配線に接続された前記レイヤー選択トランジスタの、前記層面に平行に延びる第１ゲート電極と、複数の前記単位メモリセル層のうちの前記１つの単位メモリ層とは異なる他の単位メモリ層に属する前記複数の第１配線に接続された前記レイヤー選択トランジスタの、前記層面に平行に延びる第２ゲート電極と、を共通接続して、前記レイヤー選択トランジスタが前記層面に平行な平面内の前記複数の第１配線を一括選択可能であるように、前記レイヤー選択トランジスタを形成することを含むことを特徴とする不揮発性記憶装置の製造方法。 - 前記レイヤー選択トランジスタの形成は、
前記レイヤー選択トランジスタのゲート電極となる導電膜を形成する工程と、
前記導電膜を貫通し、前記半導体基板に連通する穴を形成する工程と、
前記穴の内面に前記レイヤー選択トランジスタのゲート絶縁膜となる絶縁膜を形成する工程と、
前記絶縁膜の内面に前記レイヤー選択トランジスタのチャネルとなる半導体膜を形成する工程と、
を有することを特徴とする請求項３記載の不揮発性記憶装置の製造方法。 - 複数の第１配線と、
前記複数の第１配線に対して非平行に設けられた複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との間にそれぞれ設けられた記録層と、
を含む単位メモリ層を、複数積み重ねてなる不揮発性記憶装置の製造方法であって、
半導体基板上に、前記単位メモリ層の層面に平行な方向にチャネルを有し、半導体基板上に絶縁層を介して設けられたシリコン層を含む複数のレイヤー選択トランジスタを形成し、
前記単位メモリ層を形成し、
前記単位メモリ層の各層の前記複数の第１配線に前記レイヤー選択トランジスタをそれぞれ接続し、
前記レイヤー選択トランジスタの形成は、複数の前記単位メモリ層のうちの１つの単位メモリ層に属する前記複数の第１配線に接続された前記レイヤー選択トランジスタの、前記層面に垂直に延びる第１ゲート電極と、複数の前記単位メモリセル層のうちの前記１つの単位メモリ層とは異なる他の単位メモリ層に属する前記複数の第１配線に接続された前記レイヤー選択トランジスタの、前記層面に垂直に延びる第２ゲート電極と、を共通接続して、前記レイヤー選択トランジスタが前記層面に垂直な平面内の前記複数の第１配線を一括選択可能であるように、前記レイヤー選択トランジスタを形成することを含むことを特徴とする不揮発性記憶装置の製造方法。
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