KR101136319B1 - 비휘발성 기억 장치 및 그 제조 방법 - Google Patents

비휘발성 기억 장치 및 그 제조 방법 Download PDF

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Abstract

복수의 컴포넌트 메모리층을 포함하는 비휘발성 기억 장치를 제공한다. 복수의 컴포넌트 메모리층은 층 표면에 수직인 방향으로 적층한다. 컴포넌트 메모리층 각각은 제1 배선과, 제1 배선에 평행하지 않게 제공된 제2 배선과, 제1 배선과 제2 배선 사이에 제공되고, 기록층을 포함하는 적층형 구조 유닛을 포함한다. 제1 배선 및 제2 배선 중 적어도 하나는, 기록층을 마주보는 한 부분에 제공되고, 기록층 쪽으로 돌출하는 돌출부를 포함한다.
메모리층, 배선, 기록층, 적층형 구조, 돌출부

Description

비휘발성 기억 장치 및 그 제조 방법{NONVOLATILE STORAGE DEVICE AND METHOD FOR MANUFACTURING SAME}
관련 출원의 상호 참조
본 출원은 그 전반적인 내용이 본 명세서에 참조로서 포함되어 있는 2008년 5월 19일에 출원한 일본특허 출원번호 제2008-130977호 및 2008년 5월 19일에 출원한 일본특허 출원번호 제2008-131353호에 기초하여 우선권을 주장한다.
본 발명은 비휘발성 기억 장치 및 그 제조 방법에 관한 것이다.
NAND 플래시 메모리로 대표되는 비휘발성 메모리는 이동전화, 디지털 스틸 카메라, USB 메모리, 실리콘 오디오 등에서 대용량 데이터 스토리지용으로 널리 사용되고 있다. 그 시장은 빠른 다운사이징(downsizing)에 의해 가능해진 비트당 제조 비용의 감소로 인해 계속해서 성장하고 있다. 그러나 NAND 플래시 메모리는 트랜지스터 임계 전압 시프트를 이용하여 정보를 기록하는 트랜지스터 동작을 이용한다. 신뢰도, 고속 동작, 더 높은 비트 밀도 및 프로그램/소거 특성의 변동 억제에서의 개선은 한계에 도달할 것으로 생각된다. 새로운 비휘발성 메모리의 개발이 바람직하다.
한편, 예를 들어 상 변화 메모리 또는 저항 변화 메모리는 저항성 재료의 가변 저항 상태를 이용함으로써 동작한다. 그러므로 트랜지스터 동작이 프로그래밍/소거 동안 불필요하고, 프로그램/소거 특성은 저항성 재료의 크기가 감소할 때 개선된다. 따라서, 이 기술은 높은 균일 특성, 높은 신뢰도, 고속 동작 및 더 높은 비트 밀도를 실현함으로써 미래의 요구에 응답할 것으로 예상된다.
한편, 비휘발성 메모리 소자는 모바일 디바이스에 흔히 사용되므로, 비트 밀도가 증가할 때 동작 전류의 감소가 강하게 요구된다.
가변 저항 재료를 사용하는 비휘발성 메모리 소자는 상대적으로 큰 동작 전류를 요구하는 경향이 있다. 동작 전류를 감소시키는 것은 저항성 재료의 가변 저항 상태에 영향을 미칠 수도 있다. 그러므로 종래 기술을 이용하여 동작 전류를 감소시키는 노력은 한계가 있다.
칼코겐화합물(chalcogenide)을 포함하는 상 변화 재료에 기초하여 비트선 및 워드선을 지정하는 두 개의 어레이 관련 마스크를 요구하는 자체-정렬 비휘발성 기억 장치 메모리 구조에 관한 기술이 논의되고 있다(예를 들어 JP-A 2003-303941 참조).
그와 같은 메모리에서, 기록층에 기록된 정보는 기록층을 통해 흐르는 전류에 의해 판독된다. 이 목적을 위하여, 프로그래밍/판독 동안 각 메모리 셀에서의 미주 전류(stray current)(역방향으로 흐르는 전류; 누설 전류(sneak current))를 방지하기 위하여 다이오드와 같은 정류 소자가 전류의 방향을 조절하도록 제공된다.
본 발명의 한 양상에 따르면, 비휘발성 기억 장치로서, 복수의 컴포넌트 메모리층 - 상기 복수의 컴포넌트 메모리층은 층 표면에 수직인 적층 방향으로 적층됨 - 을 포함하고, 상기 복수의 컴포넌트 메모리층 각각은, 제1 배선과, 상기 제1 배선에 평행하지 않게 제공된 제2 배선과, 상기 제1 배선과 상기 제2 배선 사이에 제공된 적층형 구조 유닛 - 상기 적층형 구조 유닛은 상기 제1 배선 및 상기 제2 배선에 의해 인가되는 전기장 및 제공되는 전류 중 적어도 하나에 기인하여 저항 특성이 변하는 기록층을 포함함 - 을 포함하고, 상기 제1 배선 및 상기 제2 배선 중 적어도 하나는, 상기 기록층에 대향하는 한 부분에 제공되고 상기 기록층 쪽으로 돌출하는 돌출부를 포함하고, 상기 제1 배선과 상기 제2 배선 중 상기 적어도 하나의 축을 따른 폭은 상기 돌출부의 상기 축을 따른 폭과 동일하고, 상기 축은 상기 제1 배선과 상기 제2 배선 중 상기 적어도 하나의 연장 방향에 수직이며 상기 적층 방향에 수직인, 비휘발성 기억 장치를 제공한다.
본 발명의 또 다른 양상에 따르면, 비휘발성 기억 장치를 제조하기 위한 방법으로서, 상기 비휘발성 기억 장치는 적층 방향으로 서로 다중 적층된 컴포넌트 메모리층을 포함하고, 상기 컴포넌트 메모리층은 제1 방향으로 정렬된 제1 배선과, 상기 제1 방향에 평행하지 않은 제2 방향으로 정렬된 제2 배선과, 상기 제1 배선과 상기 제2 배선 사이에 제공된 적층형 구조 유닛을 포함하고, 상기 적층형 구조 유닛은 기록층 및 정류 소자층을 포함하고, 상기 방법은, 기판상에, 상기 제1 배선으로서 기능하는 제1 도전막 및 상기 제2 배선으로서 기능하는 제2 도전막 중 적어도 하나 및 상기 적층형 구조 유닛으로서 기능하는 적층막을 상기 제1 방향 및 상기 제2 방향에 수직인 적층 방향으로 적층하고, 상기 제1 도전막 및 상기 제2 도전막 중 하나 및 상기 적층막을 상기 제1 방향으로 정렬되는 밴드 구성으로 처리하는 제1 공정과, 상기 밴드 구성으로 처리된 상기 적층막과 상기 제1 도전막 및 상기 제2 도전막 중 적어도 하나 사이에 층간 유전체막을 채우는 제2 공정과, 상기 적층막, 상기 층간 유전체막, 및 상기 제1 도전막과 상기 제2 도전막 중 다른 하나를 상기 제2 방향으로 정렬되는 밴드 구성으로 일괄적으로 처리하는 제3 공정을 포함하고, 상기 제1 공정, 상기 제2 공정 및 상기 제3 공정 중 적어도 하나는, 상기 제1 배선 및 상기 제2 배선 중 적어도 하나에 형성되는 돌출부 - 상기 돌출부는 상기 적층 방향으로 돌출함 - 및 상기 적층막의 한 부분을 적어도 형성하는 것을 수행하고, 상기 제1 방향 및 상기 제2 방향 중 하나로 정렬된 상기 적층막의 적어도 한 부분을 형성하는 것을 수행하고, 상기 제1 도전막과 상기 제2 도전막 중 다른 하나의 축을 따른 폭은 상기 적층막의 상기 축을 따른 폭과 동일하고, 상기 축은 상기 제1 도전막과 상기 제2 도전막 중 다른 하나의 연장 방향에 수직이며 상기 적층 방향에 수직인, 비휘발성 기억 장치의 제조 방법을 제공한다.
이하에서는, 도면들을 참조하여 본 발명의 실시예들을 상세하게 기술한다.
도면들은 개략적이고 개념적이며; 부분들의 두께와 폭 간의 관계, 부분들에서 크기의 비율 등은 실제 값과 동일할 필요가 없다. 또한, 치수 및 부분은 도면들의 동일한 부분에 대해서도 서로 다르게 예시할 수도 있다.
명세서와 도면들에서, 도면에 기술하거나 예시한 컴포넌트들과 유사한 컴포넌트들은 유사한 참조번호로 표기하고, 그 상세한 설명은 적절하게 생략한다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 비휘발성 기억 장치의 관련 부분의 구조를 예시하는 개략적인 사시도이다.
도 2a 및 2b는 각각 본 발명의 제1 실시예에 따른 비휘발성 기억 장치의 구조를 예시하는 회로도 및 개략적인 사시도이다.
도 1에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 비휘발성 기억 장치(10)는 서로 다중 적층된(multiply stacked) 컴포넌트 메모리층(54)의 구조를 포함하는데, 컴포넌트 메모리층(54)은 제1 배선(50)(예를 들어 워드선); 제1 배선에 평행하지 않게, 즉 3차원으로 교차하도록 제공된 제2 배선(60)(예를 들어 비트선); 및 제1 배선과 제2 배선 사이에 제공된 기록층(저항 변화층 또는 상 변화층)(57)을 포함하는 적층형 구조 유닛(stacked structure unit)(53)을 포함한다. 제1 배선(50) 및 제2 배선(60) 중 적어도 하나는 기록층(57)(적층형 구조 유닛(53))을 마주보는 부분에 제공된 돌출부(51 및 61)를 포함한다. 돌출부(51 및 61)는 기록층(57)(적층형 구조 유닛(53)) 쪽을 향하게 돌출된다.
기록층(57)은 예를 들어 제1 배선(50) 및 제2 배선(60)을 통해 공급된 전류에 기인하여 제1 상태로부터 제1 상태의 저항과는 상이한 저항을 갖는 제2 상태로 가역적으로(reversibly) 천이할 수 있는 층이다. 즉, 기록층(57)의 저항은 제1 배선(50) 및 제2 배선(60)에 의해 인가된 전기장 및 제공된 전류 중 적어도 하나에 기인하여 변한다.
도 1에 도시한 비휘발성 기억 장치(10)의 적층형 구조 유닛(53)은 적층형 기록층 유닛(55) 및 정류 소자(예를 들어 다이오드)(52)를 포함한다. 적층형 기록층 유닛(55)은 제1 장벽 금속(barrier metal)(56) 및 제2 장벽 금속(58)을 포함하고; 가변 저항기 층(57)은 제1 장벽 금속(56)과 제2 장벽 금속(58) 사이에 제공한다. 정류 소자(52)는 도시하지 않은 장벽 금속을 포함할 수도 있다. 즉, 적층형 구조 유닛(53)은, 적층형 구조 유닛(53)의 제1 배선(50) 쪽에 제공된 장벽 금속 및 적층형 구조 유닛(53)의 제2 배선(60) 쪽에 제공된 장벽 금속 중 적어도 하나를 포함한다.
상술한 바에서, 제1 배선(50)은 워드선으로 가정하고, 제2 배선(60)은 비트선으로 가정하지만, 제1 배선(50)은 비트선으로 가정할 수 있고, 제2 배선(60)은 워드선으로 가정할 수 있다. 즉, 실시예에 따른 비휘발성 기억 장치 및 그 제조 방법에서 기술한 비트선 및 워드선은 상호 교환가능하다. 또한, 후술하는 바와 같이, 서로 다중 적층된 컴포넌트 메모리층(54)들은 예를 들어 하부층 컴포넌트 메모리층(54)의 제2 배선(60) 및 상부층 컴포넌트 메모리층(54)의 제1 배선(50)이 공유되게 할 수도 있다. 즉, 하부층의 제2 배선(60)은 상부층의 제1 배선(50)일 수 있다. 이하의 설명에서 제1 배선(50)은 워드선으로 가정하고 제2 배선(60)은 비트선으로 가정한다.
도 2a에 도시한 바와 같이, 이 실시예에 따른 비휘발성 기억 장치(10)는 매트릭스 구성으로 배치된 복수의 유닛 셀 C11, C12, C13, C21, C22, C23, C31, C32 및 C33을 포함한다. 각 유닛 셋 C11, C12, C13, C21, C22, C23, C31, C32 및 C33은 복수의 비트선 BL1, BL2 및 BL3 그리고 복수의 워드선 WL1, WL2 및 WL3에 의해 정의된다. 기록층(57)을 포함하는 적층형 구조 유닛(53)은 워드선 및 비트선이 교차하는 각 교차점에 제공된다. 도면에서의 복잡도를 피하기 위하여, 세 개의 워드선 및 세 개의 비트선을 도시하지만, 본 발명은 이에 한정하지 않는다. 비트선 및 워드선의 수는 임의다.
도 1에 도시한 제1 배선(50)과 제2 배선(60) 사이에 제공된 적층형 구조 유닛(53)은 상술한 유닛 셀 중 하나이다.
도 2b에 도시한 이 실시예에 따른 비휘발성 기억 장치(10)에서, 워드선과 비트선 사이에 배치된 적층형 구조 유닛(53)을 포함하는 컴포넌트 메모리층(54)들이 적층된다. 도 2b의 예에서, 네 개의 컴포넌트 메모리층(54)이 서로 적층된다. 그러나 본 발명은 이에 한정하지 않고; 서로 적층되는 컴포넌트 메모리층(54)의 수는 임의다.
도 2b에 도시한 비휘발성 기억 장치(10)는 위 및 아래의 셀(컴포넌트 메모리층(54))들이 워드선들 및 비트선들을 공유하는 공유 비트선/워드선 구조를 포함한다. 즉, 복수의 컴포넌트 메모리층 중 한 컴포넌트 메모리층의 제1 배선(50) 및 제2 배선(60) 중 하나는 층 표면에 수직인 방향에서 복수의 컴포넌트 메모리층 중 하나에 인접한 또 다른 컴포넌트 메모리층의 제1 배선(50) 및 제2 배선(60) 중 하나로서 공유된다.
그러나 본 발명은 이에 한정하지 않고; 적층형 컴포넌트 메모리층(54) 각각은 각각 독립적으로 제공되는 워드선(예를 들어 제1 배선(50)) 및 비트선(예를 들어 제2 배선(60))을 포함할 수도 있다.
따라서, 비휘발성 기억 장치(10)는 기록층(57)을 포함하는 적층형 구조 유닛(53)이 배선(비트선 및 워드선) 위 그리고 아래에 배치되는 구조를 포함한다.
도 1에서 적층형 메모리층 유닛(55)은 워드선(50) 쪽에 배치되고, 정류 소 자(52)는 비트선(60) 쪽에 배치되지만, 본 발명은 이에 한정하지 않는다. 적층형 메모리층 유닛(55) 및 정류 소자(52)의 배치 순서(적층 순서)는 임의다.
도 1에 도시한 이 실시예에 따른 비휘발성 기억 장치(10)에서, 기록층(57)을 포함하는 적층형 구조 유닛(53)은 돌출부 51과 61 사이에 배치된다. 본 출원의 이하의 명세서에서 "T 모양 부분(51)"은 워드선(50) 쪽에 있는 돌출부(51), 즉 워드선(50)으로부터 뽑아낸 T 모양 부분(51)을 의미한다. 유사하게, "T 모양 부분(61)"은 비트선(60) 쪽에 있는 돌출부(61), 즉 비트선(60)으로부터 뽑아낸 T 모양 부분(61)을 의미한다.
즉, 기록층(57)을 포함하는 적층형 구조 유닛(53)은 워드선(50) 및 비트선(60)으로부터 뽑아낸 T 모양 부분 51 및 61 사이에 배치된다.
도 1에 도시한 바와 같이, 적층형 메모리층 유닛(55)은 워드선(50) 쪽에 있는 제1 장벽 금속(56), 기록층(57) 및 비트선(60) 쪽에 있는 제2 장벽 금속(58)을 포함한다. 여기서, 돌출부(T 모양 부분) 51 및 61의 저항률은 제1 장벽 금속(56)의 저항률보다 낮고 제2 장벽 금속(58)의 저항률보다 낮다. 상술한 제1 및 제2 장벽 금속(56 및 58)은 필요에 따라 제공될 수도 있다. 예를 들어, 기록층(57)이 상 변화 소자를 포함하는 경우, 제1 및 제2 장벽 금속 56 및 58 중 적어도 하나는 히터(heater)로서 사용될 수도 있다.
추가로, 정류 소자(52)는 장벽 금속을 포함할 수도 있다. 그와 같은 경우, 돌출부(51 및 61)의 저항률은 정류 소자의 장벽 금속의 저항률보다 낮게 설정될 수도 있다.
즉, 이 실시예에 따른 비휘발성 기억 장치(10)의 적층형 구조 유닛(53)은, 적층형 구조 유닛(53)의 제1 배선(50) 쪽에 제공된 장벽 금속 및 적층형 구조 유닛(53)의 제2 배선(60) 쪽에 제공된 장벽 금속 중 적어도 하나를 포함할 수도 있고; 돌출부(51 및 61)의 저항률은 장벽 금속들 중 적어도 하나의 저항률보다 낮게 설정할 수 있다.
따라서, 이 실시예에 따른 비휘발성 기억 장치(10)에서, 기록층(57)을 포함하는 적층형 구조 유닛(53)은 워드선(50) 및 비트선(60)상에 제공된 T 모양 부분 51 및 61 사이에 배치된다. 그로 인해 이러한 배선들과 가변 저항기 층(57) 간의 거리는 증가한다.
프로그래밍함으로써 저항 변화 메모리를 높은 저항 상태로 스위칭한 후, 낮은 저항 상태로 다시 소거할 때 예를 들어 줄열(joule heat)에 의해 소거가 수행된다.
이 실시예에 따른 비휘발성 기억 장치(10)의 워드선(50) 및 비트선(60)의 T 모양 부분 51과 61 사이에 기록층(57)을 제공함으로써, 기록층(57)과 배선들 사이의 거리가 증가할 수 있고; 배선들은 히트 싱크(heat sink)들로서의 역할을 할 수 없고; 예를 들어 소거 전류는 감소할 수 있다.
따라서, 이 실시예에 따른 비휘발성 기억 장치(10)는 고속 프로그래밍/소거 속도 및 낮은 프로그래밍/소거 전류를 가능하게 한다.
제1 비교 예
도 3은 제1 비교 예의 비휘발성 기억 장치의 관련 부분의 구조를 예시하는 개략적인 사시도이다.
도 3에 도시한 제1 비교 예의 비휘발성 기억 장치(90)에서는 워드선(50) 및 비트선(60) 배선들로부터 뽑아진 T 모양 부분들이 없다. 기록층(57)을 포함하는 적층형 구조 유닛(53)은 워드선(50) 및 비트선(60)의 배선들의 부분인 동일한 표면들 사이에 배치된 구조이다. 그 밖에, 그 구성은 도 1에 도시한 비휘발성 기억 장치(10)의 구성과 유사하고, 그 설명은 생략한다.
도 3에 도시한 제1 비교 예의 비휘발성 기억 장치(90)에서, 기록층(57)을 포함하는 적층형 구조 유닛(53)은 T 모양 부분(51 및 61)을 통해 연결하지 않고 워드선(50) 및 비트선(60)의 배선들에 직접 연결한다. 그러므로 소거 전류를 제공함으로써 기록층(57)에서 발생하는 줄열은 워드선(50) 및/또는 비트선(60)의 배선들을 통해 바람직하지 않게 방산한다(dissipate). 즉, 워드선(50) 및/또는 비트선(60)의 배선들은 바람직하지 않게도 히트 싱크들로서의 역할을 수행하고, 기록층(57)의 온도를 프로그램된 상태를 소거하는 데 필요한 온도로 증가시키는 큰 줄열을 요구한다. 그러므로 소거 전류가 증가하고, 동작 속도가 감소한다.
반대로, 상술한 이 실시예에 따른 비휘발성 기억 장치(10)에서, 기록층(57)과 배선들 사이의 거리는 워드선(50) 및 비트선(60)상에 T 모양 부분(51 및 61)을 제공함으로써 증가하고, 따라서 배선들은 히트 싱크들로서의 역할을 할 수 없다. 예를 들어 소거를 위한 온도를 높이는 데 필요한 줄열은 그로 인해 감소할 수 있다. 그 결과, 소비되는 전류가 감소할 수 있고, 동작 속도가 증가할 수 있다.
따라서, 이 실시예에 따른 비휘발성 기억 장치(10)는 동작 전류를 감소시키 고, 고속 동작을 실현한다.
도 1에 도시한 비휘발성 기억 장치(10)에서 T 모양 부분 51 및 61은 각각 워드선(50) 및 비트선(60)상에 제공되지만, 이 실시예에 따른 비휘발성 기억 장치는 워드선(50) 및 비트선(60) 중 적어도 하나에 제공된 T 모양 부분을 포함할 수도 있다.
도 4a 및 4b는 본 발명의 제1 실시예에 따른 다른 비휘발성 기억 장치의 관련 부분의 구조를 예시하는 개략적인 사시도이다.
도 4a에 도시한 본 발명의 제1 실시예에 따른 또 다른 비휘발성 기억 장치(11)에서 T 모양 부분(61)은 비트선(60)상에 제공된다. 비휘발성 기억 장치(11)의 그와 같은 구조는 배선들이 히트 싱크들로서 역할하는 것을 방지할 수 있고, 동작 전류를 감소시킬 수 있고, 고속 동작을 가능하게 할 수 있다.
도 4b에 도시한 본 발명의 제1 실시예에 따른 또 다른 비휘발성 기억 장치(12)에서 T 모양 부분(51)은 워드선(50)상에 제공된다. 비휘발성 기억 장치(12)의 그와 같은 구조는 배선이 히트 싱크로서 역할하는 것을 방지할 수 있고, 동작 전류를 감소시킬 수 있고, 고속 동작을 가능하게 할 수 있다.
따라서, T 모양 부분 51 및 61을 워드선(50) 및 비트선(60) 중 적어도 하나에 제공함으로써, 배선들은 히트 싱크들로서의 역할을 할 수 없고, 동작 전류가 감소하고, 고속 동작이 가능하다.
도 4a 및 4b에 도시한 비휘발성 기억 장치(11 및 12)에서 적층형 메모리층 유닛(55)은 워드선(50) 쪽에 배치되고, 정류 소자(52)는 비트선(60) 쪽에 배치되지 만, 본 발명은 이에 한정하지 않는다. 적층형 기록층 유닛(55) 및 정류 소자(52)의 적층 순서(배치 순서)는 임의다.
제1 예
이제, 이 실시예의 제1 예를 기술한다. 제1 예의 비휘발성 기억 장치(10a)는 도 1에 도시한 이 실시예에 따른 비휘발성 기억 장치(10)의 구조를 포함한다. 우선, 이 예의 비휘발성 기억 장치(10a)를 제조하기 위한 방법을 기술한다.
도 5a 내지 5c는 본 발명의 제1 예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 공정 순서에서의 개략적인 단면도이다.
도 6a 및 6b는 도 5c로부터 계속되는 도면이다.
도 7a 및 7b는 도 6b로부터 계속되는 도면이다.
도 8a 및 8b는 도 7b로부터 계속되는 도면이다.
도 9는 도 8b로부터 계속되는 도면이다.
이러한 도면 각각의 좌측은 비트선 방향에서의 단면도이다(단면도는 비트선의 연장 방향에 수직인 평면을 따라 자름). 이러한 도면 각각의 우측은 워드선 방향에서의 단면도이다(단면도는 워드선의 연장 방향에 수직인 평면을 따라 자름).
먼저, 도 5a에 도시한 바와 같이, 메모리 영역의 주변 회로를 형성하는 트랜지스터(102), STI(Shallow Trench Isolation)(103), 콘택트 플러그(104, 105 및 106), M0 배선(소스 배선)(107), M1 배선(비트 배선)(108) 및 절연층(100)은 반도체 기판(101)상에 공지된 반도체 제조 기술로 형성한다.
다음으로, 도 5b에 도시한 바와 같이, 메모리 소자들의 워드선들을 형성하는 텅스텐막(109)은 150㎚의 두께로 형성하고; 장벽 금속을 형성하는 티타늄 질화막(110)은 10㎚의 두께로 형성하고; 가변 저항 소자(기록층)들을 형성하는 Ti 도핑된 NiOx막(111)은 5㎚의 두께로 형성하고; 장벽 금속을 형성하는 티타늄 질화막(112)은 10㎚의 두께로 형성하고; PIN 다이오드들을 형성하는 n+/n-/p+ 다결정 실리콘 적층막(113)을 형성하고; 장벽 금속을 형성하는 텅스텐 질화막(114)은 10㎚의 두께로 형성하고; 비트선들의 한 부분을 형성하는 텅스텐막(115)은 50㎚의 두께로 형성한다. 이어서 텅스텐막(115)은 T 모양 부분들이 된다.
계속해서 도 5c에 도시한 바와 같이, 적층막 109 내지 115는 리소그라피 및 반응성 이온 에칭으로 순차적으로 패터닝된다.
도 6a에 도시한 바와 같이, 층간 절연막(116)은 순차적으로 패터닝된 적층막 109 내지 115 사이에 채워지고, 그 구성은 CMP(Chemical Mechanical Polishing), 반응성 이온 에칭 등으로 평탄화된다.
다음으로, 도 6b에 도시한 바와 같이, 비트선들을 형성하는 텅스텐막(117)은 150㎚의 두께로 형성하고; 장벽 금속을 형성하는 텅스텐 질화막(118)은 10㎚의 두께로 형성하고; p+/n-/n+ 다결정 실리콘 적층막(119)을 형성하고, 장벽 금속을 형성하는 티타늄 질화막(120)은 10㎚의 두께로 형성하고; 저항 변화 소자들을 형성하는 Ti 도핑된 NiOx막(121)은 5㎚의 두께로 형성하고; 장벽 금속을 형성하는 티타늄 질화막(122)은 10㎚의 두께로 형성하고; 워드선들의 한 부분을 형성하는 텅스텐막(123)은 50㎚의 두께로 형성한다.
계속해서 도 7a에 도시한 바와 같이, 적층막(117 내지 123)은 리소그라피 및 반응성 이온 에칭으로 순차적으로 패터닝된다. 층간 유전체막(116), 층간 유전체막들 사이에 남아있는 적층막(110 내지 115) 및 텅스텐막(109)의 한 부분이 또한 일괄적으로 패터닝된다. 이 때, 텅스텐막(109)은 상부의 약 50㎚를 일괄적으로 에칭함으로써 T 모양으로 패터닝된다. 그로 인해 T 모양 부분들은 50㎚의 두께로 형성된다.
도 7b에 도시한 바와 같이, 층간 유전체막(124)은 일괄적으로 처리된 적층막들 사이에 채워지고, 그 구성은 CMP, 반응성 이온 에칭 등으로 평탄화된다.
다음으로, 도 8a에 도시한 바와 같이, 워드선들을 형성하는 텅스텐막(125)은 150㎚의 두께로 형성하고; 장벽 금속을 형성하는 티타늄 질화막(126)은 10㎚의 두께로 형성하고; 저항 변화 소자들을 형성하는 Ti 도핑된 NiOx막(127)은 5㎚의 두께로 형성하고; 장벽 금속을 형성하는 티타늄 질화막(128)은 10㎚의 두께로 형성하고; n+/n-/p+ 다결정 실리콘 적층막(129)을 형성하고; 장벽 금속을 형성하는 텅스텐 질화막(130)은 10㎚의 두께로 형성하고; 비트선들의 한 부분을 형성하는 텅스텐막(131)은 50㎚의 두께로 형성한다. 이어서 텅스텐막(131)은 T 모양 부분들이 된다.
계속해서 도 8b에 도시한 바와 같이, 적층막(125 내지 131)은 리소그라피 및 반응성 이온 에칭으로 순차적으로 패터닝된다. 층간 유전체막(124), 층간 유전체막들 사이에 남아있는 적층막(118 내지 123) 및 텅스텐막(117)의 한 부분이 또한 일괄적으로 패터닝된다. 이 때, 텅스텐막(117)은 상부의 약 50㎚를 일괄적으로 에칭함으로써 T 모양으로 패터닝된다. 그로 인해 T 모양 부분들은 50㎚의 두께로 형성된다.
도 9에 도시한 바와 같이, 비휘발성 기억 장치(10a)는, 워드선들과 비트선들 사이에 제공되고, 네 개 층에서 서로 적층되는 메모리 셀들을 형성하는 적층형 구조 유닛들을 포함하도록 형성된다. 도면에 모든 막을 나타내면 복잡해지므로, 비트선 BL(132) 및 BL2(133), 워드선 WL1(134), WL(135) 및 WL3(136) 그리고 층간 유전체막(137 내지 140)을 도시한다.
이 예의 비휘발성 기억 장치(10a)의 층의 수는 네 개 층에 한정하지 않고; 네 개 층 이상으로 적층될 수도 있다. 그와 같은 경우, 그 제조 방법은 상술한 제조 방법과 유사한 방법으로 수행될 수도 있다.
따라서, 이 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법은 동작 전류를 감소시키고 고속 동작을 실현한다.
상술한 방법과 유사한 방법을 도 4a 및 4b에 도시한 각 구조를 포함하는 다른 예들의 (도시하지 않은) 비휘발성 기억 장치(11a 및 12a)를 제조하는 데 또한 이용할 수도 있다. 즉, 예를 들어 텅스텐막(109 및 117)이 일괄적으로 처리되지 않는 경우, 워드선 쪽에 있는 T 모양 부분들은 형성되지 않고; 도 4a에 도시한 구조를 포함하는 비휘발성 기억 장치(11a)가 구성될 수 있다. 추가로, 예를 들어 텅스텐막(115 및 131)이 형성되지 않는 경우, 비트선 쪽에 있는 T 모양 부분들은 형성되지 않고; 도 4b에 도시한 구조를 포함하는 비휘발성 기억 장치(12a)가 구성될 수 있다.
예를 들어, 텅스텐막(109, 117, 115 및 131)이 형성되지 않는 경우, 워드선 쪽과 비트선 쪽 둘 다에 있는 T 모양 부분들은 형성되지 않고; 도 3에 도시한 제1 비교 예의 비휘발성 기억 장치(90a)(도시하지 않음)가 구성될 수 있다.
이제, 이 예의 비휘발성 기억 장치(10a, 11a 및 12a) 및 제1 비교 예의 비휘발성 기억 장치(90a)의 특성을 기술한다.
표 1은 이러한 비휘발성 기억 장치들의 프로그래밍 속도, 소거 속도, 프로그래밍 전류 및 소거 전류를 나타낸다.
Figure 112009029606589-pat00001
표 1에 나타낸 바와 같이, 이 예에 따른 비휘발성 기억 장치(10a, 11a 및 12a) 각각은 제1 비교 예의 비휘발성 기억 장치(90a)와 비교하여 더 빠른 프로그래밍 속도 및 소거 속도 그리고 더 낮은 프로그래밍 전류 및 소거 전류를 갖는다.
이러한 이점들이 제공되는 이유는, 예를 들어 프로그래밍 및 소거 동작 동안 제1 비교 예의 구조의 기록층(57)에서 발생하는 줄열이 바람직하지 않게 비트선 및 워드선의 배선들을 통해 방산되어 효율을 감소시키는 반면; 이 실시예에 따른 비휘발성 기억 장치(10a, 11a 및 12a)의 워드선들 및/또는 비트선들상에 제공된 T 모양 부분(51 및 61)은 이러한 배선들이 히트 싱크로서의 역할을 할 수 없게 하기 때문이다.
특히, T 모양 부분들이 워드선들 및 비트선들 둘 다에 제공되어 있는 비휘발성 기억 장치(10a)에 대하여, 프로그래밍 속도 및 소거 속도가 가장 빠르고, 프로그래밍 전류 및 소거 전류가 가장 낮다.
따라서, 이 예에 따른 비휘발성 기억 장치 및 그 제조 방법은 동작 전류를 감소시키고 고속 동작을 실현한다.
이 예에서, Ti 도핑된 NiOx막은 기록층(57)(가변 저항 소자)으로서 사용되지만; 본 발명은 이에 한정하지 않는다. 이 실시예에 따른 비휘발성 기억 장치의 기록층(57)은 그 저항 상태가 양쪽 단에 인가된 전압으로 인해 변하는 어떤 물질을 포함할 수도 있다. 예를 들어, 기록층(57)은 C, NbOx, Cr 도핑된 SrTiO3 -x, PrxCayMnOz, Ti 도핑된 NiOx, ZrOx, NiOx, ZnOx, TiOx, TiOxNy, CuOx, GdOx, CuTex, HfOx, ZnMnxOy 및 ZnFexOy로 구성한 그룹으로부터 선택된 적어도 하나를 포함할 수도 있다. 추가로, 재료는 그와 같은 둘 이상의 재료를 혼합하여 사용할 수도 있다. 또한, 그와 같은 재료들의 다중 적층된 층들의 구조를 사용할 수도 있다.
티타늄 질화물은 이 예의 전극용으로 사용되었지만; 본 발명은 이에 한정하지 않는다. 이 실시예에 따른 비휘발성 기억 장치의 기록층(57)과 반응하지 않고, 가변 저항 특성을 절충하는(compromise) 어떤 도전 재료를 사용할 수도 있다. 전극은 예를 들어 티타늄 질화물, 텅스텐 질화물, 티타늄 알루미늄 질화물, 탄탈 질화물, 티타늄 실리사이드 질화물, 탄탈 탄화물, 티타늄 규화물, 텅스텐 규화물, 코발트 규화물, 니켈 규화물, 니켈 백금 규화물, 백금, 루테늄, 백금-로듐, 이리듐 등을 포함할 수도 있다.
기록층(57)과 제1 배선 및 제2 배선 중 적어도 하나 사이에 제공된 정류 소자(52)는 실리콘, 게르마늄 등과 같은 반도체를 포함할 수도 있고; NiO, TiO, CuO, InZnO 등과 같은 금속 산화물 반도체를 포함할 수도 있다.
제2 예
이제, 본 발명의 제1 실시예의 제2 예를 기술한다. 제2 예의 비휘발성 기억 장치는 상 변화 메모리 소자의 예이다. 적층형 구조 유닛(53)은 상 변화로 인해 저항이 변하는 재료 및 히터 재료를 포함하는 적층형 메모리층 유닛(55)을 포함한다. 적층형 구조 유닛(53)은 T 모양 부분을 구비한 워드선과 비트선 사이에 제공된다.
즉, 제2 예의 비휘발성 기억 장치(10b)는 도 1에 도시한 구조에 기초한 구조를 포함한다. 즉, 비휘발성 기억 장치(10b)는 셀들이 워드선들/비트선들을 위 그리고 아래에서 공유하는 공유 비트선/워드선 구조를 갖는 적층형 메모리 셀들을 포함한다. 정류 소자(52), 기록층(57) 및 히터(예를 들어 장벽 금속으로서의 역할을 또한 할 수도 있음)를 포함하는 적층형 구조 유닛(53)은 위 그리고 아래에 있는 배선들(비트선들 또는 워드선들)의 T 모양 부분 51과 61 사이에 배치된다. 상술한 바와 같이, 비트선들 및 워드선들의 수는 임의고, 서로 적층되는 컴포넌트 메모리층들의 수도 또한 임의다.
이제, 이 예의 비휘발성 기억 장치(10b)를 제조하기 위한 방법을 기술한다.
도 10a 내지 10c는 본 발명의 제2 예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 공정 순서에서의 개략적인 단면도이다.
도 11a 및 11b는 도 10c로부터 계속되는 도면이다.
도 12는 도 11b로부터 계속되는 도면이다.
도 13은 도 12로부터 계속되는 도면이다.
우선, 도 10a에 도시한 바와 같이, 메모리 영역의 주변 회로를 형성하는 트랜지스터(202), STI(Shallow Trench Isolation)(203), 콘택트 플러그(204, 205 및 206), M0 배선(207), M1 배선(208) 및 절연층(200)을 반도체 기판(201)상에 공지된 반도체 제조 기술로 형성한다.
다음으로, 도 10b에 도시한 바와 같이, 메모리 소자들의 워드선들을 형성하는 텅스텐막(209)은 200㎚의 두께로 형성하고; 저항 변화 소자(기록층)들을 형성하는 GexSbyTez막(210)은 10㎚의 두께로 형성하고; 히터들을 형성하는 탄탈 산화막(211)은 2㎚의 두께로 형성하고; 장벽 금속을 형성하는 텅스텐 질화막(212)은 10㎚의 두께로 형성하고; PIN 다이오드들을 형성하는 n+/n-/p+ 다결정 실리콘 적층막(213)을 형성하고; 장벽 금속을 형성하는 텅스텐 질화막(214)은 10㎚의 두께로 형성하고; CMP 스톱퍼(stopper)를 형성하는 실리콘 질화막(215)은 50㎚의 두께로 형성한다.
계속해서 도 10c에 도시한 바와 같이, 적층막(209 내지 215)은 리소그라피 및 반응성 이온 에칭으로 순차적으로 패터닝된다. 그리고나서 층간 유전체막(216)은 순차적으로 패터닝된 적층막(209 내지 215) 사이에 채워진다. 그 구성을 CMP 기술로 평탄화한 후, 실리콘 질화막(215)을 습식 에칭 또는 건식 에칭을 통해 선택적으로 제거하여 개구부(216a)들을 형성한다.
도 11a에 도시한 바와 같이, 비트선들을 형성하는 텅스텐막(217)이 개구부(216a)들에 채워져 편평한 부분 위에 200㎚의 두께로 형성된다. 장벽 금속을 형성하는 텅스텐 질화막(218)은 10㎚의 두께로 형성하고; p+/n-/n+ 다결정 실리콘 적층막(219)을 형성하고; 장벽 금속을 형성하는 텅스텐 질화막(220)은 10㎚의 두께로 형성하고; 히터들을 형성하는 탄탈 산화막(221)은 2㎚의 두께로 형성하고; 저항 변화 소자들을 형성하는 GexSByTez막(222)은 10㎚의 두께로 형성하고; CMP 스톱퍼를 형성하는 실리콘 질화막(223)은 50㎚의 두께로 형성한다. 개구부(216a)들에 채워진 텅스텐막(217)의 부분들은 T 모양들을 형성한다.
다음으로, 도 11b에 도시한 바와 같이, 적층막(217 내지 223)은 리소그라피 및 반응성 이온 에칭으로 순차적으로 패터닝된다. 층간 유전체막(216) 및 층간 유전체막들 사이에 남아있는 적층막(209 내지 214)은 일괄적으로 패터닝된다. 층간 유전체막(224)은 일괄적으로 패터닝된 적층막 217 내지 223과 209 내지 214 사이에 채워지고, 그 구성은 CMP 기술로 평탄화된다. 상술한 일괄적인 패터닝 동안, 텅스텐막(209)은 상부의 약 100㎚를 일괄적으로 에칭함으로써 T 모양으로 처리된다. 그로 인해 T 모양 부분들은 50㎚의 두께로 형성된다.
계속해서 도 12에 도시한 바와 같이, 개구부들은 선택적인 에칭으로 인해 실리콘 질화막(223)에 형성된다. 워드선들을 형성하는 텅스텐막(225)이 개구부들에 채워져 편평한 부분 위에 200㎚의 두께로 형성된다. 저항 변화 소자들을 형성하는 GexSbyTex막(226)은 5㎚의 두께로 형성하고; 히터들을 형성하는 탄탈 산화물(227)은 2㎚의 두께로 형성하고; 장벽 금속을 형성하는 텅스텐 질화막(228)은 10㎚의 두께로 형성하고; n+/n-/p+ 다결정 실리콘 적층막(229)을 형성하고; 장벽 금속을 형성하는 텅스텐 질화막(230)은 10㎚의 두께로 형성하고; CMP 스톱퍼를 형성하는 실리콘 질화막(231)은 50㎚의 두께로 형성한다. 다음으로, 적층막(225 내지 231)은 리소그라피 및 반응성 이온 에칭으로 순차적으로 패터닝되고, 층간 유전체막(224) 및 층간 유전체막으로 채워진 적층막(217 내지 223)은 일괄적으로 패터닝된다. 이 때, 텅스텐막(217)은 상부의 약 100㎚를 일괄적으로 에칭함으로써 T 모양으로 처리될 수 있다. 그로 인해 T 모양 부분들은 50㎚의 두께로 형성된다.
다음으로, 유사한 제조 공정들이 저항 변화 메모리 셀들을 적층하도록 반복된다.
따라서, 도 13에 도시한 여섯 개 적층된 층이 있는 비휘발성 기억 장치(10b)가 구성된다. 도면에 모든 막들을 나타내면 복잡해지므로, 비트선 BL1(251), BL2(252) 및 BL3(253), 워드선 WL1(254), WL2(255), WL3(256) 및 WL4(257) 그리고 층간 절연막(231 내지 236)을 나타낸다.
여섯 개 이상의 층이 있는 비휘발성 기억 장치는 유사한 방법으로 구성할 수도 있다.
상술한 방법과 유사한 방법을 이용하여 도 4a 및 도 4b에 각각 도시한 구조에 기초한 구조들을 포함하는 다른 예의 (도시하지 않은) 비휘발성 기억 장치(11b 및 12b)를 제조할 수도 있다. 즉, 예를 들어 텅스텐막(209 및 225)이 일괄적으로 처리되지 않는 경우, 워드선 쪽에 있는 T 모양 부분들은 형성되지 않고; 도 4a에 도시한 구조를 포함하는 비휘발성 기억 장치(11b)가 구성될 수 있다. 추가로, 예를 들어 실리콘 질화막(215, 223 및 231)이 형성되지 않는 경우, 개구부들이 형성되지 않고, 따라서 비트선 쪽에 있는 T 모양 부분들이 형성되지 않고; 도 4b에 도시한 구조를 포함하는 비휘발성 기억 장치(12b)가 구성될 수 있다.
제2 비교 예
예를 들어 텅스텐막(209 및 225) 및 실리콘 질화막(215, 223 및 231)이 형성되지 않는 경우, 워드선 쪽 및 비트선 쪽 둘 다에 있는 T 모양 부분들은 형성되지 않고; 도 3에 도시한 제1 비교 예의 구조를 포함하는 제2 비교 예의 (도시하지 않은) 비휘발성 기억 장치(90b)가 구성될 수 있다.
이제, 이 예의 비휘발성 기억 장치(10b, 11b 및 12b) 및 제2 비교 예의 비휘발성 기억 장치(90b)의 특성을 기술한다. 이러한 구조들은 도 1, 도 4a 및 4b 그리고 도 3의 구조에 기초하고, GexSbyTez막을 기록층으로서 사용한다.
표 2는 이러한 비휘발성 기억 장치들의 프로그래밍 속도, 소거 속도, 프로그래밍 전류 및 소거 전류를 나타낸다.
Figure 112009029606589-pat00002
표 2에 나타낸 바와 같이, 이 실시예에 따른 비휘발성 기억 장치(10b, 11b 및 12b) 각각은 제2 비교 예의 비휘발성 기억 장치(90b)와 비교하여 더 빠른 프로그래밍 속도 및 소거 속도 그리고 더 낮은 프로그래밍 전류 및 소거 전류를 갖는다.
이러한 이점들이 제공되는 이유는, 예를 들어 소거 동작 동안 제2 비교 예의 구조의 저항 변화 소자들에서 발생하는 줄열이 비트선 및 워드선의 배선들을 통해 방산되어 효율을 감소시키는 반면; 이 실시예에 따른 비휘발성 기억 장치(10b, 11b 및 12b)의 워드선들 및/또는 비트선들에 제공된 T 모양 부분(51 및 61)들은 이러한 배선들이 히트 싱크들로서의 역할을 수행하는 것을 방지할 수 있기 때문이다.
특히, T 모양 부분(51 및 61)이 워드선(50) 및 비트선(60) 둘 다에 제공되는 비휘발성 기억 장치(10b)에 대하여, 프로그래밍 속도 및 소거 속도는 가장 빠르고, 프로그래밍 전류 및 소거 전류는 가장 느리다.
따라서, 이 실시예에 따른 비휘발성 기억 장치 및 그 제조 방법은 동작 전류를 감소시키고 고속 동작을 실현한다.
GST막(GexSbyTez막)이 이 예의 저항 변화 소자(기록층(57))용으로 사용되지만; 본 발명은 이에 한정하지 않는다. 이 예에 따른 비휘발성 기억 장치의 기록층(57)은 양쪽 단에 인가된 전압으로 인해 발생하는 줄열에 기인하여 저항 상태가 변하는 어떤 물질을 포함할 수도 있다. 기록층(57)은 예를 들어 도펀트(dopant)가 칼코겐화합물 GST, GexSby, InxGeyTez 등에 부가되는 N 도핑된 GST 또는 O 도핑된 GST를 포함할 수도 있다.
이 예의 히터는 탄탈 산화물을 포함하지만; 본 발명은 이에 한정하지 않는다. 이 실시예에 따른 비휘발성 기억 장치의 히터는 니오브 산화물, 티타니아(titania) 등을 포함할 수도 있다. 또한, 히터를 사용하지 않을 수 있고; 장벽 금속이 히터로서의 역할을 동시에 수행할 수도 있다.
본 발명의 전극은 텅스텐 질화물을 포함하지만; 본 발명은 이에 한정하지 않는다. 이 실시예에 따른 비휘발성 기억 장치의 전극은, 히터와 반응하지 않고, 가변 저항 특성을 절충하는 어떤 재료, 예컨대 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈 질화물, 티타늄 실리사이드 질화물, 탄탈 탄화물, 티타늄 규화물, 텅스텐 규화물, 코발트 규화물, 니켈 규화물, 니켈 백금 규화물, 백금, 루테늄, 백금-로듐, 이리듐 등을 포함할 수도 있다.
정류 소자는 실리콘, 게르마늄 등과 같은 반도체를 포함할 수도 있고; NiO, TiO, CuO, InZnO 등과 같은 금속 산화물 반도체를 포함할 수도 있다.
여섯 가지의 예(비휘발성 기억 장치 10a, 11a, 12a, 10b, 11b 및 12b)를 상술하였지만, 본 발명의 실시는 이에 한정하지 않는다. 그러한 예들의 재료 및 구조를 포함하는 재료 및 구조를 적절하게 조합할 수도 있다. 그와 같은 경우, 본 발명의 예상되는 효과가 제공된다. 즉, 저항 변화 부분에서 발생하는 줄열의 방산(dissipation)을 억제할 수 있고; 프로그래밍 및 소거 특성을 개선할 수 있고; 비휘발성 기억 장치 및 그 제조 방법은 동작 전류를 감소시키고 고속 동작을 실현하도록 제공할 수 있다.
제2 실시예
이제, 본 발명의 제2 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 기술한다. 이 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법은 서로 다중 적층된 컴포넌트 메모리층들을 포함하고; 컴포넌트 메모리층은, 제1 방향(예를 들어 워드선 방향)으로 정렬된 제1 배선(예를 들어 워드선(50)); 제1 방향과 평행하지 않은, 즉 교차하는 제2 방향(예를 들어 비트선 방향)으로 정렬된 제2 배선(예를 들어 비트선(60)); 제1 배선과 제2 배선 사이에 제공된 기록층을 포함하는 적층형 구조 유닛을 포함한다. 이 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법은 워드선(50) 및/또는 비트선(60)에 제공된 T 모양 부분들을 포함하는 비휘발성 기억 장치를 제조하기 위한 방법이다. 이제, T 모양 부분들을 형성하기 위한 방법을 상세하게 기술한다. 그 밖에, 공지된 방법들을 이용할 수도 있다.
도 14는 본 발명의 제2 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 플로차트이다.
도 14에 도시한 본 발명의 제2 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법에서, 우선, 제1 배선들을 형성하는 제1 도전막, 기록층들을 형성하는 기록층막 및 제2 배선들을 한 부분을 형성하는 제2 도전막이 기판상에 형성된다. 제1 도전막, 기록층막 및 제2 도전막은 제1 방향으로 정렬된 밴드 구성(band configuration)으로 처리된다(공정 S110).
기판은 예를 들어 도 5a에 도시한 반도체 기판(101)상에 제공된 메모리 영역의 주변 회로를 형성하는 트랜지스터(102), STI(Shallow Trench Isolation)(103), 콘택트 플러그(104, 105 및 106), M0 배선(107) 및 M1 배선(108)을 포함할 수도 있다.
다음으로, 도 5b에 도시한 바와 같이, 워드선들을 형성하는 텅스텐막(109)이 반도체 기판(101) 위에 제1 도전막으로서 형성된다. 그 후 곧바로, Ti 도핑된 NiOx막(111)이 기록층막으로서 형성되고; 텅스텐막(115)이 제2 도전막으로서 형성된다. 이 때, 상술한 막들과는 다른 다양한 막이 도 5b에 관하여 상술한 바와 같이 형성될 수도 있다.
계속해서, 예를 들어 도 5c에 도시한 바와 같이, 텅스텐막(109), Ti 도핑된 NiOx막(111) 및 텅스텐막(115)(그리고 다른 막들)이 제1 배선들의 연장 방향(워드선 방향, 즉 제1 방향)에서 밴드 구성으로 처리된다.
층간 유전체막은 밴드 구성으로 패터닝된 제1 도전막, 기록층막 및 제2 도전막 사이에 채워진다(공정 S120). 밴드 구성으로 패터닝된 이러한 막들 사이에 층간 유전체막이 형성된 후, 그 구성은 평탄화된다. 예를 들어, 도 6a에 도시한 층간 유전체막(116)이 형성되어 편평해진다.
다음으로, 제2 배선들의 또 다른 부분을 형성하는 제3 도전막이 층간 유전체막 위 그리고 층간 유전체막으로 채워진 제1 도전막, 기록층막 및 제2 도전막 위에 형성된다(공정 S130). 즉, 비트선들을 형성하는 텅스텐막(117)이 도 6b에 도시한 제3 도전막으로서 형성된다. 그리고나서 그 다음의 컴포넌트 메모리층들을 형성하는 다양한 막이 그 후 곧바로 적층될 수도 있다.
다음으로, 기록층막, 제2 도전막, 층간 유전체막 및 제3 도전막은 제2 방향으로 정렬된 밴드 구성으로 일괄적으로 패터닝된다(공정 S140). 즉, 기록층막(예를 들어, Ti 도핑된 NiOx막), 제2 도전막(예를 들어 텅스텐막(115)), 층간 유전체막(예를 들어 층간 유전체막(116)) 및 제3 도전막(예를 들어 텅스텐막(117))은 도 7a에 도시한 제2 방향(비트선 방향)으로 정렬된 밴드 구성으로 일괄적으로 처리된다.
그로 인해, 비트선들을 형성하는 텅스텐막(117) 및 텅스텐막(115)이 T 모양 부분들을 형성한다.
따라서, 본 발명의 실시예에 따른 비휘발성 기억 장치(11)는 T 모양 부분(61)이 도 4a에 도시한 비트선(60)상에 제공되도록 형성할 수 있다.
상술한 공정들을 유사하게 반복함으로써, 서로 다중 적층된 컴포넌트 메모리층들을 포함하는 비휘발성 기억 장치는 T 모양 부분(61)이 비트선(60)상에 제공되도록 형성할 수 있다.
따라서, 이 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법은 동작 전류를 감소시키고 고속 동작을 실현한다.
제3 실시예
이 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법에서, T 모양 부분들은 상술한 제2 실시예의 방법과는 다른 방법으로 형성된다. 이제, T 모양 부분들을 형성하기 위한 이 방법을 상세하게 기술한다. 그 밖에, 공지된 방법들을 이용할 수도 있다.
도 15는 본 발명의 제3 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 플로차트이다.
도 15에 도시한 본 발명의 제3 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법에서, 우선, 제1 배선들을 형성하는 제1 도전막 및 기록층들을 형성하는 기록층막은 기판상에 형성된다. 제1 도전막 및 기록층막은 제1 방향으로 정렬된 밴드 구성으로 패터닝된다(공정 S210).
기판은 예를 들어 도 5a에 도시한 반도체 기판(101)일 수도 있다.
다음으로, 도 5b에 도시한 바와 같이, 텅스텐막(109)은 반도체 기판(101) 위에 제1 도전막으로서 형성된다. 그 후 곧바로, Ti 도핑된 NiOx막(111)이 기록층막으로서 형성된다. 이 때, 상술한 막들과는 다른 다양한 막이 도 5b에 관하여 상술한 바와 같이 형성될 수도 있다. 다음으로, 이러한 막들은 제1 배선들의 방향(워드선 방향)에서 밴드 구성으로 패터닝된다.
층간 유전체막은 밴드 구성으로 패터닝된 제1 도전막과 기록층막 사이에 채워진다(공정 S220). 밴드 구성으로 패터닝된 제1 도전막과 기록층막 사이에 층간 유전체막이 형성된 후, 그에 따른 구성은 편평해진다. 예를 들어, 도 6a에 도시한 층간 유전체막(116)이 형성되어 편평해진다.
계속해서, 제1 도전막의 기록층막 쪽의 한 부분, 기록층막 및 층간 유전체막은 제2 방향으로 정렬된 밴드 구성으로 일괄적으로 패터닝된다(공정 S230). 즉, 텅스텐막(109)(제1 도전막)의 기록층막(111) 쪽의 한 부분, 기록층막(111) 및 층간 유전체막(116)은 도 7a에 도시한 제2 방향(비트선 방향)을 따라 일괄적으로 처리된다.
이 때, 도 7a에 도시한 바와 같이, 적층막(117 내지 123), 적층막(110 내지 115) 및 텅스텐막(109)의 한 부분은 일괄적으로 처리될 수 있다. 즉, 제2 배선들을 형성하는 적어도 제2 도전막은 제1 도전막의 기록층 쪽의 한 부분, 기록층막 및 층간 유전체막과 함께 제2 방향으로 정렬된 밴드 구성으로 일괄적으로 처리된다.
따라서, T 모양 부분들은 워드선들을 형성하는 텅스텐막(109)상에 형성될 수 있다.
즉, 본 발명의 실시예에 따른 비휘발성 기억 장치(12)는 T 모양 부분(51)이 도 4b에 도시한 워드선(50)상에 제공되도록 형성할 수 있다.
상술한 공정들을 유사하게 반복함으로써, 서로 다중 적층된 컴포넌트 메모리층들을 포함하는 비휘발성 기억 장치는 T 모양 부분(51)들이 워드선(50)들상에 제공되도록 형성할 수 있다.
따라서, 이 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법은 동작 전류를 감소시키고 고속 동작을 실현한다.
상술한 바와 같이, T 모양 부분들은 제2 및 제3 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법으로 각 워드선 및 각 비트선상에 제공할 수 있다. 그러나 도 5a 내지 도 9에 도시한 바와 같이, 제2 및 제3 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법은 워드선과 비트선 둘 다에 T 모양 부분을 제공하도록 조합할 수도 있다.
즉, 본 발명의 이 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법에서, 비휘발성 기억 장치는 서로 다중 적층된 컴포넌트 메모리층들을 포함하고, 컴포넌트 메모리층은 제1 방향으로 정렬된 제1 배선과, 제1 방향과 평행하지 않은, 즉 교차하는 제2 방향으로 정렬된 제2 배선과, 제1 배선과 제2 배선 사이에 제공된 기록층을 포함하는 적층형 구조 유닛을 포함하고: 제1 배선을 형성하는 제1 도전막, 기록층들을 형성하는 기록층막 및 제2 배선을 한 부분을 형성하는 제2 도전막을 기판상에 형성하고, 제1 도전막, 기록층막 및 제2 도전막을 제1 방향으로 정렬된 밴드 구성으로 처리하는 공정; 밴드 구성으로 처리된 제1 도전막, 기록층막 및 제2 도전막 사이에 층간 유전체막을 채우는 공정; 층간 절연막 위 그리고 층간 유전체막으로 채워진 제1 도전막, 기록층막 및 제2 도전막 위에 제2 배선의 또 다른 부분을 형성하는 제3 도전막을 형성하는 공정; 제1 도전막의 기록층 쪽의 한 부분, 기록층막, 제2 도전막 및 층간 유전체막을 제2 방향으로 정렬된 밴드 구성으로 일괄적으로 처리하는 공정을 포함할 수도 있다.
제4 실시예
이 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법은 상이한 방법으로 T 모양 부분들을 형성한다. 이제, T 모양 부분들을 형성하기 위한 이 방법을 상세하게 기술한다. 그 밖에, 공지된 방법들을 이용할 수도 있다.
도 16은 본 발명의 제4 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 플로차트이다.
도 16에 나타낸 본 발명의 제4 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법에서, 우선, 제1 배선들을 형성하는 제1 도전막, 기록층들을 형성하는 기록층막 및 희생층은 기판상에 형성된다. 제1 도전막, 기록층막 및 희생층은 제1 방향으로 정렬된 밴드 구성으로 처리된다(공정 S310).
기판은 예를 들어 도 10a에 도시한 반도체 기판(201)일 수도 있다. 다음으로, 도 10b에 도시한 바와 같이, 텅스텐막(209)이 반도체 기판(201) 위에 제1 도전막으로서 형성된다. 그 후 곧바로, GexSbyTez막(210)이 기록층막으로서 형성되고; 실리콘 질화막(215)이 희생층으로서 형성된다. 다음으로, 이러한 막들은 제1 배선들의 연장 방향(제1 방향 및 예를 들어 워드선 방향)에서 밴드 구성으로 처리된다. 도 10b에 도시한 바와 같이, 적층막(209 내지 215)이 또한 적층될 수 있다.
층간 유전체막은 밴드 구성으로 패터닝된 제1 도전막, 기록층막 및 희생층 사이에 채워진다(공정 S320). 밴드 구성으로 처리된 제1 도전막, 기록층막 및 희생층 사이에 층간 유전체막이 형성된 후, 그 구성은 편평해진다. 예를 들어, 도 10c에 도시한 층간 유전체막(216)이 층간 유전체막으로서 사용될 수도 있다.
계속해서, 희생층을 제거함으로써 개구부들이 형성된다(공정 330). 예를 들어, 도 10c에 도시한 개구부(216a)들이 형성된다.
제2 배선들을 형성하는 제2 도전막(예를 들어 도 11a에 도시한 텅스텐막(217))은 층간 유전체막 위 그리고 층간 유전체막으로 채워진 제1 도전막 및 기록층막 위를 덮음으로써 개구부(216a)들을 채우도록 형성된다(공정 S340).
다음으로, 기록층막, 층간 유전체막 및 제2 도전막은 제2 방향(예를 들어 비트선 방향)으로 정렬된 밴드 구성으로 일괄적으로 처리된다(공정 S350). 이 때, 도 11b에 도시한 바와 같이, 적층막(209 내지 214) 및 적층막(217 내지 223)은 순차적으로 일괄적으로 처리될 수도 있다.
따라서, T 모양 부분들은 비트선들을 형성하는 텅스텐막(217)들상에 형성될 수 있다.
즉, 본 발명의 실시예에 따른 비휘발성 기억 장치(11)는 T 모양 부분(61)이 도 4a에 도시한 바와 같이 비트선(60)상에 제공되도록 형성될 수 있다.
상술한 공정들을 유사하게 반복함으로써, 서로 다중 적층된 컴포넌트 메모리층들을 포함하는 비휘발성 기억 장치는 T 모양 부분(61)들이 비트선(60)들상에 제공되도록 형성될 수 있다.
따라서, 이 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법은 동작 전류를 감소시키고 고속 동작을 실현한다.
상 변화 기록층을 사용하는 예를 도 10a 내지 13에서 도시하지만, 제1 예에서 기술한 저항 변화 기록층이 제공되는 어떤 재료를 사용할 수도 있다.
도 10a 내지 13에 도시한 바와 같이, 이 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법 및 상술한 제3 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법은 동시에 조합하여 수행할 수도 있다.
즉, 본 발명의 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법에서, 비휘발성 기억 장치는 서로 다중 적층된 컴포넌트 메모리층들을 포함하고, 컴포넌트 메모리층은 제1 방향으로 연장된 제1 배선과, 제1 방향과 평행하지 않은, 즉 교차하는 제2 방향으로 정렬된 제2 배선과, 제1 배선과 제2 배선 사이에 제공된 기록층을 포함하는 적층형 구조 유닛을 포함하고: 제1 배선을 형성하는 제1 도전막, 기록층들을 형성하는 기록층막 및 희생층을 기판상에 형성하고, 제1 도전막, 기록층막 및 희생층을 제1 방향으로 정렬된 밴드 구성으로 처리하는 공정; 밴드 구성으로 처리된 제1 도전막, 기록층막 및 희생층 사이에 층간 유전체막을 채워는 공정; 희생층을 제거함으로써 개구부들을 형성하는 공정; 층간 유전체막 위 그리고 층간 유전체막으로 채워진 제1 도전막 및 기록층 위를 덮도록 개구부들을 채움으로써 제2 배선을 형성하는 제2 도전막을 형성하는 공정; 제1 도전막의 기록층 쪽의 한 부분, 기록층막, 층간 유전체막 및 제2 도전막을 제2 방향으로 정렬된 밴드 구성으로 일괄적으로 처리하는 공정을 포함할 수도 있다.
이러한 방법들은 동작 전류를 감소시키고 고속 동작을 실현하는 비휘발성 기억 장치를 제조하기 위한 방법을 또한 제공한다.
제5 실시예
도 17a 및 17b는 본 발명의 제5 실시예에 따른 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
도 17a는 제1 배선(320)의 연장 방향에 수직인 평면을 따라 자른 단면도이다. 도 17b는 도 17a의 라인 A-A'을 따른 단면도이고, 제2 배선(350)의 연장 방향에 수직인 평면을 따라 자른 단면도이다.
도 18은 본 발명의 제5 실시예에 따른 또 다른 비휘발성 기억 장치의 구성을 예시하는 개략적인 사시도이다.
도 17a 및 17b에 도시한 바와 같이, 이 실시예에 따른 비휘발성 기억 장치(20)는 기판(310)과, 기판(310)의 주표면(major surface)상에 제공되고 제1 방향으로 정렬되는 제1 배선(320)(예를 들어 비트선 BL)과, 제1 방향에 평행하지 않은 제2 방향으로 정렬된 제2 배선(350)(예를 들어 워드선 WL)과, 제1 배선(320)과 제2 배선(350) 사이에 배치된 기록 유닛(330)과, 제2 배선(350)의 기록 유닛(330) 쪽의 주표면을 따라 정렬된 정류 소자층(340)을 포함한다.
기록 유닛(330)은 제1 배선(320) 및 제2 배선(350)을 통해 공급된 전류에 기인하여 제1 상태 및 제1 상태의 저항과는 상이한 저항을 갖는 제2 상태 사이에서 가역적으로 천이할 수 있는 층이다. 즉, 기록 유닛(330)은 제1 배선(320) 및 제2 배선(350)에 의해 인가된 전기장 및 제공된 전류 중 적어도 하나에 기인하여 저항이 변하는 층이다. 기록 유닛(330)은 예를 들어 후술하는 기록층을 포함한다.
본 명세서에서 "주표면"은 제1 배선(320), 기록 유닛(330) 및 제2 배선(350)이 적층되는 방향에 수직인 평면을 의미한다.
제1 방향 및 제2 방향이 서로 직교하는 경우를 가정한다. Z축 방향은 X축 방향 및 Y축 방향에 직교하는 방향으로 가정하는데, X축 방향은 제1 방향이고, Y축 방향은 제2 방향이다. 이 경우, 제1 배선(320), 기록 유닛(330) 및 제2 배선(350)은 Z축 방향으로 적층되고; 기판(310)의 주표면은 X-Y 평면에 있다.
장벽층은 정류 소자층(340)과 제2 배선(350) 사이에 제공되어 그 사이에서 원소들의 확산을 방지할 수도 있다.
도시하지 않은 콘택트 플러그들은 배선(L)(워드선 WL 및 비트선 BL)들의 배선 연장 방향에서 기록 유닛(330)들의 위치에 대하여 그 외부에 제공된다. 콘택트 플러그들은 데이터를 프로그래밍 및 판독하기 위한 (도시하지 않은) 판독/프로그래밍 회로 등을 포함하는 주변 회로에 연결된다. 전류는 콘택트 플러그들 및 배선(L)(워드선 WL 및 비트선 BL)들을 통과하고 기록 유닛(330)으로 흐른다. 그로 인해 기록 유닛(330)의 프로그래밍 및 소거와 같은 다양한 동작이 수행될 수 있다.
도 18에 도시한 또 다른 비휘발성 기억 장치(20a)는 적층 방향(Z축 방향)으로 적층된 기록 유닛(330)들의 네 개 층을 포함하는 다층형 비휘발성 기억 장치이다. 배선(L)(워드선 WL 또는 비트선 BL)은 각 층 사이에서 공유된다. 따라서, 배선들이 위 및 아래의 인접한 셀들 사이 또는 위 및 아래의 말단 셀(distal cell)들 사이에서 공유되는 경우, 셀에 연결되어 있는 상이한 배선(Lt)(배선 L이 워드선 WL인 경우에는 비트선 BL 그리고 배선 L이 비트선 BL인 경우에는 워드선 WL)에 인가되는 전압을 변경함으로써 각 셀에 대하여 특정한 동작을 수행하는 것이 가능하다.
기록 유닛(330)의 적층 수는 임의다.
도 19는 본 발명의 제5 실시예에 따른 비휘발성 기억 장치의 구성을 예시하는 또 다른 개략적인 단면도이다.
즉, 도 19는 기록 유닛(330)의 구성을 도시한다.
도 19를 참조하면, 비트선(BL) 위에 있는 기록 유닛(330)은 예를 들어 히터층(332), 전극층(334), 기록층(336) 및 전극층(338)이 순차적으로 적층되어 있는 적층형 구조를 포함한다. 기록 유닛(330) 및 정류 소자층(340)은 비트선(BL)과 워드선(WL) 사이에 제공된다.
도 19에서 기록 유닛(330)은 비트선(BL) 쪽에 제공되고, 정류 소자층(340)은 워드선(WL) 쪽에 제공되지만, 후술하는 바와 같이, 기록 유닛(330)은 워드선(WL) 쪽에 제공될 수도 있고, 정류 소자층(340)은 비트선(BL) 쪽에 제공될 수도 있다. 비트선(BL), 기록 유닛(330) 및 워드선(WL)을 포함하는 적층형 구조 유닛이 도 19에 도시한 바와 같이 그 층들에 수직인 방향으로 다중 적층되는 경우, 기록 유닛(330) 및 정류 소자층(340)의 적층 순서는 임의고; 그 적층 순서는 적층되는 층들에 따라 동일할 수도 있거나 변할 수도 있다.
전극층(334 및 338)은 기록층(336)에 전기적인 연결을 가능하게 하도록 제공되고, 필요에 따라 제공된다. 전극층(334 및 338)은 기록층(336)과 위 및 아래에 있는 구조적인 컴포넌트들 사이의 원소들의 확산 등을 방지하는 예를 들어 장벽층으로서의 역할을 또한 할 수도 있다.
이 특정 예에서, 히터층(332)은 기록층(336)의 캐소드 쪽(예를 들어 비트선 BL 쪽)에 제공되어 리셋(소거) 동작 동안 기록층(336)을 효과적으로 가열하기 위한 얇고 높은 저항막이다. 그와 같은 경우, 장벽층은 히터층(332)과 비트선(BL) 사이에 제공될 수도 있다. 히터층(332)은 필요에 따라 제공될 수도 있거나 생략될 수도 있다.
이 실시예에 따른 비휘발성 기억 장치(20)에서, 제1 배선(320) 및 제2 배선(350)에 인가되는 전위의 조합은 각 기록 유닛(330)에 인가되는 전압을 변경한다. 그 시점에서 기록 유닛(330)의 특성(예를 들어 저항값)에 따라 정보가 기록 및 소거될 수 있다. 그러므로 기록층(336)은 인가된 전압에 기인하여 특성이 변하는 어떤 재료를 포함할 수도 있다. 그와 같은 재료들의 예는 예를 들어 인가된 전압에 기인하여 결정 상태(예를 들어 제1 상태)와 비결정 상태(예를 들어 제2 상태) 사이에서 가역적으로 천이할 수 있는 상 변화층 및 가역적으로 천이할 수 있는 저항값을 갖는 가변 저항층 등을 포함한다.
그와 같은 재료들의 특정 예는 인가된 전압에 기인하여 결정 상태와 비결정 상태 사이에서 변하는 예를 들어 칼로겐화합물(Se 및 Te와 같은 그룹 VIB 원소들을 포함하는 화합물들) 가변 저항 재료들을 포함한다. 기록층(336)에 사용되는 재료는 후술한다.
정류 소자층(340)은 정류 특성이 있고, 기록 유닛(330)에 인가되는 전류에 대하여 방향성(directionality)을 주도록 제공된다. 정류 소자층(340)은 예를 들어 제너 다이오드, PN 접합 다이오드, 쇼트키 다이오드 등을 포함할 수도 있다. 정류 소자층(340)에 사용되는 재료는 후술한다.
이 특정 예에서, 정류 소자층(340)은 제2 배선(350)의 기록 유닛(333) 쪽의 주표면을 따라 연장된다. 그러나 정류 소자층(340)은 제1 배선(320)의 기록 유닛(330) 쪽의 주표면을 따라 연장될 수도 있다. 즉, 이 실시예에서 정류 소자층(340)은 배선(L), 즉 제1 배선(320) 및 제2 배선(350) 중 하나의 기록 유닛(330) 쪽의 주표면을 따라 연장된다.
예를 들어, 도 18에 도시한 비휘발성 기억 장치(20a)의 정류 소자층(340)은 양쪽 형태로 제공된다. 즉, 제1 층 및 제3 층에서, 정류 소자층(340)은 제2 배선(350)(워드선 WL)의 기록 유닛(330) 쪽의 주표면을 따라 연장된다. 한편, 제2 층 및 제4 층에서, 정류 소자층(340)은 제1 배선(320)(비트선 BL)의 기록 유닛(330) 쪽의 주표면을 따라 연장된다.
이 실시예에 따른 비휘발성 기억 장치(20 및 20a)는 (1) 제조가 용이하고, (2) 바람직한 동작 특성을 얻고, (3) 전력 소비가 줄어든다는 효과를 제공한다.
제3 비교 예
도 20a 및 20b는 제3 비교 예에 따른 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
즉, 도 20a는 제3 비교 예의 비휘발성 기억 장치(91)의 제1 배선(320)의 연장 방향에 수직인 평면을 따라 자른 단면도이다. 도 20b는 도 20a의 라인 A-A'을 따른 단면도이고, 비휘발성 기억 장치(91)의 제2 배선(350)의 연장 방향에 수직인 평면을 따라 자른 단면도이다.
도 20a 및 20b에 도시한 제3 비교 예의 비휘발성 기억 장치(91)에서 정류 소자층(340)은 기록 유닛(330)과 제2 배선(350) 사이에 배치된다. 즉, 비휘발성 기억 장치(91)에서 정류 소자층(340)은, 정류 소자층(340)이 배선(L)의 기록 유닛(330) 쪽의 주표면을 따라 연장되는 비휘발성 기억 장치(20 및 20a)와는 다르게 각 셀에 대한 한 지점에 제공된다.
우선, (1) 제조가 용이하다는 이 실시예에 따른 비휘발성 기억 장치(20 및 20a)의 효과를 기술한다.
예를 들어, 이 실시예에 따른 비휘발성 기억 장치(20) 및 제3 비교 예에 따른 비휘발성 기억 장치(91)에서 에칭은 일반적으로 정류 소자층(340)을 형성하는 데 이용한다. 비휘발성 기억 장치(20)에서 정류 소자층(340)은 Y축 방향으로 에칭된다. 비휘발성 기억 장치(91)에서 정류 소자층(340)은 X축 방향 및 Y축 방향으로 에칭된다.
여기서, 비휘발성 기억 장치(20)는, 정류 소자층(340)이 X축 방향으로 에칭되지 않고, 그에 따라 비휘발성 기억 장치(91)와 비교하여 에칭된 부분들이 적어진다는 점에서 비휘발성 기억 장치(91)와는 다르다. 따라서, 이 실시예에 따른 비휘발성 기억 장치(20)에 대한 제조가 상대적으로 용이하다.
도 17a 및 도 20a에 도시한 바와 같이 X축 방향으로 에칭된 부분들(소자 간 절연층(360)이 제공되는 부분들)의 애스펙트비(aspect ratio)(깊이 대 그루브 폭의 비: D/L)를 비교하면, 비휘발성 기억 장치(20)의 D1/L1비는 비휘발성 기억 장치(91)의 D2/L2비보다 작다. 그러므로 이 실시예에 따른 비휘발성 기억 장치(20)에 대한 에칭 처리가 상대적으로 용이하다.
따라서, 이 실시예에 따른 비휘발성 기억 장치(20)는 제3 비교 예에 따른 비휘발성 기억 장치(91)보다 구성하기 용이하다.
다음으로, (2) 바람직한 동작 특성을 얻을 수 있다는 효과를 기술한다. 구체적으로, (A) 동작 전류를 더욱 용이하게 제공하고, (B) 동작 전압을 감소할 수 있고, (C) 바람직한 정류 특성을 얻을 수 있다는 세 가지 효과가 있다.
먼저, (A) 동작 전류를 더욱 용이하게 제공한다는 효과를 기술한다.
도 21a 및 21b는 본 발명의 제5 실시예에 따른 비휘발성 기억 장치 및 제3 비교 예의 비휘발성 기억 장치의 구성을 각각 예시하는 개략적인 단면도이다.
즉, 도 21a는 이 실시예에 따른 비휘발성 기억 장치(20)의 X축 방향에 따른 개략적인 단면도이고; 도 21b는 제3 비교 예의 비휘발성 기억 장치(91)의 X축 방향에 따른 개략적인 단면도이다.
도 21b에 도시한 제3 비교 예에 따른 비휘발성 기억 장치(91)에서, Y축 방향에서의 정류 소자층(340)의 폭(W2)은 상대적으로 작다. 그러므로 정류 소자층(340)의 저항값은 상대적으로 높다. 따라서, 전류는 기록 유닛(330)으로 용이하게 흐르지 않는다.
한편, 도 21a에 도시한 이 실시예에 따른 비휘발성 기억 장치(20)에서, Y축 방향에서의 정류 소자층(340)의 폭(정류 소자의 기능 폭(W1))은 상대적으로 크다. 그러므로 정류 소자층(340)의 저항값은 상대적으로 낮다. 따라서, 프로그래밍 등을 위하여 동작 전류가 기록 유닛(330)으로 바람직하게 제공될 수 있고; 고속이고 바람직한 동작이 실현될 수 있다고 생각된다.
다음으로, (B) 동작 전압을 감소할 수 있다는 효과를 기술한다.
제3 비교 예의 비휘발성 기억 장치(91)에서 정류 소자층(340)의 저항값은 상술한 바와 같이 상대적으로 높다. 그러므로 인가된 전압은 정류 소자층(340) 및 기록 유닛(330)으로 분산된다. 이 때문에, 프로그래밍 등과 같은 정상 동작을 수행하는 데 상대적으로 높은 동작 전압이 필요하다.
한편, 이 실시예에 따른 비휘발성 기억 장치(20)에서 정류 소자층(340)의 저항값은 상대적으로 낮다. 그러므로 비교해서 설명하면 인가된 전압은 정류 소자층(340)으로 쉽게 분산되지 않고, 거의 기록 유닛(330)(기록층(336))에만 인가된다. 이 때문에, 상대적으로 낮은 동작 전압으로 충분하다. 따라서, 동작 전압을 줄임으로써, 예를 들어 높은 전압을 생성하기 위한 회로가 불필요하고, 소자들의 다운사이징 및 고 집적이 가능하다.
다음으로, (C) 바람직한 정류 특성을 얻을 수 있다는 효과를 기술한다.
도 22a 및 22b는 본 발명의 제5 실시예에 따른 비휘발성 기억 장치 및 제3 비교 예에 따른 비휘발성 기억 장치 각각의 동작을 예시하는 개략적인 단면도이다.
즉, 도 22a는 이 실시예에 따른 비휘발성 기억 장치(20)의 동작을 도시하고, 도 22b는 제3 비교 예의 비휘발성 기억 장치(91)의 동작을 도시한다.
상술한 바와 같이, 에칭은 일반적으로 정류 소자층(340)을 형성하는 데 이용한다. 도 22b에 도시한 제3 비교 예에 따른 비휘발성 기억 장치(91)에서 정류 소자층(340)은 X축 방향으로 에칭된다. 그러므로 이는 대개 결함 빈도(defect density)가 정류 소자층(340)의 측면(side face)(340A)(에칭된 표면)에 가까운 쪽이 높아지는 경우이다. 그 결과, 비휘발성 기억 장치(91)는 동작할 때 그리고 동작하지 않을 때(대기) X축에 평행한 정류 소자층(340)의 측면(340A)을 따라 누설 전류(Ir)가 흐를 가능성이 상대적으로 높다.
그로 인해, 예를 들어 소거 동안 큰 전류가 제공될 때 전류가 의도한 전류 방향과 반대로 흐를 수도 있다. 예를 들어 도 22b에 도시한 바와 같이 제2 배선(350)으로부터 제1 배선(320)을 향하는 방향으로 전류가 흐르도록 정류 소자층(340)이 제공되어 있는 경우, 전류는 제1 배선(320)으로부터 제2 배선(350)을 향한 반대 방향으로 흐를 수도 있다고 생각된다. 즉, 미주 전류의 위험이 상대적으로 높다. 그로 인해 바람직한 정류 특성을 얻을 수 없을 가능성이 있다.
한편, 도 22a에 도시한 이 특정 예에 따른 비휘발성 기억 장치(20)에서 정류 소자층(340)은 X축 방향으로 에칭되지 않는다. 그러므로 X축과 평행한 측면(340A)(에칭된 표면)은 존재하지 않는다. 그 결과, 비휘발성 기억 장치(91)와 비교할 때 누설 전류(Ir)가 비휘발성 기억 장치(20)에서 발생할 위험이 낮다. 따라서, 미주 전류가 억제되고, 더욱 바람직한 정류 특성을 얻을 수 있다. 따라서, 이 실시예에 따른 비휘발성 기억 장치(20)는 제3 비교 예의 비휘발성 기억 장치(91)와 비교하여 바람직한 동작 특성을 제공한다.
다음으로, (3) 전력 소비를 줄인다는 효과를 기술한다.
도 22a 및 22b에 관하여 상술한 바와 같이, 제3 비교 예의 비휘발성 기억 장치(91)에서는 동작할 때 그리고 동작하지 않을 때(대기) 누설 전류(Ir)의 위험이 상대적으로 높다. 대조적으로, 이 실시예에 따른 비휘발성 기억 장치(20)에서는 누설 전류(Ir)의 위험이 비휘발성 기억 장치(91)와 비교하여 낮다. 따라서, 비휘발성 기억 장치(20)의 전력 소비는 비휘발성 기억 장치(91)와 비교하여 줄일 수 있다.
따라서, 이 실시예에 따른 비휘발성 기억 장치(20)는 바람직한 동작 특성을 제공하고, 전력 소비를 줄이고, 용이하게 제조할 수 있다.
다음으로, 도 23a 내지 25b를 참조하여 이 실시예에 따른 또 다른 특정 예(제2 특정 예)를 기술한다.
도 23a 및 23b는 본 발명의 제5 실시예에 따른 또 다른 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
즉, 도 23a는 이 실시예에 따른 또 다른 비휘발성 기억 장치(21)의 X축 방향에 따른 개략적인 단면도이고, 도 23b는 도 23a의 정류 소자층(340)의 확대된 부분을 예시하는 개략적인 단면도이다.
이 특정 예는 PIN(p-진성-n: p형 반도체/진성 반도체/n형 반도체) 다이오드가 정류 소자층(340)으로서 사용되는 예이다. 즉, 정류 소자층(340)은 n형 반도체층(342), 진성 반도체층(344) 및 p형 반도체층(346)을 포함하는 적층형 구조이다.
도 23a 및 23b에 도시한 이 실시예에 따른 다른 비휘발성 기억 장치(21)에서 정류 소자층(340)은 X축 방향으로 미리 정해진 깊이까지 에칭된다. 구체적으로, 정류 소자층(340)은 IN 접합 표면(진성 반도체층(344)과 n형 반도체층(342) 사이의 접합 표면)까지 에칭된다. 즉, 정류 소자층(340)은 기록 유닛(330) 쪽을 향해 돌출하는 돌출부(340T)를 포함한다.
이 특정 예에서, 정류 소자층(340)은 제1 도전형(p형)의 제1 반도체층(예를 들어 p형 반도체 346), 제2 도전형(n형)의 제2 반도체층(예를 들어 n형 반도체층 342) 및 제1 반도체층과 제2 반도체층 사이에 제공된 제3 반도체층(예를 들어 진성 반도체층 344)을 포함한다. 제1, 제2 및 제3 반도체층의 적층 방향은 Z축 방향(제1 방향 및 제2 방향을 포함하는 평면에 수직인 방향)이다.
돌출부(340T)는 Z축 방향에서 제3 반도체층(진성 반도체층 344)을 지나 기록층(330) 쪽에 대하여 돌출하는 제2 반도체층(n형 반도체층 342)이다.
도 24a 및 24b는 본 발명의 제5 실시예에 따른 비휘발성 기억 장치의 동작을 예시하는 개략적인 단면도이다.
즉, 도 24a는 Y-Z 평면을 따라 자른 비휘발성 기억 장치(21)의 개략적인 단면도이다. 도 24b는 Y-Z 평면을 따라 자른 이 실시예에 따른 또 다른 비휘발성 기억 장치(21b)의 개략적인 단면도이다.
도 24b에 도시한 비휘발성 기억 장치(21b)에서 정류 소자층(340)의 n형 반도체층(342) 및 진성 반도체층(344)은 에칭되지 않는다. 한편, 도 24a에 도시한 비휘발성 기억 장치(21)에서 정류 소자층(340)은 IN 접합 계면(진성 반도체층(344)과 n형 반도체층(342) 사이의 접합 계면)까지 에칭된다.
정류 소자층(340)(PIN 다이오드)의 n형 반도체층(342)은 많은 전자를 전하 캐리어로서 포함한다. 그러므로 도 24b에 도시한 비휘발성 기억 장치(21b)에서는 예를 들어 제1 배선(320) 쪽을 캐소드로서의 역할을 하도록 전압이 인가될 때 전자들이 정류 소자층(340)의 n형 반도체층(342)을 통해 인접 셀의 기록 유닛(330)으로 흐를 수도 있는 위험이 있다. 즉, 인접 셀로의 누설 전류의 위험이 있다.
대조적으로, 도 24a에 도시한 비휘발성 기억 장치(21)에서 n형 반도체층(342)은 에칭되고, 소자 간 절연층(360)은 인접 셀의 n형 반도체층(342)으로부터의 절연을 제공하도록 채워진다. 그러므로 전자들이 인접 셀로 이동하는 위험이 감소한다. 따라서, 인접 셀들로의 누설 전류가 억제되고, 그로 인해 전력 소비를 더욱 줄일 수 있다.
도 25a 및 25b는 본 발명의 제5 실시예에 따른 다른 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
즉, 도 25a는 Y-Z 평면을 따라 자른 이 실시예에 따른 또 다른 비휘발성 기억 장치(22a)의 개략적인 단면도이고; 도 25b는 Y-Z 평면을 따라 자른 이 실시예에 따른 또 다른 비휘발성 기억 장치(22b)의 개략적인 단면도이다.
도 25a에 도시한 비휘발성 기억 장치(22a)에서 정류 소자층(340)은 PI 접합 계면(p형 반도체층(346)과 진성 반도체층(344) 사이의 접합 계면)까지 에칭된다. 따라서, 돌출부(340T)는 n형 반도체층(342) 및 진성 반도체층(344)에 의해 형성될 수도 있다.
즉, 이 특정 예의 돌출부(340T)는 Z축 방향에서 제1 반도체층(p형 반도체층 346)으로부터 기록층(330) 쪽으로 돌출하는 제3 반도체층(진성 반도체층 344) 및 제2 반도체층(n형 반도체층 342)이다.
그로 인해 인접 셀들로의 누설 전류는 더욱 억제된다.
에칭 깊이는 특별하게 한정하지 않고, n형 반도체층(342)이 에칭되는 한 PIN 다이오드의 접합 표면까지 에칭할 필요는 없다.
예를 들어, 도 25b에 도시한 비휘발성 기억 장치(22b)에서 에칭은 진성 반도체층(344)을 통해 어느 정도까지 수행된다. 따라서, 돌출부(340T)는 n형 반도체층(342) 및 진성 반도체층(344)의 한 부분에 의해 형성될 수도 있다.
즉, 이 특정 예에서 돌출부(340T)는 제3 반도체층(진성 반도체층 344)의 한 부분에 제공되고, Z축 방향에서 기록층(330) 쪽에 대하여 돌출하는 한 부분 및 제2 반도체층(n형 반도체층 342)을 포함한다.
그로 인해 인접 셀들로의 누설 전류는 더욱 억제된다.
또한, 에칭은 p형 반도체층(346)을 통해 어느 정도까지 수행될 수도 있다. 그와 같은 경우, 돌출부(340T)는 n형 반도체층(342), 진성 반도체층(344) 및 p형 반도체층(346)의 한 부분에 의해 형성된다. 이 경우에도 인접 셀들로의 누설 전류는 더욱 억제된다.
상술한 바와 같이, 정류 소자층(340)은 제1 배선(320)의 기록 유닛(330) 쪽의 주표면을 따라 연장될 수도 있다.
상술한 다양한 효과, 즉 (1) 제조가 용이하고, (2) 바람직한 동작 특성을 얻고, (3) 전력 소비를 줄인다는 효과는 비휘발성 기억 장치(21, 21a, 21b, 22a 및 22b) 각각에 의해 제공된다.
도 26a 및 26b는 본 발명의 제5 실시예에 따른 또 다른 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
즉, 도 26a는 Y-Z 평면을 따라 자른 이 실시예에 따른 또 다른 비휘발성 기억 장치(23)의 개략적인 단면도이고; 도 26b는 X-Z 평면을 따라 자른 비휘발성 기억 장치의 개략적인 단면도이다.
이 실시예에 따른 다른 비휘발성 기억 장치(23)는 도 26a 및 26b에 도시한 비휘발성 기억 장치(21)의 구조와 유사한 구조를 갖지만, 기록 유닛(330)은 X축 방향을 따라 연장된다.
즉, 이 특정 예의 비휘발성 기억 장치(23)는 기판(310); 기판(310)의 주표면상에 제공된 제1 방향(X축 방향)으로 정렬된 제1 배선(320)(비트선 BL); 제1 방향과 평행하지 않은 제2 방향(Y축 방향)으로 정렬된 제2 배선(350)(워드선 WL); 제1 배선(320)의 제2 배선(350) 쪽의 주표면을 따라 정렬된 기록 유닛(330); 제2 배선(350)의 기록 유닛(330) 쪽의 주표면을 따라 정렬된 정류 소자층(340)을 포함한다.
기록 유닛(330)은 제1 배선(320) 및 제2 배선(350)을 통해 공급된 전류에 기인하여 제1 상태 및 제1 상태의 저항값과 다른 저항값을 갖는 제2 상태 사이에서 가역적으로 천이할 수 있는 층이다. 즉, 기록 유닛(330)은 제1 배선(320) 및 제2 배선(350)에 의해 인가된 전기장 및 제공된 전류 중 적어도 하나에 기인하여 저항값이 변하는 층이다.
이 특정 예는 (1) 제조가 용이하고, (2) 바람직한 동작 특성을 얻고, (3) 전류 소비를 줄인다는 효과를 또한 제공한다. 특히, (1) 제조가 용이하다는 효과는 이 특정 예에 의해 더욱 효과적으로 제공되는데, 이는 기록 유닛(330)이 Y축 방향으로 에칭되지 않고, 애스펙트비가 더욱 감소할 수 있기 때문이다. 또한, (3) 전력 소비를 줄인다는 효과는 이 특정 예에 의해 더욱 효과적으로 제공되는데, 이는 기록 유닛(330)의 에칭되는 표면이 감소하기 때문이다.
기록 유닛(330)이 비휘발성 기억 장치(23)에서처럼 미리 정해진 방향(도면에서 X축 방향)으로 연속적인 구성을 갖는 경우에도, X축 방향을 따른 각 셀은 독립적인 동작을 수행한다. 이하에서 상세하게 설명한다.
도 27은 본 발명의 제5 실시예에 따른 비휘발성 기억 장치의 동작을 예시하는 개략적인 단면도이다.
즉, 도 27은 이 실시예에 따른 비휘발성 기억 장치(23)의 기록 유닛(330)의 동작을 예시한다.
도 27에 도시한 바와 같이, 셀(c1 내지 c3)은 X축을 따라 정렬되어 있고; 셀 c1 및 c3은 선택된 상태(ON)이고; 셀 c2는 선택되지 않은 상태(OFF)인 것으로 가정한다. 이 때, 각 제2 배선(350)과 각 제1 배선(320) 사이에 인가된 전압을 적절하게 선택함으로써, 셀(c1, c2 및 c3) 각각에 흐르는 전류에는 제2 배선(350) 및 정류 소자(340)의 효과에 의해 독립적인 값이 주어질 수 있다. 그로 인해 셀(c1 내지 c3) 각각은 독립적으로 동작할 수 있다.
예를 들어, 도 27에 도시한 셀 c1 및 셀 c3에 대하여, 전압은 제2 배선(350)과 제1 배선(320) 사이에 인가된다. 그 결과, 기록 유닛(330)(기록 유닛 330A 및 330C)들의 셀 c1 및 셀 c3의 부분들에 전류가 흐른다. 그로 인해 셀 c1 및 셀 c3은 예를 들어 높은 저항 상태로부터 낮은 저항 상태로 천이되고, 선택된(ON) 상태로 스위칭된다. 대조적으로, 셀 c2에 대하여 전압은 제2 배선(350)과 제1 배선(320) 사이에 인가되지 않고, 기록 유닛(330)(기록 유닛 330B)의 셀에 전류가 흐르지 않는다. 그로 인해 셀 c2는 예를 들어 높은 저항 상태로 남아있고, 선택되지 않은(OFF) 상태로 남아있다.
상술한 바와 같이, 정류 소자층(340)은 제1 배선(320)의 기록 유닛(330) 쪽의 주표면을 따라 연장될 수도 있다.
제3 예
이제, 본 발명의 제5 실시예에 따른 제3 예의 비휘발성 기억 장치(21b)를 기술한다.
이 예에 따른 비휘발성 기억 장치(21b)는 도 23에 도시한 비휘발성 기억 장치(21)의 구조를 포함한다. 저항 변화 재료는 기록층(336)용으로 사용한다. 정류 소자층(340)은 워드선의 기록 유닛(330) 쪽의 주표면을 따라 연장된다. 정류 소자층(340)은 도 23b에 대하여 기술한 구성(PIN 다이오드의 n형 반도체층을 형성하는 인이 도핑된 다결정 실리콘막(342)이 돌출부(340T)를 형성하는 구성)을 포함한다. 또한, 기록 유닛(330)은 각 셀에 위치한다.
이제, 비휘발성 기억 장치를 제조하기 위한 방법을 기술한다.
도 28a 내지 28c는 제3 예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 공정 순서에서의 개략적인 단면도이다.
도 29a 및 29b는 도 28a 내지 28c로부터 계속되는 도면이다.
우선, 도 28a에 도시한 바와 같이, 비트선들을 형성하는 텅스텐막(401)은 예를 들어 반도체로 형성된 기판(도시하지 않음) 위(기판의 주표면)에 50㎚의 두께로 형성한다. 텅스텐막(401)은 소위 다층형 메모리의 최하층의 비트선일 필요는 없고, 제2 층, 제3 층 등의 비트선일 수도 있다.
다음으로, 기록 유닛들의 전극층을 형성하는 텅스텐 질화막(402)은 그 구성의 상면(그 구성의 주표면)상에 10㎚의 두께로 형성한다. 그 후 곧바로, 가변 저항층(기록층)을 형성하는 Ti 도핑된 NiOx막(403)의 적층은 10㎚의 두께로 형성하고; 기록 유닛(330)의 전극층을 형성하는 텅스텐 질화막(404)은 10㎚의 두께로 형성한다.
CMP(Chemical Mechanical Polishing)가 수행되는 경우, 인이 도핑된 다결정 실리콘막(정류 소자층의 한 부분을 형성하는 층)(405)은 평탄화 동안 스톱퍼로서 기능하는 CMP 스톱퍼층을 형성하도록 50㎚의 두께로 형성한다. 인이 도핑된 다결정 실리콘막(405)은 복수의 층을 적층함으로써 형성한 정류 소자층(PIN 다이오드)의 한 부분의 층(n형 반도체층)의 기능을 또한 수행한다.
다음으로, 도 28b에 도시한 바와 같이, 상술한 적층막(인이 도핑된 다결정 실리콘막(405) 내지 텅스텐막(401))들은 공지된 리소그라피 및 반응성 이온 에칭 기술로 제1 방향(X축 방향)으로 정렬된 밴드 구성으로 일괄적으로 처리한다. 에칭은 기판과 텅스텐막(401) 사이의 계면의 깊이까지 수행한다.
계속해서, 도 28c에 도시한 바와 같이, 층간 유전체막(406)은 에칭으로 처리된 적층막들 사이의 개구부들에 채워지고, 그 구성의 상면은 CMP로 평탄화된다. 그로 인해 CMP 스톱퍼를 형성하는 인이 도핑된 다결정 실리콘막(405)은 표면에 노출된다. 다음으로, 진성 반도체층을 형성하는 도핑되지 않은 다결정 실리콘막(407) 및 p형 반도체층을 형성하는 붕소가 도핑된 다결정 실리콘막(408)은 그 구성의 상면에 각각 10㎚ 및 30㎚의 두께로 형성한다. 이들은 정류 소자층의 또 다른 부분을 형성하는 층들에 대응한다. 이어서, 장벽층을 형성하는 텅스텐막(409)의 적층은 10㎚의 두께로 형성하고, 워드선들을 형성하는 텅스텐막(410)은 그 구성의 상면에 50㎚의 두께로 형성한다.
도 29a에 도시한 바와 같이, 상술한 적층막(인이 도핑된 다결정 실리콘막(405) 내지 텅스텐막(410))들은 공지된 리소그라피 및 반응성 이온 에칭 기술로 제1 방향(X축 방향)에 평행하지 않은 제2 방향(Y축 방향)으로 정렬된 제2 구성으로 일괄적으로 처리한다. 여기서, 에칭은 인이 도핑된 다결정 실리콘막(405)을 통해 어느 정도까지의 깊이에서 멈춘다.
다음으로, 그 구성에 대하여 예를 들어 800℃ 이상의 수소/산호 혼합된 가스 환경의 오븐에서 산화 프로세싱을 수행한다. 그로 인해 PIN 다이오드를 형성하는 인이 도핑된 다결정 실리콘막(405), 도핑되지 않은 다결정 실리콘막(407) 및 붕소가 도핑된 다결정 실리콘막(408)의 측면들이 선택적으로 산화되어 기판상에 실리콘 열 산화막을 형성한다.
여기서, 산화 프로세싱은 계면 특성을 개선하도록 정류 소자층(PIN 다이오드)의 표면에 대하여 수행할 수도 있다. 그러나 이 프로세싱은, 비트선들을 형성하는 텅스텐막(401), 전극들을 형성하는 텅스텐 질화막(402), 기록층들을 형성하는 Ti 도핑된 NiOx막(403), 전극들을 형성하는 텅스텐 질화막(404), 장벽층을 형성하는 텅스텐 질화막(409) 및 워드선들을 형성하는 텅스텐막(410)이 산화되고, 복잡도, 저항 변화 특성 등이 변하는 몇몇 경우에는 바람직하지 않다. 이 예에서, 산화 프로세싱 전에 층간 유전체막(406)을 상술한 적층막들의 측면들에 의해 정의된 개구부들에 채움으로써 측면들은 노출되지 않는다. 산화에 상대적으로 탄력적인(resilient) 텅스텐 또는 텅스텐 화합물들은 장벽층들 및 배선들용으로 사용된다. 그와 같은 조치는 PIN 다이오드 구성 재료만의 산화(선택적인 산화)를 가능하게 한다.
계속해서, 도 29b에 도시한 바와 같이, 인이 도핑된 다결정 실리콘막(405)의 남아있는 부분들, 텅스텐 질화막(404), Ti 도핑된 NiOx막(403) 및 텅스텐 질화막(402)은 반응성 이온 에칭으로 Y축 방향으로 정렬된 밴드 구성으로 패터닝 및 처리되고, 그로 인해 원주형(columnar) 구성을 형성한다.
상술한 공정들을 통해, 각 저항 변화 기록층은 워드선과 비트선이 교차하는 교차점에서 워드선과 비트선 사이에 배치되고; 인이 도핑된 다결정 실리콘막(405)에 의해 형성된 n형 반도체층이 돌출부(340T)를 포함하도록 셀이 형성된다.
다음으로, 도시하지 않은 층간 유전체막은 에칭으로 처리된 적층막들 사이의 개구부들에 채워진다. 그로 인해 제3 예의 (도시하지 않은) 비휘발성 기억 장치(21b)가 구성된다. 상술한 구성을 반복함으로써, 다층형 메모리가 구성될 수 있다.
상술한 바와 같이 인이 도핑된 다결정 실리콘막(405)에 의해 형성된 n형 반도체층이 돌출부(340T)를 형성하지만, 예를 들어 도 28a에 관하여 상술한 공정들에서 진성 반도체층이 도핑되지 않은 다결정 실리콘막(407)에 의해 형성되는 구성이 이용될 수도 있고, 그 구성 후 유사한 공정들이 n형 반도체층 및 진성 반도체층에 의한 돌출부(340T)를 형성하도록 수행될 수도 있다.
대조적으로, n형 반도체층은 도 28a에 관하여 상술한 공정들에서 인이 도핑된 다결정 실리콘막(405)에 의해 형성되지 않을 수도 있고, 예를 들어 텅스텐 질화막(404)까지의 층들이 형성될 수도 있는데, 그 후 유사한 공정들이 돌출부(340T) 없는 구성을 형성하도록 수행될 수도 있다.
Ti 도핑된 NiOx막이 이 예의 저항 변화 재료(기록층)용으로 사용되었지만, 저항 변화 재료는 양쪽 단에 인가된 전압에 기인하여 저항 상태가 변하는 어떤 물질을 포함할 수도 있다. 저항 변화 재료(기록층)는 예를 들어 C, NbOx, Cr 도핑된 SrTiO3-x, PrxCayMnOz, Ti 도핑된 NiOx, ZrOx, NiOx, ZnOx, TiOx, TiOxNy, CuOx, GdOx, CuTex, HfOx, ZnMnxOy 및 ZnFexOy로 구성한 그룹으로부터 선택된 적어도 하나를 포함할 수도 있다.
이 예에서 텅스텐 질화물은 기록 유닛의 전극용으로 사용되지만, 전극은 저항 변화 재료와 반응하지 않고 가변 저항 특성을 절충하는 어떤 재료를 포함할 수도 있다. 구체적으로, 텅스텐 질화물 외에, 예를 들어 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈 질화물, 티티늄 실리사이드 질화물, 탄탈 탄화물, 티타늄 규화물, 텅스텐 규화물, 코발트 규화물, 니켈 규화물, 니켈 백금 규화물, 백금, 루테늄, 백금-로듐, 이리듐 등이 사용될 수도 있다.
정류 소자층(340)을 형성하는 다이오드 재료는 실리콘, 게르마늄 등과 같은 반도체 및/또는 NiO, TiO, CuO, InZnO 등과 같은 금속 산화물 반도체의 조합을 포함할 수도 있다.
워드선들, 비트선들, 장벽층 및 CMP 스톱퍼층에 사용되는 재료들에 대하여 다양한 수정이 또한 가능하다.
또한, 상술한 각 막의 막 두께는 한 예이지만, 다양한 수정이 가능하다.
제4 비교 예
도 30은 제4 비교 예의 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
구조의 양호한 이해를 위하여 층간 절연막들의 설명은 도 30에서 생략한다. 도 30에 도시한 제4 비교 예의 비휘발성 기억 장치(91b)에서 예를 들어 PIN 다이오드(414)는 비트선(411)과 워드선(412) 사이에 배치되고, 저항 변화 소자(기록 유닛)(413)와 유사하게 각 셀에 위치한다.
이제, 제3 예에 따른 비휘발성 기억 장치(21b) 및 제4 비교 예의 비휘발성 기억 장치(91b)의 동작 특성 및 누설 전류를 기술한다.
표 3은 제3 예에 따른 비휘발성 기억 장치(21b) 및 제4 비교 예의 비휘발성 기억 장치(91b)에 대한 소거 전압 및 다이오드 접합의 누설 전류를 나타낸다. 소거 전압은 소거 전류(리셋 전류)가 200㎂인 경우의 전압이다.
Figure 112009029606589-pat00003
표 3에서 제3 예에 따른 비휘발성 기억 장치(21b)의 소거 전압은 제4 비교 예의 비휘발성 기억 장치(91b)의 소거 전압보다 낮다는 점을 알 수 있다. 인가된 전압은 다이오드의 연장에 의해 저항 변화층을 형성하는 Ti 도핑된 NiOx막(403)에 효과적으로 인가된다고 생각된다. 비휘발성 기억 장치(21b)의 접합 누설 전류 밀도는 비휘발성 기억 장치(91b)의 접합 누설 전류 밀도보다 낮다는 점을 또한 알 수 있다. 즉, 에칭된 표면 영역이 상대적으로 작으므로, 누설 전류의 발생이 억제된다고 생각된다.
제4 예
이제, 본 발명의 제5 실시예에 따른 제4 예의 비휘발성 기억 장치를 기술한다.
도 31은 본 발명의 제5 실시예에 따른 제4 예의 비휘발성 기억 장치의 구성을 예시하는 개략적인 사시도이다.
도 31에 도시한 이 실시예에 따른 제4 예의 비휘발성 기억 장치(24)는 도 23a 및 23b에 도시한 비휘발성 기억 장치(21)의 다층 스택을 이용하는 다층형 비휘발성 기억 장치이다. 즉, 이 특정 예에서는 기록 유닛(330)들의 네 개 층이 적층된다. 각 워드선 및 비트선은 공유 비트선/워드선 구조의 위 그리고 아래에 있는 인접 셀들 사이에 공유된다. 각 셀에서의 적층형 구조는 위 그리고 아래에 인접한 셀들 사이에서 수직으로 반전된다. 즉, 기록 유닛(330)(전극층(334)/기록층(336)/전극층(338)) 및 정류 소자층(340)(n형 반도체층(342)/진성 반도체층(344)/p형 반도체층(346))의 정렬은 수직으로 대칭이다. 상 변화 재료가 기록층(336)용으로 사용된다.
정류 소자층(340)은 비트선의 기록 유닛(330) 쪽의 주표면을 따라 연장된다. 정류 소자층(340)은 도 23b에 관하여 상술한 구성(PNI 다이오드의 n형 반도체층(342)이 돌출부(340T)인 구성)을 갖는다. 기록 유닛(330)은 워드선이 비트선 쪽의 주표면을 따라 연장되는 도 26에 도시한 구성을 갖는다.
이제, 비휘발성 기억 장치(24)를 제조하기 위한 방법을 기술한다.
도 32a 및 32b는 본 발명의 제4 예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 공정 순서에서의 개략적인 사시도이다.
도 33a 및 33b는 도 32a 및 32b로부터 계속되는 도면이다.
도 34a 및 34b는 도 33a 및 33b로부터 계속되는 도면이다.
도 32a에 도시한 바와 같이, 워드선들을 형성하는 텅스텐막(501)은 예를 들어 반도체로 형성된 (도시하지 않은) 기판(기판의 주표면) 위에 50㎚의 두께로 형성한다. 제1 예와 유사하게, 워드선들을 형성하는 텅스텐막(501)은 소위 다층형 메모리의 최하층의 워드선들을 형성할 필요는 없고, 제2 층, 제3 층 등의 워드선들을 형성할 수도 있다.
계속해서, 기록 유닛들의 전극층을 형성하는 텅스텐 질화막(502)은 그 구성의 상면(그 구성의 주표면)에 10㎚의 두께로 형성한다. 그 후 곧바로, 저항 변화 재료(상 변화층, 기록층)를 형성하는 Ge2Sb2Te5의 스택은 20㎚의 두께로 형성하고; 저항 변화 재료와 Si 사이의 반응 방지층을 형성하는 텅스텐막(504)은 10㎚의 두께로 형성한다.
인이 도핑된 다결정 실리콘막(505)은 50㎚의 두께로 형성되어 CMP 스톱퍼층을 형성한다. 인이 도핑된 다결정 실리콘막(505)은 복수의 층을 적층함으로써 형성한 정류 소자층(PIN 다이오드)의 한 부분의 층(n형 반도체층)의 기능을 또한 수행한다.
다음으로, 도 32b에 도시한 바와 같이, 그 구성은 공지된 리소그라피 및 반응성 이온 에칭 기술로 제1 방향(X축 방향)으로 정렬된 밴드 구성으로 일괄적으로 패터닝된다. 에칭은 기판과 텅스텐막(501) 사이의 계면이 깊이까지 수행된다.
계속해서, 도 33a에 도시한 바와 같이, 층간 유전체막(506)은 에칭으로 처리된 적층막들 사이의 개구부들에 채워지고, 그 구성의 상면은 CMP로 평탄화된다. 다음으로, 진성 반도체층을 형성하는 도핑되지 않은 다결정 실리콘막(507) 및 p형 반도체층을 형성하는 붕소가 도핑된 다결정 실리콘막(508)이 그 구성의 상면에 각각 10㎚ 및 30㎚의 두께로 형성된다. 이어서, 장벽층을 형성하는 텅스텐 질화막(509)의 스택이 그 구성의 상면에 10㎚의 두께로 형성되고; 그 후 곧바로, 비트선들을 형성하는 텅스텐막(510)이 50㎚의 두께로 형성되고; 장벽층을 형성하는 텅스텐 질화막(511)이 10㎚의 두께로 형성되고; p형 반도체층을 형성하는 붕소가 도핑된 다결정 실리콘막(512)이 30㎚의 두께로 형성되고; 진성 반도체층을 형성하는 도핑되지 않은 다결정 실리콘막(513)이 10㎚의 두께로 형성되고; n형 반도체층을 형성하는 인이 도핑된 다결정 실리콘막(514)이 50㎚의 두께로 형성되고; CMP 스톱퍼층을 형성하는 텅스텐 질화막(515)이 50㎚의 두께로 형성된다.
다음으로, 도 33b에 도시한 바와 같이, 상술한 적층막(텅스텐 질화막(515) 내지 인이 도핑된 다결정 실리콘막(505))들은 공지된 리소그라피 및 반응성 이온 에칭 기술로 제2 방향(Y축 방향)으로 정렬된 밴드 구성으로 일괄적으로 처리된다. 여기서, 에칭은 인이 도핑된 다결정 실리콘막(505)의 상부 부분까지 수행된다.
이어서, 그 구성에 대하여 예를 들어 950℃ 이상의 수소/산소 혼합된 가스 분위기에서 RTP(Rapid Thermal Process)에 의한 산화 프로세싱이 수행된다. 그로 인해, PIN 다이오드들을 형성하는 n형 반도체층을 형성하는 인이 도핑된 다결정 실리콘막(505), 진성 반도체층을 형성하는 도핑되지 않은 다결정 실리콘막(507), p형 반도체층을 형성하는 붕소가 도핑된 다결정 실리콘막(508), p형 반도체층을 형성하는 붕소가 도핑된 다결정 실리콘막(512), 진성 반도체층을 형성하는 도핑되지 않은 다결정 실리콘막(513) 및 n형 반도체층을 형성하는 인이 도핑된 다결정 실리콘막(514)의 측면들이 선택적으로 산화되어 실리콘 열 산화막을 기판상에 형성한다.
여기서, 정류 소자층(PIN 다이오드)의 표면에 대하여 산화 프로세싱이 수행되어 상술한 계면 특성을 개선할 수도 있다. 그러나 이 프로세싱은, 다른 컴포넌트들이 산화되고, 도전율 변동, 저항 변화 특성 등이 되는 몇몇 경우에서는 바람직하지 않다. 이 예는, 산화 프로세싱 전에, 층간 유전체막(506)을, 워드선들을 형성하는 텅스텐막(501), 전극들을 형성하는 텅스텐 질화막(502), 저항 변화 재료인 Ge2Sb2Te5막(503) 및 반응 방지층을 형성하는 텅스텐 질화막(504)의 측면들에 의해 정의된 개구부들에 채움으로써 이러한 막들의 측면들이 그와 같이 노출되지 않게 한다. 산화에 상대적으로 탄력적인 텅스텐 또는 텅스텐 화합물들이 장벽층들 및 배선 전극층들용으로 사용된다. 그와 같은 조치는 PIN 다이오드 구성 재료만의 산화(선택적인 산화)를 가능하게 한다.
계속해서, 도 34a에 도시한 바와 같이, 인이 도핑된 다결정 실리콘막(505)의 남아있는 부분들 및 텅스텐 질화막(504)은 반응성 이온 에칭으로 Y축 방향으로 정렬된 밴드 구성으로 일괄적으로 처리된다.
다음으로, 도 34b에 도시한 바와 같이, 층간 유전체막(516)은 에칭으로 패터닝된 적층막들 사이의 개구부들에 채워지고, 그 상면은 예를 들어 CMP로 평탄화된다. 저항 변화 재료인 Ge2Sb2Te5막은 그 구성의 상면에 20㎚의 두께로 형성하고; 그 후 곧바로, 전극층을 형성하는 텅스텐 질화막(518)의 스택은 10㎚의 두께로 형성하고; 워드선들을 형성하는 텅스텐막(519)은 50㎚의 두께로 형성하고; 기록 유닛들의 전극층을 형성하는 텅스텐 질화막(520)은 10㎚의 두께로 형성하고; 저항 변화 재료인 Ge2Sb2Te5막(521)은 20㎚의 두께로 형성하고; 기록 유닛들의 전극층을 형성하는 텅스텐 질화막(522)은 10㎚의 두께로 형성하고; CMP 스톱퍼층을 형성하는 인이 도핑된 다결정 실리콘막(523)은 50㎚의 두께로 형성한다. 인이 도핑된 다결정 실리콘막(523)은 복수의 층을 적층함으로써 형성한 정류 소자층(PIN 다이오드)의 한 부분의 층(n형 반도체층)의 기능을 또한 수행한다.
계속해서, 상술한 적층형 구성(인이 도핑된 다결정 실리콘막(523) 내지 인이 도핑된 다결정 실리콘막(514))은 공지된 리소그라피 및 반응성 이온 에칭 기술로 제1 방향(X축 방향)으로 정렬된 밴드 구성으로 일괄적으로 처리된다. 에칭은 도핑되지 않은 다결정 실리콘막(513)과 인이 도핑된 다결정 실리콘막(514) 사이의 계면의 깊이까지 수행된다.
따라서, 적층형 저항 변화 메모리의 메모리 셀이 형성된다.
다음으로, 상술한 공정들과 유사한 공정들을 반복함으로써, 다층 메모리 셀이 구성될 수 있다. 그 설명은 생략한다.
따라서, 비휘발성 기억 장치(24)가 구성된다. 비휘발성 기억 장치(24)는 상 변화 기록 유닛(330)들이 다중 적층되어 있는 다층형 비휘발성 기억 장치이다. 정류 소자층(340)은 도 23b에 관하여 상술한 구성(PIN 다이오드의 n형 반도체층(342)이 돌출부(340T)인 구성)을 포함한다. 기록 유닛(330)은 도 26에 도시한 구성(워드선의 비트선 쪽의 주표면을 따라 연장되는 구성)을 포함한다.
상술한 n형 반도체층이 돌출부(340T)이지만, n형 반도체층 및 진성 반도체층 중 어느 층이 형성되는 타이밍을 적절하게 변경하고, 에칭 깊이를 변경하는 것과 같은 액션으로 n형 반도체층 및 진성 반도체층이 돌출부(340T)를 형성하는 구성 및 돌출부(340T)가 존재하지 않는 구성이 이루어질 수 있다.
예를 들어, n형 반도체층 및 진성 반도체층이 돌출부(340T)를 형성하는 구성을 형성하기 위하여, 도 32a에 관하여 상술한 공정의 도핑되지 않은 다결정 실리콘막(507)이 형성될 수도 있고; 이어서 유사한 공정들이 수행될 수도 있고; 그리고나서 도 34b에 관하여 상술한 X축 방향으로 정렬된 밴드 구성의 공정을 에칭함으로써 도핑되지 않은 다결정 실리콘막(513)이 또한 에칭될 수도 있다.
돌출부(340T)가 존재하지 않는 구성을 형성하기 위하여, 인이 도핑된 다결정 실리콘막(505)은 도 32a에 관하여 상술한 공정에 의해 형성되지 않고; 텅스텐 질화막(504)까지의 막들이 형성되고; 이어서 유사한 공정들이 수행되고; 그리고나서 도 34b에 관하여 상술한 X축 방향으로 정렬된 밴드 구성의 에칭 공정에 의해 텅스텐 질화막(515)까지 에칭이 수행된다.
Ge2Sb2Te5(GST)막이 이 예의 저항 변화 소자(기록층)로서 사용되지만, 저항 변화 소자는 양쪽 단에 인가된 전압에 기인하여 발생하는 줄열로 인해 저항 상태가 변하는 어떤 물질을 포함할 수도 있다. 예를 들어, 저항 변화 재료(기록층)는 도펀트가 칼코겐화합물 GST, GexSby, InxGeyTez 등에 첨가되어 있는 Ge2Sb2Te5, N 도핑된 Ge2Sb2Te5 및 O 도핑된 Ge2Sb2Te5로 구성한 그룹으로부터 선택된 적어도 하나를 포함할 수도 있다.
히터는 이 예에서 사용되지 않지만, 탄탈 산화물, 니오브 산화물, 티타니아 등을 포함하는 저항 변화를 용이하게 하기 위한 히터 재료가 사용될 수도 있다.
텅스텐 질화막은 이 예의 기록 유닛의 전극용으로 사용되었지만, 저항 변화 재료와 반응하지 않고, 전극층에서의 가변 저항 특성을 절충하는 어떤 재료가 사용될 수도 있다. 구체적으로, 예를 들어 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈 질화물, 티타늄 실리사이드 질화물, 탄탈 탄화물, 티타늄 규화물, 텅스텐 규화물, 코발트 규화물, 니켈 규화물, 니켈 백금 규화물, 백금, 루테늄, 백금-로듐, 이리듐 등이 사용될 수도 있다.
다이오드 재료는 실리콘, 게르마늄 등과 같은 반도체를 포함할 수도 있고; NiO, TiO, CuO, InZnO 등과 같은 금속 산화물 반도체를 포함할 수도 있다.
워드선들, 비트선들, 장벽층들 및 CMP 스톱퍼층에 사용된 재료들에 대한 다양한 수정이 또한 가능하다.
또한, 상술한 각 막의 막 두께는 하나의 예이고, 다양한 수정이 가능하다.
제5 예
이제, 본 발명의 제5 실시예에 따른 제5 예의 비휘발성 기억 장치를 기술한다.
제5 예에 따른 (도시하지 않은) 비휘발성 기억 장치(25)는 도 23에 도시한 비휘발성 기억 장치(21)의 구성을 포함한다. 정류 소자층(340)은 제2 배선(350)의 기록 유닛(330) 쪽의 주표면을 따라 연장된다. 정류 소자층(340)은 도 25b에 관하여 상술한 구성, 즉 n형 반도체층(342) 및 진성 반도체층(344)의 한 부분이 돌출부(340T)를 형성하는 구성을 포함한다. 기록 유닛(330)은 각 셀에 대한 한 지점에 제공된다.
도 35a 내지 35c는 본 발명의 제5 예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 공정 순서에서의 개략적인 단면도이다.
도 35c는 도 35b의 라인 B-B'에 따른 단면도이다.
도 36a 및 36b는 도 35a 내지 35c로부터 계속되는 도면이다.
도 36b는 도 36a의 라인 A-A'에 따른 단면도이다.
우선, 도 35a에 도시한 바와 같이, 제2 배선(350), 정류 소자층(340) 및 기록 유닛(330)이 기판(310)(기판의 주표면)의 바닥으로부터 위로 순차적으로 형성된다.
다음으로, 도 35b에 도시한 바와 같이, 그 구성에 대하여 Y축 방향으로 에칭이 수행된다. 에칭은 기판(310)과 제2 배선(350) 사이의 계면의 깊이까지 수행된다. 그리고나서 층간 유전체막(소자 간 절연막(360))이 에칭으로 형성된 개구부들에 채워지고, 그 구성의 표면(그 구성의 주표면)이 예를 들어 CMP로 평탄화된다.
계속해서, 도 35c에 도시한 바와 같이, 제1 배선(320)은 그 구성의 주표면(상면)에 형성된다.
도 36a 및 36b에 도시한 바와 같이, 그 구성에 대하여 X축 방향으로 에칭이 수행된다. 에칭은 진성 반도체층(344)의 상부에만 수행된다. 그리고나서 층간 유전체막(소자 간 절연층(360))이 에칭으로 형성된 개구부들에 채워진다.
상술한 공정들에 의해, 정류 소자층(340)이 도 25b에 관하여 상술한 구성을 포함하는 비휘발성 기억 장치(25)가 구성된다.
각 컴포넌트의 재료는 제3 예 및 제4 예에서 상술한 재료를 포함할 수도 있다.
Y축 방향 및 X축 방향으로 에칭한 후 필요에 따라 정류 소자층(340)에 대하여 산화 프로세싱을 수행할 수도 있다. 그와 같은 경우, 소자들의 동작 등과 같은 바람직한 특성은 산화에 탄력적인 재료를 제2 배선(350), 기록 유닛(330) 및 제1 배선(320)으로서 사용함으로써 제공될 수도 있다.
상술한 바와 같이, 이 실시예는 바람직한 동작 특성이 있고 용이하게 제조하는 비휘발성 기억 장치 및 그 제조 방법을 제공한다.
상술한 바와 같이, 본 발명의 실시예들은 특정 예들을 참조하여 기술한다. 그러나 본 발명은 이러한 특정 예들에 한정하지 않는다. 예를 들어, 본 기술분야의 숙련자는 비휘발성 기억 장치의 컴포넌트들의 특정 구성 및 비휘발성 기억 장치를 제조하기 위한 방법을 공지된 기술로부터 적절하게 선택할 수도 있고, 본 발명을 유사하게 실행할 수도 있다. 그와 같은 실행은 유사한 효과를 얻는다는 점에서 본 발명의 범위에 포함된다.
또한, 특정 예들의 둘 이상의 컴포넌트는 기술적인 실행 가능성의 정도에서 조합될 수도 있고; 본 발명의 의도가 포함된다는 점에서 본 발명의 범위에 포함된다.
게다가, 본 발명의 실시예들로서 상술한 비휘발성 기억 장치 및 그 제조 방법에 기초하여 본 기술분야의 당업자가 적절히 설계 변경하여 얻을 수 있는 모든 비휘발성 기억 장치 및 그 제조 방법은 본 발명의 의도가 포함된다는 점에서 본 발명의 범위 내에 또한 존재한다.
더욱이, 본 발명의 사상 내에서 다양한 수정 및 변형은 본 기술분야의 숙련자들에게 쉽게 분명해진다. 그러므로 그와 같은 모든 수정 및 변형은 본 발명의 범위 내에서 알게 된다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 기억 장치의 관련 부분의 구조를 예시하는 개략적인 사시도이다.
도 2a 및 2b는 각각 본 발명의 제1 실시예에 따른 비휘발성 기억 장치의 구성을 예시하는 회로도 및 개략적인 사시도이다.
도 3은 제1 비교 예의 비휘발성 기억 장치의 관련 부분의 구조를 예시하는 개략적인 사시도이다.
도 4a 및 4b는 본 발명의 제1 실시예에 따른 다른 비휘발성 기억 장치의 관련 부분의 구조를 예시하는 개략적인 사시도이다.
도 5a 내지 5c는 본 발명의 제1 예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 공정 순서에서의 개략적인 단면도이다.
도 6a 및 6b는 도 5c로부터 계속되는 도면이다.
도 7a 및 7b는 도 6b로부터 계속되는 도면이다.
도 8a 및 8b는 도 7b로부터 계속되는 도면이다.
도 9는 도 8b로부터 계속되는 도면이다.
도 10a 내지 10c는 본 발명의 제2 예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 공정 순서에서의 개략적인 단면도이다.
도 11a 및 11b는 도 10c로부터 계속되는 도면이다.
도 12는 도 11b로부터 계속되는 도면이다.
도 13은 도 12로부터 계속되는 도면이다.
도 14는 본 발명의 제2 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 플로차트이다.
도 15는 본 발명의 제3 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 플로차트이다.
도 16은 본 발명의 제4 실시예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 플로차트이다.
도 17a 및 17b는 본 발명의 제5 실시예에 따른 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
도 18은 본 발명의 제5 실시예에 따른 또 다른 비휘발성 기억 장치의 구성을 예시하는 개략적인 사시도이다.
도 19는 본 발명의 제5 실시예에 따른 비휘발성 기억 장치의 구성을 예시하는 또 다른 개략적인 단면도이다.
도 20a 및 20b는 제3 비교 예에 따른 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
도 21a 및 21b는 각각 본 발명의 제5 실시예에 따른 비휘발성 기억 장치의 구성 및 제3 비교 예의 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
도 22a 및 22b는 각각 본 발명의 제5 실시예에 따른 비휘발성 기억 장치의 동작 및 제3 비교 예의 비휘발성 기억 장치의 동작을 예시하는 개략적인 단면도이다.
도 23a 및 23b는 본 발명의 제5 실시예에 따른 또 다른 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
도 24a 및 24b는 본 발명의 제5 실시예에 따른 비휘발성 기억 장치의 동작을 예시하는 개략적인 단면도이다.
도 25a 및 25b는 본 발명의 제5 실시예에 따른 다른 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
도 26a 및 26b는 본 발명의 제5 실시예에 따른 또 다른 비휘발성 기억 장치의 구성을 예시하는 개략적인 단면도이다.
도 27은 본 발명의 제5 실시예에 따른 비휘발성 기억 장치의 동작을 예시하는 개략적인 단면도이다.
도 28a 내지 28c는 제3 예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 공정 순서에서의 개략적인 사시도이다.
도 29a 및 29b는 도 28c로부터 계속되는 도면이다.
도 30은 제4 비교 예의 비휘발성 기억 장치의 구성을 예시하는 개략적인 사시도이다.
도 31은 본 발명의 제5 실시예에 따른 제4 예의 비휘발성 기억 장치의 구성을 예시하는 개략적인 사시도이다.
도 32a 및 32b는 본 발명의 제4 예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 공정 순서에서의 개략적인 사시도이다.
도 33a 및 33b는 도 32b로부터 계속되는 도면이다.
도 34a 및 34b는 도 33b로부터 계속되는 도면이다.
도 35a 내지 35c는 본 발명의 제5 예에 따른 비휘발성 기억 장치를 제조하기 위한 방법을 예시하는 공정 순서에서의 개략적인 단면도이다.
도 36a 및 36b는 도 35c로부터 계속되는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
50: 제1 배선
51: 돌출부
52: 정류 소자
53: 적층형 구조 유닛
54: 컴포넌트 메모리층
55: 적층형 기록층 유닛
56: 제1 장벽 금속
57: 기록층
58: 제2 장벽 금속
60: 제2 배선
61: 돌출부

Claims (20)

  1. 비휘발성 기억 장치로서,
    복수의 컴포넌트 메모리층 - 상기 복수의 컴포넌트 메모리층은 층 표면에 수직인 적층 방향으로 적층됨 - 을 포함하고,
    상기 복수의 컴포넌트 메모리층 각각은,
    제1 배선과,
    상기 제1 배선에 평행하지 않게 제공된 제2 배선과,
    상기 제1 배선과 상기 제2 배선 사이에 제공된 적층형 구조 유닛 - 상기 적층형 구조 유닛은 상기 제1 배선 및 상기 제2 배선에 의해 인가되는 전기장 및 제공되는 전류 중 적어도 하나에 기인하여 저항 특성이 변하는 기록층을 포함함 -
    을 포함하고,
    상기 제1 배선 및 상기 제2 배선 중 적어도 하나는, 상기 기록층에 대향하는 한 부분에 제공되고 상기 기록층 쪽으로 돌출하는 돌출부를 포함하고,
    상기 제1 배선과 상기 제2 배선 중 상기 적어도 하나는 제1 축을 따른 폭을 가지고, 상기 제1 배선과 상기 제2 배선 중 상기 적어도 하나의 상기 제1 축을 따른 폭은 상기 돌출부의 상기 제1 축을 따른 폭과 동일하고,
    상기 제1 축은 상기 제1 배선과 상기 제2 배선 중 상기 적어도 하나의 제2 축에 따른 연장 방향에 수직이며 상기 적층 방향에 수직인, 비휘발성 기억 장치.
  2. 제1항에 있어서,
    상기 기록층은 C, NbOx, Cr 도핑된 SrTiO3 -x, PrxCayMnOz, Ti 도핑된 NiOx, ZrOx, NiOx, ZnOx, TiOx, TiOxNy, CuOx, GdOx, CuTex, HfOx, ZnMnxOy, ZnFexOy, GexSbyTez, N 도핑된 GexSbyTez, O 도핑된 GexSbyTez, GexSby 및 InxGeyTez로 구성한 그룹으로부터 선택된 적어도 하나를 포함하는 비휘발성 기억 장치.
  3. 제1항에 있어서,
    상기 적층형 구조 유닛은, 상기 적층형 구조 유닛의 상기 제1 배선 쪽에 제공된 제1 장벽 금속 및 상기 적층형 구조 유닛의 상기 제2 배선 쪽에 제공된 제2 장벽 금속 중 적어도 하나를 포함하고, 상기 돌출부의 비저항은 상기 제1 및 제2 장벽 금속 중 적어도 하나의 비저항보다 낮은 비휘발성 기억 장치.
  4. 제3항에 있어서,
    상기 제1 장벽 금속 및 상기 제2 장벽 금속 중 적어도 하나는 티타늄 질화물, 텅스텐 질화물, 티타늄 알루미늄 질화물, 탄탈 질화물, 티타늄 실리사이드 질화물, 탄탈 탄화물, 티타늄 규화물, 텅스텐 규화물, 코발트 규화물, 니켈 규화물, 니켈 백금 규화물, 백금, 루테늄, 백금-로듐 및 이리듐으로 구성한 그룹으로부터 선택된 적어도 하나를 포함하는 비휘발성 기억 장치.
  5. 제1항에 있어서,
    상기 적층형 구조 유닛은 기록층과 상기 제1 배선 및 상기 제2 배선 중 적어도 하나 사이에 제공된 정류 소자를 더 포함하고, 상기 정류 소자는 실리콘, 게르 마늄, NiO, TiO, CuO 및 InZnO로 구성한 그룹으로부터 선택된 적어도 하나를 포함하는 비휘발성 기억 장치.
  6. 제1항에 있어서,
    상기 복수의 컴포넌트 메모리층 중 하나의 제1 배선 및 제2 배선 중 하나는 상기 층 표면에 수직인 방향으로 상기 복수의 컴포넌트 메모리층 중 상기 하나에 인접하는 다른 하나의 컴포넌트 메모리층의 제1 배선 및 제2 배선 중 하나로서 공유되는 비휘발성 기억 장치.
  7. 비휘발성 기억 장치로서,
    제1 방향으로 정렬된 제1 배선과,
    상기 제1 방향에 평행하지 않은 제2 방향으로 정렬된 제2 배선과,
    상기 제1 배선과 상기 제2 배선 사이에 배치된 기록층 - 상기 기록층은 상기 제1 배선 및 상기 제2 배선에 의해 인가되는 전기장 및 제공되는 전류 중 적어도 하나에 기인하여 저항 특성이 변함 - 과,
    상기 제1 배선과 상기 기록층 사이에 제공된 정류 소자층
    을 포함하고,
    상기 정류 소자층의 일부는 상기 제1 배선에 따라 상기 제1 방향으로 정렬되며,
    상기 정류 소자층은 제1 도전형의 제1 반도체층, 제2 도전형의 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 진성 반도체인 제3 반도체층을 포함하고,
    상기 제1, 제2 및 제3 반도체층의 적층 방향은 상기 제1 방향 및 상기 제2 방향을 포함하는 평면에 대하여 수직이며,
    상기 제1 반도체층 및 제2 반도체층 중 하나는 상기 제1 배선에 따라 제1 방향으로 정렬되는 형상을 갖는
    비휘발성 기억 장치.
  8. 제7항에 있어서,
    상기 정류 소자층은 상기 기록층 쪽으로 돌출하는 돌출부를 포함하는 비휘발성 기억 장치.
  9. 삭제
  10. 제8항에 있어서,
    상기 정류 소자층은 제1 도전형의 제1 반도체층, 제2 도전형의 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 제3 반도체층을 포함하고, 상기 제1, 제2 및 제3 반도체층의 적층 방향은 상기 제1 방향 및 상기 제2 방향을 포함하는 평면에 수직이고,
    상기 돌출부는 상기 제1 방향 및 상기 제2 방향을 포함하는 평면에 수직인 방향으로 상기 제1 반도체층으로부터 상기 기록층 쪽으로 돌출하는 상기 제3 반도체층 및 상기 제2 반도체층인 비휘발성 기억 장치.
  11. 제8항에 있어서,
    상기 정류 소자층은 제1 도전형의 제1 반도체층, 제2 도전형의 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 제3 반도체층을 포함하고, 상기 제1, 제2 및 제3 반도체층의 적층 방향은 상기 제1 방향 및 상기 제2 방향을 포함하는 평면에 수직이고,
    상기 돌출부는, 상기 제3 반도체층의 한 부분에 제공되고 상기 제1 방향 및 상기 제2 방향을 포함하는 평면에 수직인 방향으로 상기 기록층 쪽으로 돌출하는 한 부분 및 상기 제2 반도체층을 포함하는 비휘발성 기억 장치.
  12. 제8항에 있어서,
    상기 기록층은 Ti 도핑된 NiOx, C, NbOx, Cr 도핑된 SrTiO3 -x, PrxCayMnOz, Ti 도핑된 NiOx, ZrOx, NiOx, ZnOx, TiOx, TiOxNy, CuOx, GdOx, CuTex, HfOx, ZnMnxOy, ZnFexOy, Ge2Sb2Te5, N 도핑된 Ge2Sb2Te5, Ge2Sb2Te5, GexSby 및 InxGeyTez로 구성한 그룹으로부터 선택된 적어도 하나를 포함하는 비휘발성 기억 장치.
  13. 제8항에 있어서,
    상기 정류 소자층은 실리콘, 게르마늄, NiO, TiO, CuO 및 InZnO로 구성한 그룹으로부터 선택된 적어도 하나를 포함하는 비휘발성 기억 장치.
  14. 제8항에 있어서,
    상기 제1 및 제2 배선 중 적어도 하나는 텅스텐, 텅스텐 질화물 및 텅스텐 탄화물로 구성한 그룹으로부터 선택된 적어도 하나를 포함하는 비휘발성 기억 장치.
  15. 비휘발성 기억 장치를 제조하기 위한 방법으로서,
    상기 비휘발성 기억 장치는 적층 방향으로 서로 다중 적층된 컴포넌트 메모리층을 포함하고, 상기 컴포넌트 메모리층은 제1 방향으로 정렬된 제1 배선과, 상기 제1 방향에 평행하지 않은 제2 방향으로 정렬된 제2 배선과, 상기 제1 배선과 상기 제2 배선 사이에 제공된 적층형 구조 유닛을 포함하고, 상기 적층형 구조 유닛은 기록층 및 정류 소자층을 포함하고,
    상기 방법은,
    기판상에, 상기 제1 배선으로서 기능하는 제1 도전막 및 상기 제2 배선으로서 기능하는 제2 도전막 중 적어도 하나 및 상기 적층형 구조 유닛으로서 기능하는 적층막을 상기 제1 방향 및 상기 제2 방향에 수직인 적층 방향으로 적층하고, 상기 제1 도전막 및 상기 제2 도전막 중 하나 및 상기 적층막을 상기 제1 방향으로 정렬되는 밴드 구성으로 처리하는 제1 공정과,
    상기 밴드 구성으로 처리된 상기 적층막과 상기 제1 도전막 및 상기 제2 도전막 중 적어도 하나 사이에 층간 유전체막을 채우는 제2 공정과,
    상기 적층막, 상기 층간 유전체막, 및 상기 제1 도전막과 상기 제2 도전막 중 다른 하나를 상기 제2 방향으로 정렬되는 밴드 구성으로 일괄적으로 처리하는 제3 공정
    을 포함하고,
    상기 제1 공정, 상기 제2 공정 및 상기 제3 공정 중 적어도 하나는, 상기 제1 배선 및 상기 제2 배선 중 적어도 하나에 형성되는 돌출부 - 상기 돌출부는 상기 적층 방향으로 돌출함 - 및 상기 적층막의 한 부분을 적어도 형성하는 것을 수행하고, 상기 제1 방향 및 상기 제2 방향 중 하나로 정렬된 상기 적층막의 적어도 한 부분을 형성하는 것을 수행하고,
    상기 제1 도전막과 상기 제2 도전막 중 다른 하나는 제1 축을 따른 폭을 가지고, 상기 제1 도전막과 상기 제2 도전막 중 다른 하나의 상기 제1 축을 따른 폭은 상기 적층막의 상기 제1 축을 따른 폭과 동일하고,
    상기 제1 축은 상기 제1 도전막과 상기 제2 도전막 중 다른 하나의 제2 축에 따른 연장 방향에 수직이며 상기 적층 방향에 수직인, 비휘발성 기억 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 공정과 상기 제3 공정 사이에, 상기 제1 도전막 위의 제3 도전막과, 상기 적층형 구조 유닛으로서 기능하는 적층막과, 상기 층간 유전체막에 의해 채워지고 상기 층간 유전체막 위의 상기 제2 배선의 한 부분으로서 기능하는 제2 도전막을 형성하는 제4 공정을 더 포함하고,
    상기 제1 공정은 상기 제1 도전막, 상기 적층막 및 상기 제2 도전막을 상기 기판상에 상기 적층 방향으로 적층하고, 상기 제1 도전막, 상기 적층막 및 상기 제2 도전막을 상기 제1 방향으로 정렬되는 밴드 구성으로 처리하고,
    상기 제2 공정은 상기 밴드 구성으로 패터닝된 상기 제1 도전막, 상기 적층막 및 상기 제2 도전막 사이에 상기 층간 유전체막을 채우고,
    상기 제3 공정은 상기 적층막, 상기 제2 도전막, 상기 층간 유전체막 및 상기 제3 도전막을 상기 제2 방향으로 정렬되는 밴드 구성으로 일괄적으로 처리하는 비휘발성 기억 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제2 공정과 상기 제3 공정 사이에, 상기 적층막 및 상기 층간 유전체막 상의 상기 제2 배선으로서 기능하는 제2 도전막을 형성하는 제5 공정을 더 포함하고,
    상기 제1 공정은 상기 제1 도전막, 상기 적층막 및 희생층을 상기 기판상에 상기 적층 방향으로 적층하고, 상기 제1 도전막, 상기 적층막 및 상기 희생층을 상기 제1 방향으로 정렬되는 밴드 구성으로 처리하고,
    상기 제2 공정은 상기 밴드 구성으로 처리된 상기 제1 도전막과 상기 적층막 사이에 상기 층간 유전체막을 채우고,
    상기 제3 공정은 상기 제2 도전막, 상기 층간 유전체막 및 상기 적층막을 상기 제2 방향으로 정렬되는 밴드 구성으로 일괄적으로 처리하고, 상기 적층막 쪽의 상기 제1 도전막의 한 부분을 처리하고 상기 제1 도전막의 한 부분이 상기 제1 도전막으로부터 상기 적층 방향에 평행한 상기 적층막 쪽으로 돌출하게 함으로써 상기 돌출부를 형성하는 비휘발성 기억 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제2 공정과 상기 제3 공정 사이에, 희생층을 제거하고, 트렌치 모양 개구부를 만드는 제6 공정과,
    상기 제6 공정과 상기 제3 공정 사이에, 상기 제2 배선으로서 기능하는 제2 도전막 - 상기 제2 도전막은 상기 층간 절연막으로 채운 상기 제1 도전막 및 상기 적층막 위 그리고 상기 층간 유전체막 위를 덮도록 그리고 상기 트렌치 모양 개구부를 채우도록 구성함 - 을 형성하는 제7 공정
    을 더 포함하고,
    상기 제1 공정은 상기 제1 도전막, 상기 적층막 및 상기 희생층을 상기 기판상에 상기 적층 방향으로 적층하고, 상기 제1 도전막, 상기 적층막 및 상기 희생층을 상기 제1 방향으로 정렬되는 밴드 구성으로 패터닝하고,
    상기 제2 공정은 상기 밴드 구성으로 패터닝된 상기 제1 도전막, 상기 적층막 및 상기 희생층 사이에 상기 층간 유전체막을 채우고,
    상기 제3 공정은 상기 적층막, 상기 층간 절연막 및 상기 제2 도전막을 상기 제2 방향으로 정렬되는 밴드 구성으로 일괄적으로 처리하고, 상기 제2 도전막의 한 부분이 상기 제2 도전막으로부터 상기 적층 방향에 평행한 상기 적층막 쪽으로 돌출하게 함으로써 상기 돌출부를 형성하는 비휘발성 기억 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 제1 공정은,
    상기 적층 방향으로 상기 기판상에, 상기 제1 도전막, 상기 적층형 구조 유닛으로서 기능하는 적층막 및 상기 제2 배선의 한 부분으로서 기능하는 제2 도전막을 적층하고, 상기 제1 도전막, 상기 적층막 및 상기 제2 도전막을 상기 제1 방향으로 정렬되는 밴드 구성으로 처리하는 것과,
    상기 제1 방향으로 정렬된 제1 배선 및 상기 적층막의 정류 소자층의 한 부분을 밴드 구성으로 일괄적으로 처리하도록 상기 적층막의 부분적인 에칭을 수행하고, 상기 정류 소자층의 한 부분이 상기 적층막으로부터 상기 적층 방향에 평행한 상기 제1 도전막 쪽으로 돌출하게 함으로써 상기 돌출부를 형성하는 것
    을 포함하는 비휘발성 기억 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 제2 공정과 상기 제3 공정 사이에, 상기 적층형 구조 유닛에서의 정류 소자층의 한 부분으로서 기능하는 층 위에 상기 정류 소자층의 또 다른 부분으로서 기능하는 층을 형성하는 제8 공정과,
    상기 제8 공정과 상기 제3 공정 사이에, 상기 정류 소자층의 다른 부분으로서 기능하는 층 위에 상기 제2 배선으로서 기능하는 층을 형성하는 제9 공정을 더 포함하고,
    상기 제1 공정은 상기 제1 도전막, 상기 적층막 및 상기 제2 도전막을 상기 적층 방향으로 상기 기판상에 적층하고, 상기 제1 도전막, 상기 적층막 및 상기 제2 도전막을 상기 제1 방향으로 정렬되는 밴드 구성으로 처리하고,
    상기 제1 공정은,
    상기 적층막의 한 부분인 기록층으로서 기능하는 층 위에 상기 정류 소자층의 한 부분으로서 기능하는 층을 형성하는 제10 공정과,
    상기 정류 소자층의 한 부분으로서 기능하는 층, 상기 기록층으로서 기능하는 층 및 상기 제2 배선을 형성하는 층을 에칭에 의해 밴드 구성으로 처리하는 제11 공정
    을 포함하고,
    상기 제2 공정은 상기 밴드 구성으로 처리된 상기 정류 소자층의 한 부분으로서 기능하는 층, 상기 기록층으로서 기능하는 층 및 상기 제2 배선으로서 기능하는 층 사이에 소자간 절연층을 채우고,
    상기 제3 공정은 상기 제2 배선으로서 기능하는 층, 상기 정류 소자층의 다른 부분으로서 기능하는 층 및 상기 정류 소자층의 한 부분으로서 기능하는 층을 포함하는 상기 적층막에 대하여 에칭을 수행함으로써 상기 정류 소자층이 상기 제2 도전막으로부터 상기 적층 방향에 평행한 상기 적층막 쪽으로 돌출하게 함으로써 상기 돌출부를 형성하는 비휘발성 기억 장치의 제조 방법.
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