KR20150119746A - 반도체 장치, 레지스터 및 그 제조 방법 - Google Patents

반도체 장치, 레지스터 및 그 제조 방법 Download PDF

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KR20150119746A
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엄대성
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Abstract

레지스터는 제1 도전막; 상기 제1 도전막으로부터 돌출된 제2 도전막; 상기 제2 도전막과 연결되고, 상기 제1 도전막과 마주하도록 상기 제1 도전막의 상부에 위치된 제3 도전막; 및 상기 제3 도전막에 연결된 적어도 두개의 콘택 플러그들을 포함한다.

Description

반도체 장치, 레지스터 및 그 제조 방법 {SEMICONDUCTOR DEVICE, RESISTOR AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 레지스터 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
여기서, 3차원 구조의 비휘발성 메모리 소자는 메모리 소자의 동작 속도, 회로 내에 흐르는 전류량 등을 조절하기 위한 레지스터를 포함한다. 그러나, 메모리 셀들이 3차원 구조로 적층되는 것과 달리 레지스터는 단층 구조를 갖기 때문에, 별도의 공정으로 형성해야 한다. 따라서, 제조 공정이 복잡하고, 제조 비용의 단가가 높아진다.
본 발명의 일 실시예는 제조 공정이 단순화된 반도체 장치, 레지스터 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 레지스터는 제1 도전막; 상기 제1 도전막으로부터 돌출된 제2 도전막; 상기 제2 도전막과 연결되고, 상기 제1 도전막과 마주하도록 상기 제1 도전막의 상부에 위치된 제3 도전막; 및 상기 제3 도전막에 연결된 적어도 두개의 콘택 플러그들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 도전막; 상기 제1 도전막으로부터 돌출된 적어도 하나의 제2 도전막; 상기 적어도 하나의 제2 도전막과 연결되고, 상기 제1 도전막과 마주하도록 상기 제1 도전막의 상부에 위치된 복수의 제3 도전막들; 및 상기 제3 도전막들에 연결된 복수의 콘택 플러그들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 트렌치를 포함하는 제1 도전막을 형성하는 단계; 상기 제1 트렌치 내에 희생막을 형성하는 단계; 상기 희생막이 형성된 상기 제1 도전막 상에 제2 도전막을 형성하는 단계; 상기 제1 및 제2 도전막들을 관통하여 상기 희생막을 노출시키는 제2 트렌치를 형성하는 단계; 상기 제2 트렌치를 통해 상기 희생막을 제거하는 단계; 및 상기 제1 및 제2 트렌치 내에 절연막을 형성하는 단계를 포함한다.
레지스터는 좌우 비대칭의 "C" 형태를 가질 수 있다. 또한, 메모리 셀 형성 공정을 이용하여 레지스터를 형성할 수 있다. 따라서, 반도체 장치의 제조 공정을 단순화하고, 제조 단가를 낮출 수 있다.
도 1은 본 발명의 일 실시예에 따른 레지스터의 구조를 나타내는 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 레지스터 영역을 나타내는 사시도이고, 도 2b는 도 2a의 레이아웃이다.
도 3a 내지 도 8a 및 도 3b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 장치의 레지스터 영역의 변형 예를 나타내는 사시도이고, 도 9b는 도 9a의 레이아웃이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 셀 영역을 나타내는 사시도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 레지스터의 구조를 나타내는 사시도이다. 도 1을 참조하면, 레지스터(R)는 제1 도전막(C1), 제2 도전막(C2), 제3 도전막(C3) 및 콘택 플러그들(CP)을 포함한다.
여기서, 제2 도전막(C2)은 제1 도전막(C1)으로부터 돌출된 형태를 갖는다. 예를 들어, 제2 도전막(C2)은 제1 도전막(C1)의 일측 끝단에 위치되거나, 중간에 위치될 수 있다. 또한, 제1 도전막(C1)과 제2 도전막(C2)은 일체로 연결된 하나의 막일 수 있다.
제3 도전막(C3)은 제2 도전막(C2)과 연결되며, 제1 도전막(C1)과 제3 도전막(C3)이 마주하도록 제1 도전막(C1)의 상부에 위치된다. 여기서, 제3 도전막(C3)은 제1 및 제2 도전막들(C1, C2)과 별개의 공정으로 형성된 막 일수 있다.
콘택 플러그들(CP)은 제3 도전막(C3)의 상부면과 연결될 수 있다. 또한, 제1 도전막(C1)과 제3 도전막(C3) 사이에는 절연막(I)이 채워질 수 있다.
이러한 구조에 따르면, 레지스터(R)는 좌우가 비대칭인 구조를 가질 수 있다. 예를 들어, 제1 내지 제3 도전막들(C1~C3)은 "C" 형태의 단면을 갖는다. 또한, 제1 내지 제3 도전막들(C1~C3)의 길이 및 폭을 조절하여, 다양한 저항 값을 갖는 레지스터(R)를 형성할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 레지스터 영역을 나타내는 사시도이고, 도 2b는 도 2a의 레이아웃이다. 도 2a 및 도 2b를 참조하면, 반도체 장치는 제1 도전막(C1), 제2 도전막(C2), 복수의 제3 도전막들(C3) 및 복수의 콘택 플러그들(CP)을 포함한다.
제1 도전막(C1)은 플레이트 형태를 가질 수 있다. 제2 도전막(C2)은 제1 도전막(C1)으로부터 돌출되어 일 방향으로 확장된 플레이트 형태를 가질 수 있다. 또한, 제3 도전막들(C3)은 제2 도전막(C2)과 교차되는 방향으로 평행하게 확장된 라인 형태를 가질 수 있다.
복수의 콘택 플러그들(CP)은 복수의 제3 도전막들(C3)과 연결되는데, 하나의 제3 도전막(C3)에 적어도 두 개의 콘택 플러그들(CP)이 연결될 수 있다. 또한, 본 도면에는 도시되지 않았으나, 제1 도전막(C1)과 제3 도전막들(C3)의 사이에 절연막이 채워질 수 있다.
이러한 구조에 따르면, 제1 도전막(C1), 제2 도전들(C2) 및 제3 도전막들(C3) 중 하나의 제3 도전막(C3)이 하나의 레지스터(R)를 구성한다. 따라서, 이웃한 레지스터들(R)이 제1 및 제2 도전막(C1, C2)을 공유할 수 있다. 또한, 하나의 레지스터(R)를 구성하는 제1 내지 제3 도전막들(C1~C3)은 "C" 형태의 단면을 가질 수 있다.
레지스터(R)는 제1 내지 제3 도전막들(C1~C3)의 길이 및 폭에 따라 다양한 저항 값을 가질 수 있다. 예를 들어, 제1 도전막(C1)은 제3 도전막(C3)에 비해 긴 길이를 가질 수 있다(L1>L2). 또한, 제1 도전막(C1)은 제3 도전막(C3)에 비해 넓은 폭(W1>W2)을 가질 수 있다.
도 3a 내지 도 8a 및 도 3b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다. 도 3a 내지 도 5a는 레지스터 영역의 레이아웃이고, 도 3b 내지 도 5b는 도 3a 내지 도 5a의 I-I' 단면을 나타낸다. 또한, 도 6a 내지 도 8a는 셀 영역의 레이아웃이고, 도 6b 내지 도 8b는 도 6a 내지 도 8a의 Ⅱ-Ⅱ' 단면을 나타낸다.
도 3a 및 도 3b를 참조하면, 제1 도전막(20) 내에 제1 트렌치(T1)를 형성한 후, 제1 트렌치(T1) 내에 희생막(21)을 형성한다. 여기서, 제1 트렌치(T1)는 후속 공정에서 절연막을 형성하기 위한 영역을 확보하기 위한 것으로, 레지스터의 저항 값에 따라 제1 트렌치(T1)의 깊이, 폭 및 길이를 조절할 수 있다. 예를 들어, 제1 도전막(20)은 실리콘, 폴리실리콘 등을 포함하고, 희생막(21)은 질화물, 티타늄 질화물, 탄탈륨 질화물 등을 포함한다.
이어서, 희생막(21)이 형성된 제1 도전막(20) 상에 제2 도전막(22)을 형성한다. 여기서, 제2 도전막(22)은 실리콘, 폴리실리콘 등을 포함할 수 있다. 또한, 제2 도전막(22)은 제1 도전막(20)에 비해 얇은 두께로 형성될 수 있다.
한편, 도 3a 및 도 3b의 공정 시, 도 6a 및 도 6b의 공정을 함께 실시할 수 있다. 즉, 레지스터 영역 뿐만 아니라 셀 영역에도 제1 트렌치(T1)를 포함하는 제1 도전막(20)을 형성한 후, 제1 트렌치(T1) 내에 희생막(21)을 형성할 수 있다. 여기서, 셀 영역에 위치된 제1 트렌치(T1)는 파이프 채널막을 형성하기 위한 영역을 확보하기 위한 것이다. 또한, 셀 영역에 위치된 제1 및 제2 도전막들(20, 22)은 파이프 게이트용 도전막일 수 있다.
도 4a 및 도 4b를 참조하면, 제1 및 제2 도전막들(20, 22)을 관통하여 희생막(21)을 노출시키는 제2 트렌치(T2)를 형성한다. 이를 통해, 제1 도전막(20)을 플레이트 형태로 패터닝하고, 제2 도전막(22)을 복수의 라인 패턴들로 패터닝할 수 있다. 예를 들어, 제2 도전막(22)을 패턴하고자 하는 형태를 갖는 마스크 패턴을 이용하여 제1 및 제2 도전막들(20, 22)을 식각함으로써, 제2 트렌치(T2)를 형성한다. 이때, 희생막(21)을 식각 베리어로 이용하므로, 제1 도전막(20)과 제2 도전막(22)을 상이한 형태로 패터닝할 수 있다. 즉, 희생막(21) 하부의 제1 도전막(20)은 식각되지 않으므로, 제1 도전막(20)은 플레이트 형태로 패터닝하고 제2 도전막(22)은 복수의 라인들로 패터닝할 수 있다.
한편, 도 4a 및 도 4b의 공정 시, 도 7a 및 도 7b의 공정을 함께 실시할 수 있다. 즉, 레지스터 영역 뿐만 아니라 셀 영역에도 제1 및 제2 도전막들(20, 22)을 관통하는 제2 트렌치(T2)를 형성할 수 있다. 여기서, 셀 영역에 위치된 제2 트렌치(T2)는 파이프 게이트용 도전막을 파이프 게이트들로 패터닝하기 위한 것이다. 따라서, 셀 영역에 위치된 제2 트렌치(T2)는 이웃한 제1 트렌치들(T1)의 사이에 위치되며, 희생막(21)을 노출시키지 않는다.
도 5a 및 도 5b를 참조하면, 제2 트렌치(T2)를 통해 희생막(21)을 제거한 후, 제1 및 제2 트렌치들(T1, T2) 내에 절연막(23)을 형성한다. 여기서, 절연막(23)은 제1 트렌치(T1) 및 제2 트렌치들(T1, T2) 내에 노출된 제1 및 제2 도전막들(20, 22)의 표면을 따라 형성되므로, 상부면의 일부에 단차를 가질 수 있다. 이어서, 제2 도전막들(22)의 상부에 콘택 플러그들(25)을 형성한다. 이로써, "C" 형태의 단면을 갖는 레지스터가 형성된다. 참고로, 절연막(23)을 형성한 후에 절연막(23)의 측벽에 식각정지막(24), 예를 들어, 질화막을 더 형성할 수 있다.
한편, 도 5a 및 도 5b의 공정 시, 도 8a 및 도 8b의 공정을 함께 실시할 수 있다. 레지스터 영역의 희생막(21) 제거 시, 셀 영역의 희생막(21)은 제1 및 제2 도전막들(20, 22)에 의해 보호되므로 제거되지 않는다. 이어서, 절연막(23) 형성 시, 셀 영역의 제2 트렌치(T2) 내에도 절연막(23)을 형성할 수 있다. 여기서, 셀 영역에 위치된 절연막(23)은 이웃한 파이프 게이트들을 분리시키기 위한 소자분리막으로 사용된다. 또한, 셀 영역의 절연막(23)은 제2 트렌치(T2)를 완전히 채우므로, 셀 영역에는 식각 정지막(24)이 형성되지 않는다.
참고로, 본 도면에는 도시되지 않았으나, 셀 영역의 제2 도전막(22) 상부에 메모리 셀들을 적층하는 공정을 추가로 실시할 수 있다. 예를 들어, 제2 도전막(22) 상에 제1 및 제2 물질막들을 교대로 형성한 후, 이들을 관통하여 제1 트렌치(T1)와 연결된 개구부들을 형성한다. 이어서, 개구부들을 통해 셀 영역의 희생막(21)을 제거한 후, 제1 트렌치(T1) 및 개구부들 내에 메모리막 및 채널막을 형성한다. 여기서, 제1 물질막들이 희생막이고 제2 물질막들이 절연막인 경우, 제1 물질막들을 도전막으로 대체하는 공정을 추가로 실시한다. 또는, 제1 물질막들이 폴리 실리콘 등의 도전막이고 제2 물질막들이 절연막인 경우, 제1 물질막을 실리사이드화하는 공정을 추가로 실시한다.
전술한 바와 같은 공정에 따르면, 셀 영역의 파이프 게이트와 레지스터 영역의 레지스터를 동시에 형성할 수 있다. 따라서, 별도의 공정을 추가할 필요없이, 3차원으로 적층된 메모리 셀들을 형성하는 공정을 이용하여 레지스터를 형성할 수 있다. 이를 통해, 반도체 장치의 제조 공정을 단순화하고 제조 단가를 낮출 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 레지스터 영역의 변형 예를 나타내는 사시도이고, 도 9b는 도 9a의 레이아웃이다. 도 9a 및 도 9b를 참조하면, 반도체 장치는 제1 도전막(C1), 복수의 제2 도전막들(C2), 복수의 제3 도전막들(C3) 및 복수의 콘택 플러그들(CP)을 포함한다.
제1 도전막(C1)은 플레이트 형태를 갖고, 각각의 제2 도전막들(C2)은 일정 간격으로 이격된 필라들의 형태를 가질 수 있다. 여기서, 제2 도전막들(C2)의 제1 도전막(C1)의 측벽과 접하면서 상부로 돌출될 수 있다. 각각의 제3 도전막들(C3)은 제2 도전막들(C2)이 배열된 방향과 교차되는 방향으로 확장된 라인 형태를 가질 수 있다. 또한, 본 도면에는 도시되지 않았으나, 제1 도전막(C1)과 제3 도전막들(C3)의 사이 및 제2 도전막들(C2) 사이에 절연막이 채워질 수 있다.
이러한 구조에 따르면, 제1 도전막(C1), 제2 도전막(C2) 및 제3 도전막들(C3) 중 하나의 제3 도전막(C3)이 하나의 레지스터(R)를 구성한다. 따라서, 이웃한 레지스터들(R)이 제1 도전막(C1)을 공유할 수 있다. 또한, 하나의 레지스터(R)를 구성하는 제1 내지 제3 도전막들(C1~C3)은 "C" 형태의 단면을 가질 수 있다.
본 실시예에 따른 레지스터는 앞서 도 3a 내지 도 5b를 참조하여 설명한 제조 방법을 이용하여 제조될 수 있다. 예를 들어, 도 4a 및 도 4b를 참조하여 설명한 제2 트렌치(T2) 형성 시, 마스크 패턴의 형태를 변경하여 본 실시예에 따른 레지스터를 형성할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 셀 영역을 나타내는 사시도이다. 도 10을 참조하면, 반도체 장치는 파이프 게이트(PG), 워드라인들(WL), 드레인 선택 라인들(DSL), 소스 선택 라인들(SSL), 채널막들(CH), 소스 라인(SL) 및 비트라인들(BL)을 포함한다.
여기서, 채널막(CH)은 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 소스 및 드레인 사이드 채널막들(S_CH, D_CH)을 포함한다. 또한, 소스 사이드 채널막(S_CH)은 워드라인들(WL)을 관통하여 소스 라인(SL)과 연결되고, 드레인 사이드 채널막(D_CH)은 워드라인들(WL)을 관통하여 비트 라인(BL)과 연결된다.
본 도면에는 도시되지 않았으나, 채널막(CH)과 워드라인들(WL)의 사이에는 메모리막이 개재된다. 예를 들어, 메모리막은 터널절연막, 데이터 저장막 및 전하차단막을 포함한다. 또한, 데이터 저장막은 질화물, 폴리실리콘, 나노 닷, 상변화 물질 등을 포함할 수 있다.
이와 같은 구조에 따르면, 채널막(CH)과 드레인 선택 라인들(DSL)이 교차되는 영역에 드레인 선택 트랜지스터가 형성되고, 채널막(CH)과 소스 선택 라인들(SSL)이 교차되는 영역에 소스 선택 트랜지스터가 형성되고, 채널막(CH)과 워드라인들(WL)이 교차되는 영역에 메모리 셀들이 형성되고, 파이프 채널막(P_CH)과 파이프 게이트(PG)가 교차되는 영역에 파이프 트랜지스터가 형성된다. 따라서, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 드레인 사이드 메모리 셀들, 파이프 트랜지스터, 소스 사이드 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 U형태로 배열된다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 10을 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 제1 도전막, 제1 도전막으로부터 돌출된 제2 도전막, 제2 도전막과 연결되고 제1 도전막과 마주하도록 제1 도전막의 상부에 위치된 제3 도전막 및 제3 도전막에 연결된 적어도 두개의 콘택 플러그들을 포함한 레지스터를 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 또한 향상시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 12에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 10을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 제1 도전막, 제1 도전막으로부터 돌출된 제2 도전막, 제2 도전막과 연결되고 제1 도전막과 마주하도록 제1 도전막의 상부에 위치된 제3 도전막 및 제3 도전막에 연결된 적어도 두개의 콘택 플러그들을 포함한 레지스터를 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 10을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 제1 도전막, 제1 도전막으로부터 돌출된 제2 도전막, 제2 도전막과 연결되고 제1 도전막과 마주하도록 제1 도전막의 상부에 위치된 제3 도전막 및 제3 도전막에 연결된 적어도 두개의 콘택 플러그들을 포함한 레지스터를 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 12를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 10을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 제1 도전막, 제1 도전막으로부터 돌출된 제2 도전막, 제2 도전막과 연결되고 제1 도전막과 마주하도록 제1 도전막의 상부에 위치된 제3 도전막 및 제3 도전막에 연결된 적어도 두개의 콘택 플러그들을 포함한 레지스터를 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 제1 도전막 21: 희생막
22: 제2 도전막 23: 절연막
24: 식각정지막
C1: 제1 도전막 C2: 제2 도전막
C3: 제3 도전막 I: 절연막
CP: 콘택 플러그 R: 레지스터
T1: 제1 트렌치 T2: 제2 트렌치

Claims (20)

  1. 제1 도전막;
    상기 제1 도전막으로부터 돌출된 제2 도전막;
    상기 제2 도전막과 연결되고, 상기 제1 도전막과 마주하도록 상기 제1 도전막의 상부에 위치된 제3 도전막; 및
    상기 제3 도전막에 연결된 적어도 두개의 콘택 플러그들
    을 포함하는 레지스터.
  2. 제1항에 있어서,
    상기 제1 도전막과 상기 제3 도전막 사이에 채워진 절연막
    을 더 포함하는 레지스터.
  3. 제1항에 있어서,
    상기 제1 도전막은 상기 제3 도전막에 비해 긴 길이를 갖는
    레지스터.
  4. 제1항에 있어서,
    상기 제1 도전막은 상기 제3 도전막에 비해 넓은 폭을 갖는
    레지스터.
  5. 제1항에 있어서,
    상기 제1 도전막과 상기 제2 도전막은 일체로 연결된 하나의 막인
    레지스터.
  6. 제1항에 있어서,
    상기 제1 내지 제3 도전막들은 "C" 형태의 단면을 갖는
    레지스터.
  7. 제1 도전막;
    상기 제1 도전막으로부터 돌출된 적어도 하나의 제2 도전막;
    상기 적어도 하나의 제2 도전막과 연결되고, 상기 제1 도전막과 마주하도록 상기 제1 도전막의 상부에 위치된 복수의 제3 도전막들; 및
    상기 제3 도전막들에 연결된 복수의 콘택 플러그들
    을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    셀 영역에 위치되고, 상기 제1 도전막과 동일한 물질로 형성된 파이프 게이트
    를 더 포함하는 반도체 장치.
  9. 제7항에 있어서,
    하나의 상기 제2 도전막에 복수의 제3 도전막들이 연결되고, 상기 제1 도전막, 상기 하나의 제2 도전막 및 상기 제3 도전막들 중 하나의 제3 도전막이 하나의 레지스터를 구성하는
    반도체 장치.
  10. 제9항에 있어서,
    이웃한 레지스터들이 상기 제1 및 제2 도전막들을 공유하는
    반도체 장치.
  11. 제9항에 있어서,
    상기 하나의 레지스터를 구성하는 상기 제1 내지 제3 도전막들은 "C" 형태의 단면을 갖는
    반도체 장치.
  12. 제7항에 있어서,
    복수의 상기 제2 도전막들에 상기 복수의 제3 도전막들이 각각 연결되고, 상기 제1 도전막 및 상호 연결된 제2 도전막과 제3 도전막이 하나의 레지스터를 구성하는
    반도체 장치.
  13. 제12항에 있어서,
    이웃한 레지스터들이 상기 제1 도전막을 공유하는
    반도체 장치.
  14. 제1 트렌치를 포함하는 제1 도전막을 형성하는 단계;
    상기 제1 트렌치 내에 희생막을 형성하는 단계;
    상기 희생막이 형성된 상기 제1 도전막 상에 제2 도전막을 형성하는 단계;
    상기 제1 및 제2 도전막들을 관통하여 상기 희생막을 노출시키는 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치를 통해 상기 희생막을 제거하는 단계; 및
    상기 제1 및 제2 트렌치 내에 절연막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 트렌치를 형성하는 단계는,
    상기 제1 도전막을 플레이트 형태로 패터닝하고, 상기 제2 도전막을 복수의 라인들로 패터닝하는
    반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 복수의 라인들에 연결된 복수의 콘택 플러그들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 제2 트렌치를 형성하는 단계는 상기 희생막을 식각베리어로 이용하는
    반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 제1 도전막 형성시, 제3 트렌치를 포함하며 상기 제1 도전막과 동일한 물질로 형성된 파이프 게이트용 도전막을 셀 영역에 형성하는
    반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 트렌치 형성시, 상기 파이프 게이트용 도전막을 관통하는 제4 트렌치를 형성하고, 상기 파이프 게이트용 도전막을 파이프 게이트들로 패터닝하는
    반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 절연막 형성시, 상기 제4 트렌치 내에 상기 절연막과 동일한 물질로 형성된 소자분리막을 형성하는
    반도체 장치의 제조 방법.
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