KR20040079509A - 저항 소자를 구비하는 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000000034 method Methods 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 238000005530 etching Methods 0.000 claims abstract description 46
- 238000000059 patterning Methods 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 143
- 239000011229 interlayer Substances 0.000 claims description 125
- 238000002955 isolation Methods 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 24
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 9
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 9
- 239000010941 cobalt Substances 0.000 claims description 7
- 229910017052 cobalt Inorganic materials 0.000 claims description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims 3
- 238000000151 deposition Methods 0.000 claims 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000004020 conductor Substances 0.000 description 8
- 239000012535 impurity Substances 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/33—Thin- or thick-film capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
- H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Non-Volatile Memory (AREA)
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Abstract
저항 소자를 구비하는 반도체 장치 및 그 제조 방법을 제공한다. 이 제조 방법은 반도체기판 상에 제 1 및 제 2 도전막을 차례로 형성하고, 제 2 도전막을 패터닝하여 소정영역에 제 2 도전 패턴들을 형성한 후, 제 2 도전 패턴들을 연결하는 마스크 패턴을 형성하는 단계를 포함한다. 이후, 마스크 패턴 및 제 2 도전 패턴을 식각 마스크로 사용하여 제 1 도전막을 식각함으로써, 제 2 도전 패턴들을 전기적으로 연결하는 제 1 도전 패턴을 형성한다. 이후, 제 2 도전 패턴들에 접속하는 플러그 배선들을 형성한다. 한편, 제 2 도전막을 형성하기 전에, 제 1 도전막의 상부를 노출시키는 적어도 두개의 개구부들을 갖는 게이트 층간절연막을 형성할 수 있다. 이때, 제 2 도전 패턴들은 제 1 도전 패턴의 상부면에 직접 접촉한다. 이에 더하여, 제 2 도전 패턴을 형성하는 동안, 게이트 층간절연막 상에는 제 2 도전 패턴들로부터 이격된 더미 패턴이 형성될 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 반도체 장치에 사용되는 저항 소자 및 이를 제조하는 방법에 관한 것이다.
텔레비전, 전화기, 라디오 및 컴퓨터와 같은 전자 장비의 대부분은 집적 회로, 메모리 칩 등과 같은 반도체 제품들을 사용한다. 상기 반도체 제품들은 트랜지스터, 커패시터, 다이오드 및 저항 소자 등과 같은 미세 전자 소자들(various microelectronic devices)로 이루어진다.
상기 반도체 제품에 사용되는 물질들은 전기 저항의 크기에 따라 도전성 물질, 절연성 물질 및 반도체로 구분될 수 있다. 상기 반도체 제품에 사용되는 도전성 물질들에는 알루미늄, 텅스텐, 구리, 티타늄 등이 있으며, 이들은 수 μΩ㎝ 가량의 낮은 비저항(resistivity)을 갖는다. 이에 따라, 상기 도전성 물질들은 주로 상기 미세 전자 소자들을 전기적으로 연결하는 배선으로 사용된다. 상기 절연성 물질들에는 실리콘 산화막 및 실리콘 질화막 등이 있으며, 이들의 전기적 저항은 매우 크다. 이에 따라, 상기 절연성 물질들은 주로 상기 도전성 물질들을 절연시키는 목적으로 사용된다.
한편, 상기 저항 소자는 단순한 전자 부품이지만 전자 회로의 동작을 위해서는 매우 중요한 전자 부품이며, 반도체 제품의 용도에 따라 다양한 크기의 저항값(resistance)을 가질 수 있다. 특히, 플래쉬 메모리와 같이, 복잡한 기능을 가지면서 고집적화된 반도체 장치는 다양한 크기의 저항값을 갖는 여러 저항 소자들을 필요로 한다.
이때, 저항 소자가 작은 저항값을 갖도록 제조하는 것은 상기 낮은 비저항의 도전성 물질을 사용함으로써 쉽게 달성될 수 있다. 하지만, 상기 낮은 비저항의 도전성 물질을 사용하여 수백 ㏀의 저항값을 갖는 저항 소자를 제조하는 것은 필요한 저항값을 충족시키기 위해 저항 소자를 길게 형성해야하는 문제를 갖는다. 이는 결국 저항 소자가 점유하는 면적을 증가시키기 때문에, 반도체 장치의 고집적화를 위해 바람직하지 않다. 이에 대한 또다른 방법으로는 충분히 큰 비저항을 갖는 도전성 물질로 상기 저항 소자를 제조하는 방법이 사용될 수 있다. 하지만, 저항 소자를 제조하기 위해, 반도체 제조 과정에 사용되는 물질이외의 다른 물질들을 더 사용하는 방법은 반도체 장치의 제조 비용의 증가를 유발한다.
이에 따라, 많은 반도체 제품들은 게이트 전극으로 사용되는 다결정 실리콘을 저항 소자의 물질로 사용한다. 상기 다결정 실리콘은 상기 금속성 물질들보다는 높고 상기 절연성 물질보다는 낮은 대략 1000 μΩ㎝ 가량의 비저항을 갖는 물질이다. 따라서, 상기 저항 소자을 상기 다결정 실리콘으로 형성할 경우, 저항 소자의 길이가 과도하게 증가하는 문제를 예방할 수 있다. 또한, 상기 다결정 실리콘은 반도체 제품의 제조에 많이 사용되는 물질이므로, 새로운 물질을 추가하지 않고 상기 저항 소자를 제조할 수 있다.
도 1은 종래 기술에 따른 플래시 메모리의 저항 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 1을 참조하면, 반도체 기판(10)의 소정영역에 소자분리막(20)을 형성한후, 상기 소자분리막(20) 상에 차례로 적층된 제 1 도전 패턴(30), 게이트 층간절연막(40) 및 제 2 도전 패턴(50)을 형성한다.
상기 제 1 도전 패턴(30) 및 제 2 도전 패턴(50)은 모두 다결정 실리콘막을 포함한다. 하지만, 높은 저항값을 갖는 상기 다결정 실리콘막 만으로 상기 제 2 도전 패턴(50)을 형성할 경우, 제어 게이트 전극의 저항이 증가하여 플래시 메모리의 워드 라인에서 지연 현상이 발생할 수 있다. 이러한 지연 현상을 예방하기 위해, 상기 제 2 도전 패턴(50)은 다결정 실리콘(52) 및 낮은 비저항을 갖는 물질인 텅스텐 실리사이드(54)가 차례로 적층된 구조로 형성된다. 이에 따라, 상기 제 2 도전 패턴(50)도 큰 저항값의 저항 소자를 제조하기에는 낮은 비저항을 갖는다.
즉, 플래시 메모리에서 사용되는 높은 저항값의 저항 소자는 다결정 실리콘막 만으로 이루어지는 상기 제 1 도전 패턴(30)을 이용하는 것이 바람직하다. 이를 위해, 상기 제 2 도전 패턴(50)은 상기 제 1 도전 패턴(30)보다 길이가 짧되, 상기 제 1 도전 패턴(30)의 중앙부에 배치된다. 이에 따라, 상기 제 2 도전 패턴(50)은 상기 제 1 도전 패턴(30)의 양단을 노출시킨다. 한편, 상기 게이트 층간절연막(40)은 통상적으로 차례로 적층된 산화막-질화막-산화막으로 이루어진다.
상기 제 2 도전 패턴(50)이 형성된 반도체기판 상에는 층간절연막(70)이 형성된다. 이후, 상기 층간절연막(70)을 패터닝하여 상기 제 1 도전 패턴(30)의 상부면을 노출시키는 개구부(75)를 형성한다. 상기 개구부(75)는 상기 제 2 도전 패턴(50)에 의해 노출되는, 상기 제 1 도전 패턴(30)의 양단에 형성된다. 이후, 상기 개구부(75)를 채움으로써, 상기 제 1 도전 패턴(30)에 접속하는 배선들(80)이형성된다. 상기 배선들(80)에 의해 연결된 상기 제 1 도전 패턴(30)은 플래시 메모리의 저항 소자로 사용된다.
한편, 반도체 장치의 고집적화에 따라 게이트 패턴의 폭 역시 감소하는 추세이며, 그 결과 게이트 전극의 면저항이 증가하고 있다. 상기 면저항의 증가를 상쇄하기 위해 상기 게이트 패턴의 높이가 높아지고 있지만, 높은 게이트 패턴은 이를 패터닝하는 공정 또는 상기 층간절연막(70)으로 채우는 공정 등에서 여러가지 어려움을 유발한다. 이러한 어려움을 최소화하기 위한 방안으로, 플래시 메모리는 부유 게이트의 높이를 낮추는 기술이 시도되고 있다. 이때, 상기 부유 게이트의 높이는 상기 제 1 도전 패턴(30)의 높이와 같다.
한편, 상기 개구부(75)를 형성하기 위한 이방성 식각 공정은 상기 배선들(80)과 상기 제 1 도전 패턴(30) 사이의 접속 불량을 예방하기 위해, 과도 식각의 방법으로 실시된다. 비록 상기 식각 공정이 상기 제 1 도전 패턴(30)에 대해 식각 선택성을 갖는 식각 레서피를 사용할 지라도, 상술한 것처럼 상기 제 1 도전 패턴(30) 및 상기 부유 게이트의 높이가 낮아지기 때문에, 상기 배선들(80)과 상기 제 1 도전 패턴(30) 사이의 접촉 저항이 증가할 수 있다. 특히, 상기 개구부(75) 형성을 위한 식각 공정은 셀 트랜지스터의 소오스/드레인에 콘택 플러그를 형성하는 공정을 이용하기 때문에, 기판을 소정의 두께로 리세스시키는 공정 조건으로 진행된다. 이에 따라, 상기 개구부(75)는 낮은 두께를 갖는 상기 제 1 도전 패턴(30)을 관통하여 상기 소자분리막(20)을 노출시킬 수도 있다. 이 경우, 접촉 면적이 달라지기때문에, 상기 접촉 저항은 크게 증가할 수 있다. 상기 접촉 저항의 증가는 상기 저항 소자가 불균일한 저항값을 갖게 만든다.
본 발명이 이루고자 하는 기술적 과제는 저항값이 균일한 저항 소자를 구비하는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 균일한 저항값의 저항 소자를 구비하는 반도체 장치의 제조 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 반도체 장치의 저항 소자를 나타내는 공정 단면도이다.
도 2a 내지 도 5a는 본 발명의 일 실시예에 따른 저항 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 6a 내지 도 8a는 본 발명의 다른 실시예에 따른 저항 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 5b는 본 발명의 일 실시예에 따른 저항 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 6b 내지 도 8b는 본 발명의 다른 실시예에 따른 저항 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 9는 본 발명의 바람직한 실시예에 따라 형성되는 NAND 형 플래시 메모리의 소정영역을 나타내는 공정단면도이다.
도 10은 본 발명의 일 실시예에 따른 저항 소자를 나타내는 사시도이다.
도 11은 본 발명의 다른 실시예에 따른 저항 소자를 나타내는 사시도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제 2 도전 패턴에 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 제 1 도전막 및 제 2 도전막을 차례로 형성한 후, 상기 제 2 도전막을 패터닝하여 제 2 도전 패턴들을 형성하는 단계를 포함한다. 상기 제 2 도전 패턴들은 상기 제 1 도전막의 상부에 배치된다. 이후, 상기 제 2 도전 패턴들을 포함하는 반도체기판 상에 상기 제 1 도전막의 소정영역을 덮는 마스크 패턴을 형성한 후, 상기 마스크 패턴 및 상기 제 2 도전 패턴들을 식각 마스크로 사용하여 상기 제 1 도전막을 식각한다. 이에 따라, 상기 제 2 도전 패턴들을 전기적으로 연결하는 제 1 도전 패턴이 형성된다. 이후, 상기 제 2 도전 패턴들에 접속하는 플러그 배선들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제 1 도전막은 다결정 실리콘막이고, 상기 제 2 도전막은 다결정 실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질이다. 또한, 상기 제 1 도전막은 100 내지400Å의 두께로 형성될 수 있다.
본 발명의 바람직한 실시예에 따르면, 상기 제 2 도전막을 형성하기 전에, 상기 제 1 도전막이 형성된 반도체기판 상에 게이트 층간절연막을 형성한다. 이후, 상기 게이트 층간절연막을 패터닝하여, 상기 제 1 도전막의 상부를 노출시키는 적어도 두개의 개구부들을 형성한다. 한편, 상기 제 2 도전 패턴들을 형성하는 단계는 상기 게이트 층간절연막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 또한, 상기 제 2 도전 패턴들은 상기 제 1 도전 패턴의 상부면에 직접 접촉하도록, 상기 게이트 층간절연막의 개구부들 상에 형성된다.
본 발명의 다른 실시예에 따르면, 상기 제 2 도전 패턴을 형성하는 동안 더미 패턴이 함께 형성된다. 상기 더미 패턴은 상기 게이트 층간절연막 상에 형성되되, 상기 제 2 도전 패턴들로부터 이격된다. 이 경우, 상기 마스크 패턴은 상기 제 2 도전 패턴과 상기 더미 패턴 사이의 상기 게이트 층간절연막을 덮도록 형성된다.
상기 마스크 패턴은 상기 제 1 도전막의 상부에 상기 제 2 도전 패턴들을 연결하면서 형성된다. 이에 따라, 상기 마스크 패턴은 상기 제 1 도전 패턴을 형성하기 위한 식각 공정에서 식각 마스크로 사용된다.
한편, 상기 제 2 도전막을 형성한 후, 상기 제 2 도전막의 상부에 캐핑막을 더 형성할 수 있다. 이어서, 상기 캐핑막을 패터닝하여 상기 제 2 도전 패턴 상에 배치되는 캐핑 패턴을 더 형성한다. 이때, 상기 캐핑 패턴은 제 2 도전 패턴과 동시에 형성되고, 상기 제 1 도전 패턴 형성을 위한 식각 공정에서 식각 마스크로 사용된다.
바람직하게는 상기 플러그 배선을 형성하기 전에, 상기 제 1 도전 패턴이 형성된 반도체기판의 전면에 층간절연막을 더 증착할 수 있다. 이어서, 상기 층간절연막을 패터닝하여 상기 제 2 도전 패턴들의 상부면을 노출시키는 개구부를 형성한다. 이때, 상기 플러그 배선은 상기 층간절연막 내에 형성된 개구부를 채우도록 형성된다.
또한, 상기 제 1 도전막을 형성하기 전에, 상기 반도체기판의 소정영역에 소자분리막을 더 형성하는 것이 바람직하다. 이 경우, 상기 제 1 도전 패턴 및 제 2 도전 패턴들은 상기 소자분리막 상에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따르면, 반도체기판 상에 제 1 도전막을 형성한 후, 소정영역에서 상기 제 1 도전막의 상부면을 노출시키는 두개의 개구부들을 구비하는 게이트 층간절연막을 형성하는 단계를 포함한다. 이후, 상기 게이트 층간절연막을 포함하는 반도체기판 상에 제 2 도전막을 형성한 후, 상기 게이트 층간절연막이 노출될 때까지 상기 제 2 도전막을 패터닝하여 상기 개구부들의 상부에 배치되는 제 2 도전 패턴들을 형성한다. 이어서, 상기 제 2 도전 패턴들을 포함하는 반도체기판 상에 상기 제 2 도전 패턴들을 연결하는 마스크 패턴을 형성한 후, 상기 마스크 패턴 및 상기 제 2 도전 패턴을 식각 마스크로 사용하여 상기 게이트 층간절연막 및 상기 제 1 도전막을 패터닝한다. 이에 따라, 차례로 적층된 제 1 도전 패턴 및 게이트 층간절연막 패턴이 형성된다. 이후, 상기 제 2 도전 패턴들에 접속하는 플러그 배선들을 형성한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또다른 실시예에 따르면, 반도체기판 상에 제 1 도전막을 형성한 후, 상기 제 1 도전막의 상부면을 소정영역에서 노출시키는 두개의 개구부들을 구비하는 게이트 층간절연막을 형성하는 단계를 포함한다. 상기 게이트 층간절연막을 포함하는 반도체기판 상에 제 2 도전막을 형성한 후, 상기 게이트 층간절연막이 노출될 때까지 상기 제 2 도전막을 패터닝하여 상기 개구부들의 상부에 배치되는 제 2 도전 패턴들 및 상기 제 2 도전 패턴들로 부터 이격된 더미 패턴을 형성한다. 이후, 상기 제 2 도전 패턴들과 상기 더미 패턴 사이에 노출된 상기 게이트 층간절연막을 덮는 마스크 패턴들을 형성한 후, 상기 마스크 패턴들, 상기 제 2 도전 패턴들 및 상기 더미 패턴을 식각 마스크로 사용하여 상기 게이트 층간절연막 및 상기 제 1 도전막을 패터닝한다. 이에 따라, 차례로 적층된 제 1 도전 패턴 및 게이트 층간절연막 패턴이 형성된다. 이후, 상기 제 2 도전 패턴들에 접속하는 플러그 배선들을 형성한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또다른 실시예에 따르면, 셀 어레이 영역 및 저항 소자 영역이 정의된 반도체기판을 준비하는 단계를 포함한다. 이후, 상기 셀 어레이 영역에 플래시 메모리의 셀 게이트 패턴을 형성하고, 상기 저항 소자 영역에는 저항 패턴을 형성하되, 상기 저항 패턴은 상기 플래시 메모리의 셀 게이트 패턴을 형성하는 단계를 이용하여 형성하는 것을 특징으로 한다. 이때, 상기 플래시 메모리의 셀 게이트 패턴은 차례로 적층된 부유 게이트 전극, 셀 게이트 층간절연막 및 제어 게이트 전극으로 이루어진다. 또한, 상기 저항 패턴은 차례로 적층된 제 1 도전 패턴, 게이트 층간절연막 패턴 및 제 2 도전 패턴으로 구성된다.
한편, 상기 셀 어레이 영역 및 저항 소자 영역은 상기 반도체기판에 소자분리막을 형성하는 단계를 이용하여 정의된다. 이때, 상기 저항 패턴은 상기 소자분리막 상에 형성된다.
상기 플래시 메모리의 셀 게이트 패턴 및 상기 저항 패턴을 형성하는 단계는 상기 반도체기판 상에 제 1 도전막을 형성하고, 상기 제 1 도전막을 포함하는 반도체기판의 전면에 게이트 층간절연막을 형성한 후, 상기 게이트 층간절연막을 패터닝하여 소정영역에서 상기 제 1 도전막의 상부면을 노출시키는 개구부들을 형성하는 단계를 포함한다. 이후, 상기 게이트 층간절연막 상에, 상기 개구부들을 통해 상기 제 1 도전막에 접촉하는 제 2 도전막을 형성한 후, 상기 제 2 도전막을 패터닝하여 상기 셀 어레이 영역 및 상기 저항 소자 영역에 각각 상기 제어 게이트 전극들 및 상기 제 2 도전 패턴들을 형성한다. 이어서, 상기 셀 어레이 영역을 노출시키면서 상기 저항 소자 영역에서 상기 제 2 도전 패턴들 사이의 상기 게이트 층간절연막을 덮는 마스크 패턴을 형성한다. 이후, 상기 제어 게이트 전극들, 상기 제 2 도전 패턴들 및 상기 마스크 패턴을 식각 마스크로 사용하여, 상기 게이트 층간절연막 및 상기 제 1 도전막을 식각한다. 이에 따라, 상기 셀 어레이 영역 및 상기 저항 소자 영역에는 각각 상기 부유 게이트 전극들 및 상기 제 1 도전 패턴들이 형성된다.
바람직하게는, 상기 게이트 층간절연막을 패터닝하는 단계는 상기 셀 어레이 영역에 배치되는 소오스 선택 라인 또는 접지 선택 라인의 게이트 층간절연막을 제거하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 제 2 도전 패턴 상에 형성되는 플러그 배선을 구비하는 반도체 장치를 제공한다. 이 장치는 반도체기판의 소정영역 상부에 배치되는 제 1 도전 패턴, 상기 제 1 도전 패턴의 양단 상부에 각각 배치되는 제 2 도전 패턴들 및 상기 제 2 도전 패턴들의 상부면에 접속하는 플러그 배선들을 포함한다. 이때, 상기 제 2 도전 패턴들은 상기 제 1 도전 패턴에 직접 접촉한다.
또한, 상기 제 1 도전 패턴은 100 내지 400Å 두께의 다결정 실리콘막이고, 상기 제 2 도전 패턴은 다결정 실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질일 수 있다.
본 발명의 바람직한 실시예에 따르면, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이에는 게이트 층간절연막 패턴이 더 배치된다. 이때, 상기 게이트 층간절연막 패턴은 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 연결하는 개구부를 구비한다.
본 발명의 다른 실시예에 따르면, 상기 게이트 층간절연막 패턴 상에는 상기 제 2 도전 패턴으로부터 이격되어 배치되는 더미 패턴이 더 배치된다. 상기 더미 패턴은 상기 제 1 도전 패턴의 연직 상부에 배치된다.
바람직하게는 상기 반도체기판의 소정영역에는 활성영역을 한정하는 소자분리막이 더 배치된다. 이때, 상기 제 1 도전 패턴, 상기 제 2 도전 패턴들 및 상기 플러그 배선들은 상기 소자분리막의 상부에 배치된다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 어레이 영역 및 저항 소자 영역을 구비하는 반도체기판, 상기 셀 어레이 영역에 배치되는 플래시 메모리의 셀 게이트 패턴 및 상기 저항 소자 영역에 배치되는 저항 패턴을 구비한다. 상기 셀 게이트 패턴은 차례로 적층된 부유 게이트 전극, 셀 게이트 층간절연막 및 제어 게이트 전극을 포함하고, 상기 저항 패턴은 차례로 적층된 제 1 도전 패턴, 게이트 층간절연막 패턴 및 제 2 도전 패턴을 포함한다. 이때, 상기 제 1 도전 패턴, 상기 게이트 층간절연막 패턴 및 상기 제 2 도전 패턴은 각각 상기 부유 게이트 전극, 상기 셀 게이트 층간절연막 및 상기 제어 게이트 전극과 동일한 두께 및 물질이다.
상기 저항 소자 영역의 상기 게이트 층간절연막 패턴 상에는, 상기 제 2 도전 패턴으로부터 이격된 더미 패턴이 더 배치될 수 있다. 이때, 상기 더미 패턴은 물질의 종류 및 두께에서 상기 제어 게이트 전극과 동일하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2a 내지 도 5a 및 도 2b 내지 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 저항 소자 제조 방법을 공정 순서에 따라 설명하기 위한 평면도들 및 공정 단면도들이다. 도 2b 내지 도 5b는 차례로 도 2a 내지 도 5a의 점선 I-I'을 따라 보여지는 공정단면도들을 나타낸다. 한편, 도 9는 본 발명의 바람직한 실시예에 따라 형성되는 NAND 형 플래시 메모리의 셀 어레이 영역 일부를 나타내는 공정단면도이다.
도 2a 및 도 2b를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)을 형성한다. 상기 소자분리막(110)을 형성하는 단계는 트렌치(trench) 기술을 사용하는 것이 바람직하다. 상기 트렌치 기술은 상기 활성영역의 상부를 덮는 트렌치 마스크 패턴을 형성한 후, 상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판(100)을 이방성 식각하는 단계를 포함한다. 이때, 실리콘 산화막 및 다결정 실리콘막이 상기 트렌치 마스크 패턴으로 사용될 수 있다.
본 발명의 바람직한 실시예에 따르면, 상기 소자분리막(110)은 플래시 메모리의 셀 어레이 영역 및 주변 회로 영역을 한정한다. 상기 주변회로 영역 내에는 저항 소자가 형성될 저항 소자 영역이 배치된다. 도 9는 상기 플래시 메모리의 셀 어레이 영역 일부분을 보여주는 공정단면도이고, 도 2a 및 도 2b는 각각 상기 저항 소자 영역을 보여주는 평면도 및 공정단면도이다.
상기 소자분리막(110)이 형성된 반도체기판 상에, 게이트 산화막(105) 및 제 1 도전막(120)을 차례로 형성한다. 상기 게이트 산화막(105)은 상기 반도체기판(100)의 상부면을 열산화시키는 방법으로 형성하는 것이 바람직하며, 상기 트렌치 마스크 패턴으로 사용되는 실리콘 산화막일 수 있다. 도 9에 도시한 것처럼, 상기 트렌치 마스크 패턴으로 사용된 다결정 실리콘막(182)은 플래시 메모리의 부유 게이트를 구성할 수도 있다.
상기 제 1 도전막(120)은 다결정 실리콘을 100 내지 400Å의 두께로 형성하는 것이 바람직하다. 상기 제 1 도전막(120)의 전면을 덮는 게이트 층간절연막(130)을 형성한다. 상기 게이트 층간절연막(130)은 차례로 적층된 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 형성하는 것이 바람직하다. 이후, 상기 게이트 층간절연막(130)을 패터닝하여, 상기 제 1 도전막(120)의 상부면을 노출시키는 복수개의 개구부들(135)을 형성한다. 상기 개구부들(135)은 상기 셀 어레이 영역 및 상기 저항 소자 영역에 모두 형성될 수 있다. 상기 셀 어레이 영역의 상기 개구부들(135)은 소오스 선택 게이트 또는 접지 선택 게이트가 형성될 위치에서 상기 제 1 도전막(120)을 노출시킨다. 또한, 상기 저항 소자 영역의 상기 개구부들(135)은 후속 공정에서 정의되는 제 2 도전 패턴의 위치에서 상기 제 1 도전막(120)을 노출시킨다.
본 발명의 일 실시예에 따르면, 상기 게이트 층간절연막(130)을 형성하기 전에, 상기 셀 어레이 영역에서 상기 제 1 도전막(120)을 패터닝할 수 있다. 이에 따라 형성되는 패터닝된 제 1 도전막은 상기 소자분리막(110)에 평행하면서 상기 활성영역을 덮는다. 하지만, 상기 제 1 도전막(120)을 패터닝하는 단계는 상기 저항 소자 영역에서 상기 제 1 도전막(120)이 식각되지 않도록 실시된다.
도 3a 및 도 3b를 참조하면, 상기 개구부들(135)이 형성된 반도체기판 상에 제 2 도전막을 형성한다. 상기 제 2 도전막은 상기 게이트 층간절연막(130)에 대해식각 선택성을 갖는 도전성 물질로 형성한다. 예를 들면, 상기 제 2 도전막은 다결정 실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질일 수 있다.
본 발명의 바람직한 실시예에 따르면, 상기 제 2 도전막은 차례로 적층된 하부 제 2 도전막 및 상부 제 2 도전막으로 이루어진다. 이 실시예에 따르면, 상기 하부 제 2 도전막은 다결정 실리콘막이고, 상기 상부 제 2 도전막은 텅스텐 실리사이드이다.
상기 게이트 층간절연막(130)의 상부면이 노출될 때까지 상기 제 2 도전막을 패터닝하여, 상기 저항 소자 영역에서 상기 개구부들(135) 상에 배치되는 제 2 도전 패턴들(140)을 형성한다. 이에 따라, 상기 제 2 도전 패턴들(140)은 상기 개구부(135)를 통해 상기 제 1 도전막(120)에 직접 접촉한다. 상기 제 2 도전 패턴(140)은 차례로 적층된 하부 제 2 도전 패턴(142) 및 상부 제 2 도전 패턴(144)으로 구성된다.
상기 제 2 도전막을 패터닝하는 단계는 상기 게이트 층간절연막(130)에 대해 식각 선택성을 갖는 이방성 식각의 방법으로 실시하는 것이 바람직하다. 이에 따라, 상기 게이트 층간절연막(130) 아래에 배치된 상기 제 1 도전막(120)은 식각되지 않는다. 한편, 상기 제 2 도전 패턴(140)을 형성하는 단계에서 식각 마스크로 사용하기 위해, 상기 제 2 도전막을 패터닝하기 전에 상기 제 2 도전막 상에 캐핑막을 더 형성할 수도 있다. 이러한 실시예에 따르면, 상기 제 2 도전 패턴(140) 상에는 캐핑 패턴(145)이 배치된다.
본 발명의 바람직한 실시예에 따르면, 상기 제 2 도전 패턴들(140)을 형성하는 단계는 플래시 메모리의 제어 게이트 전극(control gate electrode, 도 9의 188 및 189 참조) 형성 공정을 이용하는 것이 바람직하다. 상기 제어 게이트 전극(188 및 189)은 상기 셀 어레이 영역에 형성되고, 상기 제 2 도전 패턴들(140)은 상기 저항 소자 영역에 형성된다.
도 4a 및 도 4b를 참조하면, 상기 제 2 도전 패턴들(140)을 포함하는 반도체기판 상에, 마스크 패턴(150)을 형성한다. 상기 마스크 패턴(150)은 통상적인 사진 공정을 통해 형성되는 포토레지스트막인 것이 바람직하다. 이때, 상기 마스크 패턴(150)은 본 발명의 일 실시예에 따른 저항 패턴을 정의하기 위한 식각 마스크로 사용된다. 따라서, 상기 마스크 패턴(150)은 상기 제 2 도전 패턴들(140) 및/또는 상기 캐핑 패턴(145)의 상부에 걸쳐지도록 형성하는 것이 바람직하다.
이후, 상기 마스크 패턴(150) 및 상기 캐핑 패턴(145)을 식각 마스크로 사용하여, 상기 게이트 층간절연막(130) 및 상기 제 1 도전막(120)을 차례로 식각한다. 이에 따라, 상기 마스크 패턴(150)의 아래에는 상기 개구부들(135)을 통해 상기 제 2 도전 패턴들(140)에 전기적으로 연결되는 제 1 도전 패턴(125)이 형성된다. 또한, 상기 제 1 도전 패턴(125)과 상기 제 2 도전 패턴(140) 사이에는 상기 개구부들(135)을 갖는 게이트 층간절연막 패턴(137)이 배치된다.
한편, 도 9에 도시된 플래시 메모리의 제조 방법은 상기 셀 어레이 영역을 노출시키면서 상기 주변회로 영역을 덮는 포토레지스트 패턴을 형성하는 단계를 포함할 수 있다. 이러한 포토레지스트 패턴은 소위 셀-오픈 마스크라고 불리며, 부유게이트 전극이 불필요한 상기 주변 회로 영역을 보호하면서, 상기 셀 어레이 영역에 적층 구조의 게이트 패턴을 형성하기 위한 식각 마스크로 사용된다. 본 발명의 바람직한 실시예에 따르면, 상기 셀-오픈 마스크는 상기 마스크 패턴(150)으로 사용된다. 이에 따라, 상기 제 1 도전 패턴(125)은 공정 단계의 추가없이 제조될 수 있다.
상기 셀-오픈 마스크를 상기 마스크 패턴(150)으로 사용하는 실시예에 따르면, 상기 제 1 도전 패턴(125)을 형성하는 동안 상기 노출된 셀 어레이 영역의 물질막들은 식각된다. 상기 저항 소자 영역에서 상기 제 1 도전 패턴(125)을 형성하는 동안에, 상기 캐핑 패턴(145)은 상기 셀 어레이 영역에서 게이트 패턴을 형성하기 위한 식각 마스크로 사용될 수 있다. 그 결과, 상기 셀 어레이 영역에는 도 9에 도시한 것처럼, 셀 게이트 패턴들(180) 및 선택 게이트 패턴들(180')이 상기 게이트 산화막(105)이 형성된 반도체기판 상에 형성된다. 상기 셀 게이트 패턴들(180)은 차례로 적층된 하부 부유 게이트(182), 상부 부유 게이트(184), 게이트 층간절연막 패턴(186), 하부 제어 게이트(188) 및 상부 제어 게이트(189)로 구성된다. 또한, 상기 선택 게이트 패턴들(180')은 차례로 적층된 제 1 하부 선택 게이트(182'), 제 2 하부 선택 게이트(184'), 게이트 층간절연막 패턴(186'), 제 1 상부 선택 게이트(188') 및 제 2 상부 선택 게이트(189')로 구성된다. 상기 하부 부유 게이트(182) 및 상기 제 1 하부 선택 게이트(182')는 동일한 물질이며, 상술한 공정 순서에 따르면, 상기 트렌치 마스크 패턴으로 사용된 물질막이다. 또한, 상기 상부 부유 게이트(184), 상기 제 2 하부 선택 게이트(184') 및 상기 제 1 도전 패턴(125)는 모두 상기 제 1 도전막(120)에서 기원하며, 따라서 동일한 물질로 이루어진다. 마찬가지로, 상기 제어 게이트들(188,189) 및 상기 상부 선택 게이트들(188', 189')은 상기 제 2 도전막에서 기원한다. 상술한 것처럼, 상기 개구부(135) 형성을 위한 식각 공정은 상기 선택 게이트 패턴들(180')이 형성되는 영역에서 상기 게이트 층간절연막(130)을 식각한다. 이에 따라, 상기 선택 게이트 패턴(180')의 게이트 층간절연막 패턴(186')은 상기 제 2 하부 선택 게이트(184')의 가장자리만을 덮는다. 이에 따라, 상기 제 2 하부 선택 게이트(184')와 상기 제 1 상부 선택 게이트(188')는 직접 접촉한다.
도 5a 및 도 5b를 참조하면, 상기 마스크 패턴(150)을 제거한다. 이에 따라, 상기 저항 소자 영역에서는 상기 제 1 도전 패턴(125)을 덮는 상기 게이트 층간절연막 패턴(137)이 노출된다. 상기 마스크 패턴(150)이 제거된 반도체기판의 전면에 층간절연막(160)을 형성한 후, 이를 패터닝하여 상기 제 2 도전 패턴(140)의 상부면을 노출시키는 홀들(165)을 형성한다. 이후, 상기 홀들(165)을 채우는 플러그들(170)을 형성한 후, 상기 층간절연막(160) 상에 배치되어 상기 플러그(170)에 접속하는 배선(175)을 형성한다.
한편, 상기 층간절연막(160)을 형성하기 전에, 트랜지스터의 소오스/드레인으로 사용되는 불순물 영역(190)을 형성하는 소정의 이온 주입 공정을 더 실시할 수도 있다. 상기 불순물 영역(190)은 상기 셀 게이트 패턴(180) 및 선택 게이트 패턴(180')을 이온 주입 마스크로 사용하여 실시할 수 있다. 또한, 상기 불순물 영역(190)을 LDD 구조로 형성하기 위해, 이들 게이트 패턴들(180, 180')의 측벽에통상적인 방법을 사용하여 스페이서(도시하지 않음)를 형성할 수도 있다.
상기 홀들(165)을 형성하는 단계는 이방성 식각의 방법으로 실시하되, 상기 제 2 도전 패턴(140)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다. 본 발명의 바람직한 실시예에 따르면, 상기 홀들(165)을 형성하는 동안 상기 셀 어레이 영역에는 상기 불순물 영역(190)을 노출시키는 콘택홀(166)이 형성된다. 또한, 상기 플러그(170)를 형성하는 동안에는 상기 불순물 영역(190)에 접속하는 콘택 플러그(170')가 형성된다.
이러한 실시예에 따르면, 상기 플러그(170)는 얇은 두께의 상기 제 1 도전 패턴(125)이 아니라 상기 제 2 도전 패턴(140)에 접촉한다. 이에 따라, 접촉 저항이 급격하게 증가하는 문제는 예방된다. 또한, 양단을 제외하고는 상기 제 1 도전 패턴(125)의 대부분은 상기 제 2 도전 패턴들(140)에 의해 덮이지 않는다. 따라서, 저항값을 조절하기 위해 레이저로 상기 저항 소자의 일부 영역을 자르는 트림(Trim) 공정이 용이하다.
도 6a 내지 도 8a 및 도 6b 내지 도 8b는 각각 본 발명의 다른 실시예에 따른 반도체 장치의 저항 소자 제조 방법을 설명하기 위한 평면도들 및 공정 단면도들이다. 도 6b 내지 도 8b는 차례로 도 6a 내지 도 8a의 점선 I-I'을 따라 보여지는 공정단면도들을 나타낸다. 한편, 앞서 설명된 실시예와 본 실시예는 많은 부분에서 유사하므로, 중복되는 설명은 생략한다. 특히, 도 2a 및 도 2b를 통해 설명되는 공정 단계는 앞선 실시예와 이 실시예에서 동일하므로 이에 대한 설명은 생략한다.
도 6a 및 도 6b를 참조하면, 상기 제 1 도전 패턴(125)이 형성될 영역의 상부에 더미 패턴(148)을 형성한다. 상기 더미 패턴(148)을 형성하는 단계는 상기 제 2 도전 패턴(140)을 형성하는 공정 단계를 이용한다. 상기 더미 패턴(148)은 저항체로 이용되는 패턴을 정의하는 마스크일 수 있으며, 상기 제 2 도전 패턴(140)과는 달리 상기 제 1 도전막(120)으로부터 전기적으로 절연된다. 이를 위해, 상기 더미 패턴(148)은 상기 제 2 도전 패턴(140)으로부터 이격되고, 상기 제 1 도전막(120)과 상기 더미 패턴(148) 사이에는 상기 게이트 층간절연막(130)이 개재된다.
상기 더미 패턴(148)은 상기 게이트 층간절연막(130) 상에 차례로 적층된 하부 더미 패턴(146) 및 상부 더미 패턴(147)으로 구성된다. 상기 하부 및 상부 더미 패턴들(146, 147)은 각각 상기 하부 및 상부 제 2 도전 패턴들(142, 144)과 동일한 물질이며, 상기 제 2 도전막을 패터닝한 결과로 형성되는 구조이다.
도 7a 및 도 7b를 참조하면, 상기 제 2 도전 패턴들(140)과 상기 더미 패턴(148) 사이의 상기 게이트 층간절연막(130)을 덮는 마스크 패턴(155)을 형성한다. 상기 마스크 패턴(155), 상기 더미 패턴(148) 및 상기 제 2 도전 패턴들(140)을 식각 마스크로 사용하여, 상기 게이트 층간절연막(130) 및 상기 제 1 도전막(120)을 이방성 식각한다.
이에 따라, 상기 소자분리막(110) 상에는 차례로 적층된 제 1 도전 패턴(125) 및 게이트 층간절연막 패턴(137)이 형성된다. 상기 게이트 층간절연막 패턴(137)은 상기 제 2 도전 패턴들(140)의 아래에 형성되는 개구부들(135)을 구비한다. 상기 개구부들(135)을 통해 상기 제 2 도전 패턴(140)과 상기 제 1 도전 패턴(125)은 직접 접촉한다. 하지만, 상기 제 1 도전 패턴(125)과 상기 더미 패턴(148)은 이들 사이에 개재되는 상기 게이트 층간절연막 패턴(137)에 의해 절연된다.
도 8a 및 도 8b를 참조하면, 상기 마스크 패턴(155)을 제거한다. 이후, 층간절연막(160), 홀들(165), 플러그(170) 및 배선(175)을 형성하는 단계들은 도 5a 및 도 5b에서 설명한 바와 동일하다.
이 실시예에 따르면, 상기 제어 게이트 전극 형성 공정을 이용하여 상기 더미 패턴(148)을 형성한다. 이후, 상기 더미 패턴(148) 및 상기 마스크 패턴(155)을 식각 마스크로 이용하여 상기 제 1 도전 패턴(125)을 형성한다. 이때, 상기 제어 게이트 전극 형성 공정은 일반적으로 가장 작은 디자인 룰에 의해 규정되는 공정 단계이며, 따라서 이 단계에서 소요되는 비용은 매우 크다. 한편, 상기 셀 오픈 마스크를 형성하기 위한 사진 공정은 엄격하지 않은 디자인 룰에 의해 규정되고, 따라서 소요되는 비용은 작다. 결과적으로, 이 실시예에 따르면, 상기 제 1 도전 패턴(125)은 한 단계의 고비용 단계(더미 패턴 형성 단계)와 한 단계의 저비용 단계(마스크 패턴 형성 단계)를 통해 형성될 수 있다.
이에 비해, 도 3 내지 도 5에서 개시된 앞선 실시예에 따를 경우, 동일한 선폭으로 상기 제 1 도전 패턴(125)을 형성하기 위해서는 두번의 고비용 단계들이 요구된다. 즉, 이 앞선 실시예에서 상기 마스크 패턴(150)을 형성하는 단계는 작은 디자인 룰에 의해 규정되는 추가적인 고비용 단계이다.
또한, 이 실시예에 따르면, 상기 제 1 도전 패턴(125)는 상기 더미 패턴(148)을 식각 마스크로 사용하여 자기 정렬 방식으로 형성된다. 이에 따라, 포토레지스트 패턴을 사용할 때 발생할 수 있는 다양한 공정 상의 어려움을 예방할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 저항 소자를 나타내는 사시도이다.
도 10을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)이 배치된다. 상기 소자분리막(110)은 트렌치 기술을 사용하여 형성되며, 실리콘 산화막으로 이루어질 수 있다.
상기 소자분리막(110) 상에는 소정의 모양을 갖는 제 1 도전 패턴(125)이 배치된다. 상기 제 1 도전 패턴(125)은 다결정 실리콘인 것이 바람직하며, 100 내지 400Å의 두께일 수 있다.
상기 제 1 도전 패턴(125)의 상부에는 게이트 층간절연막 패턴(137)이 배치된다. 상기 게이트 층간절연막 패턴(137)은 상기 제 1 도전 패턴(125)의 양끝단을 노출시키는 개구부들(135)을 갖는다. 상기 게이트 층간절연막 패턴(137)은 실리콘 산화막-실리콘 질화막-실리콘 산화막이 차례로 적층된 구조인 것이 바람직하다.
상기 게이트 층간절연막 패턴(137)의 양끝단에는 상기 개구부들(135)을 통해 상기 제 1 도전 패턴(125)에 직접 접촉하는 제 2 도전 패턴들(140)이 형성된다. 즉, 상기 게이트 층간절연막 패턴(137)은 상기 제 1 도전 패턴(125)과 상기 제 2 도전 패턴(140) 사이에는 개재되고, 상기 제 2 도전 패턴(140)은 상기 제 1 도전패턴(125)의 양끝단을 노출시키는 상기 개구부(135) 상에 배치된다. 상기 제 2 도전 패턴들(140)은 다결정 실리콘, 텅스텐, 코발트, 텅스텐 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질일 수 있다. 본 발명의 바람직한 실시예에 따르면, 상기 제 2 도전 패턴들(140)은 하부 제 2 도전 패턴(142) 및 상부 제 2 도전 패턴(144)으로 구성된다. 이때, 상기 하부 제 2 도전 패턴(142)은 다결정 실리콘이고, 상기 상부 제 2 도전 패턴(144)은 텅스텐 실리사이드이다.
상기 제 2 도전 패턴(140)을 포함하는 반도체기판의 상부에는 층간절연막(도시하지 않음)이 배치된다. 상기 층간절연막은 실리콘 산화막인 것이 바람직하다.
상기 층간절연막을 관통하여, 상기 제 2 도전 패턴(140)의 상부면에 접속하는 플러그(170)가 배치된다. 상기 층간절연막의 상부에는 상기 플러그(170)에 접속하는 배선(175)이 배치된다. 본 발명에 따른 저항 소자는 상기 제 1 도전 패턴(125)을 저항체(resistor)로 사용하며, 그 양단에 배치되는 상기 제 2 도전 패턴(140), 상기 플러그(170) 및 상기 배선(175)을 단자들(terminal)로 이용한다.
도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 저항 소자를 나타내는 사시도이다. 이 실시예는 도 10을 참조하여 설명된 실시예와 유사하므로, 중복되는 설명은 생략한다.
도 11을 참조하면, 상기 게이트 층간절연막 패턴(137) 상에는 상기 제 2 도전 패턴들(140)로부터 이격된 더미 패턴(148)이 배치된다. 상기 더미 패턴(148)은 차례로 적층된 하부 더미 패턴(146) 및 상부 더미 패턴(147)으로 구성된다. 상기 더미 패턴(148)은 상기 제 2 도전 패턴(140)과 동일한 물질로 이루어지고, 동일한두께를 갖는다.
본 발명에 따르면, 상술한 두 실시예의 저항 소자들은 (상술한 것처럼 모두 도 9을 참조하여 설명된) 플래시 메모리의 셀 트랜지스터 제조 공정을 이용하여 형성할 수 있다. 이에 따라, 물질의 종류 및 두께에서, 상기 제 1 도전 패턴(125)과 상기 부유 게이트 전극(184)은 동일하다. 유사하게, 상기 하부 제 2 도전 패턴(142), 상기 하부 더미 패턴(146)과 상기 하부 제어 게이트(188)는 동일하다. 또한, 상기 상부 제 2 도전 패턴(144), 상기 상부 더미 패턴(147)과 상기 상부 제어 게이트(189)는 동일하다.
본 발명의 일 실시예에 따르면, 게이트 층간절연막을 패터닝하여, 제 1 도전막을 노출시키는 개구부들을 형성하고, 개구부 상에 제 1 도전막에 접속하는 제 2 도전 패턴을 형성한 후, 저항 소자의 두 단자로 사용되는 플러그 배선들은 상기 제 2 도전 패턴에 접속하도록 형성한다. 이에 따라, 상기 플러그 배선과 상기 제 2 도전 패턴 사이의 접촉 저항 특성을 안정화시킬 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 제 1 도전막을 다결정 실리콘으로 형성함으로써, 저항 소자를 짧게 형성할 수 있다. 이에 따라, 저항 소자가 점유하는 면적을 최소화함으로써, 반도체 제품을 더 고집적화시킬 수 있다.
이에 더하여, 본 발명의 일 실시예에 따르면, 플래시 메모리의 셀 게이트 패턴 형성 공정을 이용하여, 저항 소자를 제조할 수 있다. 이에 따라, 공정 단계의 추가없이 우수한 특성을 갖는 저항 소자를 제조할 수 있다.
본 발명의 다른 실시예에 따르면, 제 2 도전 패턴을 형성하는 동안, 제 1 도전 패턴을 정의하기 위한 식각 마스크로 사용되는 더미 패턴을 형성한다. 이에 따라, 비용의 증가없이 우수한 전기적 특성을 갖는 저항 소자를 제조할 수 있다.
Claims (32)
- 반도체기판 상에 제 1 도전막 및 제 2 도전막을 차례로 형성하는 단계;상기 제 2 도전막을 패터닝하여, 상기 제 1 도전막의 상부에 배치되는 제 2 도전 패턴들을 형성하는 단계;상기 제 2 도전 패턴들을 포함하는 반도체기판 상에, 상기 제 1 도전막의 소정영역을 덮는 마스크 패턴을 형성하는 단계;상기 마스크 패턴 및 상기 제 2 도전 패턴들을 식각 마스크로 사용하여 상기 제 1 도전막을 식각함으로써, 상기 제 2 도전 패턴들을 전기적으로 연결하는 제 1 도전 패턴을 형성하는 단계; 및상기 제 2 도전 패턴들에 접속하는 플러그 배선들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 1 항에 있어서,상기 제 1 도전막은 다결정 실리콘막이고, 상기 제 2 도전막은 다결정 실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질인 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 1 항에 있어서,상기 제 1 도전막은 100 내지 400Å의 두께로 형성하는 것을 특징으로 하는반도체 장치의 저항 소자 형성 방법.
- 제 1 항에 있어서,상기 제 2 도전막을 형성하기 전에,상기 제 1 도전막이 형성된 반도체기판 상에, 게이트 층간절연막을 형성하는 단계; 및상기 게이트 층간절연막을 패터닝하여, 상기 제 1 도전막의 상부를 노출시키는 적어도 두개의 개구부들을 형성하는 단계를 더 포함하는 반도체 장치의 저항 소자 형성 방법.
- 제 4 항에 있어서,상기 제 2 도전 패턴들을 형성하는 단계는 상기 게이트 층간절연막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 4 항에 있어서,상기 제 2 도전 패턴들은 상기 제 1 도전 패턴의 상부면에 직접 접촉하도록, 상기 게이트 층간절연막의 개구부들 상에 형성되는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 1 항에 있어서,상기 마스크 패턴은 상기 제 1 도전막의 상부에 상기 제 2 도전 패턴들을 연결하면서 형성됨으로써, 상기 제 1 도전 패턴을 형성하기 위한 식각 공정에서 식각 마스크로 사용되는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 4 항에 있어서,상기 제 2 도전 패턴을 형성하는 단계는 상기 게이트 층간절연막 상에 상기 제 2 도전 패턴들로부터 이격된 더미 패턴을 함께 형성하는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 8 항에 있어서,상기 마스크 패턴은 상기 제 2 도전 패턴과 상기 더미 패턴 사이의 상기 게이트 층간절연막을 덮도록 형성하는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 1 항에 있어서,상기 제 2 도전막을 형성한 후,상기 제 2 도전막의 상부에 캐핑막을 형성하는 단계; 및상기 캐핑막을 패터닝하여 상기 제 2 도전 패턴 상에 배치되는 캐핑 패턴을 형성하는 단계를 더 포함하되,상기 캐핑 패턴은 제 2 도전 패턴과 동시에 형성되어, 상기 제 1 도전 패턴 형성을 위한 식각 공정에서 식각 마스크로 사용되는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 1 항에 있어서,상기 플러그 배선을 형성하기 전에,상기 제 1 도전 패턴이 형성된 반도체기판의 전면에 층간절연막을 증착하는 단계; 및상기 층간절연막을 패터닝하여 상기 제 2 도전 패턴들의 상부면을 노출시키는 개구부를 형성하는 단계를 더 포함하되, 상기 플러그 배선은 상기 층간절연막 내에 형성된 개구부를 채우도록 형성되는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 1 항에 있어서,상기 제 1 도전막을 형성하기 전에, 상기 반도체기판의 소정영역에 소자분리막을 형성하는 단계를 더 포함하되, 상기 제 1 도전 패턴 및 제 2 도전 패턴들은 상기 소자분리막 상에 배치되는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 반도체기판 상에 제 1 도전막을 형성하는 단계;소정영역에서 상기 제 1 도전막의 상부면을 노출시키는 두개의 개구부들을 구비하는 게이트 층간절연막을 형성하는 단계;상기 게이트 층간절연막을 포함하는 반도체기판 상에 제 2 도전막을 형성하는 단계;상기 게이트 층간절연막이 노출될 때까지 상기 제 2 도전막을 패터닝하여, 상기 개구부들의 상부에 배치되는 제 2 도전 패턴들을 형성하는 단계;상기 제 2 도전 패턴들을 포함하는 반도체기판 상에, 상기 제 2 도전 패턴들을 연결하는 마스크 패턴을 형성하는 단계;상기 마스크 패턴 및 상기 제 2 도전 패턴을 식각 마스크로 사용하여, 상기 게이트 층간절연막 및 상기 제 1 도전막을 패터닝함으로써, 차례로 적층된 제 1 도전 패턴 및 게이트 층간절연막 패턴을 형성하는 단계; 및상기 제 2 도전 패턴들에 접속하는 플러그 배선들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 13 항에 있어서,상기 제 2 도전막을 패터닝하는 단계는 상기 게이트 층간절연막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로하는 반도체 장치의 저항 소자 형성 방법.
- 제 13 항에 있어서,상기 플러그 배선을 형성하기 전에,상기 제 1 도전 패턴이 형성된 반도체기판의 전면에 층간절연막을 증착하는 단계; 및상기 층간절연막을 패터닝하여 상기 제 2 도전 패턴들의 상부면을 노출시키는 개구부를 형성하는 단계를 더 포함하되, 상기 플러그 배선은 상기 층간절연막 내에 형성된 개구부를 채우도록 형성되는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 13 항에 있어서,상기 제 1 도전막을 형성하기 전에, 상기 반도체기판의 소정영역에 소자분리막을 형성하는 단계를 더 포함하되, 상기 제 1 도전 패턴 및 제 2 도전 패턴들은 상기 소자분리막 상에 배치되는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 반도체기판 상에 제 1 도전막을 형성하는 단계;상기 제 1 도전막의 상부면을 소정영역에서 노출시키는 두개의 개구부들을 구비하는 게이트 층간절연막을 형성하는 단계;상기 게이트 층간절연막을 포함하는 반도체기판 상에 제 2 도전막을 형성하는 단계;상기 게이트 층간절연막이 노출될 때까지 상기 제 2 도전막을 패터닝하여,상기 개구부들의 상부에 배치되는 제 2 도전 패턴들 및 상기 제 2 도전 패턴들로 부터 이격되어 배치되는 더미 패턴을 형성하는 단계;상기 제 2 도전 패턴들과 상기 더미 패턴 사이에 노출된 상기 게이트 층간절연막을 덮는 마스크 패턴들을 형성하는 단계;상기 마스크 패턴들, 상기 제 2 도전 패턴들 및 상기 더미 패턴을 식각 마스크로 사용하여 상기 게이트 층간절연막 및 상기 제 1 도전막을 패터닝함으로써, 차례로 적층된 제 1 도전 패턴 및 게이트 층간절연막 패턴을 형성하는 단계; 및상기 제 2 도전 패턴들에 접속하는 플러그 배선들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 17 항에 있어서,상기 제 2 도전막을 패터닝하는 단계는 상기 게이트 층간절연막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로하는 반도체 장치의 저항 소자 형성 방법.
- 제 17 항에 있어서,상기 플러그 배선을 형성하기 전에,상기 제 1 도전 패턴이 형성된 반도체기판의 전면에 층간절연막을 증착하는 단계; 및상기 층간절연막을 패터닝하여 상기 제 2 도전 패턴들의 상부면을 노출시키는 개구부를 형성하는 단계를 더 포함하되, 상기 플러그 배선은 상기 층간절연막 내에 형성된 개구부를 채우도록 형성되는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 제 17 항에 있어서,상기 제 1 도전막을 형성하기 전에, 상기 반도체기판의 소정영역에 소자분리막을 형성하는 단계를 더 포함하되, 상기 제 1 도전 패턴 및 제 2 도전 패턴들은 상기 소자분리막 상에 배치되는 것을 특징으로 하는 반도체 장치의 저항 소자 형성 방법.
- 반도체기판의 소정영역 상부에 배치되는 제 1 도전 패턴;상기 제 1 도전 패턴의 양단 상부에 각각 배치되어, 상기 제 1 도전 패턴에 직접 접촉하는 제 2 도전 패턴들; 및상기 제 2 도전 패턴들의 상부면에 접속하는 플러그 배선들을 포함하는 것을 특징으로 하는 반도체 장치의 저항 소자.
- 제 21 항에 있어서,상기 제 1 도전 패턴은 100 내지 400Å 두께의 다결정 실리콘막인 것을 특징으로 하는 반도체 장치의 저항 소자.
- 제 21 항에 있어서,상기 제 2 도전 패턴은 다결정 실리콘, 텅스텐, 텅스텐 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질인 것을 특징으로 하는 반도체 장치의 저항 소자.
- 제 21 항에 있어서,상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이에는 게이트 층간절연막 패턴이 더 배치되되, 상기 게이트 층간절연막 패턴은 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 연결하는 개구부를 구비하는 것을 특징으로 하는 반도체 장치의 저항 소자.
- 제 24 항에 있어서,상기 게이트 층간절연막 패턴 상에는, 상기 제 2 도전 패턴으로부터 이격되어 배치되는 더미 패턴을 더 포함하되, 상기 더미 패턴은 상기 제 1 도전 패턴의 연직 상부에 배치되는 것을 특징으로 하는 반도체 장치의 저항 소자.
- 제 21 항에 있어서,상기 반도체기판의 소정영역에는 활성영역을 한정하는 소자분리막이 더 배치되되, 상기 제 1 도전 패턴, 상기 제 2 도전 패턴들 및 상기 플러그 배선들은 상기 소자분리막의 상부에 배치되는 것을 특징으로 하는 반도체 장치의 저항 소자.
- 셀 어레이 영역 및 저항 소자 영역을 구비하는 반도체기판;상기 셀 어레이 영역에 차례로 적층되는 부유 게이트 전극, 셀 게이트 층간절연막 및 제어 게이트 전극을 포함하는 플래시 메모리의 셀 게이트 패턴; 및상기 저항 소자 영역에 차례로 적층되는 제 1 도전 패턴, 게이트 층간절연막 패턴 및 제 2 도전 패턴을 포함하는 저항 패턴을 구비하되,상기 제 1 도전 패턴, 상기 게이트 층간절연막 패턴 및 상기 제 2 도전 패턴은 각각 상기 부유 게이트 전극, 상기 셀 게이트 층간절연막 및 상기 제어 게이트 전극과 동일한 두께 및 물질인 것을 특징으로 하는 반도체 장치.
- 제 27 항에 있어서,상기 저항 소자 영역의 상기 게이트 층간절연막 패턴 상에는, 상기 제 2 도전 패턴으로부터 이격된 더미 패턴이 더 배치되되, 상기 더미 패턴은 상기 제어 게이트 전극과 동일한 두께 및 물질인 것을 특징으로 하는 반도체 장치.
- 셀 어레이 영역 및 저항 소자 영역이 정의된 반도체기판을 준비하는 단계;상기 셀 어레이 영역에 부유 게이트 전극, 셀 게이트 층간절연막 및 제어 게이트 전극이 차례로 적층된 플래시 메모리의 셀 게이트 패턴을 형성하는 단계; 및상기 저항 소자 영역에, 제 1 도전 패턴, 게이트 층간절연막 패턴 및 제 2 도전 패턴이 차례로 적층된 저항 패턴을 형성하는 단계를 포함하되,상기 저항 패턴은 상기 플래시 메모리의 셀 게이트 패턴을 형성하는 단계를 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 29 항에 있어서,상기 셀 어레이 영역 및 저항 소자 영역을 정의하는 단계는 상기 반도체기판에 활성영역을 한정하는 소자분리막을 형성하는 단계를 포함하되, 상기 저항 패턴은 상기 소자분리막 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 29 항에 있어서,상기 플래시 메모리의 셀 게이트 패턴 및 상기 저항 패턴을 형성하는 단계는상기 반도체기판 상에, 제 1 도전막을 형성하는 단계;상기 제 1 도전막을 포함하는 반도체기판의 전면에 게이트 층간절연막을 형성하는 단계;상기 게이트 층간절연막을 패터닝하여, 소정영역에서 상기 제 1 도전막의 상부면을 노출시키는 개구부들을 형성하는 단계;상기 게이트 층간절연막 상에, 상기 개구부들을 통해 상기 제 1 도전막에 접촉하는 제 2 도전막을 형성하는 단계;상기 제 2 도전막을 패터닝하여, 상기 셀 어레이 영역 및 상기 저항 소자 영역에 각각 상기 제어 게이트 전극들 및 상기 제 2 도전 패턴들을 형성하는 단계;상기 셀 어레이 영역을 노출시키면서, 상기 저항 소자 영역에서 상기 제 2도전 패턴들 사이의 상기 게이트 층간절연막을 덮는 마스크 패턴을 형성하는 단계; 및상기 제어 게이트 전극들, 상기 제 2 도전 패턴들 및 상기 마스크 패턴을 식각 마스크로 사용하여, 상기 게이트 층간절연막 및 상기 제 1 도전막을 식각함으로써, 상기 셀 어레이 영역 및 상기 저항 소자 영역에 각각 상기 부유 게이트 전극들 및 상기 제 1 도전 패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 31 항에 있어서,상기 게이트 층간절연막을 패터닝하는 단계는 상기 셀 어레이 영역에 배치되는 소오스 선택 라인 또는 접지 선택 라인의 게이트 층간절연막을 제거하는 단계를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030014385A KR20040079509A (ko) | 2003-03-07 | 2003-03-07 | 저항 소자를 구비하는 반도체 장치 및 그 제조 방법 |
| US10/792,439 US20040175924A1 (en) | 2003-03-07 | 2004-03-02 | Semiconductor device having resistor and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030014385A KR20040079509A (ko) | 2003-03-07 | 2003-03-07 | 저항 소자를 구비하는 반도체 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040079509A true KR20040079509A (ko) | 2004-09-16 |
Family
ID=32923813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030014385A KR20040079509A (ko) | 2003-03-07 | 2003-03-07 | 저항 소자를 구비하는 반도체 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040175924A1 (ko) |
| KR (1) | KR20040079509A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101446332B1 (ko) * | 2008-03-04 | 2014-10-08 | 삼성전자주식회사 | 멀티 플러그를 이용한 멀티 비트 ｏｔｐ 메모리 소자와 그제조 및 동작방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040175924A1 (en) | 2004-09-09 |
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| E902 | Notification of reason for refusal | ||
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| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| E801 | Decision on dismissal of amendment | ||
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