CN113725256A - 存储器器件、存储器集成电路及其制造方法 - Google Patents

存储器器件、存储器集成电路及其制造方法 Download PDF

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CN113725256A
CN113725256A CN202110173127.3A CN202110173127A CN113725256A CN 113725256 A CN113725256 A CN 113725256A CN 202110173127 A CN202110173127 A CN 202110173127A CN 113725256 A CN113725256 A CN 113725256A
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Abstract

提供一种存储器器件、一种存储器集成电路及一种存储器器件的制造方法。存储器器件包括复合底部电极、顶部电极及设置在复合底部电极与顶部电极之间的电阻可变层。复合底部电极包括第一底部电极及设置在第一底部电极之上的第二底部电极。第二底部电极的侧壁在侧向上相对于第一底部电极层的侧壁及电阻可变层的侧壁凹陷。

Description

存储器器件、存储器集成电路及其制造方法
技术领域
本公开是涉及一种存储器器件、存储器集成电路及其制造方法。
背景技术
很多现代电子器件均含有被配置成储存数据的电子存储器。电子存储器可以是挥发性存储器或非挥发性存储器。挥发性存储器在被供电时储存数据，而非挥发性存储器即使被移除电力仍能够储存数据。电阻式随机存取存储器(Resistive random accessmemory，RRAM)由于其结构简单且其可与互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)逻辑电路制作工艺兼容而成为下一代非挥发性存储器技术的潜力候选者。
发明内容
在本公开的一方面，提供一种存储器器件。所述存储器器件包括复合底部电极、顶部电极及设置在所述复合底部电极与所述顶部电极之间的电阻可变层。所述复合底部电极包括第一底部电极及设置在所述第一底部电极之上的第二底部电极。第二底部电极的侧壁在侧向上相对于所述第一底部电极层的侧壁及所述电阻可变层的侧壁凹陷。
在本公开的另一方面，提供一种存储器集成电路。所述存储器集成电路包括多个存储胞、多条位线及多条字线。所述多个存储胞排列成阵列。所述多个存储胞中的每一者包括存储器器件，且所述存储器器件包括复合底部电极、顶部电极、位于所述复合底部电极与所述顶部电极之间的电阻可变层以及覆盖所述顶部电极、所述电阻可变层及所述复合底部电极的钝化层。所述复合底部电极包括第一底部电极及设置在所述第一底部电极之上的第二底部电极。所述第二底部电极的侧壁在侧向上相对于所述第一底部电极的侧壁及所述电阻可变层的侧壁凹陷。所述多条位线沿着第一方向延伸。所述多条字线沿着与所述第一方向交叉的第二方向延伸。所述存储器器件中的每一者电连接在所述多条位线中的一者与所述多条字线中的一者之间。
在本公开的又一方面，提供一种存储器器件的制造方法。所述方法包括：在器件衬底之上依序形成第一底部电极层、第二底部电极层、电阻可变材料层、顶部电极层及硬掩模层；将所述硬掩模层图案化以形成硬掩模；使用所述硬掩模作为掩模将所述顶部电极层图案化，将所述电阻可变材料层图案化、将所述第二底部电极层图案化以及将所述第一底部电极层图案化；以及使所述第二底部电极层在侧向上相对于经图案化的所述电阻可变材料层凹陷。
附图说明
结合附图阅读以下详细说明，能最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征未按比例绘制。事实上，为论述的清晰起见，可任意增大或减小各种特征的尺寸。
图1是说明根据本公开一些实施例的存储器器件的制造方法的流程图。
图2A到图2I是处于图1中所示的存储器器件的制造方法期间的各个阶段处的结构的示意性剖视图。
图3A是说明根据本公开一些实施例的存储器集成电路的等效电路图。
图3B是说明图3A中所示的存储胞中的一者的示意图。
图4A到图4C是处于根据本公开一些实施例的存储器器件的制造方法期间的各个阶段处的结构的示意性剖视图。
图5A及图5B是处于图4C中所示的存储单元的制造方法期间的各个阶段处的结构的示意性剖视图。
图6A及图6B是说明根据本公开一些实施例的存储器器件的示意性剖视图。
具体实施方式
以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以简化本公开。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成额外特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此重复是出于简明及清晰目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明起见，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征之间的关系。除图中所绘示的定向之外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同定向。可以其他方式对设备进行定向(旋转90度或处于其他定向)，且同样地可据此对本文中所使用的空间相对性描述语加以解释。
应了解，本公开的以下实施例提供可在各种各样的具体上下文中体现的可适用概念。实施例旨在提供进一步阐释，而不是用于限制本公开的范围。
图1是说明根据本公开一些实施例的存储器器件的制造方法的流程图。图2A到图2I是处于图1中所示的存储器器件的制造方法期间的各个阶段处的结构的示意性剖视图。在一些实施例中，存储器器件的制造方法包括以下步骤。
参考图1及图2A，执行步骤S100，且提供器件衬底100。在一些实施例中，器件衬底100是半导体晶片或绝缘体上半导体(semiconductor-on-insulator，SOI)晶片，所述器件衬底100预先形成有多个电子器件(未示出)及位于所述电子器件之上的内连线结构(图2A中部分地示出)。应注意，图2A中仅绘示内连线结构中包括导电迹线102的顶部部分，而为简洁起见省略了内连线结构的其他部分以及电子器件。电子器件可包括有源器件和/或无源器件。举例来说，有源器件可包括场效晶体管、二极管、相似器件或其组合，而无源器件可包括电阻器、电容器、相似器件或其组合。另外，内连线结构可包括导电迹线与导通孔的组合。形成在器件衬底100中的电子器件及内连线结构与将在以下步骤中形成在器件衬底100之上的结构共同地构成集成电路，例如存储器集成电路。在一些实施例中，存储器集成电路是电阻式随机存取存储器(RRAM)集成电路。如图2A中所示，内连线结构的顶部部分包括导电迹线102，导电迹线102在侧向上彼此间隔开。导电迹线102的材料可包括Al、Cu、Ti、TiN、Ta、TaN、W、相似材料或其组合。另外，导电迹线102可形成在介电层104中。介电层的材料可包括氧化硅、氮化硅、氮氧化硅、低介电常数介电材料(例如，介电常数为约1.5或小于1.5的介电材料)、相似材料或其组合。在一些实施例中，导电迹线102的顶表面与介电层104的顶表面实质上共面。此外，可在导电迹线102及介电层104之上设置钝化图案106。钝化图案106具有分别暴露出下伏的导电迹线102的一部分的开口106a。将以下步骤中形成的存储单元MU(如图2G中所示)可延伸到这些开口106a中，以与导电迹线102电连接。钝化层图案106的材料可包括碳化硅、氮氧化硅、碳氧化硅、氮化硅、相似材料或其组合。
参考图1及图2B，执行步骤S102，且在器件衬底100之上依序形成底部电极层108及底部电极层110、电阻可变材料层112及顶部电极层114的堆叠。在一些实施例中，底部电极层108及底部电极层110、电阻可变材料层112及顶部电极层114共形地形成在器件衬底100之上。如此，至少底部电极层108及底部电极层110延伸到开口106a(如图2A中所示)中，且底部电极层108及底部电极层110的顶表面、电阻可变层112的顶表面及顶部电极层114的顶表面可在与开口106a对应的位置处凹陷。另外，在一些实施例中，底部电极层110相对于电阻可变材料层112及顶部电极层114而具有足够的刻蚀选择性，且可通过选择合适的刻蚀剂在不同的步骤中执行底部电极层110的图案化以及电阻可变材料层112及顶部电极层114的图案化(如图2E及图2F中所示)。类似地，底部电极层110也可相对于底部电极层108而具有足够的刻蚀选择性，且可通过选择合适的刻蚀剂在不同的刻蚀步骤中将底部电极层108及底部电极层110图案化(如图2F及图2G中所示)。举例来说，底部电极层108的材料可包括氮化钛、氮化钽、钨、钛、钽、相似材料或其组合。另一方面，底部电极层110的材料可包括钌、铱、铂或其组合。另外，电阻可变材料层112的材料可包括氧化钽、氧化铪、氧化钽铝(TaAlO)、相似材料或其组合，且顶部电极层114的材料可包括氮化钛、氮化钽、钨、钛、钽、相似材料或其组合。此外，底部电极层108的厚度可处于
Figure BDA0002939473680000045
到
Figure BDA0002939473680000046
范围内。底部电极层110的厚度可处于
Figure BDA0002939473680000047
到
Figure BDA0002939473680000048
范围内。电阻可变材料层112的厚度可处于
Figure BDA0002939473680000049
到
Figure BDA00029394736800000410
范围内。顶部电极层114的厚度可处于
Figure BDA00029394736800000411
到
Figure BDA00029394736800000412
范围内。此外，底部电极层108及110的形成方法以及顶部电极层114的形成方法可分别包括沉积工艺，例如原子层沉积(atomic layerdeposition，ALD)工艺。另外，电阻可变材料层112的形成方法可包括化学气相沉积(chemical vapor deposition，CVD)工艺。
参考图1及图2C，执行步骤S104，且在顶部电极层114之上依序形成硬掩模层116及光刻胶图案118。在一些实施例中，硬掩模层116全局地形成在图2B中所示的结构之上。硬掩模层116可在以下图案化工艺(如图2D中所示)期间保护下伏的层(例如，顶部电极层114)不被损坏。在一些实施例中，硬掩模层116形成有足够大的厚度，以使得硬掩模层116可具有实质上平坦的顶表面。在替代实施例中，可对最初形成的硬掩模层执行平坦化工艺(例如，化学机械抛光(chemical mechanical polishing，CMP)工艺、刻蚀工艺、研磨工艺或其组合)，以形成具有实质上平坦的顶表面的硬掩模层116。此外，在一些实施例中，硬掩模层116的底部部分可向下突出到顶部电极层114的顶表面的凹陷中。硬掩模层116的材料可包括碳化硅、氮氧化硅、碳氧化硅、氮化硅、相似材料或其组合，且硬掩模层116的厚度可处于
Figure BDA0002939473680000041
到
Figure BDA0002939473680000042
范围内。另外，硬掩模层116的形成方法可包括CVD工艺或溶液工艺(例如，旋转涂布工艺)。另一方面，光刻胶图案118界定将在以下步骤中形成的硬掩模120(如图2D中所示)的位置、尺寸及形状。光刻胶图案118可由感光性材料制成，且可具有处于
Figure BDA0002939473680000043
到
Figure BDA0002939473680000044
范围内的厚度。另外，光刻胶图案118的形成方法可包括溶液工艺(例如，旋转涂布工艺)及光刻工艺。
如将参考图2D到图2G所述，在一些实施例中，通过多个步骤将硬掩模层116、顶部电极层114、电阻可变材料层112及底部电极层110及底部电极层108图案化。
参考图1及图2D，执行步骤S106，且通过使用光刻胶图案118作为掩模来将硬掩模层116图案化以形成硬掩模120。硬掩模120立于顶部电极层114上，且还可在以下步骤(如图2E到图2G中所示)中用作将下伏的顶部电极层114、电阻可变材料层112以及底部电极层110及底部电极层108图案化的掩模。在一些实施例中，用于形成硬掩模120的图案化工艺包括各向异性刻蚀工艺。在这些实施例中，硬掩模120的宽度可朝向下伏的顶部电极层114逐渐增大。另外，硬掩模120可相对于下伏的顶部电极层114而具有足够的刻蚀选择性，且顶部电极层114可在硬掩模120的形成期间用作刻蚀停止层。就硬掩模的俯视图来说，如在图2D中被虚线围绕的区中所绘示，硬掩模120的俯视图形状是实质上矩形或椭圆形的，且硬掩模120被排列成阵列。然而，所属领域的技术人员可根据设计要求修改硬掩模120的俯视图形状及排列，本公开并不仅限于此。在一些实施例中，在形成硬掩模120之后，通过例如灰化工艺或剥除工艺移除光刻胶图案108。
参考图1及图2E，执行步骤S108，且将顶部电极层114及电阻可变材料层112图案化以形成顶部电极122及电阻可变层124。在一些实施例中，用于形成顶部电极122及电阻可变层124的图案化工艺使用上覆的硬掩模120作为掩模，而不是使用由光刻工艺界定的光刻胶图案。在这些实施例中，此种图案化工艺可被视为自对准图案化工艺。所获得的堆叠(分别包括硬掩模120以及下伏的顶部电极122及电阻可变层124中的一者)立于底部电极层110上，且还可在以下步骤(如图2F及图2G中所示)中用作将底部电极层110及底部电极层108图案化的掩模。在一些实施例中，用于形成顶部电极122及电阻可变层124的图案化工艺包括各向异性刻蚀工艺。在这些实施例中，上述堆叠的宽度可朝向下伏的底部电极层110逐渐增大。另外，底部电极层110可相对于电阻可变层124及顶部电极122而具有足够的刻蚀选择性，且在形成顶部电极122及电阻可变层124时底部电极层110可用作刻蚀停止层。在一些实施例中，硬掩模120可在顶部电极122及电阻可变层124的形成期间被薄化。举例来说，经薄化硬掩模120具有处于
Figure BDA0002939473680000051
到
Figure BDA0002939473680000052
范围内的厚度。
参考图1及图2F，执行步骤S110，且将底部电极层110图案化以形成底部电极126。底部电极126中的每一者位于底部电极层108中的一者与上覆的电阻可变层124之间，且底部电极126的侧壁126S在侧向上从电阻可变层124的侧壁124S凹陷且凹入(concave)。在一些实施例中，使用各向同性刻蚀工艺来执行对底部电极层110的图案化以形成底部电极126。在底部电极层108相对于底部电极126(或如图2E中所示的底部电极层110)具有足够的刻蚀选择性的这些实施例中，底部电极层108可在所述各向同性刻蚀工艺期间用作刻蚀停止层。另外，分别包括硬掩模120以及下伏的顶部电极122及电阻可变层124中的一者的堆叠在各向同性刻蚀工艺期间用作掩模，以使得移除底部电极层110的未被所述堆叠覆盖的部分。另外，在各向同性刻蚀工艺期间，沿着侧向方向进一步刻蚀底部电极层110的被上述堆叠覆盖的部分，以使得所形成的底部电极126在侧向上凹陷且与上覆堆叠的图案相比而大小变小。如对底部电极126的侧壁126S及上覆的电阻可变层124的侧壁124S中的一者加以说明的放大图(即，图2F中被虚线围绕的区)中所示，侧壁126S从侧壁124S凹入(从上覆的堆叠的侧壁凹入)，且侧壁126S具有弯曲表面。从放大图来看，底部电极126的凹入侧壁126S的最凹部分(最凹陷部分)接近电阻可变层124的底表面，原因在于在各向同性刻蚀工艺期间，底部电极层110中更接近电阻可变层124的底表面的部分(即，上部部分)可比底部电极层110中更远离电阻可变层124的底表面的部分(即，下部部分)更长时间地暴露于刻蚀剂。由于底部电极126在接近电阻可变层124处具有其最凹陷部分(即，在侧向上被刻蚀最多的部分)，因此可确保沿着顶部电极122的侧壁及电阻可变层124的侧壁的可能漏电路径不会延伸到底部电极126的侧壁。在一些实施例中，在侧向上从沿着上覆的堆叠的侧壁的延伸线(点线)到侧壁126S的弯曲表面测量底部电极126的凹陷深度RD的情况下，所述凹陷深度RD可从底部电极126的顶表面到底部电极126的底表面逐渐减小。作为另外一种选择，底部电极126的侧壁126S可以是倾斜侧壁。可通过调谐各向同性刻蚀工艺的工艺参数来调整底部电极126的侧壁126S，且本公开并不仅限于此。在一些实施例中，底部电极126的凹陷深度RD可处于
Figure BDA0002939473680000061
到
Figure BDA0002939473680000062
范围内，而底部电极126的厚度T126可处于
Figure BDA0002939473680000063
到
Figure BDA0002939473680000064
范围内。在凹陷深度RD向下减小的这些实施例中，凹陷深度RD的最大值可处于
Figure BDA0002939473680000065
到
Figure BDA0002939473680000066
范围内，而凹陷深度RD的最小值可处于
Figure BDA0002939473680000067
到
Figure BDA0002939473680000068
范围内。另外，在一些实施例中，用于形成底部电极126的各向同性刻蚀工艺的刻蚀剂不同于用于形成硬掩模120、顶部电极122及电阻可变层124(如参考图2D及图2E所述)的各向异性刻蚀工艺的刻蚀剂。举例来说，当底部电极126的材料包括钌时，各向同性刻蚀工艺的刻蚀剂可包括氧。另一方面，用于形成硬掩模120的各向异性刻蚀工艺的刻蚀剂可包括氟、碳氟化合物(例如，CH2F2、CF4、CHF3等)、碳硫化合物(例如，SF6等)、相似刻蚀剂或其组合，且用于形成硬掩模120、顶部电极122及电阻可变层124的各向异性刻蚀工艺的刻蚀剂可包括氯化合物或溴化合物(例如Cl2、HBr、BCl3等)。
参考图1及图2G，执行步骤S112，且将底部电极层108图案化以形成底部电极128。每一底部电极128及上覆的底部电极126可共同被视为复合底部电极130。复合底部电极130通过形成在器件衬底100中的内连线结构(例如，包括导电迹线102)电连接到电子器件(未示出)。在一些实施例中，用于形成底部电极128的图案化工艺包括各向异性刻蚀工艺，所述各向异性刻蚀工艺使用上覆的堆叠作为掩模。在这些实施例中，用于形成底部电极128的图案化工艺可被视为自对准工艺。另外，用作掩模的堆叠可分别包括电阻可变层124、顶部电极122及硬掩模120。每一底部电极128的侧壁128S可沿着这些堆叠中的上覆堆叠的侧壁的延伸方向延伸。由于底部电极126的侧壁126S在侧向上从这些上覆的堆叠的侧壁凹陷，因此底部电极126的侧壁126S现在可在侧向上从使用这些堆叠作为掩模而被图案化的下伏的底部电极128的侧壁128S凹陷且凹入。另外，如对底部电极126及下伏的底部电极128中的一者的俯视图加以说明的放大图(即，图2G中被虚线围绕的区)中所示，在底部电极126的凹陷深度向下减小的这些实施例中，每一底部电极126的顶表面的面积可小于下伏的底部电极128的面积，而每一底部电极126的底表面的面积可与下伏的底部电极128的面积接近或实质上相同。在一些实施例中，用于形成底部电极128的各向异性刻蚀工艺的刻蚀剂不同于用于形成底部电极126的各向同性刻蚀工艺(如所述参考图2F)的刻蚀剂。举例来说，用于形成底部电极128的各向异性刻蚀的刻蚀剂可包括卤素化学品(例如，CF4、Cl2、BCl3、HBr等)，而当底部电极126的材料包括钌时用于形成底部电极126的各向同性刻蚀的刻蚀剂可包括氧。在一些实施例中，将钝化图案106的未被上述堆叠覆盖的部分薄化，而钝化图案106的位于这些堆叠之下的其他部分的厚度可保持不变。在这些实施例中，钝化图案106的不同部分之间的阶梯高度H106可处于
Figure BDA0002939473680000071
到
Figure BDA0002939473680000072
范围内。此外，在一些实施例中，在形成底部电极128期间也将硬掩模120薄化。所属领域的技术人员可通过调谐各向异性刻蚀工艺的工艺参数来调整硬掩模120的厚度减小量，只要经薄化硬掩模120仍覆盖下伏的顶部电极122即可。本公开并不仅限于硬掩模120的所述厚度减小量。
至此，多个存储单元MU形成在器件衬底100之上。每一存储单元MU包括顶部电极122、复合底部电极130及位于顶部电极122与复合底部电极130之间的电阻可变层124。另外，每一存储单元MU还可包括设置在顶部电极122之上的硬掩模120。在一些实施例中，存储单元MU设置在钝化图案106之上，且可被视为穿透过钝化图案106且与导电迹线102电接触。
参考图1及图2H，执行步骤S114，且在器件衬底100及存储单元MU之上依序形成钝化层132以及介电层134及介电层136。在一些实施例中，钝化层132共形地形成在器件衬底100及存储单元MU之上。这样一来，钝化图案106的暴露表面及存储单元MU的暴露表面当前被钝化层132覆盖。在某些实施例中，钝化层132不与底部电极126实体接触。在这些实施例中，空气隙AG可形成在每一底部电极126与钝化层132之间。空气隙AG可分别环绕底部电极126。介电层134形成在钝化层132之上。在一些实施例中，分别界定在相邻的存储单元MU之间的凹陷被介电层134填充，且钝化层132的位于存储单元MU上方的部分可被介电层134覆盖。另外，在一些实施例中，可对介电层134执行平坦化工艺，以使得介电层134可具有实质上平坦的顶表面。在介电层134之上形成介电层136，且介电层136也可具有实质上平坦的顶表面。钝化层132的材料可包括碳化硅、氮氧化硅、碳氧化硅、氮化硅、相似材料或其组合，而介电层134及136的材料可包括氧化硅、低介电常数(low-k)介电材料(例如，介电常数为约1.5或小于1.5的介电材料)、相似材料或其组合。另外，用于形成钝化层132的方法可包括CVD工艺，而用于形成介电层134及136的方法可包括CVD工艺或溶液工艺(例如，旋转涂布工艺)。
参考图1及图2I，执行步骤S116，且形成导通孔138及导电迹线140。导通孔138穿透介电层134、钝化层132及硬掩模120，以与顶部电极122电连接。在一些实施例中，导通孔138的底表面可向下突出到顶部电极122的顶表面处的凹陷中。在介电层136中形成导电迹线140，且导电迹线140分别与下伏的导通孔138电接触。在一些实施例中，导电迹线140在图3A中示例性示出的存储器集成电路中用作位线。在一些实施例中，导通孔138及导电迹线140的材料可包括铜、铝、铝-铜合金、相似材料或其组合。另外，在一些实施例中，导通孔138及导电迹线140可通过双镶嵌工艺形成。在这些实施例中，通过多种光刻工艺及刻蚀工艺在介电层134及136中形成通孔及沟槽，且然后通过沉积工艺(例如，PVD工艺)、镀覆工艺(例如，电镀覆工艺或无电镀覆工艺)或其组合在这些通孔及沟槽中形成导电材料，以形成导通孔138及导电迹线140。
至此，形成多个存储器器件10。每一存储器器件10包括存储单元MU中的一者，且还可包括电连接到此存储单元MU的导通孔138以及导电迹线102及导电迹线140。在设定操作(或被称为形成工艺)期间，形成穿透过电阻可变层124的导电细丝(未示出)，使电阻可变层124处于低电阻状态(或被称为接通状态)。另一方面，在复位操作期间，将导电细丝切断或者电阻可变层124中不存在导电细丝，使得电阻可变层124处于高电阻状态(或被称为关断状态)。在一些实施例中，导电迹线102及导电迹线140被配置成接收电压且在电阻可变层124的底端及顶端两端提供偏压，以执行上述设定操作及复位操作。
如上所述，存储器器件10包括存储单元MU，存储单元MU包括复合底部电极130、顶部电极122及夹置在复合底部电极130与顶部电极122之间的电阻可变层124。复合底部电极130包括底部电极128及设置在底部电极128之上的底部电极126。底部电极126的侧壁126S在侧向上从存储单元MU的其他部分的侧壁凹陷且凹入。因此，沿着存储单元MU的侧壁从顶部电极122到复合底部电极130的隔离距离增大。另外，在使底部电极126在侧向上凹陷期间，可移除可能残留在顶部电极122与复合底部电极130之间的导电材料。因此，顶部电极122与复合底部电极130之间的隔离得以改善。与设置环绕顶部电极122的间隔件(复合底部电极130的图案将由所述环绕间隔件的外轮廓界定)相比，由于是使用不具有所述环绕间隔件的较小掩模来将根据本公开实施例的复合底部电极130图案化，因此复合底部电极130可具有较小的占用面积。这样一来，可在不减小在侧向上相邻的存储单元MU之间的间隔(即，在侧向上相邻的复合底部电极130之间的间隔)的情况下确保顶部电极122与复合底部电极130之间的隔离，因此在侧向上相邻的存储单元MU之间的隔离也可得以改善。此外，通过省略上述间隔件的形成，可节约至少一个沉积步骤及至少一个刻蚀步骤。因此，降低制造成本。
图3A是说明根据本公开一些实施例的存储器集成电路的等效电路图。
参考图3A，在一些实施例中，每一电阻式存储器RM与串联连接到所述电阻式存储器RM的晶体管T共同地构成存储胞MC。多个存储胞MC可排列成阵列，且构成存储器集成电路20，例如RRAM集成电路。可通过图2I中所示的存储器器件10实施图3A中所示的电阻式存储器RM，且图2I中所示的存储器器件10的存储单元MU在图3A中被绘示为可变电阻器。晶体管T可以是形成在图2A到图2I中所示的器件衬底100中的电子器件中的一些电子器件。每一晶体管T的栅极端子电连接到例如沿方向X延伸的字线WL，且每一晶体管T的源极端子及漏极端子分别电连接到例如沿方向X延伸的源极线SL及电阻式存储器RM中的一者的存储单元MU。一行晶体管T可共享字线WL中的一者以及源极线SL中的一者。另外，可通过形成在图2A到图2I中所示的器件衬底100中的内连线结构来实现漏极端子与存储单元MU之间的电连接，且此类内连线结构可包括导电迹线102。此外，存储单元MU还电连接到例如沿方向Y延伸位线BL，以使得每一存储单元MU电连接在晶体管T中的一者与位线BL中的一者之间。一列存储单元MU可共享位线BL中的一者。在一些实施例中，可将位线BL实施为图2I中所示的导电迹线140。
如上所述，由于每一晶体管T电连接到电阻式存储器RM中的一者。因此存储器集成电路20具有“1T1R”配置。然而，本公开的存储器集成电路可形成为其他配置，包括“1TNR”配置(即，每一晶体管T与多个电阻式存储器RM电连接)、“相交点”配置(即，每一存储胞中不存在晶体管)等。所属领域的技术人员可根据设计要求修改存储器集成电路的配置，本公开并不仅限于此。
图3B是说明图3A中所示的存储胞MC中的一者的示意图。如图3B中所示，每一存储胞MC包括晶体管T中的一者及电阻式存储器RM中的一者。晶体管T形成在器件衬底100中，而电阻式存储器RM形成在器件衬底100之上。器件衬底100可包括半导体衬底W。晶体管T的栅极端子G形成在半导体衬底W之上。在一些实施例中，晶体管T的源极端子S及漏极端子D嵌置在半导体衬底W中。另一方面，器件衬底100的内连线结构形成在半导体衬底W之上，且可包括立于源极端子S及漏极端子D上的接触插塞CP，且包括多个金属化层。金属化层可包括导电迹线M1、导电迹线M2、导电迹线M3及导电迹线M4，且包括导通孔V1及导通孔V2。导电迹线M1、导电迹线M2、导电迹线M3及导电迹线M4沿着与半导体衬底W的顶表面实质上平行的方向延伸，且按照数字次序堆叠在半导体衬底W之上。导通孔V1及导通孔V2中的每一者电连接于在垂直方向上相邻的导电迹线(例如，导电迹线M1与导电迹线M2)之间。在一些实施例中，电阻式存储器RM电连接在导电迹线M3与导电迹线M4之间。在这些实施例中，导电迹线M4可用作位线BL，如图3A中所示。另外，导电迹线M3及导电迹线M4可分别被实施为图2I中所示的导电迹线102及导电迹线140，且图3B中省略图2I中所示的导通孔138。
图4A到图4C是处于根据本公开一些实施例的存储器器件的制造方法期间的各个阶段处的结构的示意性剖视图。将参考图4A到图4C加以阐述的实施例类似于参考图1及图2A到图2I所详述的实施例。将仅阐述两者之间的差异，相同或类似的部件将不再赘述。
参考图1、图2D及图4A，在执行步骤S100、步骤S102、步骤S104及步骤S106之后，将图2D中所示的顶部电极层114、电阻可变材料层112及底部电极层110图案化以形成顶部电极122、电阻可变层124及初始底部电极126’。在一些实施例中，用于形成顶部电极122、电阻可变层124及初始底部电极126’的图案化工艺包括各向异性刻蚀工艺。硬掩模120可在此各向异性刻蚀工艺期间用作掩模。这样一来，可移除顶部电极层114、电阻可变材料层112及底部电极层110的未被硬掩模120覆盖的部分，而这些层的被硬掩模120覆盖的部分可保留下来。在一些实施例中，下伏的底部电极层108可在此各向异性刻蚀工艺期间用作刻蚀停止层，且当此各向异性刻蚀工艺完成时可暴露出来。由于使用各向异性刻蚀工艺来形成顶部电极122、电阻可变层124及初始底部电极126’，因此这些层的侧壁可能不会从彼此凹陷或突出。在一些实施例中，顶部电极122的侧壁、电阻可变层124的侧壁及初始底部电极126’的侧壁彼此实质上共面。在此各向异性刻蚀工艺中使用的刻蚀剂可能够移除顶部电极层114的材料、电阻可变材料层112的材料及底部电极层110的材料。举例来说，在此各向异性刻蚀工艺中使用的刻蚀剂可包括氩系刻蚀剂、氧系刻蚀剂及氟氯混合物系刻蚀剂。
参考图4A及图4B，使初始底部电极126’的侧壁在侧向上相对于上覆层的侧壁凹陷且凹入，以形成底部电极126a。在一些实施例中，使用各向同性刻蚀工艺来形成底部电极126a，而移除初始底部电极126’的周边区。可通过调整此各向同性刻蚀工艺的工艺时间来控制底部电极126a的侧壁126aS的凹陷深度RD。如在对底部电极126a中的一者的侧壁126aS加以说明的放大图(即，在图4B中被虚线围绕的区)中所示，每一底部电极126a的凹入侧壁126aS的凹陷深度RD在底部电极126a的最顶部部分处可能不是最大的(如参考图2F所述)，原因在于底部电极126a的实质上整个侧壁均等地暴露于刻蚀剂。在一些实施例中，凹陷深度RD可在底部电极126a的约一半厚度处是最大的，且在接近底部电极126a的顶表面及底表面处是最小的。换句话说，每一底部电极126a的侧壁126aS的最凹部分可位于底部电极126a的大约一半厚度处。举例来说，底部电极126a的侧壁126aS可实质上呈现抛物线形凹入表面。另外，此抛物线形凹入表面可关于实质上水平的轴线对称。在一些实施例中，凹陷深度RD的最大值可处于
Figure BDA0002939473680000111
到
Figure BDA0002939473680000112
范围内，而凹陷深度RD的最小值可处于
Figure BDA0002939473680000113
到
Figure BDA0002939473680000114
范围内。
随后，参考图1及图4C，执行步骤S112、步骤S114及步骤S116，且形成存储器器件10a。图4C中所示的存储器器件10a类似于图2I中所示的存储器器件10，但图4C中所示的每一底部电极126a的侧壁126aS的形状不同于图2I中所示的每一底部电极126的侧壁126S的形状。在一些实施例中，钝化层132不与底部电极126a实体接触，且空气隙AG’形成在钝化层132与底部电极126a之间。这样一来，每一空气隙AG’的内轮廓由对应底部电极126a的侧壁126aS界定，所述侧壁126aS在底部电极126a的约一半厚度处凹陷得最多。
图5A及图5B是处于图4C中所示的存储单元的制造方法期间的各个阶段处的结构的示意性剖视图。将参考图5A及图5B阐述的实施例类似于参考图4A到图4C所详述的实施例。将仅阐述两者之间的差异，相同或类似的部件将不再赘述。
参考图1及图5A，在执行步骤S100、步骤S102、步骤S104及步骤S106之后，将顶部电极层114、电阻可变材料层112、底部电极层110及底部电极层108图案化以形成顶部电极122、电阻可变层124、初始底部电极126’及底部电极128。在一些实施例中，用于形成顶部电极122、电阻可变层124、初始底部电极126’及底部电极128的图案化工艺包括各向异性刻蚀工艺。硬掩模120可在此各向异性刻蚀工艺期间用作掩模。这样一来，可移除顶部电极层114、电阻可变材料层112、底部电极层110及底部电极层108的未被硬掩模120覆盖的部分，而这些层的被硬掩模120覆盖的部分可保留下来。在一些实施例中，此各向异性刻蚀工艺在钝化图案106处停止。在某些实施例中，钝化图案106的未被硬掩模120覆盖的部分被薄化，而钝化图案106的位于硬掩模120之下的其他部分的厚度可保持不变。由于使用各向异性刻蚀工艺来形成顶部电极122、电阻可变层124、初始底部电极126’及底部电极128，因此这些层的侧壁可不会从彼此凹陷或突出。在一些实施例中，顶部电极122的侧壁、电阻可变层124的侧壁、初始底部电极126’的侧壁及底部电极128的侧壁彼此实质上共面。在此各向异性刻蚀工艺中使用的刻蚀剂可能够移除顶部电极层114的材料、电阻可变材料层112的材料、底部电极层110的材料及底部电极层108的材料。举例来说，在此各向异性刻蚀工艺中使用的刻蚀剂可包括氩系刻蚀剂、氧系刻蚀剂以及氟和氯的混合物系刻蚀剂。
参考图5A及图5B，初始底部电极126’的侧壁在侧向上相对于上覆层的侧壁及下伏层的侧壁凹陷且凹入，以形成底部电极126a。用于形成图5B中所示的底部电极126a的方法类似于用于形成图4B中所示的底部电极126a的方法，但图5B中所示的底部电极126a是在形成下伏的底部电极128之后形成。因此，图5B中所示的底部电极126a的侧壁126aS与图4B中所示的底部电极126a的侧壁126aS的类似之处在于在底部电极126a的约一半厚度处凹陷得最多。
随后，参考图1及图4C，执行步骤S114及步骤S116，且形成存储器器件10a。
图6A及图6B是说明根据本公开一些实施例的存储器器件10b及存储器器件10c的示意性剖视图。图6A及图6B中所示的存储器器件10b及存储器器件10c类似于图2I及图4C中所示的存储器器件10及10a。将仅阐述两者之间的差异，相同或相似的部件将不再赘述。
参考图2I及图6A，图6A中所示的存储器器件10b类似于图2I中所示的存储器器件10，但图6A中所示的钝化层132a与底部电极126之间不存在空气隙。在一些实施例中，钝化层132a填充由底部电极126、上覆的电阻可变层124及下伏的底部电极128界定的腔，且与底部电极126的侧壁126S实体接触。在这些实施例中，钝化层132a的表面还可具有与这些当前经填充腔对应的凹陷。用于形成图6A中所示的钝化层132a的方法可包括ALD工艺。
参考图4C及图6B，类似地，图6B中所示的存储器器件10c与图4C中所示的存储器器件10a之间的差异在于图6B中所示的钝化层132a与底部电极126a之间不存在空气隙。在一些实施例中，钝化层132a填充由底部电极126a、上覆的电阻可变层124及下伏的底部电极128界定的腔，且钝化层132a与底部电极126a的侧壁126aS实体接触。另外，钝化层132a的表面可在这些当前经填充腔的对应处凹陷。用于形成图6B中所示的钝化层132a的方法可包括ALD工艺。
如上所述，根据本公开实施例的存储器器件包括存储单元，所述存储单元包括复合底部电极、顶部电极及夹置在所述复合底部电极与所述顶部电极之间的电阻可变层。复合底部电极包括第一底部电极及设置在所述第一底部电极之上的第二底部电极。第二底部电极的侧壁在侧向上从存储单元的其他部分凹陷且凹入。因此，沿着存储单元的侧壁从顶部电极到复合底部电极的隔离距离增大。另外，在使底部电极在侧向上凹陷期间，可移除残留在顶部电极与复合底部电极之间的导电材料的可能残余。因此，改善顶部电极与复合底部电极之间的隔离。与设置环绕顶部电极的间隔件(复合底部电极的图案将由所述环绕间隔件的外轮廓界定)相比，由于是使用不具有所述环绕间隔件的较小掩模来将根据本公开实施例的复合底部电极图案化，因此所述复合底部电极可具有较小的占用面积。这样一来，可在不减小在侧向上相邻的存储单元之间的间隔(即，在侧向上相邻的复合底部电极之间的间隔)的情况下确保顶部电极与复合底部电极之间的隔离，因此在侧向上相邻的存储单元之间的隔离也可得以改善。此外，通过省略上述间隔件的形成，可节约至少一个沉积步骤及至少一个刻蚀步骤。因此，降低制造成本。
在本公开的一方面，提供一种存储器器件。所述存储器器件包括复合底部电极、顶部电极及设置在所述复合底部电极与所述顶部电极之间的电阻可变层。所述复合底部电极包括第一底部电极及设置在所述第一底部电极之上的第二底部电极。第二底部电极的侧壁在侧向上相对于所述第一底部电极层的侧壁及所述电阻可变层的侧壁凹陷。
在一些实施例中，存储器器件还包括：硬掩模，设置在所述顶部电极之上。在一些实施例中，其中所述硬掩模的侧壁与所述顶部电极的侧壁、所述电阻可变层的所述侧壁及所述第一底部电极的所述侧壁实质上共面。在一些实施例中，存储器器件还包括：钝化层，覆盖所述复合底部电极、所述电阻可变层及所述顶部电极。在一些实施例中，其中所述钝化层与所述顶部电极的侧壁实体接触。在一些实施例中，其中所述钝化层与所述复合底部电极的所述第二底部电极的所述侧壁实体接触。在一些实施例中，其中空气隙位于所述第二底部电极的所述侧壁与所述钝化层之间。在一些实施例中，其中所述第二底部电极被所述空气隙环绕。在一些实施例中，其中所述第二底部电极的所述侧壁具有弯曲表面，且所述第二底部电极的所述侧壁的最凹部分位于所述电阻可变层的底表面处。在一些实施例中，其中所述第二底部电极的所述侧壁具有弯曲表面，且所述第二底部电极的所述侧壁的最凹部分位于所述第二底部电极的大约一半厚度处。
在本公开的另一方面，提供一种存储器集成电路。所述存储器集成电路包括多个存储胞、多条位线及多条字线。所述多个存储胞排列成阵列。所述多个存储胞中的每一者包括存储器器件，且所述存储器器件包括复合底部电极、顶部电极、位于所述复合底部电极与所述顶部电极之间的电阻可变层以及覆盖所述顶部电极、所述电阻可变层及所述复合底部电极的钝化层。所述复合底部电极包括第一底部电极及设置在所述第一底部电极之上的第二底部电极。所述第二底部电极的侧壁在侧向上相对于所述第一底部电极的侧壁及所述电阻可变层的侧壁凹陷。所述多条位线沿着第一方向延伸。所述多条字线沿着与所述第一方向交叉的第二方向延伸。所述存储器器件中的每一者电连接在所述多条位线中的一者与所述多条字线中的一者之间。
在一些实施例中，其中所述钝化层与所述复合底部电极的所述第二底部电极的所述侧壁实体接触。在一些实施例中，其中空气隙位于所述第二底部电极的所述侧壁与所述钝化层之间。在一些实施例中，其中环绕所述第二底部电极的空气隙位于所述第二底部电极的所述侧壁与所述钝化层之间。在一些实施例中，其中所述多个存储胞中的每一者还包括晶体管，所述晶体管的源极端子及漏极端子中的一者电连接到所述存储器器件，所述源极端子及所述漏极端子中的另一者电连接到源极线，且所述晶体管的栅极端子连接到所述多条字线中的一者。
在本公开的又一方面，提供一种存储器器件的制造方法。所述方法包括：在器件衬底之上依序形成第一底部电极层、第二底部电极层、电阻可变材料层、顶部电极层及硬掩模层；将所述硬掩模层图案化以形成硬掩模；使用所述硬掩模作为掩模将所述顶部电极层图案化，将所述电阻可变材料层图案化、将所述第二底部电极层图案化以及将所述第一底部电极层图案化；以及使所述第二底部电极层在侧向上相对于经图案化的所述电阻可变材料层凹陷。
在一些实施例中，其中在将所述电阻可变材料层图案化之后且在将所述第一底部电极层图案化之前，使用所述硬掩模作为所述掩模来执行一个单一刻蚀工艺以将所述第二底部电极层图案化以及使所述第二底部电极层在侧向上凹陷。在一些实施例中，其中使用所述硬掩模作为所述掩模来执行第一刻蚀工艺以将所述第二底部电极层图案化，且执行第二刻蚀工艺来使所述第二底部电极层在侧向上凹陷，并且所述第一刻蚀工艺与所述第二刻蚀工艺是不同的刻蚀工艺。在一些实施例中，其中用于使所述第二底部电极层在侧向上凹陷的所述第二刻蚀工艺是在将所述第一底部电极层图案化之前执行。在一些实施例中，其中用于使所述第二底部电极层在侧向上凹陷的所述第二刻蚀工艺是在将所述第一底部电极层图案化之后执行。
上述内容概述了数个实施例的特征，以使所属领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本公开的精神及范围，且其可在不背离本公开的精神及范围的情况下在本文中做出各种变化、替代及更改。

Claims (13)

1.一种存储器器件，包括：
复合底部电极；
顶部电极；以及
电阻可变层，设置在所述复合底部电极与所述顶部电极之间，
其中所述复合底部电极包括第一底部电极及设置在所述第一底部电极之上的第二底部电极，且所述第二底部电极的侧壁在侧向上相对于所述第一底部电极的侧壁及所述电阻可变层的侧壁凹入。
2.根据权利要求1所述的存储器器件，还包括：
硬掩模，设置在所述顶部电极之上。
3.根据权利要求1所述的存储器器件，还包括：
钝化层，覆盖所述复合底部电极、所述电阻可变层及所述顶部电极。
4.根据权利要求3所述的存储器器件，其中所述钝化层与所述复合底部电极的所述第二底部电极的所述侧壁实体接触。
5.根据权利要求3所述的存储器器件，其中空气隙位于所述第二底部电极的所述侧壁与所述钝化层之间。
6.根据权利要求1所述的存储器器件，其中所述第二底部电极的所述侧壁具有弯曲表面，且所述第二底部电极的所述侧壁的最凹部分位于所述电阻可变层的底表面处。
7.根据权利要求1所述的存储器器件，其中所述第二底部电极的所述侧壁具有弯曲表面，且所述第二底部电极的所述侧壁的最凹部分位于所述第二底部电极的大约一半厚度处。
8.一种存储器集成电路，包括：
多个存储胞，排列成阵列，其中所述多个存储胞中的每一者包括存储器器件，且所述存储器器件包括复合底部电极、顶部电极、位于所述复合底部电极与所述顶部电极之间的电阻可变层及覆盖所述顶部电极、所述电阻可变层及所述复合底部电极的钝化层，其中所述复合底部电极包括第一底部电极及设置在所述第一底部电极之上的第二底部电极，且所述第二底部电极的侧壁在侧向上相对于所述第一底部电极的侧壁及所述电阻可变层的侧壁凹入；
多条位线，沿着第一方向延伸；以及
多条字线，沿着与所述第一方向交叉的第二方向延伸，其中所述存储器器件中的每一者电连接在所述多条位线中的一者与所述多条字线中的一者之间。
9.一种存储器器件的制造方法，包括：
在器件衬底之上依序形成第一底部电极层、第二底部电极层、电阻可变材料层、顶部电极层及硬掩模层；
将所述硬掩模层图案化以形成硬掩模；
使用所述硬掩模作为掩模将所述顶部电极层图案化，将所述电阻可变材料层图案化、将所述第二底部电极层图案化以及将所述第一底部电极层图案化；以及
使所述第二底部电极层在侧向上相对于经图案化的所述电阻可变材料层凹陷。
10.根据权利要求9所述的存储器器件的制造方法，其中在将所述电阻可变材料层图案化之后且在将所述第一底部电极层图案化之前，使用所述硬掩模作为所述掩模来执行一个单一刻蚀工艺以将所述第二底部电极层图案化以及使所述第二底部电极层在侧向上凹陷。
11.根据权利要求9所述的存储器器件的制造方法，其中使用所述硬掩模作为所述掩模来执行第一刻蚀工艺以将所述第二底部电极层图案化，且执行第二刻蚀工艺来使所述第二底部电极层在侧向上凹陷，并且所述第一刻蚀工艺与所述第二刻蚀工艺是不同的刻蚀工艺。
12.根据权利要求11所述的存储器器件的制造方法，其中用于使所述第二底部电极层在侧向上凹陷的所述第二刻蚀工艺是在将所述第一底部电极层图案化之前执行。
13.根据权利要求11所述的存储器器件的制造方法，其中用于使所述第二底部电极层在侧向上凹陷的所述第二刻蚀工艺是在将所述第一底部电极层图案化之后执行。
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