KR102518679B1 - 비휘발성 메모리 디바이스 및 제조 기술 - Google Patents

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Abstract

하드 마스크 절연체를 갖는 메모리 셀 및 그 제조 방법이 제공된다. 일부 실시예들에서, 메모리 셀 스택이 기판 위에 형성되며, 메모리 셀 스택은 하부 전극층, 하부 전극층 위의 저항성 스위칭 유전체층 및 저항성 스위칭 유전체층 위의 상부 전극층을 갖는다. 상부 전극층 위에 제 1 절연층이 형성된다. 제 1 절연층 위에 제 1 금속 하드 마스킹층이 형성된다. 그런 다음, 제 1 금속 하드 마스킹층, 제 1 절연층, 상부 전극층 및 저항성 스위칭 유전체층을 패터닝하여 제 1 금속 하드 마스크, 하드 마스크 절연체, 상부 전극, 및 저항성 스위칭 유전체를 형성하기 위해 일련의 에칭이 수행된다.

Description

비휘발성 메모리 디바이스 및 제조 기술 {NON-VOLATILE MEMORY DEVICE AND MANUFACTURING TECHNOLOGY}
많은 현대의 전자 장치는 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리(non-volatile memory; NVM)일 수 있다. 비휘발성 메모리는 전원이 없을 때 데이터를 저장할 수 있는 반면, 휘발성 메모리는 그렇지 않다. 자기 저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 및 저항 랜덤 액세스 메모리(resistive random access memory; RRAM)와 같은 비휘발성 메모리는 비교적 간단한 구조 및 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 로직 제조 공정과의 호환성으로 인해 차세대 비휘발성 메모리 기술의 유망한 후보이다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 메모리 셀을 제조하기 위한 개략도를 도시한다.
도 2는 절연층을 포함하는 하드 마스킹 스택을 갖는 메모리 셀의 일부 실시예들의 단면도를 도시한다.
도 3은 다수의 절연층을 포함하는 하드 마스킹 스택을 갖는 도 2의 메모리 셀의 일부 대안적인 실시예들의 단면도를 도시한다.
도 4는 절연 하드 마스크를 갖는 메모리 셀의 일부 실시예들의 단면도를 도시하며, 여기서 도 4의 메모리 셀은 하드 마스킹 스택에 따라 도 2 또는 도 3의 메모리 셀을 패터닝한 이후의 최종 제품일 수 있다.
도 5는 절연 하드 마스크를 갖는 도 5의 메모리 셀의 일부 대안적인 실시예들의 단면도를 도시한다.
도 6은 절연 하드 마스크를 갖는 도 4 및 도 5의 메모리 셀의 일부 대안적인 실시예들의 단면도를 도시한다.
도 7은 도 4, 도 5 또는 도 6의 메모리 셀을 갖는 집적 회로의 일부 실시예들의 단면도를 도시한다.
도 8 내지 도 19는 다양한 제조 단계에서 메모리 셀을 포함하는 집적 회로의 일부 실시예들의 일련의 단면도를 도시한다.
도 20은 메모리 셀을 갖는 집적 회로를 제조하기 위한 방법의 일부 실시예들의 흐름도를 도시한다.
본 개시는 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "상부", "하부", "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
또한, "제 1", "제 2", "제 3" 등은 도면 또는 일련의 도면들의 상이한 요소들을 구별하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. "제 1", "제 2", "제 3" 등은 대응하는 요소를 설명하기 위한 것이 아니다. 따라서, 제 1 도면과 관련하여 설명된 "제 1 유전체층"은 다른 도면과 관련하여 설명된 "제 1 유전체층"에 반드시 대응할 필요는 없다.
자기 저항 랜덤 액세스 메모리(MRAM) 또는 저항 랜덤 액세스 메모리(RRAM)와 같은 비휘발성 메모리는 메모리 셀 어레이를 포함한다. 메모리 셀은 저항성 스위칭 유전체에 의해 분리된 상부 전극 및 하부 전극의 스택을 포함한다. 한 쌍의 전극에 인가된 전압에 따라, 저항성 스위칭 유전체는 제 1 데이터 상태(예를 들어, '0' 또는 'RESET')와 관련된 높은 저항 상태와 제 2 데이터 상태(예를 들어, '1' 또는 'SET')와 관련된 낮은 저항 상태 사이에서 가역 변화를 겪을 것이다. 저항성 스위칭 유전체는 다양한 물질로 제조될 수 있다. 예를 들어, 저항성 스위칭 유전체층은 고정 자성층 및 자유 자성층을 갖는 자기 터널 접합(magnetic tunnel junction; MTJ) 구조물을 포함할 수 있으며, 이는 유전체 장벽층에 의해 수직으로 분리된다. 피치 크기를 줄이는 것에 대한 요구가 계속됨에 따라, 메모리 셀 스택을 낮은 치수 및 매우 조밀한 피치로 패터닝하는 것은 메모리 셀 스택을 에칭하기가 어렵기 때문에 고밀도 비휘발성 메모리에 대한 과제로 남아있다. 일부 실시예들에서, 하드 마스킹 스택이 패터닝 공정에 사용된다. 하드 마스킹 스택은 실리콘 질화물 또는 실리콘 산질화물과 같은 유전체 물질로 제조된 유전체 하드 마스킹층뿐만 아니라 탄탈럼 또는 탄탈럼 질화물과 같은 금속 또는 금속 합금으로 제조된 하나 이상의 금속 하드 마스킹층을 포함할 수 있다. 예로서 도 1의 단면도(100)를 참조하면, 하드 마스킹 스택(202')이 패터닝을 위해 메모리 셀 스택(204') 상에 형성된다. 하드 마스킹 스택(204')은 제 1 금속 하드 마스킹층(1110) 및 제 2 금속 하드 마스킹층(1114), 예를 들어, 탄탈럼 질화물층 및 탄탈럼층을 포함할 수 있다. 메모리 셀 스택(204')의 상부 전극층(1006)을 패터닝하여 상부 전극(118)을 형성한 후, 출원인은 제 1 금속 하드 마스킹층(1110) 및 제 2 금속 하드 마스킹층(1114)의 수축 및 넥킹 부분이 각각 1110s, 1114s로 둥글게 된 것을 관찰하였다. 인접한 금속에 대한 갈바닉 효과가 이 문제에 기여한다. 낮은 산화 환원 전위를 갖는 상이한 금속과 접촉할 때 금속이 산화되기 쉽다. 여기서, 금속 하드 마스킹층(1110, 1114)은 상부 전극층(1006)보다 큰 음의 산화 환원 전위를 가지므로, 상부 전극층(1006)의 패터닝 동안 산화 및 에칭된다. 예를 들어, 출원인은 상부 전극(118)의 측면 폭이 약 50 nm인 경우, 측면 폭이 제 1 금속 하드 마스킹층(1110)에 대해 약 35 nm로 수축되고 제 2 금속 하드 마스킹층(1114)에 대해 약 15 nm로 수축될 수 있음을 관찰하였다. 이러한 수축 또는 넥킹 문제는 패터닝 공정의 실패를 야기할 수 있다.
위의 내용을 고려하여, 일부 고급 실시예들에서, 본 출원은 하드 마스킹 스택을 사용하여 메모리 디바이스를 제조하는 개선된 방법 및 대응하는 NVM 메모리 디바이스 구조물에 관한 것이다. 일부 실시예들에서, 메모리 디바이스를 위한 하드 마스킹 스택을 형성할 때 상이한 물질의 2 개의 금속층 사이에 절연층이 형성되어, 위에서 논의된 수축 또는 넥킹 문제가 감소되거나 회피될 수 있다.
도 2는 하드 마스킹 스택(202)을 갖는 메모리 셀의 일부 실시예들의 단면도(200)를 도시한다. 하드 마스킹 스택은 상부 전극(1006)과 제 1 금속 하드 마스킹층(1110) 사이에 배치된 제 1 절연층(1108)을 포함한다. 보다 구체적으로, 일부 실시예들에서, 도 2에 의해 도시된 바와 같이, 하드 마스킹 스택(202)은 패터닝을 위해 메모리 셀 스택(204) 위에 형성된다. 패터닝 공정의 더 상세한 내용은 도 11 내지 도 17과 관련하여 설명된다. 메모리 셀 스택(204)은 기판(102) 위에 서로 적층된 하부 전극층(1002), 저항성 스위칭 유전체층(1004) 및 상부 전극층(1006)을 포함할 수 있다. 상부 전극층(1006)은 제 1 종류의 금속 물질(예를 들어, 텅스텐)을 포함하거나 이로 제조될 수 있다. 하드 마스킹 스택(202)은 하부의 제 1 절연층(1108), 제 1 절연층(1108) 상의 제 1 금속 하드 마스킹층(1110) 및 제 1 금속 하드 마스킹층(1110) 위의 제 1 유전체 하드 마스킹층(1116)을 포함할 수 있다. 제 1 금속 하드 마스킹층(1110)은 상부 전극층(1006)과는 상이한 제 2 종류의 금속 물질(예를 들어, 탄탈럼)을 포함하거나 이로 제조될 수 있다. 제 1 절연층(1108)은 하드 마스킹 스택의 하부에 배치되어 상부 전극층(1006)과 접촉하고 제 1 금속 하드 마스킹층(1110)으로부터 상부 전극층(1006)을 분리하여 상부 전극층(1006) 또는 제 1 금속 하드 마스킹층(1110)의 수축 또는 넥킹 문제를 방지한다. 그런 다음, 도 2에 도시되지 않은 바와 같이, 하드 마스킹 스택(202), 상부 전극층(1006), 저항성 스위칭 유전체층(1004) 및 하부 전극층(1002)을 패터닝하여 이에 대응하여 하드 마스크, 상부 전극, 저항성 스위칭 유전체 및 하부 전극을 형성하기 위해 일련의 에칭이 수행된다. 하부 전극은 하부 전극 비아(110)를 통해 금속배선층(224)의 금속 라인에 전기적으로 결합될 수 있다. 이어서, 측벽 스페이서 및 에칭 정지층이 패터닝된 스택의 측벽 및 윤곽을 따라 형성될 수 있다.
도 3은 다수의 절연층(1108, 1112)을 포함하는 하드 마스킹 스택(202)을 갖는 도 2의 메모리 셀의 일부 대안적인 실시예들의 단면도(300)를 도시한다. 비록 2 개의 절연층(1108, 1112)이 도 3에 도시되어 있지만, 하드 마스킹 스택(202)은 서로 적층된 금속 하드 마스킹층 및 절연층의 2 개 이상의 세트를 포함할 수 있다. 금속 하드 마스킹층 및 절연층의 추가 세트는 메모리 셀 패터닝을 위해 더 큰 마스킹 두께를 제공한다. 패터닝 공정의 더 상세한 내용은 도 11 내지 도 17과 관련하여 설명된다. 예로서 도 3에 도시된 바와 같이, 일부 실시예들에서, 제 2 절연층(1112)이 제 1 금속 하드 마스킹층(1110) 상에 배치되고, 제 2 금속 하드 마스킹층(1114)이 제 2 절연층(1112) 상에 배치된다. 제 2 절연층(1112)은 제 1 금속 하드 마스킹층(1110)과 제 2 금속 하드 마스킹층(1114)을 분리하여, 제 1 금속 하드 마스킹층(1110) 또는 제 2 금속 하드 마스킹층(1114)의 수축 또는 넥킹 문제를 방지한다. 제 2 금속 하드 마스킹층(1114)은 제 1 금속 하드 마스킹층(1110) 또는 상부 전극층(1006)과는 상이한 제 3 종류의 금속 물질을 포함할 수 있다. 예를 들어, 제 2 금속 하드 마스킹층(1114)은 탄탈럼 질화물을 포함하거나 이로 제조될 수 있다. 탄탈럼은 선택성 특성으로 인해 패터닝을 위한 하드 마스킹 물질로서 탄탈럼 질화물보다 우수한 물질일 수 있다. 그러나, 탄탈럼층은 높은 응력을 갖고 너무 두꺼우면 박리 문제가 발생할 수 있다. 따라서, 탄탈럼 및 탄탈럼 질화물을 모두 포함하는 하드 마스킹 스택은 선택성 및 안정성을 유지하면서 원하는 하드 마스크 높이를 달성하는 것을 도울 수 있다. 다른 적용 가능한 금속 물질이 또한 개시 범위 내에 있어 금속 하드 마스킹층(1110, 1114)으로서 사용될 수 있다. 제 2 절연층(1112)은 제 1 절연층(1108)(예를 들어, 실리콘 이산화물)과 동일하거나 상이한 유전체 물질을 포함할 수 있다. 제 2 절연층(1112) 및 제 1 절연층(1108)은 또한 실리콘 탄화물(SiC), 실리콘 질화물(SiN), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함하거나 이로 제조될 수 있다. 다른 적용 가능한 유전체 물질이 또한 개시 범위 내에 있어 제 2 절연층(1112) 또는 제 1 절연층(1108)으로서 사용될 수 있다. 일부 실시예들에서, 제 2 절연층(1112) 및 제 1 절연층(1108)은 각각 약 1 nm 내지 약 10 nm의 범위 내의 두께를 가질 수 있다. 일부 대안적인 실시예들에서, 제 2 절연층(1112) 및 제 1 절연층(1108)은 각각 약 3 nm 내지 약 10 nm의 범위 내의 두께를 가질 수 있다. 제 2 절연층(1112) 또는 제 1 절연층(1108)의 두께가 3 nm보다 작으면 CVD막 증착 능력으로 인해 불균일 문제를 가질 수 있다. 제 2 절연층(1112) 또는 제 1 절연층(1108)의 두께가 10 nm보다 크면 바람직하지 않을 수 있는데, 이들 절연층보다 금속층을 금속 마스킹층으로서 사용하는 것이 선택성 이점이 더 많기 때문이다.
도 4는 절연 하드 마스크를 갖는 메모리 셀의 일부 실시예들의 단면도(400)를 도시한다. 도 4의 메모리 셀은 하드 마스킹 스택(202)을 따라 도 2 또는 도 3의 메모리 셀이 패터닝된 이후의 중간 또는 최종 제품일 수 있다. 일부 실시예들에서, 메모리 셀(114)은 기판(102) 위에 배치된 하부 전극(112)을 포함한다. 하부 전극(112) 위에 가변 저항을 갖는 저항성 스위칭 유전체(116)가 배치된다. 저항성 스위칭 유전체(116) 위에 상부 전극(118)이 배치된다. 메모리 셀(114)의 동작 동안, 상부 전극(118)과 하부 전극(112) 사이에 전압이 인가되어 저항성 스위칭 유전체(116)의 하나 이상의 전도성 필라멘트를 형성 또는 차단함으로써 메모리 셀(114)을 판독, 설정 또는 소거한다. 따라서, 메모리 셀(114)은 예를 들어 낮은 또는 높은 비트 상태를 나타내기 위해 비교적 낮은 또는 높은 저항 상태의 가변 저항을 가질 수 있다.
하드 마스크 절연체(120)가 상부 전극(118) 바로 위에 배치되고, 상부 전극(118)과 정렬되거나 동일 평면에 있는 측벽을 가질 수 있다. 하드 마스크 절연체(120)는 메모리 셀 패터닝 공정으로부터 도 2 또는 도 3에 도시된 제 1 절연층(1108)의 남아있는 일부일 수 있다. 일부 실시예들에서, 측벽 스페이서(122)가 하부 전극(112)의 상면 상에 배치되고 저항성 스위칭 유전체(116) 및 상부 전극(118)의 측벽을 따라 상방으로 연장되며, 하드 마스크 절연체(120)의 하부로 연장될 수 있다. 측벽 스페이서(122)는 또한 하드 마스크 절연체(120)의 전체 측벽 표면으로 연장될 수 있다. 에칭 정지층(126)이 기판(102) 위에 배치되고 하부 전극(112), 측벽 스페이서(122)를 컨포멀하게(conformally) 라이닝할 수 있으며, 하드 마스크 절연체(120) 위로 연장될 수 있다. 에칭 정지층(126)은 절연층의 상면과 직접적으로 접촉하며 이를 커버할 수 있다. 에칭 정지층(126) 및 측벽 스페이서(122)는 상이한 물질 또는 상이한 밀도를 갖는 동일한 물질을 포함한다. 측벽 스페이서(122) 및 에칭 정지층(126)은 또한 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 등을 포함하는 하나 이상의 유전체 조성물층을 포함할 수 있다. 측벽 스페이서(122)는 하부 전극(112)의 풋프린트를 정의하기 위해 메모리 셀(114)의 제조 동안 사용될 수 있다. 에칭 정지층(126)은 상부 전극 비아(132)의 랜딩 동안 상부 전극(118)을 보호한다.
일부 실시예들에 따르면, 메모리 셀(114)은 기판(102) 위에 배열된 하부 상호 접속 구조물(140) 및 상부 상호 접속 구조물(142)을 갖는 BEOL(back-end-of-line) 금속배선 스택 내에 삽입될 수 있다. 하부 상호 접속 구조물(140)은 하부 층간 유전체층(104) 내에 배치된 하부 금속배선 라인(106)을 포함한다. 상부 상호 접속 구조물(142)은 상부 층간 유전체층(138) 내에 배치된 상부 금속배선 라인(134)을 포함한다. 하부 층간 유전체층(104) 및 상부 층간 유전체층(138)은 예를 들어 산화물, 저-k 유전체(즉, 실리콘 이산화물보다 작은 유전 상수 k를 갖는 유전체) 또는 극저-k 유전체(약 2 미만의 유전 상수 k를 갖는 유전체)일 수 있고, 하부 금속배선 라인(106) 및 상부 금속배선 라인(134)은 예를 들어 구리와 같은 금속일 수 있다.
메모리 셀(114)의 하부 전극(112)은 티타늄, 탄탈럼, 티타늄 질화물, 탄탈럼 질화물, 텅스텐, 루테늄, 몰리브덴, 코발트 또는 이들의 조합과 같은 전도성 물질일 수 있다. 하부 전극(112)의 예시적인 두께는 약 10 nm 내지 100 nm, 또는 바람직하게는 약 10 nm 내지 약 20 nm의 범위일 수 있다. 이하에 주어진 다른 예시적인 치수와 함께, 이 예시적인 두께는 특정 제조 노드에 대한 것일 수 있고, 다른 노드에 대해 이러한 치수의 비례 스케일링이 가능하다. 일부 실시예들에서, 하부 전극(112)은 하부 전극(112)과 하부 금속배선 라인(106) 사이에 배열된 하부 전극 비아(110)를 통해 하부 상호 접속 구조물(140)의 하부 금속배선 라인(106)에 전기적으로 결합된다. 하부 전극 비아(110)는 예를 들어 티타늄 질화물을 포함할 수 있다. 하부 전극 비아(110)의 예시적인 두께는 약 40 nm 내지 약 50 nm의 범위일 수 있다. 일부 실시예들에서, 하부 전극 비아(110)를 둘러싸는 하부 유전체층(108)이 배치된다. 하부 유전체층(108)은 예를 들어 실리콘 탄화물, 실리콘 질화물, 실리콘 산화물, 또는 복합 유전체막의 하나 이상의 층을 포함할 수 있다. 하부 유전체층(108) 위에 상부 유전체층(136)이 배치된다. 상부 유전체층(136)은 실리콘 산화물을 포함할 수 있다. 상부 유전체층(136)은 에칭 정지층(126)의 상면과 직접적으로 접촉하는 하면을 가질 수 있다. 상부 유전체층(136)은 상부 층간 유전체층(138)의 하면과 직접적으로 접촉하는 상면을 가질 수 있다.
일부 실시예들에서, 메모리 셀(114)은 자기 저항 랜덤 액세스 메모리(MRAM) 셀이고, 저항성 스위칭 유전체(116)는 자기 터널 접합(MTJ) 구조물을 포함할 수 있다. MTJ 구조물은 터널 장벽층에 의해 분리된 하부 강자성층 및 상부 강자성층을 가질 수 있다. 일부 다른 실시예들에서, 메모리 셀(114)은 저항 랜덤 액세스 메모리(RRAM) 셀이고, 저항성 스위칭 유전체(116)는 RRAM 유전체층을 포함할 수 있다. 저항성 스위칭 유전체(116)는 하이-k층(high-k layer)(즉, 3.9보다 큰 유전 상수 k를 갖는 층), 예를 들어, 탄탈럼 산화물, 탄탈럼 하프늄 산화물, 탄탈럼 알루미늄 산화물, 또는 탄탈럼, 산소 및 하나 이상의 다른 요소를 포함하는 다른 물질일 수 있다. 저항성 스위칭 유전체(116)는 또한 다른 복합층을 포함할 수 있다. 예를 들어, 저항성 스위칭 유전체(116)는 하부에 배치된 시드층 및/또는 상부에 배치된 캡층을 포함할 수 있다. 저항성 스위칭 유전체(116)의 예시적인 두께는 약 20 nm 내지 약 50 nm의 범위일 수 있다.
상부 전극(118)은 저항성 스위칭 유전체(116) 위에 배열된다. 상부 전극(118)은 양호한 랜딩 접촉을 제공하기 위해 상부에 텅스텐을 포함할 수 있다. 상부 전극(118) 또는 아래에 놓인 MTJ 구조물의 캡층은 또한 예를 들어 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함하는 하나 이상의 다른 금속 또는 금속 조성물층을 포함할 수 있다. 상부 전극(118)의 예시적인 두께는 약 30 nm 내지 약 40 nm의 범위일 수 있다. 일부 실시예들에서, 상부 전극(118)은 상부 전극(118)과 상부 금속배선 라인(134) 사이에 배열된 상부 전극 비아(132)를 통해 상부 상호 접속 구조물(142)의 상부 금속배선 라인(134)에 전기적으로 결합된다. 상부 전극 비아(132)는 예를 들어 구리, 알루미늄, 코발트 또는 텅스텐과 같은 전도성 물질일 수 있다. 장벽 라이너(131)가 상부 전극 비아(132) 아래에 배치될 수 있고, 확산 장벽층으로서 기능 하여 상부 전극 비아(132)와 상부 전극(118) 사이에서 물질이 확산되는 것을 방지한다. 장벽 라이너(131)는 예를 들어 탄탈럼 질화물을 포함할 수 있다. 장벽 라이너(131)의 예시적인 두께는 약 5 nm 내지 약 10 nm의 범위일 수 있다.
도 5는 일부 대안적인 실시예들에 따른 절연 하드 마스크를 갖는 메모리 셀의 단면도(500)를 도시한다. 도 4와 비교하면, 측벽 스페이서(122)는 하부 유전체층(108)의 상면 상에 배치되고 하부 전극(112), 저항성 스위칭 유전체(116) 및 상부 전극(118)의 측벽을 따라 상방으로 연장되며, 하드 마스크 절연체(120)의 하부 또는 전체 측벽 표면으로 연장될 수 있다. 에칭 정지층(126)은 하부 유전체층(108)의 상면 상에 배치되고, 측벽 스페이서(122)를 컨포멀하게 라이닝하며, 하드 마스크 절연체(120) 위로 연장된다. 에칭 정지층(126)은 하드 마스크 절연체(120)의 상면과 직접적으로 접촉하며 이를 커버할 수 있다. 상부 전극 비아(132)는 상부 전극(118)의 리세스된 상면 상에 랜딩되는 하면을 가질 수 있다. 에칭 정지층(126) 및 하드 마스크 절연체(120)는 모두 장벽 라이너(131) 또는 상부 전극 비아(132)의 하부 측벽과 접촉할 수 있고, 실질적으로 정렬되거나 동일 평면에 있는 내부 측벽 표면을 가질 수 있다.
위에서 언급한 바와 같이, 메모리 셀(114)은 자기 저항 랜덤 액세스 메모리(MRAM) 셀 및 저항 랜덤 액세스 메모리(RRAM) 셀과 같은 임의의 적용 가능한 비휘발성 메모리 셀일 수 있다. 도 6은 도 4 및 도 5에 대안적인 일부 실시예들에 따른 절연 하드 마스크를 갖는 메모리 셀의 다른 예의 단면도(600)를 도시한다. 도 6에 도시된 바와 같이, 때때로 스핀 궤도 토크(spin-orbit torque; SOT) MRAM으로 지칭되는 바와 같이, 저항성 스위칭 유전체(116)의 스위칭은 인접한 SOT층(112')에 면내 전류를 주입함으로써 수행된다. 따라서, 판독 경로(602)를 기록 경로(604)로부터 격리시켜서 디바이스 내구성 및 판독 안정성을 향상시키는 3 단자 MTJ가 인에이블된다. 또한, SOT 스핀 전달 기하학적 구조로 인해, 배양 시간이 무시할 수 있어 보다 빠르고 안정적인 스위칭 동작이 가능하다.
도 7은 일부 추가 실시예들에 따른 메모리 셀(114)을 포함하는 집적 회로 디바이스(700)의 단면도를 도시한다. 메모리 셀(114)은 도 4 내지 도 6에 도시되고 위에서 설명된 임의의 메모리 셀(114)과 유사한 구조물을 가질 수 있다. 도 7에 도시된 바와 같이, 메모리 셀(114)은 기판(102) 위에 배치될 수 있다. 기판(102)은, 예를 들어, 벌크 기판(예를 들어, 벌크 실리콘 기판) 또는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판일 수 있다. 하나 이상의 얕은 트렌치 격리(shallow trench isolation; STI) 영역(244) 또는 산화물 충전 트렌치가 기판(102)에 배치된다. 한 쌍의 워드 라인 트랜지스터(206, 208)가 STI 영역(244) 사이에 배치된다. 워드 라인 트랜지스터(206, 208)는 서로 평행하게 연장되고, 워드 라인 유전체층(212) 및 소스/드레인 영역(214, 216)에 의해 기판(102)으로부터 분리된 워드 라인 게이트(210)를 포함한다. 소스/드레인 영역(214, 216)은 워드 라인 게이트(210)와 STI 영역(244) 사이에서 기판(102)의 표면 내에 매립된다. 워드 라인 게이트(210)는, 예를 들어, 도핑된 폴리 실리콘 또는 티타늄 질화물 또는 탄탈럼 질화물과 같은 금속일 수 있다. 워드 라인 유전체층(212)은, 예를 들어, 실리콘 이산화물과 같은 산화물일 수 있다. 최하부 ILD층(238)이 워드 라인 트랜지스터(206, 208) 위에 배치된다. 최하부 ILD층(238)은 산화물일 수 있다.
BEOL(back-end-of-line) 금속배선 스택(218)이 워드 라인 트랜지스터(206, 208) 위에 배열된다. BEOL 금속배선 스택(218)은 층간 유전체층(220, 228, 230) 내에 각각 배열된 복수의 금속배선층(222, 224, 226)을 포함한다. 금속배선층(222, 224, 226)은, 예를 들어, 구리 또는 알루미늄과 같은 금속일 수 있다. 층간 유전체층(220, 228, 230)은, 예를 들어, 다공성 비도핑된 실리케이트 유리와 같은 저-k 유전체, 또는 실리콘 이산화물과 같은 산화물일 수 있다. 층간 유전체층(220, 228, 230)을 분리하기 위해 에칭 정지층(126, 242)이 배치될 수 있다. 금속배선층(222, 224, 226)은 워드 라인 트랜지스터(206, 208)에 의해 공유되는 소스/드레인 영역(214)에 결합된 소스 라인(232)을 포함한다. 또한, 금속배선층(222, 224, 226)은 메모리 셀(114)에 연결되고 금속배선 라인(106, 234)과 같은 복수의 금속배선 라인 및 비아(132, 110, 240)와 같은 복수의 비아를 통해 워드 라인 트랜지스터(206) 또는 워드 라인 트랜지스터(208)의 소스/드레인 영역(216)에 또한 연결된 비트 라인을 포함한다. 콘택(236)이 최하부 ILD층(238)을 관통하여 금속배선 라인(234)으로부터 연장되어 소스/드레인 영역(216)에 도달한다. 비아(132, 110, 240) 및 콘택(236)은, 예를 들어, 구리, 금 또는 텅스텐과 같은 금속일 수 있다.
메모리 셀(114)은 상부 금속배선 라인(134)과 하부 금속배선 라인(106) 사이에 삽입된다. 상부 유전체층(136)이 층간 유전체층(228, 230) 사이에서 메모리 셀(114) 위에 배치된다. 상부 유전체층(136)은 산화물일 수 있다. 메모리 셀(114)이 도 7에서 상부 금속배선층(226)과 하부 금속배선층(224) 사이에 삽입된 것으로 도시되어 있지만, 메모리 셀(114)은 BEOL 금속배선 스택(218)의 임의의 2 개의 금속배선층 사이에 삽입될 수 있음을 이해한다.
도 4 내지 도 6과 관련하여 전술한 바와 유사하게, 메모리 셀(114)은 하부 전극 비아(110)를 연결하거나 심리스 접촉하는 하부 전극(112)을 포함한다. 하부 전극(112) 위에 저항성 스위칭 유전체(116)가 배치된다. 저항성 스위칭 유전체(116) 위에 상부 전극(118)이 배치된다. 하드 마스크 절연체(120)는 상부 전극(118) 상에 배치되고, 에칭 정지층(126)에 의해 커버된 그 상면을 갖는다. 측벽 스페이서(122)는 하부 전극(112)의 상면 상에 배치될 수 있고, 도 4에 도시된 바와 같이 저항성 스위칭 유전체(116) 및 상부 전극(118)의 측벽을 따라 상방으로 연장될 수 있다. 대안적으로, 측벽 스페이서(122)는 또한 하부 유전체층(108) 또는 다른 유전체 물질의 상면 상에 배치될 수 있고, 도 5에 도시된 바와 같이 하부 전극(112), 저항성 스위칭 유전체(116) 및 상부 전극(118)의 측벽을 따라 상방으로 연장될 수 있다. 에칭 정지층(126)은 하부 유전체층(108) 또는 다른 유전체 물질의 상면 상에 배치되고, 측벽 스페이서(122)의 측벽을 따라 상방으로 연장된다. 상부 전극 비아(132)는 상부 금속배선 라인(134)과 상부 전극(118)을 연결한다. 상부 전극 비아(132)는 상부 전극(118)의 리세스된 상면 상에 랜딩되는 하면을 가질 수 있다. 하드 마스크 절연체(120)는 메모리 셀 패터닝 공정으로부터 도 2 또는 도 3에 도시된 제 1 절연층(1108)의 남아있는 일부일 수 있다. 제 1 절연층(1108)은 하드 마스킹 스택의 하부에 배치되어 상부 전극층(1006)과 접촉하고 제 1 금속 하드 마스킹층(1110)으로부터 상부 전극층(1006)을 분리하여 상부 전극층(1006) 또는 제 1 금속 하드 마스킹층(1110)(도 2 또는 도 3 참조)의 수축 또는 넥킹 문제를 방지한다.
도 8 내지 도 19는 집적 회로 디바이스를 형성하는 방법을 도시하는 단면도의 일부 실시예들을 도시한다.
도 8의 단면도(800)에 도시된 바와 같이, 하부 비아 개구부(802)가 하부 상호 접속 구조물(140) 위에 있는 하부 유전체층(108) 내에 형성된다. 하부 상호 접속 구조물(140)은 하부 층간 유전체층(104)에 의해 측면으로 둘러싸인 하부 금속배선 라인(106)을 포함한다. 하부 층간 유전체층(104)은 예를 들어 저-k 유전체일 수 있고, 하부 금속배선 라인(106)은 예를 들어 구리와 같은 금속일 수 있다. 하부 금속배선 라인(106)을 노출시키는 하부 비아 개구부(802)를 갖는 하부 유전체층(108)은 하부 상호 접속 구조물(140) 위에 형성된다. 하부 유전체층(108)은, 예를 들어, 실리콘 이산화물, 실리콘 탄화물 및/또는 실리콘 질화물과 같은 유전체의 하나 이상의 층을 포함할 수 있다. 하부 비아 개구부(802)를 형성하는 공정은 하부 상호 접속 구조물(140) 위에 하부 유전체층(108)을 증착하는 단계에 이어 포토 리소그래피 공정을 포함할 수 있다. 포토 레지스트층이 하부 유전체층(108) 위에 형성되고, 형성될 하부 비아 개구부(802)에 대응하는 하부 유전체층(108)의 영역을 노출시킬 수 있다. 그런 다음, 하부 유전체층(108)에 선택적인 하나 이상의 에천트가 포토 레지스트층에 따라 적용될 수 있다. 하나 이상의 에천트를 적용한 후, 포토 레지스트층은 제거될 수 있다. 그런 다음, 하부 전극 비아(110)가 하부 유전체층(108) 위에 형성되고 하부 비아 개구부(802)를 충전한다. 하부 전극 비아(110)는 예를 들어 폴리 실리콘, 티타늄 질화물, 탄탈럼 질화물, 백금, 금, 이리듐, 루테늄, 텅스텐 등과 같은 전도성 물질의 하나 이상의 층으로 형성될 수 있다. 예를 들어, 하부 전극 비아(110)는 원자 층 증착(atomic layer deposition; ALD) 공정에 이어 평탄화 공정에 의해 형성된 티타늄 질화물층일 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 메모리 셀의 메모리 셀 스택(204)은 일련의 기상 증착 기술(예를 들어, 물리 기상 증착, 화학 기상 증착 등)에 의해 하부 유전체층(108) 위에 증착된다. 일부 실시예들에서, 하부 전극층(1002)이 하부 전극 비아(110) 및 하부 유전체층(108) 위에 형성된다. 하부 전극층(1002)은 금속 질화물(예를 들어, 티타늄 질화물(TiN), 탄탈럼 질화물(TaN) 등) 및/또는 금속(예를 들어, 티타늄(Ti), 탄탈럼(Ta) 등)을 포함할 수 있다. 일부 실시예들에서, 하부 전극층(1002)은 하부 전극 비아와 동일한 물질일 수 있고, 심지어 하부 전극 비아(110)와 함께 하나의 증착 공정으로 형성될 수 있다. 하부 전극층(1002)을 위한 평면 상면을 형성하기 위해 평탄화 공정이 후속적으로 수행될 수 있다. 그런 다음, 하부 전극층(1002) 위에 저항성 스위칭 유전체층(1004)이 형성된다. 일부 실시예들에서, 저항성 스위칭 유전체층(1004)은 고정 자성층 및 자유 자성층을 갖는 자기 터널 접합(MTJ) 구조물을 포함할 수 있으며, 이는 유전체 장벽층에 의해 수직으로 분리된다. 다른 실시예들에서, 저항성 스위칭 유전체층(1004)은 RRAM 유전체 데이터 저장층을 포함할 수 있다. 일부 실시예들에서, 저항성 스위칭 유전체층(1004)은 하프늄 알루미늄 산화물(HfAlOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 니켈 산화물(NiOx), 탄탈럼 산화물(TaOx) 또는 티타늄 산화물(TiOx)과 같은 금속 산화물 복합물을 포함할 수 있다. 저항성 스위칭 유전체층(1004) 위에 상부 전극층(1006)이 형성된다. 상부 전극층(1006)은 하나 이상의 전도성층을 포함할 수 있다. 일부 실시예들에서, 상부 전극층(1006)은 티타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN), 금속(예를 들어, 티타늄(Ti) 또는 탄탈럼(Ta), 구리) 등을 포함할 수 있다. 일부 실시예들에서, 상부 전극층(1006)은 양호한 랜딩 접촉을 제공하기 위해 상부에 텅스텐으로 제조되거나 적어도 텅스텐을 포함할 수 있다. 일부 실시예들에서, 상부 전극층(1006)은 약 20 nm 내지 약 70 nm의 범위 내의 두께를 가질 수 있다.
도 10의 단면도(1000) 및 도 11의 단면도(1100)에 도시된 바와 같이, 하드 마스킹 스택(202)이 메모리 셀 스택(204) 위에 형성된다. 하드 마스킹 스택(202)은 상부 전극층(1006)과 접촉하는 하부에 형성된 제 1 절연층(1108) 및 제 1 절연층(1108) 상에 형성된 제 1 금속 하드 마스킹층(1110)을 포함할 수 있다. 제 1 금속 하드 마스킹층(1110)은 상부 전극층(1006)(예를 들어, 텅스텐)과는 상이한 제 2 종류의 금속 물질(예를 들어, 탄탈럼)을 포함하거나 이로 제조될 수 있다. 제 1 절연층(1108)은 하드 마스킹 스택의 하부에 배치되어 상부 전극층(1006)과 접촉하고 제 1 금속 하드 마스킹층(1110)으로부터 상부 전극층(1006)을 분리하여 제 1 금속 하드 마스킹층(1110)(또는 상부 전극층(1006))의 수축 또는 넥킹 문제를 방지한다. 일부 추가의 실시예들에서, 하드 마스킹 스택(202)은 서로 적층된 금속 하드 마스킹층 및 절연층의 하나 이상의 세트를 포함할 수 있다. 금속 하드 마스킹층 및 절연층의 추가 세트는 메모리 셀 패터닝을 위해 더 큰 마스킹 두께를 제공한다. 예를 들어, 제 2 절연층(1112)이 제 1 금속 하드 마스킹층(1110) 상에 형성될 수 있고, 제 2 금속 하드 마스킹층(1114)이 제 2 절연층(1112) 상에 형성될 수 있다. 제 2 절연층(1112)은 제 1 금속 하드 마스킹층(1110)과 제 2 금속 하드 마스킹층(1114)을 분리하여, 제 1 금속 하드 마스킹층(1110) 또는 제 2 금속 하드 마스킹층(1114)의 수축 또는 넥킹 문제를 방지한다. 제 2 금속 하드 마스킹층(1114)은 제 1 금속 하드 마스킹층(1110) 또는 상부 전극층(1006)(예를 들어, 탄탈럼 질화물)과는 상이한 제 3 종류의 금속 물질을 포함할 수 있다. 제 2 절연층(1112)은 제 1 절연층(1108)(예를 들어, 실리콘 이산화물)과 동일하거나 상이한 유전체 물질을 포함할 수 있다. 제 1 및 제 2 절연층(1108, 1112)은 화학 기상 증착(chemical vapor deposition; CVD), 물리 기상 증착(physical vapor deposition; PVD) 또는 다른 적용 가능한 공정과 같은 증착 기술에 의해 형성될 수 있다. 일부 실시예들에서, 제 1 절연층(1108) 및/또는 제 2 절연층(1112)은 각각 약 3 nm 내지 약 10 nm의 범위 내의 두께를 가질 수 있다. 제 1 절연층(1108) 및/또는 제 2 절연층(1112)은 각각 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 또는 이들의 조합을 포함하거나 이로 제조될 수 있다. 다른 유전체 물질이 개시 범위 내에 있어 제 1 절연층(1108) 및/또는 제 2 절연층(1112)을 제조할 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 제 1 유전체 하드 마스킹층(1116)이 금속 하드 마스킹층 및 절연층의 세트 위에 형성될 수 있다. 일부 추가의 실시예들에서, 하드 마스킹 스택(202)은 메모리 셀 패터닝을 위해 더 큰 마스킹 두께를 제공하기 위해 서로 적층된 하나 이상의 유전체 하드 마스킹층을 포함할 수 있다. 유전체 하드 마스킹층은 비정질 탄소막 및/또는 다이아몬드 형 탄소막에 의해 분리될 수 있다. 예를 들어, 비정질 탄소막(1118)이 제 1 유전체 하드 마스킹층(1116) 상에 형성될 수 있고, 제 2 유전체 하드 마스킹층(1120)이 비정질 탄소막(1118) 상에 형성될 수 있다. 제 1 유전체 하드 마스킹층(1116) 및 제 2 유전체 하드 마스킹층(1120)은 실리콘 산질화물(SiON) 또는 실리콘 탄화물과 같은 동일하거나 상이한 유전체 물질을 포함할 수 있다.
여전히 도 11의 단면도(1100)에 도시된 바와 같이, 패터닝층(1202)이 하드 마스킹 스택(202) 위에 형성된다. 패터닝층(1202)은 하부 반사 방지 코팅(bottom antireflective coating; BARC)층(1204) 및 BARC층(1204) 위에 스핀 코팅되고 예를 들어 이중 패터닝 기술을 사용하여 패터닝된 포토 레지스트층(1206)을 포함할 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 예로서, 제 2 유전체 하드 마스킹층(1120) 및 비정질 탄소막(1118)은 제 1 일련의 에칭에 의해 패터닝층(1202)을 따라 패터닝될 수 있다. 최근의 노드 제조 공정의 경우, 포토 레지스트층(1206)의 두께는 상당히 제한되며 제한된 두께를 갖는 하부층만 패터닝할 수 있다. 패터닝된 비정질 탄소막(1118)은 전사된 마스킹층으로서 사용되어 제 1 유전체 하드 마스킹층(1116)을 패터닝한다. 비정질 탄소막(1118)은 포토 레지스트층(1206)의 두께보다 약 1.2 내지 2.5 배 더 큰 두께를 가질 수 있다. 제 1 유전체 하드 마스킹층(1116)은 제 2 유전체 하드 마스킹층(1120)의 두께보다 2 내지 4 배 더 큰 두께를 가질 수 있다. 패터닝된 제 2 유전체 하드 마스킹층(1120)은 비정질 탄소막(1118)의 패터닝 이후에 제거될 수 있다. 패터닝된 비정질 탄소막(1118)은 제 1 유전체 하드 마스킹층(1116)의 패터닝 이후에 제거될 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 예로서, 금속 하드 마스킹층 및 절연층의 세트(예를 들어, 1114, 1112, 1110, 1108)는 제 2 일련의 에칭에 의해, 패터닝된 제 1 유전체 하드 마스킹층(1116)을 따라 패터닝된다. 제 1 절연층(1108)은 금속 하드 마스킹층(예를 들어, 1114, 1110)을 따라 패터닝되어 하드 마스크 절연체(120)를 형성할 수 있다. 패터닝 공정 동안, 제 1 유전체 하드 마스킹층(1116)은 부분적으로 소비될 수 있다. 일부 실시예들에서, 패터닝 공정은 CF4, CH2F2, Cl2, BCl3 및/또는 다른 화학 물질을 포함하는 에천트 화학 물질을 가질 수 있는 건식 에칭 공정을 포함할 수 있다. 제 2 금속 하드 마스킹층(1114)은 탄탈럼 질화물을 포함할 수 있고, SF6, CF4, CH2F2, CHF3, Cl2, BCl3 및/또는 다른 화학 물질을 함유하는 에천트에 의해 패터닝될 수 있다. 제 1 금속 하드 마스킹층(1110)은 탄탈럼을 포함할 수 있고, SF6, CF4, CH2F2, CHF3, Cl2, BCl3 및/또는 다른 화학 물질을 함유하는 에천트에 의해 패터닝될 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 상부 전극층(1006)은 패터닝된 하드 마스킹 스택(202)을 따라 패터닝되어 상부 전극(118)을 형성한다. 하드 마스킹 스택(202)은 패터닝된 제 1 금속 하드 마스킹층(1110) 및 하드 마스크 절연체(120)를 포함하고, 또한 제 1 금속 하드 마스킹층(1110) 위에 마스킹층의 남아있는 일부를 포함할 수 있다. 상부 전극층(1006)은 텅스텐을 포함할 수 있고, SF6, CF4, CHF3 및/또는 다른 화학 물질을 함유하는 에천트에 의해 패터닝될 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 저항성 스위칭 유전체층(1004)(도 13 및 도 14에 도시됨)은 하드 마스킹 스택(202) 및 상부 전극(118)을 따라 패터닝되어 저항성 스위칭 유전체(116)를 형성한다. 패터닝 공정 동안, 하드 마스킹 스택(202)은 부분적으로 제거되거나 감소될 수 있다. 하부 전극층(1002)은 노출될 수 있다. 일부 실시예들에서, 저항성 스위칭 유전체(116) 및 상부 전극(118)의 측벽은 기울어지고 정렬될 수 있다(예를 들어, 동일 평면). 일부 실시예들에서, 패터닝 공정은 CF4, CH2F2, Cl2, BCl3, CO/NH3, CH3OH, CH4, H2, Ar, Kr, Xe 및/또는 다른 화학 물질을 포함하는 에천트 화학 물질을 가질 수 있는 건식 에칭 또는 이온 빔 에칭 또는 조합된 공정을 포함할 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 측벽 스페이서(122)가 저항성 스위칭 유전체(116), 상부 전극(118) 및 하드 마스크 절연체(120)의 측벽 표면을 따라 형성될 수 있다. 일부 실시예들에서, 측벽 스페이서(122)는 하부 전극층(1002)의 상면을 따라 유전체 스페이서층을 형성하고, 저항성 스위칭 유전체(116), 상부 전극(118), 하드 마스크 절연체(120) 및 하드 마스킹 스택(202)의 측벽 표면을 따라 연장되며, 하드 마스킹 스택(202)의 상면을 커버함으로써 형성될 수 있다. 유전체 스페이서층은 실리콘 질화물, 테트라 에틸 오소 실리케이트(tetraethyl orthosilicate; TEOS), 실리콘 풍부 산화물(silicon-rich oxide; SRO), 또는 유사한 복합 유전체막을 포함할 수 있다. 일부 실시예들에서, 유전체 스페이서층은 기상 증착 기술(예를 들어, 물리 기상 증착, 화학 기상 증착 등)에 의해 형성될 수 있다. 그런 다음, 이방성 에칭(예를 들어, 수직 에칭)이 수행되어 유전체 스페이서층의 측면 스트레치를 제거함으로써, 저항성 스위칭 유전체(116) 및 상부 전극(118)의 측벽 표면을 따라 측벽 스페이서(122)가 생성된다. 하부 전극층(1002)은 유전체 스페이서층의 측면 스트레치를 제거함으로써 노출될 수 있다. 에칭 공정 동안, 하드 마스킹 스택(202) 및 하드 마스크 절연체(120)의 상부가 제거될 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 측벽 스페이서(122)를 따라 하부 전극층(1002)을 패터닝하여 하부 전극(112)을 형성하도록 에칭이 수행된다. 에칭은 CF4, CH2F2, Cl2, BCl3 및/또는 다른 화학 물질을 포함하는 에천트 화학 물질을 가질 수 있는 플라즈마 에칭 공정과 같은 건식 에칭을 포함할 수 있다. 에칭 공정의 결과, 하부 전극(112)은 측벽 스페이서(122)의 측벽과 정렬된 측벽을 가질 수 있고, 하부 유전체층(108)이 노출될 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 워크 피스의 윤곽을 라이닝하는 에칭 정지층(126)이 컨포멀하게 형성될 수 있다. 에칭 정지층(126)은 실리콘 질화물, 테트라 에틸 오소 실리케이트(TEOS), 실리콘 풍부 산화물(SRO), 또는 유사한 복합 유전체막을 포함할 수 있다. 일부 실시예들에서, 에칭 정지층(126)은 기상 증착 기술(예를 들어, 물리 기상 증착, 화학 기상 증착 등)에 의해 형성될 수 있다. 에칭 정지층(126)은 후술하는 바와 같이 상부 전극 비아 개방 및 랜딩 공정으로부터 메모리 셀을 보호하기 위해 형성된다. 예를 들어, 에칭 정지층(126)은 약 20 nm 내지 약 25 nm의 범위 내의 두께를 가질 수 있다.
여전히 도 18의 단면도(1800)에 도시된 바와 같이, 상부 유전체층(136)이 메모리 셀 위에 그리고 메모리 셀을 둘러싸서 형성된다. 상부 유전체층(136)은, 예를 들어, 저-k 유전체 또는 극저-k 유전체일 수 있다. 일부 실시예들에서, 상부 유전체층(136)을 형성하는 공정은 중간 층간 유전체층을 증착하는 단계 및 중간 층간 유전체층의 상면을 평탄화하기 위해 중간 층간 유전체층에 화학적 기계적 연마(chemical mechanical polish; CMP)를 수행하는 단계를 포함한다.
도 19의 단면도(1900)에 도시된 바와 같이, 상부 전극 비아 개구부(1902)가 상부 유전체층(136) 및 하드 마스크 절연체(120)를 관통하여 형성되고 상부 전극(118)에 도달한다. 그런 다음, 상부 전극 비아 개구부(1902)를 충전하는 전도성층이 형성되어 상부 전극 비아(132)를 형성한다. 전도성층은, 예를 들어, 구리 또는 텅스텐과 같은 금속일 수 있다. 전도성층을 형성하는 공정은 상부 전극 비아 개구부(1902)를 충전하고 상부 유전체층(136) 위로 돌출하는 중간 전도성층을 증착하는 단계를 포함하여 상부 전극 비아(132)를 형성하고 상부 금속배선 라인(134)을 형성할 수 있다. 그런 다음, 전도성층을 패터닝하기 위해 포토 리소그래피를 사용할 수 있다. 일부 실시예들에서, 상부 전극 비아(132) 및 상부 금속배선 라인(134)은 단일 다마신 공정, 트렌치-퍼스트 또는 비아-퍼스트 이중 다마신 공정, 또는 다른 적용 가능한 금속 충전 공정에 의해 형성될 수 있다. 충전 결과, 상부 전극 비아(132)는 상부 전극(118)의 리세스된 상면과 접촉하는 하면을 가질 수 있다.
도 20은 메모리 디바이스를 형성하는 방법(2000)의 흐름도의 일부 실시예들을 도시한다. 방법(2000)이 도 8 내지 도 19와 관련하여 설명되었지만, 방법(2000)은 도 8 내지 도 19에 개시된 이러한 구조물로 제한되지 않고 대신 도 8 내지 도 19에 개시된 구조물과는 별도로 독립적일 수 있음을 이해할 것이다. 유사하게, 도 8 내지 도 19에 개시된 구조물은 방법(2000)으로 제한되지 않고, 대신 방법(2000)과는 별도의 구조물로서 독립적일 수 있음을 이해할 것이다. 또한, 개시된 방법(예를 들어, 방법(2000))은 아래에서 일련의 동작들 또는 이벤트들로서 도시되고 설명되지만, 이러한 동작들 또는 이벤트들의 도시된 순서는 제한적인 의미로 해석되어서는 안 된다는 것을 이해할 것이다. 예를 들어, 일부 동작들은 상이한 순서로 발생 및/또는 본 명세서에 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 동시에 발생할 수 있다. 게다가, 본 명세서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 도시된 모든 동작들이 필요한 것은 아니다. 더욱이, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 별도의 동작들 및/또는 단계들에서 수행될 수 있다.
동작(2002)에서, 기판의 하부 상호 접속 구조물 위에 메모리 셀 스택이 형성된다. 메모리 셀 스택은 적어도 기판 위의 하부 전극층, 저항성 스위칭 유전체층, 및 상부 전극층을 포함할 수 있다. 하부 상호 접속 구조물은 하부 층간 유전체층에 의해 측면으로 둘러싸인 하부 금속배선 라인을 포함할 수 있다. 하부 전극 비아가 하부 유전체층을 관통하여 형성되어 하부 금속배선 라인을 하부 전극층에 전기적으로 결합시킨다. 하부 전극 비아는 원자 층 증착(ALD) 공정에 이어 평탄화 공정에 의해 형성된 티타늄 질화물층일 수 있다. 메모리 셀 스택은 일련의 기상 증착 기술(예를 들어, 물리 기상 증착, 화학 기상 증착 등)에 의해 하부 유전층 위에 증착될 수 있다. 일부 실시예들에서, 하부 전극층은 금속 질화물(예를 들어, 티타늄 질화물(TiN), 탄탈럼 질화물(TaN) 등) 및/또는 금속(예를 들어, 티타늄(Ti), 탄탈럼(Ta) 등)을 포함할 수 있다. 일부 실시예들에서, 저항성 스위칭 유전체층은 고정 자성층 및 자유 자성층을 갖는 자기 터널 접합(MTJ) 구조물을 포함할 수 있으며, 이는 유전체 장벽층에 의해 수직으로 분리된다. 다른 실시예들에서, 저항성 스위칭 유전체층은 RRAM 유전체 데이터 저장층을 포함할 수 있다. 일부 실시예들에서, 상부 전극층은 티타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN), 금속(예를 들어, 티타늄(Ti) 또는 탄탈럼(Ta), 구리) 등을 포함할 수 있다. 도 8 및 도 9는 동작(2002)에 대응하는 단면도(800 및 900)의 일부 실시예들을 도시한다.
동작(2004)에서, 메모리 셀 스택 위에 하드 마스킹 스택이 형성된다. 하드 마스킹 스택은 상부 전극층과 접촉하는 하부에 형성된 제 1 절연층 및 제 1 절연층 상에 형성된 제 1 금속 하드 마스킹층을 포함할 수 있다. 제 1 금속 하드 마스킹층은 상부 전극층(예를 들어, 텅스텐)과는 상이한 제 2 종류의 금속 물질(예를 들어, 탄탈럼)로 제조될 수 있다. 제 1 절연층은 제 1 금속 하드 마스킹층으로부터 상부 전극층을 분리하여, 제 1 금속 하드 마스킹층(또는 상부 전극층)의 수축 또는 넥킹 문제를 방지한다. 일부 추가의 실시예들에서, 하드 마스킹 스택은 서로 적층된 금속 하드 마스킹층 및 절연층의 하나 이상의 세트로 형성될 수 있다. 금속 하드 마스킹층 및 절연층의 추가 세트는 메모리 셀 패터닝을 위해 더 큰 마스킹 두께를 제공한다. 제 1 유전체 하드 마스킹층이 금속 하드 마스킹층 및 절연층의 세트 위에 형성될 수 있다. 일부 추가의 실시예들에서, 하드 마스킹 스택은 메모리 셀 패터닝을 위해 더 큰 마스킹 두께를 제공하기 위해 서로 적층된 하나 이상의 유전체 하드 마스킹층을 더 포함할 수 있다. 유전체 하드 마스킹층은 비정질 탄소막 또는 다이아몬드 형 탄소막에 의해 분리될 수 있다. 도 10 및 도 11은 동작(2004)에 대응하는 단면도(1000 및 1100)의 일부 실시예들을 도시한다.
동작(2006)에서, 하드 마스킹 스택은 패터닝된다. 유전체 하드 마스킹층은 제 1 일련의 에칭에 의해 패터닝층을 따라 패터닝될 수 있다. 금속 하드 마스킹층 및 절연층(예를 들어, 1114, 1112, 1110, 1108)은 제 2 일련의 에칭에 의해, 패터닝된 유전체 하드 마스킹층을 따라 패터닝된다. 제 1 절연층은 에칭되어 상부 전극층의 상부에 하드 마스크 절연체를 형성할 수 있다. 도 12 및 도 13은 동작(2006)에 대응하는 단면도(1200 및 1300)의 일부 실시예들을 도시한다.
동작(2008)에서, 메모리 셀 스택은 패터닝된다. 일부 실시예들에서, 상부 전극층은 패터닝된 하드 마스킹 스택을 따라 패터닝되어 상부 전극을 형성한다. 저항성 스위칭 유전체층은 상부 전극을 따라 패터닝되어 저항성 스위칭 유전체를 형성할 수 있다. 패터닝 공정 동안, 하드 마스킹 스택은 부분적으로 제거되거나 감소될 수 있다. 일부 실시예들에서, 저항성 스위칭 유전체 및 상부 전극의 측벽은 기울어지고 정렬될 수 있다(예를 들어, 동일 평면). 도 14 및 도 15는 동작(2008)에 대응하는 단면도(1400 및 1500)의 일부 실시예들을 도시한다.
동작(2010)에서, 일부 실시예들에서, 측벽 스페이서가 하부 전극층 상에 그리고 저항성 스위칭 유전체 및 상부 전극의 측벽을 따라 형성된다. 측벽 스페이서는 하부 전극층의 상면을 따라 기상 증착 기술(예를 들어, 화학 기상 증착 등)에 의해 유전체 스페이서층을 증착하고, 저항성 스위칭 유전체, 상부 전극 및 하드 마스크의 측벽 표면을 따라 연장되며, 하드 마스크의 상면을 커버함으로써 형성될 수 있다. 그런 다음, 측벽 스페이서 및 하드 마스크 절연체를 따라 하부 전극을 패터닝하고 형성하기 위해 이방성 에칭(예를 들어, 수직 에칭)이 수행된다. 도 16은 동작(2010)에 대응하는 단면도(1600)의 일부 실시예들을 도시한다.
동작(2012)에서, 일부 실시예들에서, 하부 전극층은 측벽 스페이서를 따라 패터닝되어 하부 전극을 형성한다. 일부 실시예들에서, 하부 전극의 측벽 및 측벽 스페이서는 기울어지고 정렬될 수 있다(예를 들어, 동일 평면). 도 17은 동작(2012)에 대응하는 단면도(1700)의 일부 실시예들을 도시한다.
동작(2014)에서, 에칭 정지층이 상부 전극 비아 개방 및 랜딩 공정으로부터 메모리 셀의 보호를 준비하기 위해 기상 증착 기술(예를 들어, 물리 기상 증착, 화학 기상 증착 등)에 의해 형성될 수 있다. 중간 층간 유전체층을 증착하고 중간 층간 유전체층의 상면을 평탄화하기 위해 중간 층간 유전체층에 화학적 기계적 연마(CMP)를 수행함으로써 메모리 셀 위에 그리고 메모리 셀을 둘러싸서 유전체층이 형성된다. 도 18은 동작(2014)에 대응하는 단면도(1800)의 일부 실시예들을 도시한다.
동작(2016)에서, 상부 전극 비아가 유전체층, 에칭 정지층 및 하드 마스크 절연체를 관통하여 형성되고 상부 전극에 도달한다. 상부 금속배선 라인이 상부 전극 비아 상에 형성되고, 유전체층 위로 돌출될 수 있다. 상부 전극 비아는 상부 전극의 리세스된 상면을 접촉하는 하면을 가질 수 있다. 도 19는 동작(2016)에 대응하는 단면도(1900)의 일부 실시예들을 도시한다.
본 명세서에 설명된 방법론의 양태들을 논의함에 있어서 본 명세서에 걸쳐 예시적인 구조물을 참조하지만, 이러한 방법론은 제시된 대응하는 구조물에 의해 제한되지 않아야 한다는 것을 이해할 것이다. 오히려, 방법론 (및 구조물)은 서로 독립적인 것으로 간주되어야 하고, 분리될 수 있으며, 도면들에 도시된 임의의 특정 양태들에 관계없이 실시될 수 있다. 또한, 본 명세서에 설명된 층은 스핀 온, 스퍼터링, 성장 및/또는 증착 기술 등과 같은 임의의 적합한 방식으로 형성될 수 있다.
또한, 본 명세서 및 첨부 도면들의 판독 및/또는 이해에 기초하여 본 발명 기술 분야의 당업자에게 동등한 변경 및/또는 수정이 발생할 수 있다. 본 명세서의 개시는 이러한 수정 및 변경을 포함하며, 일반적으로 이에 의해 제한되도록 의도되지 않는다. 예를 들어, 본 명세서에 제공된 도면들이 특정 도핑 유형을 갖도록 예시되고 설명되었지만, 본 발명 기술 분야의 당업자에게 이해될 수 있는 바와 같이 대안적인 도핑 유형이 사용될 수 있다는 것을 이해할 것이다.
따라서, 위의 내용으로부터 알 수 있는 바와 같이, 일부 실시예들에서, 본 개시는 집적 회로(IC)를 제조하는 방법을 제공한다. 이 방법에서, 메모리 셀 스택이 기판 위에 형성되며, 메모리 셀 스택은 하부 전극층, 하부 전극층 위의 저항성 스위칭 유전체층, 및 저항성 스위칭 유전체층 위의 상부 전극층을 갖는다. 상부 전극층 위에 제 1 절연층이 형성된다. 제 1 절연층 위에 제 1 금속 하드 마스킹층이 형성된다. 그런 다음, 제 1 금속 하드 마스킹층, 제 1 절연층, 상부 전극층 및 저항성 스위칭 유전체층을 패터닝하여 제 1 금속 하드 마스크, 하드 마스크 절연체, 상부 전극, 및 저항성 스위칭 유전체를 형성하기 위해 일련의 에칭이 수행된다.
다른 실시예에서, 본 개시는 집적 회로(IC)를 제조하는 방법에 관한 것이다. 이 방법에서, 메모리 셀 스택이 기판 위에 형성되며, 메모리 셀 스택은 하부 전극층, 하부 전극층 위의 저항성 스위칭 유전체층, 및 저항성 스위칭 유전체층 위의 상부 전극층을 갖는다. 메모리 셀 스택 위에 하드 마스킹 스택이 형성된다. 하드 마스킹 스택은 상부 전극층과 접촉하는 하부에 있는 제 1 절연층 및 상부 전극층과는 상이한 금속 물질로 제조된 제 1 금속 하드 마스킹층을 포함한다. 하드 마스킹 스택, 상부 전극층, 저항성 스위칭 유전체층 및 하부 전극층을 패터닝하여 하드 마스크 절연체, 상부 전극, 저항성 스위칭 유전체 및 하부 전극을 형성하기 위해 일련의 에칭이 수행된다.
또 다른 실시예에서, 본 개시는 메모리 디바이스에 관한 것이다. 메모리 디바이스는 기판 위에 배치된 하부 전극 및 하부 전극 상에 배치되고 가변 저항을 갖는 저항성 스위칭 유전체를 포함한다. 저항성 스위칭 유전체 위에 상부 전극이 배치된다. 상부 전극 바로 위에 하드 마스크 절연체가 배치된다. 하드 마스크 절연체를 관통하여 상부 전극에 도달하는 상부 전극 비아가 배치된다. 하드 마스크 절연체는 상부 전극과 직접적으로 접촉하고 절연 물질을 포함한다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 메모리 셀을 제조하기 위한 방법에 있어서,
기판 위에 메모리 셀 스택을 형성하는 단계 - 상기 메모리 셀 스택은 하부 전극층, 상기 하부 전극층 위의 저항성 스위칭 유전체층, 및 상기 저항성 스위칭 유전체층 위의 상부 전극층을 포함함 - ;
상기 상부 전극층 위에 제 1 절연층을 형성하는 단계;
상기 제 1 절연층 위에 제 1 금속 하드 마스킹층을 형성하는 단계; 및
상기 제 1 금속 하드 마스킹층, 상기 제 1 절연층, 상기 상부 전극층 및 상기 저항성 스위칭 유전체층을 패터닝하여 제 1 금속 하드 마스크, 하드 마스크 절연체, 상부 전극, 및 저항성 스위칭 유전체를 형성하기 위해 일련의 에칭을 수행하는 단계
를 포함하는, 메모리 셀을 제조하기 위한 방법.
실시예 2. 실시예 1에 있어서, 상기 상부 전극층은 텅스텐으로 제조되고, 상기 제 1 금속 하드 마스킹층은 탄탈럼 질화물로 제조되는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제 1 절연층은 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 또는 이들의 조합으로 제조되는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 일련의 에칭을 수행하는 단계 전에,
상기 제 1 금속 하드 마스킹층 위에 제 2 절연층을 형성하는 단계; 및
상기 제 2 절연층 위에 제 2 금속 하드 마스킹층을 형성하는 단계
를 더 포함하고, 상기 제 2 절연층은 실리콘 이산화물로 제조되고, 상기 제 2 금속 하드 마스킹층은 탄탈럼으로 제조되는 것인, 방법.
실시예 5. 실시예 4에 있어서, 상기 일련의 에칭을 수행하는 단계 전에, 상기 제 2 금속 하드 마스킹층 바로 위에 제 1 유전체 하드 마스킹층을 형성하는 단계
를 더 포함하는, 방법.
실시예 6. 실시예 5에 있어서, 상기 일련의 에칭을 수행하는 단계 전에, 상기 제 1 유전체 하드 마스킹층 위에 비정질 탄소막을 그리고 상기 비정질 탄소막 위에 제 2 유전체 하드 마스킹층을 형성하는 단계
를 더 포함하는, 방법.
실시예 7. 실시예 6에 있어서, 상기 제 2 유전체 하드 마스킹층 및 상기 비정질 탄소막은 상기 상부 전극층을 패터닝한 이후에 제거되는 것인, 방법.
실시예 8. 실시예 7에 있어서, 상기 제 2 금속 하드 마스킹층 및 상기 제 2 절연층은 상기 저항성 스위칭 유전체층을 패터닝한 이후에 제거되는 것인, 방법.
실시예 9. 실시예 1에 있어서, 상기 제 1 절연층은 약 3 nm 내지 약 10 nm의 범위 내의 두께를 갖는 것인, 방법.
실시예 10. 실시예 1에 있어서,
상기 저항성 스위칭 유전체 및 상기 상부 전극 측부를 따라 연장되며, 또한 상기 하드 마스크 절연체 위로 연장되는 유전체 스페이서층을 상기 하부 전극층 위에 형성하는 단계
를 더 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
상기 저항성 스위칭 유전체, 상기 상부 전극, 및 상기 하드 마스크 절연체 측부를 따라 측벽 스페이서를 형성하기 위해 상기 유전체 스페이서층에 제 1 에칭을 수행하는 단계; 및
상기 하드 마스크 절연체 및 상기 측벽 스페이서를 따라 상기 하부 전극층을 패터닝하여 하부 전극을 형성하기 위해 제 2 에칭을 수행하는 단계 - 상기 하부 전극은 상기 측벽 스페이서의 측벽과 정렬된 측벽을 가짐 -
를 더 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 하부 전극, 상기 측벽 스페이서 측부를 따라 연장되며, 또한 상기 하드 마스크 절연체 위로 연장되는 에칭 정지층을 상기 기판 위에 형성하는 단계;
상기 에칭 정지층 위의 그리고 상기 에칭 정지층을 둘러싸는 상부 유전체층을 형성하는 단계; 및
상기 상부 전극에 도달하도록 상기 상부 유전체층 및 상기 하드 마스크 절연체를 관통하여 연장되는 상부 전극 비아를 형성하는 단계
를 더 포함하는, 방법.
실시예 13. 실시예 10에 있어서, 상기 유전체 스페이서층은 상기 하부 전극층 바로 위에 형성되는 것인, 방법.
실시예 14. 메모리 셀을 제조하기 위한 방법에 있어서,
기판 위에 메모리 셀 스택을 형성하는 단계 - 상기 메모리 셀 스택은 하부 전극층, 상기 하부 전극층 위의 저항성 스위칭 유전체층, 및 상기 저항성 스위칭 유전체층 위의 상부 전극층을 포함함 - ;
상기 메모리 셀 스택 위에 하드 마스킹 스택을 형성하는 단계 - 상기 하드 마스킹 스택은 상기 상부 전극층과 접촉하는 하부에 있는 제 1 절연층 및 상기 상부 전극층과는 상이한 금속 물질로 제조된 제 1 금속 하드 마스킹층을 포함함 - ; 및
상기 하드 마스킹 스택, 상기 상부 전극층, 상기 저항성 스위칭 유전체층, 및 상기 하부 전극층을 패터닝하여 하드 마스크 절연체, 상부 전극, 저항성 스위칭 유전체, 및 하부 전극을 형성하기 위해 일련의 에칭을 수행하는 단계
를 포함하는, 메모리 셀을 제조하기 위한 방법.
실시예 15. 실시예 14에 있어서,
상기 하부 전극, 상기 저항성 스위칭 유전체, 상기 상부 전극, 및 상기 하드 마스크 절연체의 측벽들을 따라 상방으로 연장되는 측벽 스페이서를 상기 기판 위에 형성하는 단계; 및
상기 측벽 스페이서 및 상기 하드 마스크 절연체의 상면 바로 위의 그리고 상기 측벽 스페이서 및 상기 하드 마스크 절연체의 상면을 컨포멀하게(conformally) 라이닝하는 에칭 정지층을 형성하는 단계
를 더 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 에칭 정지층 위의 그리고 상기 에칭 정지층을 둘러싸는 상부 유전체층을 형성하는 것;
비아 개구부를 형성하기 위해 상기 상부 유전체층 및 상기 하드 마스크 절연체를 관통하는 에칭을 수행하는 것; 및
상기 하드 마스크 절연체 및 상기 에칭 정지층과 접촉하는 측벽을 갖는 상부 전극 비아를 형성하기 위해 상기 상부 전극 비아를 금속 물질로 충전하는 것
에 의해 상기 상부 전극 비아가 형성되는 단계를 더 포함하는, 방법.
실시예 17. 메모리 셀에 있어서,
기판 위에 배치된 하부 전극;
상기 하부 전극 위에 배치되고 가변 저항을 갖는 저항성 스위칭 유전체;
상기 저항성 스위칭 유전체 위에 배치된 상부 전극;
상기 상부 전극 바로 위에 배치된 하드 마스크 절연체; 및
상기 상부 전극에 도달하는, 상기 하드 마스크 절연체를 관통하여 배치된 상부 전극 비아
를 포함하고, 상기 하드 마스크 절연체는 상기 상부 전극과 직접적으로 접촉하고 절연 물질을 포함하는 것인, 메모리 셀.
실시예 18. 실시예 17에 있어서, 상기 상부 전극은 텅스텐으로 제조되고, 상기 하드 마스크 절연체는 3 nm 내지 10 nm의 범위 내의 두께를 갖는 실리콘 이산화물을 포함하는 것인, 메모리 셀.
실시예 19. 실시예 17에 있어서,
상기 하부 전극의 상면 상에 배치되고 상기 저항성 스위칭 유전체 및 상기 상부 전극의 측벽들을 따라 상방으로 연장되는 측벽 스페이서; 및
상기 측벽 스페이서 및 상기 하드 마스크 절연체를 직접적으로 그리고 컨포멀하게 라이닝하는 에칭 정지층
을 더 포함하고, 상기 측벽 스페이서 및 상기 에칭 정지층은 실리콘 질화물 또는 실리콘 탄화물로 제조되는 것인, 메모리 셀.
실시예 20. 실시예 17에 있어서,
하부 층간 유전체층에 의해 둘러싸이고 하부 전극 비아를 통해 상기 하부 전극에 결합된 하부 금속배선 라인; 및
상부 층간 유전체층에 의해 둘러싸이고 상기 상부 전극 비아를 통해 상기 상부 전극에 결합된 상부 금속배선 라인
을 더 포함하는, 메모리 셀.

Claims (10)

  1. 메모리 셀을 제조하기 위한 방법에 있어서,
    기판 위에 하부 유전체층 상에 메모리 셀 스택을 형성하는 단계 - 상기 메모리 셀 스택은 하부 전극층, 상기 하부 전극층 위의 저항성 스위칭 유전체층, 및 상기 저항성 스위칭 유전체층 위의 상부 전극층을 포함함 - ;
    상기 상부 전극층 위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층 위에 제 1 금속 하드 마스킹층을 형성하는 단계;
    상기 제 1 금속 하드 마스킹층, 상기 제 1 절연층, 상기 상부 전극층, 상기 저항성 스위칭 유전체층 및 상기 하부 전극층을 패터닝하여 제 1 금속 하드 마스크, 하드 마스크 절연체, 상부 전극, 저항성 스위칭 유전체 및 하부 전극을 형성하기 위해 일련의 에칭을 수행하는 단계; 및
    상기 하부 전극, 상기 저항성 스위칭 유전체 및 상기 상부 전극의 측부를 따라 연장되며, 또한 상기 하드 마스크 절연체를 따라 연장되는 유전체 스페이서층을 상기 하부 유전체층 상에 형성하는 단계
    를 포함하는, 메모리 셀을 제조하기 위한 방법.
  2. 제 1 항에 있어서, 상기 상부 전극층은 텅스텐으로 제조되고, 상기 제 1 금속 하드 마스킹층은 탄탈럼 질화물로 제조되는 것인, 방법.
  3. 제 1 항에 있어서, 상기 제 1 절연층은 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 또는 이들의 조합으로 제조되는 것인, 방법.
  4. 제 1 항에 있어서, 상기 일련의 에칭을 수행하는 단계 전에,
    상기 제 1 금속 하드 마스킹층 위에 제 2 절연층을 형성하는 단계; 및
    상기 제 2 절연층 위에 제 2 금속 하드 마스킹층을 형성하는 단계
    를 더 포함하고, 상기 제 2 절연층은 실리콘 이산화물로 제조되고, 상기 제 2 금속 하드 마스킹층은 탄탈럼으로 제조되는 것인, 방법.
  5. 제 1 항에 있어서,
    상기 제 1 절연층은 3 nm 내지 10 nm의 범위 내의 두께를 갖는 것인, 방법.
  6. 메모리 셀을 제조하기 위한 방법에 있어서,
    기판 위에 하부 유전체층 상에 메모리 셀 스택을 형성하는 단계 - 상기 메모리 셀 스택은 하부 전극층, 상기 하부 전극층 위의 저항성 스위칭 유전체층, 및 상기 저항성 스위칭 유전체층 위의 상부 전극층을 포함함 - ;
    상기 메모리 셀 스택 위에 하드 마스킹 스택을 형성하는 단계 - 상기 하드 마스킹 스택은 상기 상부 전극층과 접촉하는 하부에 있는 제 1 절연층 및 상기 상부 전극층과는 상이한 금속 물질로 제조된 제 1 금속 하드 마스킹층을 포함함 - ;
    상기 하드 마스킹 스택, 상기 상부 전극층, 상기 저항성 스위칭 유전체층, 및 상기 하부 전극층을 패터닝하여 하드 마스크 절연체, 상부 전극, 저항성 스위칭 유전체, 및 하부 전극을 형성하기 위해 일련의 에칭을 수행하는 단계; 및
    상기 하부 전극, 상기 저항성 스위칭 유전체, 상기 상부 전극, 및 상기 하드 마스크 절연체의 측벽들을 따라 상방으로 연장되는 측벽 스페이서를 상기 하부 유전체층 상에 형성하는 단계
    를 포함하는, 메모리 셀을 제조하기 위한 방법.
  7. 메모리 셀에 있어서,
    기판 위에 하부 유전체층 상에 배치된 하부 전극;
    상기 하부 전극 위에 배치되고 가변 저항을 갖는 저항성 스위칭 유전체;
    상기 저항성 스위칭 유전체 위에 배치된 상부 전극;
    상기 상부 전극 바로 위에 배치된 하드 마스크 절연체;
    상기 상부 전극에 도달하는, 상기 하드 마스크 절연체를 관통하여 배치된 상부 전극 비아; 및
    상기 하부 전극, 상기 저항성 스위칭 유전체, 상기 상부 전극, 및 상기 하드 마스크 절연체의 측벽들을 따라 상방으로 연장되고 상기 하부 유전체층의 상부 표면 상에 배치되는 측벽 스페이서
    를 포함하고, 상기 하드 마스크 절연체는 상기 상부 전극과 직접적으로 접촉하고 절연 물질을 포함하는 것인, 메모리 셀.
  8. 제 7 항에 있어서, 상기 상부 전극은 텅스텐으로 제조되고, 상기 하드 마스크 절연체는 3 nm 내지 10 nm의 범위 내의 두께를 갖는 실리콘 이산화물을 포함하는 것인, 메모리 셀.
  9. 제 7 항에 있어서,
    상기 측벽 스페이서 및 상기 하드 마스크 절연체를 직접적으로 그리고 컨포멀하게 라이닝하는 에칭 정지층
    을 더 포함하고, 상기 측벽 스페이서 및 상기 에칭 정지층은 실리콘 질화물 또는 실리콘 탄화물로 제조되는 것인, 메모리 셀.
  10. 제 7 항에 있어서,
    하부 층간 유전체층에 의해 둘러싸이고 하부 전극 비아를 통해 상기 하부 전극에 결합된 하부 금속배선 라인; 및
    상부 층간 유전체층에 의해 둘러싸이고 상기 상부 전극 비아를 통해 상기 상부 전극에 결합된 상부 금속배선 라인
    을 더 포함하는, 메모리 셀.
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