CN111092152B - 存储单元和用于制造存储单元的方法 - Google Patents

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Abstract

提供了具有双侧壁间隔件的存储单元及其制造方法。在一些实施例中，形成并且图案话化多层堆叠件以形成硬掩模、顶部电极和电阻切换电介质。然后，在底部电极层上方形成在电阻切换电介质、顶部电极和硬掩模旁边延伸并且进一步在硬掩模上方延伸的第一介电间隔件层。然后，直接在第一介电间隔件层上形成共形地内衬第一介电间隔件层的第二介电间隔件层。第一介电间隔件层在第一温度下沉积，并且第二介电间隔件层在高于第一温度的第二温度下沉积。

Description

存储单元和用于制造存储单元的方法
技术领域
本发明的实施例涉及存储单元和用于制造存储单元的方法。
背景技术
许多现代电子器件包含电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在没有电源的情况下存储数据，而易失性存储器则不能。诸如磁阻随机存取存储器(MRAM)和电阻随机存取存储器(RRAM)的非易失性存储器由于相对简单的结构及其与互补金属氧化物半导体(CMOS)逻辑制造工艺的兼容性而成为下一代非易失性存储器技术的有希望的候选者。
发明内容
根据本发明的一些实施例，本发明提供了一种用于制造存储单元的方法，所述方法包括：形成多层堆叠件，所述多层堆叠件包括底部电极层、位于所述底部电极层上方的电阻切换介电层、位于所述电阻切换介电层上方的顶部电极层、以及位于顶部电极层上方的硬掩模层；实施第一系列蚀刻以图案化所述硬掩模层、所述顶部电极层和所述电阻切换介电层，以形成硬掩模、顶部电极和电阻切换电介质；在所述底部电极层上方形成在所述电阻切换电介质、所述顶部电极和所述硬掩模旁边延伸，并进一步在所述硬掩模上方延伸的第一介电间隔件层；以及直接在所述第一介电间隔件层上形成共形地内衬所述第一介电间隔件层的第二介电间隔件层；其中，所述第一介电间隔件层在第一温度下沉积，并且所述第二介电间隔件层在高于所述第一温度的第二温度下沉积。
根据本发明的另一实施例，本发明提供了一种用于制造存储单元的方法，所述方法包括：形成多层堆叠件，所述多层堆叠件包括底部电极层、位于所述底部电极层上方的电阻切换介电层、位于所述电阻切换介电层上方的顶部电极层、以及位于所述顶部电极层上方的硬掩模层；实施第一系列蚀刻以图案化所述硬掩模层、所述顶部电极层和所述电阻切换介电层，以形成硬掩模、顶部电极和电阻切换电介质；在所述底部电极层上方、在所述电阻切换电介质、所述顶部电极和所述硬掩模旁边形成第一介电间隔件层；直接在所述第一介电间隔件层上形成共形地内衬所述第一介电间隔件层的第二介电间隔件层；对所述第一介电间隔件层和所述第二介电间隔件层实施第二系列蚀刻，以分别形成第一侧壁间隔件和第二侧壁间隔件；对所述底部电极层实施第三系列蚀刻以形成底部电极；以及形成到达所述顶部电极的顶部电极通孔。
根据本发明的又一实施例，本发明提供了一种存储单元，包括：底部电极，设置在衬底上方；电阻切换电介质，设置在所述底部电极上方并具有可变电阻；顶部电极，设置在所述电阻切换电介质上方；第一侧壁间隔件，设置在所述底部电极的上表面上并沿着所述电阻切换电介质和所述顶部电极的侧壁向上延伸；第二侧壁间隔件，直接且共形地内衬所述第一侧壁间隔件；以及顶部电极通孔，到达所述顶部电极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了具有单个侧壁间隔件的存储单元的一些实施例的截面图。
图1B示出了具有双侧壁间隔件的存储单元的一些实施例的截面图。
图1C示出了图1B中所示的存储单元的一些实施例的局部剖视图。
图2示出了具有图1B的存储单元的集成电路的一些实施例的截面图。
图3至图14示出了处于各个制造阶段的集成电路的一些实施例的一系列截面图，该集成电路包括存储单元。
图15示出了用于制造具有存储单元的集成电路的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“顶部”、“底部”、“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，为了便于描述，这里可以使用“第一”、“第二”、“第三”等，以区域分附图或一系列附图的不同元件。“第一”、“第二”、“第三”等不旨在描述相应的元件。因此，结合第一图描述的“第一介电层”可以不必对应于结合另一图描述的“第一介电层”。
参照图1A的截面图100a，存储单元114包括由电阻切换电介质116分隔开的顶部电极118和底部电极112。取决于施加到该对电极的电压，电阻切换电介质116将在与第一数据状态(例如，“0”或“RESET”)相关联的高电阻状态和与第二数据状态(例如，“1”或“SET”)相关联的低电阻状态之间经历可逆变化。存储单元114与用于数据存储和传输的互补金属氧化物半导体(CMOS)逻辑制造工艺兼容。第一侧壁间隔件122可以设置在顶部电极118和电阻切换电介质116旁边，从而为顶部电极118和电阻切换电介质116的侧壁表面提供保护。介电层136形成在顶部电极118、电阻切换电介质116和底部电极112上面并围绕顶部电极118、电阻切换电介质116和底部电极112。顶部电极通孔132穿过介电层136设置、位于存储单元114的顶部电极118上面并接触存储单元114的顶部电极118。形成顶部电极通孔132的工艺引入接触挑战：当顶部电极通孔132定位在顶部电极118上时，电阻切换电介质116可能被损坏。更详细地，顶部电极通孔132通过图案化工艺形成，以形成穿过介电层136的开口以暴露顶部电极118以用于顶部电极通过132的填充和定位。开口可以移位至顶部电极118的边缘。随着技术的发展和器件的收缩，开口的形成可以暴露并损坏电阻切换电介质116的侧壁，如虚线圆124所示。因此，顶部电极118和电阻切换电介质116可以通过顶部电极通孔132短路。
在一些改进的实施例中，本申请涉及一种改进的存储器件，其具有包括双侧壁间隔件结构的通孔定位增强结构，以及相应的制造方法。双侧壁间隔件结构可以包括堆叠的侧壁间隔件，其包括不同的材料或具有不同密度的相同材料。可以原位形成内侧壁间隔件，使得在暴露于一些环境干扰之前保护存储器件。之后沿着内侧壁间隔件非原位形成外侧壁间隔件。外侧壁间隔件可以更耐受随后的通孔定位蚀刻工艺，从而在通孔定位蚀刻工艺期间保护存储器件的侧壁。
在一些实施例中，参考图1B的截面图100b，存储单元114包括设置在衬底102上方的底部电极112。电阻切换电介质116设置在底部电极112上方并具有可变电阻。顶部电极118设置在电阻切换电介质116上方。第一侧壁间隔件122设置在底部电极112的上表面上并沿着电阻切换电介质116和顶部电极118的侧壁向上延伸。第二侧壁间隔件126直接且共形地内衬第一侧壁间隔件122。第二侧壁间隔件126和第一侧壁间隔件122包括不同的材料或具有不同密度的相同材料。在一些实施例中，第一侧壁间隔件122原位形成(意味着在相同的集群工具中形成而不在周围环境中暴露工件)，使得工件被良好地保护免受周围环境的影响。在将衬底转移到不同的腔室之后，非原位形成第二侧壁间隔件126。第二侧壁间隔件126具有更高的蚀刻选择性并且更耐蚀刻剂。因此，当通过这种蚀刻剂填充形成顶部电极的开口时，可以更好地保持第二侧壁间隔件126并使电阻切换电介质116免受损坏。因此，可以较少关注用于侧壁保护的工艺窗口，并且改善了存储单元114的短路故障。
根据一些实施例，图1B中所示的存储单元114可以介于后段制程(BEOL)金属化堆叠件内，该堆叠件具有布置在衬底102上方的下部互连结构140和上互连结构142。下部互连结构140包括设置位于底部层间介电层104内的底部金属化线106。上部互连结构142包括设置在顶部层间介电层138内的顶部金属化线134。底部层间介电层104和顶部层间介电层138例如，可以是氧化物、低k电介质(即，介电常数k小于二氧化硅的电介质)或极低k电介质(介电常数k小于约2的电介质)并且底部金属化线106和顶部金属化线134可以是例如金属，诸如铜。
存储单元114的底部电极112可以是导电材料，例如氮化钛、氮化钽或其组合。底部电极112的示例性厚度可以在约至约/>的范围内。该示例性厚度以及下文给出的其它示例性尺寸可以用于某个制造节点，并且适合于其它节点的这些尺寸的比例缩放。底部电极112还可包括例如钛、钽、铂、铱、钨、钌等。在一些实施例中，底部电极112通过布置在底部电极112和底部金属化线106之间的底部电极通孔110电耦合到下部互连结构140的底部金属化线106。底部电极通孔110可以包括氮化钛。底部电极通孔110的示例性厚度可以在约/>至约/>的范围内。阻挡衬垫109可以设置在底部电极通孔110下方，并且用作扩散阻挡层，以防止材料在底部金属化线106和底部电极112之间扩散。阻挡衬垫109可以包括例如氮化钽。阻挡衬垫109的示例性厚度可以在从约/>至约/>的范围内。底部电极通孔110可以具有较窄的下部和较宽的上部。上部可以具有与底部电极112的侧壁对准的侧壁。
存储单元114还包括布置在底部电极112上方的电阻切换电介质116。在一些实施例中，存储单元114是磁阻随机存取存储器(MRAM)单元，并且电阻切换电介质116可包括磁隧道结(MTJ)结构，该磁隧道结(MTJ)结构具有由隧道阻挡层分隔开的底部铁磁层和顶部铁磁层。在一些其它实施例中，存储单元114是电阻随机存取存储器(RRAM)单元，并且电阻切换电介质116可包括RRAM介电层。电阻切换电介质116可以是高k层(即，介电常数k大于3.9的层)，例如，氧化钽、氧化钽铪、氧化钽铝、或包括钽、氧、和一个或多个其它元素的其它材料。电阻切换电介质116还可以包括其它复合层。例如，电阻切换电介质116可以包括设置在底部的晶种层和设置在顶部的阻挡层。电阻切换电介质116的示例性厚度可以在约至约/>的范围内。
顶部电极118布置在电阻切换电介质116上方。阻挡衬垫109可以包括例如钨。顶部电极118的示例厚度可以在约至约/>的范围内。顶部电极118还可以包括一个或多个金属或金属组合物层，包括例如钛、氮化钛、钽、氮化钽等。在一些实施例中，顶部电极118通过布置在顶部电极118和顶部金属化线134之间的顶部电极通孔132电耦合到上部互连结构142的顶部金属化线134。顶部电极通孔132可以是，例如，导电材料，诸如铜、铝或钨。在存储单元114的操作期间，在顶部电极118和底部电极112之间施加电压，以通过形成或断开电阻切换电介质116的一个或多个导电细丝来读取、置位或擦除存储单元114。因此，单元114可以例如在相对低或高电阻状态下具有可变电阻，以代表低或高位状态。
在一些实施例中，第一侧壁间隔件122直接设置在底部电极112的上表面上。第一侧壁间隔件122可以沿着电阻切换电介质116和顶部电极118的侧壁直接接触电阻切换电介质116和顶部电极118的侧壁。第二侧壁间隔件126也可以在第一侧壁间隔件122的侧处直接设置在底部电极112的上表面上。第二侧壁间隔件126的侧壁可以与底部电极112和/或底部电极通孔110的上部的侧壁对准。第一侧壁间隔件122和第二侧壁间隔件126可以是共形层。第二侧壁间隔件126的第二厚度大于第一侧壁间隔件122的第一厚度，优选为第一厚度的至少两倍。第一侧壁间隔件122的示例厚度可以在约至约/>的范围内。第二侧壁间隔件126的示例厚度可以在约/>至约/>的范围内。第二侧壁间隔件126的顶面可以高于第一侧壁间隔件122的顶面。第一侧壁间隔件122和第二侧壁间隔件126可以由不同材料或不同密度的相同材料制成。第一侧壁间隔件122和第二侧壁间隔件126可以由具有不同密度的氮化硅制成。第一侧壁间隔件122和第二侧壁间隔件126还可以包括一个或多个介电组合物层，包括例如氧化硅、碳化硅等。顶部电极通孔132可以定位为偏移顶部电极118的中心区域并且直接接触第一侧壁间隔件122和第二侧壁间隔件126。第一侧壁间隔件122和第二侧壁间隔件126可以分别在存储单元114的顶部电极通孔132所在的一侧处而不是顶部电极通孔132远离的相对侧处具有较小的高度。顶部电极通孔132可以具有定位在第一侧壁间隔件122或第二侧壁间隔件126上的底部。顶部电极通孔132可以沿着延伸垂直线150具有不对称形状，该垂直线150将顶部电极通孔132的顶部一分为二：如虚线圆128、130所示，靠近存储单元114的边界的一侧的下侧壁比靠近存储单元114的中心区域的另一侧更内倾斜(更靠近延伸的垂直线150)。下面参考图1C讨论顶部电极通孔132、第一侧壁间隔件122和第二侧壁间隔件126的更详细结构。第一侧壁间隔件122和第二侧壁间隔件126保护顶部电极118和电阻切换电介质116免于缺陷，并且在存储单元114的制造期间使用以限定底部电极112的覆盖区域。
在一些实施例中，下部介电层108围绕底部电极通孔110设置。下部介电层108可包括例如碳化硅、氮化硅、氧化硅或一层或多层复合介电膜。介电层136设置在下部介电层108上方。介电层136可以包括氧化硅。介电层136可以具有直接接触下部介电层108的顶面的底面。介电层136可以具有直接接触顶部层间介电层138的底面的顶面。第二侧壁间隔件126可以直接接触介电层136。
图1C示出了根据一些实施例的图1B中所示的存储单元的放大区域的截面图100c。如图1C所示，顶部电极通孔132可具有从延伸垂直线150偏移的最低尖端144。最低尖端144可位于第一侧壁间隔件122的凹形上表面上。顶部电极通孔132可以还具有第一下侧壁146，其在靠近存储单元的边界的一侧处接触第二侧壁间隔件，并且第二下侧壁148在靠近存储单元的中心区域的相对侧处接触顶部电极118。第一下侧壁146和第二下侧壁148可以具有不同的倾斜角。第一下侧壁146可以具有相对于大于第二下侧壁148的侧向水平的倾斜角度。在一些实施例中，第一下侧壁146可以具有在约20度至约30度的范围内的倾斜角度α。与具有单侧壁间隔件的结构相比，倾斜角α相对较大，其中倾斜角可小于10度。如下面将再次讨论的，更倾斜的下侧壁可以是通孔开口蚀刻工艺的蚀刻选择性的结果：蚀刻剂对第二侧壁间隔件126的选择性高于对第一侧壁间隔件122的选择性。更靠近存储单元的边界的第一下侧壁154和更靠近存储单元的中心的第二下侧壁152可以具有基本相同的倾斜角。
图2示出了根据一些另外的实施例的包括存储单元201的集成电路器件200的截面图。存储单元201可以具有与图1B中所示并且如上所述的存储单元114相同的结构。如图2所示，存储单元201可以设置在衬底202上方。衬底202可以是例如体衬底(例如，体硅衬底)或绝缘体上硅(SOI)衬底。一个或多个浅沟槽隔离(STI)区域204或氧化物填充的沟槽设置在衬底202中。一对字线晶体管206、208在STI区域204之间间隔开。字线晶体管206、208彼此平行并且包括通过字线介电层212与衬底202分隔开的字线栅极210和源极/漏极区域214、216。源极/漏极区域214、216嵌入在字线栅极210和STI区域204之间的衬底202表面内。字线栅极210可以是例如掺杂的多晶硅或金属，诸如氮化钛或氮化钽。字线介电层212可以是例如氧化物，诸如二氧化硅。最底部的ILD层238设置在字线晶体管206、208上面。最底部的ILD层238可以是氧化物。
后段制程(BEOL)金属化堆叠件218布置在字线晶体管206、208上方。BEOL金属化堆叠件218包括分别布置在层间介电层220、228、230内的多个金属化层222、224、226。金属化层222、224、226可以是例如金属，诸如铜或铝。层间介电层220、228、230可以是例如低κ电介质，诸如多孔未掺杂的硅酸盐玻璃，或氧化物，诸如二氧化硅。蚀刻停止层108、242可以设置为分隔开层间介电层220、228、230。金属化层222、224、226包括耦合到由字线晶体管206、208共享的源极/漏极区域214的源极线232。此外，金属化层222、224、226包括连接到存储单元201的位线134，并且还通过多条金属化线连接到字线晶体管206或字线晶体管208的源极/漏极区域216，多条金属化线诸如金属化线106、234、以及多个通孔，诸如通孔132、110、240。接触件236从金属化线234延伸通过最底部的ILD层238，至到达源极/漏极区域216。通孔132、110、240和接触件236可以是例如金属，诸如铜、金或钨。
存储单元201介于顶部金属化线134和底部金属化线106之间。介电层136设置在层间介电层228、230之间的存储单元201上面。介电层136可以是氧化物。虽然存储单元201被示出为介于图2中的上部金属化层226和下部金属化层224之间，但是应当理解，存储单元201可以介于BEOL金属化堆叠件218的任何两个金属化层之间。
类似于上面与图1B相关的描述，存储单元201包括连接或无缝接触底部电极通孔110的底部电极112。电阻切换电介质116设置在底部电极112上方。顶部电极118设置在电阻切换电介质116上方。第一侧壁间隔件122设置在底部电极112的上表面上并沿着电阻切换电介质116和顶部电极118的侧壁向上延伸。第二侧壁间隔件126设置在第一侧壁间隔件122的侧壁上。顶部电极通孔132连接顶部金属化线134和顶部电极118。如左侧的示例性存储单元所示，顶部电极通孔132可具有定位在顶部电极118的顶面上的底面。如右侧的另一示例性存储单元所示，顶部电极通孔132也可以从顶部电极118偏移并且部分定位在第一侧壁间隔件122和第二侧壁间隔件126的上表面上。第二侧壁间隔件126和第一侧壁间隔件122具有不同的蚀刻选择性。第二侧壁间隔件126可以由与第一侧壁间隔件122不同的材料或不同的密度制成。第一侧壁间隔件122可以在电阻切换电介质116的图案化之后立即形成。第二侧壁间隔件126更耐通孔开口蚀刻的蚀刻剂，当形成通孔开口以暴露顶部电极118并通过填充准备顶部电极时，可以防止短路损坏。
图3至图14示出了示出形成集成电路器件的方法的截面图的一些实施例。
如图3的截面图300所示，在下部互连结构140上面的下部介电层108内形成底部通孔开口302。下部互连结构140包括由底部层间介电层104横向围绕的底部金属化线106。底部层间介电层104可以是例如低k电介质，并且底部金属化线106可以是例如金属，诸如铜。下部介电层108形成在下部互连结构140上方，其中，底部通孔开口302暴露底部金属化线106。下部介电层108可包括例如一个或多个介电层，诸如二氧化硅、碳化硅和/或氮化硅。用于形成底部通孔开口302的工艺可以包括在下部互连结构140上方沉积下部介电层108，以及随后的光刻工艺。可以在下部介电层108上方形成光刻胶层，并暴露下部介电层108的与要形成的底部通孔开口302对应的区域。然后，可以根据光刻胶层施加对下部介电层108具有选择性的一种或多种蚀刻剂。在施加一种或多种蚀刻剂之后，可以去除光刻胶层。
如图4的截面图400所示，通过一系列汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)在下部介电层108上方沉积存储单元的多层堆叠件。首先在下部介电层108上方形成填充底部通孔开口302(如图3所示)的底部电极通孔110。底部电极通孔110可以例如由一个或多个导电材料层形成，导电材料诸如多晶硅、氮化钛、氮化钽、铂、金、铱、钌、钨等。例如，底部电极通孔110可以是通过原子层沉积(ALD)工艺形成的氮化钛层，随后是平坦化工艺。然后在底部电极通孔110和下部介电层108上方形成底部电极层402。底部电极层402可以是与底部电极通孔相同的材料，并且甚至可以与底部电极通孔110的一个沉积工艺中形成。底部电极层402可以形成为具有对应于底部电极通孔110的凹槽。随后可以实施平坦化工艺以形成底部电极层402的平坦顶面。在一些实施例中，底部电极层402可以包括金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN)等)和/或金属(例如，钛(Ti)、钽(Ta)等)。然后在平坦化的底部电极层402上方形成电阻切换层404。在一些实施例中，电阻切换层404可以包括具有通过介电阻挡层垂直分隔开的固定磁层和自由磁层的磁隧道结(MTJ)结构。在其它实施例中，电阻切换层404可以包括RRAM介电数据存储层。在一些实施例中，电阻切换层404可包括金属氧化物复合物，诸如氧化铪铝(HfAlOx)、氧化锆(ZrOx)、氧化铝(AlOx)、氧化镍(NiOx)、氧化钽(TaOx)或氧化钛(TiOx)。在电阻切换层404上方形成顶部电极层406。顶部电极层406可以包括一个或多个导电层。在一些实施例中，顶部电极层406可以包括氮化钛(TiN)或氮化钽(TaN)、金属(例如，钛(Ti)或钽(Ta)铜)等。在顶部电极层406上方形成硬掩模层408。硬掩模层408可以包括诸如碳化硅的介电材料。
如图5的截面图500所示，在硬掩模层408上方形成图案化层的多层堆叠件502，以用于图案化存储单元。多层堆叠件502可包括多个硬掩模层，诸如氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钽(Ta)、铜、改进的图案膜(APF)、和/或氮氧化硅等。在多层堆叠件502上方形成图案化层512。图案化层512可以包括底部抗反射涂层(BARC)层514和光刻胶层516，光刻胶层516已经旋涂在该BARC层514上方，并且例如使用双图案化技术图案化。
如图6的截面图600所示，图案化顶部电极层406(图5中所示)以形成顶部电极118。顶部电极118根据通过图案化硬掩模层408(如图5所示)形成的硬掩模120形成。逐层图案化多层堆叠件502(图5中所示)，并且因此在硬掩模120上方形成图案化掩模602。图案化掩模602还可以包括图5的多层堆叠件502的更多或更少的层。在一些实施例中，由于图案化工艺，图案化掩模602、硬掩模120和顶部电极118可以形成为具有倾斜的侧壁。在一些实施例中，图案化工艺可以包括干蚀刻工艺，其可以具有蚀刻剂化学物质，包括CF4、CH2F2、Cl2、BCl3和/或其它化学物质。
如图7的截面图700所示，图案化电阻切换层404(图6中所示)以根据图案化掩模602和硬掩模120形成电阻切换电介质116。在图案化工艺期间，可以基本上去除或减少图案化掩模602(图6中所示)。可以暴露底部电极层402。在一些实施例中，电阻切换电介质116和顶部电极118的侧壁可以倾斜和对准(例如，共面)。在一些实施例中，图案化工艺可以包括干蚀刻工艺，其可以具有蚀刻剂化学物质，包括CF4、CH2F2、Cl2、BCl3和/或其它化学物质。
如图8的截面图800所示，沿着平坦化的底部电极层402的上表面形成沿着电阻切换电介质116、顶部电极118、硬掩模120和图案化掩模602的侧壁表面延伸，并且覆盖图案化掩模602的顶面的第一介电间隔件层802。第一介电间隔件层802可以包括氮化硅、正硅酸乙酯(TEOS)、富硅氧化物(SRO)或类似的复合介电膜。在一些实施例中，第一介电间隔件层802可以通过汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)形成。第一介电间隔件层802的形成可以在相同的集群工具中实施、或者甚至在与如上结合图7所述的图案化工艺相同的腔室中实施。第一介电间隔件层802可以在相对较低的温度(例如，约180摄氏度)下形成。
如图9的截面图900所示，沿着第一介电间隔件层802的顶面形成第二介电间隔件层902。第二介电间隔件层902可以直接形成在第一介电间隔件层802上并且共形地内衬第一介电间隔件层802。将工件从腔室或甚至形成第一介电间隔件层802并转移到新的腔室/集群工具的集群工具中去除，使得第二介电间隔件层902可以用不同的材料形成，或者用与第一介电间隔件层802相同但具有更大密度的材料形成。在一些实施例中，第二介电间隔件层902在高于形成第一介电间隔件层802的第一温度的第二温度下形成。第二介电间隔件层902还可包括氮化硅、正硅酸乙酯(TEOS)、富硅氧化物(SRO)或类似的复合介电膜。在一些实施例中，第二介电间隔件层902可以通过汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)形成。第二介电间隔件层902可以在相对较高的温度(例如，约300摄氏度至400摄氏度)下形成。在一些实施例中，第二介电间隔件层902形成为具有大于第一介电间隔件层802的第一厚度的至少两倍的第二厚度。在图案化以形成电阻切换电介质116之后，第一介电间隔件层802立即保护要保护的工件免受周围环境的影响。形成更厚且更保留的第二介电间隔件层902，以准备保护存储单元免受顶部电极通孔开口和定位工艺的影响，如稍后所述。例如，第二介电间隔件层902的厚度可以在约至约/>的范围内，而第一介电间隔件层802的厚度可以在约/>至约,/>的范围内。
如图10的截面图1000所示，蚀刻第一介电间隔件层802和第二介电间隔件层902以分别形成第一侧壁间隔件122和第二侧壁间隔件126。形成第一侧壁间隔件122和第二侧壁间隔件126的工艺可以包括对第一介电间隔件层802和第二介电间隔件层902实施各向异性蚀刻(例如，垂直蚀刻)以去除介电间隔件层802、902的横向延伸部，从而沿着电阻切换电介质116和顶部电极118的侧壁表面产生第一侧壁间隔件122和第二侧壁间隔件126。底部电极层402可以由于去除介电间隔件层802、902的横向延伸部而暴露。可以在蚀刻工艺期间去除图案化掩模602和硬掩模120(图8中所示)。
如图11的截面图1100所示，实施蚀刻以图案化底部电极层402并根据第二侧壁间隔件126形成底部电极112。蚀刻可包括干蚀刻，诸如可具有包括CF4、CH2F2、Cl2、BCl3和/或其它化学物质的蚀刻剂化学物质的等离子体蚀刻工艺。在一些实施例中，底部电极通孔110的上部也可以在底部电极层402之后被蚀刻。由于蚀刻工艺，底部电极112和底部电极通孔110的上部的侧壁可以与第二侧壁间隔件126的侧壁对准，可以暴露下部介电层108。
如图12的截面图1200所示，在存储单元上方并围绕存储单元形成介电层136。介电层136可以是例如低k或极低k电介质。在一些实施例中，用于形成介电层136的工艺包括沉积中间层间介电层，并对中间层间介电层实施化学机械抛光(CMP)以平坦化中间层间介电层的顶面。
如图13的截面图1300所示，顶部电极通孔开口1302形成为穿过介电层136并到达顶部电极118。顶部电极通孔开口1302通过蚀刻工艺形成，该蚀刻工艺使用对相对于第一侧壁间隔件122和第二侧壁间隔件126的介电层136具有选择性的蚀刻剂。在良好的对准状态下，顶部电极通孔开口1302形成在顶部电极118的中心区域并远离顶部电极118的边缘，例如，如图2左侧的存储单元所示。在不良的对准状态下，顶部电极通孔开口1302可以形成在靠近边界的存储单元的一侧处。例如，如图13、图1B中或图2的右侧的存储单元所示。因此，除了暴露顶部电极118之外，顶部电极通孔开口1302还可以暴露第一侧壁间隔件122和/或第二侧壁间隔件126。由于第二侧壁间隔件126对顶部电极通孔1302的蚀刻工艺更具抵抗力，因此作为蚀刻结果，第二侧壁间隔件126的顶面可以高于第一侧壁间隔件122的顶面。第一侧壁间隔件122和第二侧壁间隔件126保护电阻切换电介质116的侧壁不被到达和暴露。因此，通过随后填充的导电材料保护电阻切换电介质116和顶部电极118免于短路。
如图14的截面图1400所示，之后形成填充顶部电极通孔开口1302的导电层，以形成顶部电极通孔132。导电层可以是例如金属，诸如铜或钨。用于形成导电层的工艺可以包括：沉积填充顶部电极通孔开口1302的中间导电层，并且悬于介电层136上面以形成顶部电极通孔132并形成顶部金属化线134。然后可以使用光刻来图案化导电层。在一些实施例中，顶部电极通孔132和顶部金属化线134可以通过单镶嵌工艺、先沟槽或先通孔双镶嵌工艺或其它适用的金属填充工艺形成。由于填充，顶部电极通孔132可以具有接触第一侧壁间隔件122的底面和接触第二侧壁间隔件126的侧壁表面。上面参考图1B、图1C和图2讨论了详细的顶部电极通孔结构的一些示例。
图15示出了形成存储器件的方法1500的流程图的一些实施例。虽然方法1500是关于图3至图14描述，但是可以理解，方法1500不限于图3至图14中公开的这种结构，并且可以独立于图3至图14中公开的结构而单独存在。类似地，应当理解，图3至图14中公开的结构不限于方法1500，而是可以独立地作为独立于方法1500的结构。此外，虽然所公开的方法(例如，方法1500)在下面示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的。此外，本文描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
在步骤1502中，在下部互连结构上面的下部介电层内形成底部通孔开口。下部互连结构可包括由底部层间介电层横向围绕的底部金属化线。底部通孔开口穿过下部介电层形成，以暴露底部金属化线。图3示出了对应于步骤1502的截面图300的一些实施例。
在步骤1504中，通过一系列汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)在下部介电层上方沉积多层堆叠件。首先在下部介电层上方形成填充底部通孔开口的底部电极通孔。底部电极通孔可以是通过原子层沉积(ALD)工艺形成的氮化钛层，随后是平坦化工艺。然后，随后在底部电极通孔和下部介电层上方形成底部电极层、电阻切换层、顶部电极层和硬掩模层。在一些实施例中，底部电极层可包括金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN)等)和/或金属(例如，钛(Ti)、钽(Ta)、等)。在一些实施例中，电阻切换层可以包括具有由介电阻挡层垂直分隔开的固定磁层和自由磁层的磁隧道结(MTJ)结构。在其它实施例中，电阻切换层可以包括RRAM介电数据存储层。在一些实施例中，顶部电极层可以包括氮化钛(TiN)或氮化钽(TaN)、金属(例如，钛(Ti)或钽(Ta)铜)等。硬掩模层可以包括介电材料，诸如碳化硅。图4示出了对应于步骤1504的截面图400的一些实施例。
在步骤1506中，在硬掩模层上方形成多层图案化层，以用于图案化存储单元。多层堆叠件可包括导电层和形成在导电层上方的多个硬掩模层。导电层可以包括氮化钛(TiN)或氮化钽(TaN)、金属(例如，钛(Ti)或钽(Ta)铜)等。多个硬掩模层可以包括先进的图案膜(APF)、氮氧化硅(SiON)等的一个或多个。在多个硬掩模层上方形成并图案化底部抗反射涂层(BARC)层和光刻胶层。图5示出了对应于步骤1506的截面图500的一些实施例。
在步骤1508中，逐层图案化多层堆叠件，因此在硬掩模层上方形成图案化掩模。然后通过图案化硬掩模层来形成硬掩模。根据硬掩模形成顶部电极。在一些实施例中，由于图案化工艺，图案化掩模、硬掩模和顶部电极可以形成为具有倾斜的侧壁。在一些实施例中，图案化工艺可以包括干蚀刻工艺，其可以具有包括CF4、CH2F2、Cl2、BCl3和/或其它化学物质的蚀刻剂化学物质。图6示出了对应于步骤1508的截面图600的一些实施例。
在步骤1510中，图案化电阻切换层以根据顶部电极和硬掩模形成电阻切换电介质。在图案化工艺期间，可以基本上去除或减少图案化掩模。可以暴露底部电极层。在一些实施例中，电阻切换电介质和顶部电极的侧壁可以倾斜和对准(例如，共面)。在一些实施例中，图案化工艺可包括干蚀刻工艺。图7示出了对应于步骤1510的截面图700的一些实施例。
在步骤1512中，沿着底部电极层的上表面形成沿着电阻切换电介质、顶部电极和硬掩模的侧壁表面延伸，并且覆盖硬掩模的顶面的第一介电间隔件层。第一介电间隔件层可包括氮化硅、正硅酸乙酯(TEOS)、富硅氧化物(SRO)等的复合介电膜。在一些实施例中，第一介电间隔件层可以在与参考步骤1510描述的图案化工艺相同的腔室或相同的集群工具中形成。第一介电间隔件层可以是共形层并且可以由蒸气沉积技术(例如，化学汽相沉积等)形成。图8示出了对应于步骤1512的截面图800的一些实施例。
在步骤1514中，在第一介电间隔件层的顶面上并沿着第一介电间隔件层的顶面形成第二介电间隔件层。第二介电间隔件层可以由不同的介电材料形成，或者由具有更大密度的相同介电材料形成。第二介电间隔件层可包括氮化硅、正硅酸乙酯(TEOS)、富硅氧化物(SRO)等的复合介电膜。在一些实施例中，第二介电间隔件层可以形成在不同的腔室中并且形成为更耐蚀刻(即，具有对顶部通孔开口蚀刻剂具有更低的蚀刻速率，下面参考步骤1520描述)。第二介电间隔件层可以是共形层，并且可以通过汽相沉积技术(例如，化学汽相沉积等)形成。图9示出了对应于步骤1514的截面图800的一些实施例。
在步骤1516中，分别从第一介电间隔件层和第二介电间隔件层形成第一侧壁间隔件和第二侧壁间隔件。用于形成第一侧壁间隔件和第二侧壁间隔件的工艺可以包括对第一和第二介电间隔件层实施各向异性蚀刻(例如，垂直蚀刻)以去除第一和第二介电间隔件层的横向延伸部，从而使得第一侧壁间隔件和第二侧壁间隔件沿着电阻切换电介质和顶部电极的侧壁表面。图10示出了对应于步骤1516的截面图1000的一些实施例。
在步骤1518中，实施蚀刻以根据第一侧壁间隔件和硬掩模图案化并形成底部电极。然后在存储单元上方和周围形成介电层。介电层可以是例如低k或极低k电介质。在一些实施例中，用于形成介电层136的工艺包括沉积中间层间介电层并对中间层间介电层实施化学机械抛光(CMP)以平坦化中间层间介电层的顶面。图11至图12示出了对应于步骤1518的截面图1100和1200的一些实施例。
在步骤1520中，穿过介电层形成到达顶部电极的顶部电极通孔开口。顶部电极通孔开口通过蚀刻工艺形成，该蚀刻工艺使用相对于第一侧壁间隔件和第二侧壁间隔件对介电层具有选择性的蚀刻剂。顶部电极通孔开口可以形成在更靠近边界的存储单元的一侧处。因此，顶部电极通孔开口可以暴露第一侧壁间隔件和/或第二侧壁间隔件。由于使第二侧壁间隔件更耐受顶部电极通孔开口的蚀刻工艺，因此第二侧壁间隔件可具有高于第一侧壁间隔件的顶面作为蚀刻结果。第一侧壁间隔件和第二侧壁间隔件保护电阻切换电介质的侧壁不被到达和暴露。因此，通过随后填充的导电材料保护电阻切换电介质和顶部电极免于短路。图13示出了对应于步骤1520的截面图1300的一些实施例。
在步骤1522中，形成填充顶部电极通孔开口的导电层，以形成顶部电极通孔，并且悬于介电层以形成顶部金属化线。导电层可以是例如金属，诸如铜或钨。形成导电层的工艺可包括在剩余的介电层上方沉积填充顶部电极通孔开口的中间导电层。然后可以使用光刻来图案化导电层。由于填充，顶部电极通孔可以具有接触第一侧壁间隔件的底面和接触第二侧壁间隔件的侧壁表面。图14示出了对应于步骤1522的截面图1400的一些实施例。
应当理解，虽然在整个本文件中参考了讨论本文所述方法的各个方面的示例性结构，但这些方法不受所呈现的相应结构的限制。相反，方法(和结构)应被认为是彼此独立的并且能够独立地实施并且不考虑图中所描绘的任何特定方面而被实践。另外，本文所述的层可以以任何合适的方式形成，诸如通过旋涂、溅射、生长和/或沉积技术等。
而且，基于对说明书和附图的阅读和/或理解，本领域技术人员可以想到等同的改变和/或修改。本文的公开内容包括这样的修改和改变，并且通常不旨在由此限制。例如，虽然本文提供的附图被示出和描述为具有特定的掺杂类型，但是应当理解，可以使用可选的掺杂类型，如本领域普通技术人员将理解的。
因此，如从上文可以理解的，在一些实施例中，本发明提供了制造集成电路(IC)的方法。在该方法中，形成多层堆叠件，该多层堆叠件包括底部电极层、底部电极层上方的电阻切换介电层、电阻切换介电层上方的顶部电极层、以及顶部电极层上方的硬掩模层。实施第一系列蚀刻以图案化硬掩模层、顶部电极层和电阻切换介电层，以形成硬掩模、顶部电极和电阻切换电介质。在底部电极层上方形成在电阻切换电介质、顶部电极和硬掩模旁边延伸，并进一步在硬掩模上方延伸的第一介电间隔件层。直接在第一介电间隔件层上形成共形地内衬第一介电间隔件层的第二介电间隔件层。第一介电间隔件层在第一温度下沉积，并且第二介电间隔件层在高于第一温度的第二温度下沉积。
在上述方法中，还包括：对所述第一介电间隔件层和所述第二介电间隔件层实施第一系列蚀刻，以在所述电阻切换电介质、所述顶部电极和所述硬掩模旁边形成第一侧壁间隔件和第二侧壁间隔件；以及实施第二系列蚀刻，以根据所述顶部电极、所述第一侧壁间隔件和所述第二侧壁间隔件图案化所述底部电极层，以形成底部电极，其中，所述底部电极的侧壁与所述第二侧壁间隔件的侧壁对准。在上述方法中，还包括：形成围绕所述底部电极、所述第二侧壁间隔件并位于所述顶部电极上面的上部介电层；以及形成延伸穿过上部介电层以到达所述顶部电极的顶部电极通孔。在上述方法中，所述第二介电间隔件层的第二厚度大于所述第一介电间隔件层的第一厚度的至少两倍。在上述方法中，形成所述第二介电间隔件层的第二温度大于300摄氏度。在上述方法中，在与实施所述第一系列蚀刻相同的集群工具中形成所述第一介电间隔件层，而在与实施所述第一系列蚀刻不同的集群工具中形成所述第二介电间隔件层。在上述方法中，所述第一介电间隔件层直接形成在所述底部电极层上。
在另一实施例中，本发明涉及制造集成电路(IC)的方法。在该方法中，形成多层堆叠件，该多层堆叠件包括底部电极层、底部电极层上方的电阻切换介电层、电阻切换介电层上方的顶部电极层、以及顶部电极层上方的硬掩模层。实施第一系列蚀刻以图案化硬掩模层、顶部电极层和电阻切换介电层，以形成硬掩模、顶部电极和电阻切换电介质。在底部电极层上方、在电阻切换电介质、顶部电极和硬掩模旁边形成第一介电间隔件层。直接在第一介电间隔件层上形成共形地内衬第一介电间隔件层的第二介电间隔件层。对第一介电间隔件层和第二介电间隔件层实施第二系列蚀刻，以分别形成第一侧壁间隔件和第二侧壁间隔件。对底部电极层实施第三系列蚀刻以形成底部电极。形成到达顶部电极的顶部电极通孔。
在上述方法中，所述第一介电间隔件层在第一温度下沉积，并且所述第二介电间隔件层在高于所述第一温度的第二温度下沉积。在上述方法中，通过以下步骤形成所述顶部电极通孔：形成围绕所述底部电极、所述第二侧壁间隔件并位于所述顶部电极上面的上部介电层；以及对所述上部介电层实施蚀刻以形成用于填充所述顶部电极通孔的通孔开口；其中，所述蚀刻对所述第一侧壁间隔件的第一蚀刻速率小于对所述第二侧壁间隔件的第二蚀刻速率。在上述方法中，所述顶部电极通孔形成为具有与所述第一侧壁间隔件接触的底面和与所述第二侧壁间隔件接触的侧壁表面。在上述方法中，所述第二介电间隔件层形成为具有大于所述第一介电间隔件层的至少两倍的厚度。在上述方法中，在与实施所述第一系列蚀刻相同的集群工具中形成所述第一介电间隔件层，而在与实施所述第一系列蚀刻不同的集群工具中形成所述第二介电间隔件层。
在又一实施例中，本发明涉及存储器件。该存储器件包括设置在衬底上方的底部电极和设置在底部电极上方并具有可变电阻的电阻切换电介质。该存储器件还包括设置在电阻切换电介质上方的顶部电极和设置在底部电极的上表面上并沿着电阻切换电介质和顶部电极的侧壁向上延伸的第一侧壁间隔件。该存储器件还包括第二侧壁间隔件，该第二侧壁间隔件直接且共形地内衬第一侧壁间隔件。该存储器件还包括到达顶部电极的顶部电极通孔。
在上述存储器件中，所述第二侧壁间隔件的第二厚度大于所述第一侧壁间隔件的第一厚度的至少两倍。在上述存储器件中，所述第一侧壁间隔件和所述第二侧壁间隔件由氮化硅制成。在上述存储器件中，所述第二侧壁间隔件的顶面高于所述第一侧壁间隔件的顶面。在上述存储器件中，所述顶部电极通孔具有与所述第一侧壁间隔件接触的底面和与所述第二侧壁间隔件接触的侧壁表面。在上述存储器件中，存储器件还包括：底部金属化线，由所述底部层间介电层围绕，并通过底部电极通孔耦合到所述底部电极；以及顶部金属化线，由所述顶部层间介电层围绕并通过所述顶部电极通孔耦合到所述顶部电极。在上述存储器件中，其中，所述第一侧壁间隔件设置在所述底部电极的上表面上，并直接接触所述电阻切换电介质和所述顶部电极的侧壁；以及其中，所述第二侧壁间隔件设置在所述底部电极的上表面上，并且其中，所述第二侧壁间隔件的侧壁与所述底部电极的侧壁对准。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种用于制造存储单元的方法，所述方法包括：
形成多层堆叠件，所述多层堆叠件包括底部电极层、位于所述底部电极层上方的电阻切换介电层、位于所述电阻切换介电层上方的顶部电极层、以及位于所述顶部电极层上方的硬掩模层；
实施第一系列蚀刻以图案化所述硬掩模层、所述顶部电极层和所述电阻切换介电层，以形成硬掩模、顶部电极和电阻切换电介质；
在所述底部电极层上方形成在所述电阻切换电介质、所述顶部电极和所述硬掩模旁边延伸，并进一步在所述硬掩模上方延伸的第一介电间隔件层；以及
直接在所述第一介电间隔件层上形成共形地内衬所述第一介电间隔件层的第二介电间隔件层，所述第二介电间隔件层的底表面设置在所述底部电极层的上表面上；
其中，所述第一介电间隔件层在第一温度下沉积，并且所述第二介电间隔件层在高于所述第一温度的第二温度下沉积。
2.根据权利要求1所述的方法，还包括：
对所述第一介电间隔件层和所述第二介电间隔件层实施第一系列蚀刻，以分别在所述电阻切换电介质、所述顶部电极和所述硬掩模旁边形成第一侧壁间隔件和第二侧壁间隔件；以及
实施第二系列蚀刻，以根据所述顶部电极、所述第一侧壁间隔件和所述第二侧壁间隔件图案化所述底部电极层，以形成底部电极，其中，所述底部电极的侧壁与所述第二侧壁间隔件的侧壁对准。
3.根据权利要求2所述的方法，还包括：
形成围绕所述底部电极、所述第二侧壁间隔件并位于所述顶部电极上面的上部介电层；以及
形成延伸穿过所述上部介电层以到达所述顶部电极的顶部电极通孔。
4.根据权利要求1所述的方法，其中，所述第二介电间隔件层的第二厚度大于所述第一介电间隔件层的第一厚度的至少两倍。
5.根据权利要求1所述的方法，其中，形成所述第二介电间隔件层的第二温度大于300摄氏度。
6.根据权利要求1所述的方法，其中，在与实施所述第一系列蚀刻相同的集群工具中形成所述第一介电间隔件层，而在与实施所述第一系列蚀刻不同的集群工具中形成所述第二介电间隔件层。
7.根据权利要求1所述的方法，其中，所述第一介电间隔件层直接形成在所述底部电极层上。
8.一种用于制造存储单元的方法，所述方法包括：
形成多层堆叠件，所述多层堆叠件包括底部电极层、位于所述底部电极层上方的电阻切换介电层、位于所述电阻切换介电层上方的顶部电极层、以及位于所述顶部电极层上方的硬掩模层；
实施第一系列蚀刻以图案化所述硬掩模层、所述顶部电极层和所述电阻切换介电层，以形成硬掩模、顶部电极和电阻切换电介质；
在所述底部电极层上方，在所述电阻切换电介质、所述顶部电极和所述硬掩模旁边形成第一介电间隔件层；
直接在所述第一介电间隔件层上形成共形地内衬所述第一介电间隔件层的第二介电间隔件层；
对所述第一介电间隔件层和所述第二介电间隔件层实施第二系列蚀刻，以分别形成第一侧壁间隔件和第二侧壁间隔件；
对所述底部电极层实施第三系列蚀刻以形成底部电极，并且所述第二侧壁间隔件的底表面设置在所述底部电极的上表面上；以及
形成到达所述顶部电极的顶部电极通孔。
9.根据权利要求8所述的方法，其中，所述第一介电间隔件层在第一温度下沉积，并且所述第二介电间隔件层在高于所述第一温度的第二温度下沉积。
10.根据权利要求8所述的方法，其中，通过以下步骤形成所述顶部电极通孔：
形成围绕所述底部电极、所述第二侧壁间隔件并位于所述顶部电极上面的上部介电层；以及
对所述上部介电层实施蚀刻以形成用于填充所述顶部电极通孔的通孔开口；
其中，所述蚀刻对所述第一侧壁间隔件的第一蚀刻速率小于对所述第二侧壁间隔件的第二蚀刻速率。
11.根据权利要求8所述的方法，其中，所述顶部电极通孔形成为具有与所述第一侧壁间隔件接触的底面和与所述第二侧壁间隔件接触的侧壁表面。
12.根据权利要求8所述的方法，其中，所述第二介电间隔件层形成为具有大于所述第一介电间隔件层的至少两倍的厚度。
13.根据权利要求8所述的方法，其中，在与实施所述第一系列蚀刻相同的集群工具中形成所述第一介电间隔件层，而在与实施所述第一系列蚀刻不同的集群工具中形成所述第二介电间隔件层。
14.一种存储单元，包括：
底部电极，设置在衬底上方；
电阻切换电介质，设置在所述底部电极上方并具有可变电阻；
顶部电极，设置在所述电阻切换电介质上方；
第一侧壁间隔件，设置在所述底部电极的上表面上并沿着所述电阻切换电介质和所述顶部电极的侧壁向上延伸；
第二侧壁间隔件，直接且共形地内衬所述第一侧壁间隔件，所述第二侧壁间隔件的底表面设置在所述底部电极的上表面上；以及
顶部电极通孔，到达所述顶部电极。
15.根据权利要求14所述的存储单元，其中，所述第二侧壁间隔件的第二厚度大于所述第一侧壁间隔件的第一厚度的至少两倍。
16.根据权利要求14所述的存储单元，其中，所述第一侧壁间隔件和所述第二侧壁间隔件由氮化硅制成。
17.根据权利要求14所述的存储单元，其中，所述第二侧壁间隔件的顶面高于所述第一侧壁间隔件的顶面。
18.根据权利要求14所述的存储单元，其中，所述顶部电极通孔具有与所述第一侧壁间隔件接触的底面和与所述第二侧壁间隔件接触的侧壁表面。
19.根据权利要求14所述的存储单元，还包括：
底部金属化线，由底部层间介电层围绕，并通过底部电极通孔耦合到所述底部电极；以及
顶部金属化线，由顶部层间介电层围绕并通过所述顶部电极通孔耦合到所述顶部电极。
20.根据权利要求14所述的存储单元，
其中，所述第一侧壁间隔件设置在所述底部电极的上表面上，并直接接触所述电阻切换电介质和所述顶部电极的侧壁；以及
其中，所述第二侧壁间隔件设置在所述底部电极的上表面上，并且其中，所述第二侧壁间隔件的侧壁与所述底部电极的侧壁对准。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497436B2 (en) * 2017-11-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication thereof
US10944044B2 (en) 2019-08-07 2021-03-09 International Business Machines Corporation MRAM structure with T-shaped bottom electrode to overcome galvanic effect
US20210143061A1 (en) * 2019-11-07 2021-05-13 International Business Machines Corporation Hybrid metallization and dielectric interconnects in top via configuration
US11437431B2 (en) 2020-01-15 2022-09-06 Taiwan Semiconductor Manufacturing Company Limited Memory device with flat-top bottom electrodes and methods for forming the same
US11723294B2 (en) * 2020-06-25 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for fabricating the same
US20220020920A1 (en) 2020-07-16 2022-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US11991932B2 (en) * 2020-07-17 2024-05-21 Taiwan Semiconductor Manufacturing Company Limited Post-treatment processes for ion beam etching of magnetic tunnel junction and structures formed by the same
US11837611B2 (en) * 2020-08-24 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Data storage element and manufacturing method thereof
US11825753B2 (en) * 2021-08-19 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell, integrated circuit, and manufacturing method of memory cell

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105514265A (zh) * 2014-10-14 2016-04-20 台湾积体电路制造股份有限公司 具有底部电极的rram单元
CN105977376A (zh) * 2015-03-12 2016-09-28 台湾积体电路制造股份有限公司 用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结
KR20170001558A (ko) * 2015-06-25 2017-01-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Mtj 상단 전극 연결을 위한 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100482756B1 (ko) 2002-12-26 2005-04-14 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100675278B1 (ko) * 2004-05-27 2007-01-26 삼성전자주식회사 산소 장벽막으로 덮여진 상변화 기억 셀들을 갖는 반도체소자들, 이를 채택하는 전자 시스템들 및 이를 제조하는방법들
US20050263801A1 (en) 2004-05-27 2005-12-01 Jae-Hyun Park Phase-change memory device having a barrier layer and manufacturing method
KR100593448B1 (ko) * 2004-09-10 2006-06-28 삼성전자주식회사 전이금속 산화막을 데이터 저장 물질막으로 채택하는비휘발성 기억 셀들 및 그 제조방법들
US7507986B2 (en) 2005-11-21 2009-03-24 Macronix International Co., Ltd. Thermal isolation for an active-sidewall phase change memory cell
US7884343B2 (en) * 2007-02-14 2011-02-08 Macronix International Co., Ltd. Phase change memory cell with filled sidewall memory element and method for fabricating the same
US7504286B2 (en) 2007-03-28 2009-03-17 Advanced Micro Devices, Inc. Semiconductor memory devices and methods for fabricating the same
US8107283B2 (en) * 2009-01-12 2012-01-31 Macronix International Co., Ltd. Method for setting PCRAM devices
US8981502B2 (en) 2010-03-29 2015-03-17 Qualcomm Incorporated Fabricating a magnetic tunnel junction storage element
JP5689967B2 (ja) * 2011-06-24 2015-03-25 キヤノンアネルバ株式会社 磁気抵抗効果素子の製造方法
TWI473262B (zh) * 2012-10-03 2015-02-11 Powerchip Technology Corp 電阻式記憶體結構及其製作方法
US9231197B2 (en) * 2012-11-12 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible RRAM structure and process
US8872149B1 (en) 2013-07-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. RRAM structure and process using composite spacer
US9257641B2 (en) 2013-11-08 2016-02-09 Industrial Technology Research Institute Via structure, memory array structure, three-dimensional resistance memory and method of forming the same
US9431609B2 (en) * 2014-08-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Oxide film scheme for RRAM structure
US10193065B2 (en) * 2014-08-28 2019-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. High K scheme to improve retention performance of resistive random access memory (RRAM)
US9647207B2 (en) * 2015-01-26 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory (RRAM) structure
US9559294B2 (en) * 2015-01-29 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned magnetoresistive random-access memory (MRAM) structure for process damage minimization
US9305974B1 (en) * 2015-04-16 2016-04-05 Stmicroelectronics, Inc. High density resistive random access memory (RRAM)
US9876169B2 (en) * 2015-06-12 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM devices and methods
US9831090B2 (en) * 2015-08-19 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor device having gate spacer protection layer
CN108321293A (zh) * 2017-01-16 2018-07-24 联华电子股份有限公司 可变电阻式存储器及形成方法
TWI610476B (zh) * 2017-03-16 2018-01-01 華邦電子股份有限公司 電阻式隨機存取記憶體結構及其形成方法
US10276779B2 (en) * 2017-08-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Top electrode cap structure for embedded memory
US11289651B2 (en) 2017-09-01 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device having via landing protection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105514265A (zh) * 2014-10-14 2016-04-20 台湾积体电路制造股份有限公司 具有底部电极的rram单元
CN105977376A (zh) * 2015-03-12 2016-09-28 台湾积体电路制造股份有限公司 用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结
KR20170001558A (ko) * 2015-06-25 2017-01-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Mtj 상단 전극 연결을 위한 방법

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