KR100593448B1 - 전이금속 산화막을 데이터 저장 물질막으로 채택하는비휘발성 기억 셀들 및 그 제조방법들 - Google Patents

전이금속 산화막을 데이터 저장 물질막으로 채택하는비휘발성 기억 셀들 및 그 제조방법들 Download PDF

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Abstract

전이금속 산화막을 데이터 저장 물질막으로 채택하는 비휘발성 기억 셀들 및 그 제조방법들이 제공된다. 상기 비휘발성 기억 셀들은 서로 중첩된 하부전극 및 상부전극을 구비한다. 상기 상부전극 및 상기 하부전극 사이에 화학식 MxOy로 표현되는 전이금속 산화막 패턴이 제공된다. 상기 화학식의 상기 기호들(characters) "M", "O", "x" 및 "y"는 각각 전이금속, 산소, 전이금속 조성비(transition metal composition) 및 산소 조성비(oxygen composition)을 나타내고, 상기 전이금속 산화막 패턴은 그것의 안정한 상태에 비하여 과잉 전이금속(excessive transition metal)을 함유한다(contain). 상기 비휘발성 기억 셀들을 제조하는 방법들 역시 제공된다.

Description

전이금속 산화막을 데이터 저장 물질막으로 채택하는 비휘발성 기억 셀들 및 그 제조방법들{Non-volatile memory cells employing a transition metal oxide layer as a data storage material layer and methods of fabricating the same}
도 1은 본 발명의 실시예들에 따른 저항램 셀들을 도시한 단면도이다.
도 2 내지 도 4는 도 1에 보여진 저항램 셀들을 제조하는 방법들을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예들에 따른 저항램 셀의 전이금속 산화막을 형성하는 방법들을 설명하기 위한 플로우 차트(flowchart)이다.
도 6은 본 발명의 실시예들에 따라 제작된 니켈 산화막들의 x선 광전자 스펙트로스코피(x-ray photo electron spectroscopy; XPS) 데이터를 도시한 그래프이다.
도 7은 본 발명의 실시예들에 따라 제작된 니켈 산화막들의 비저항(resistivity) 및 포밍 전압을 도시한 그래프이다.
도 8은 본 발명의 실시예들에 따라 제작된 여러 가지의 전이금속 산화막들의 포밍 전압 대 두께 특성(forming voltage vs. thickness characteristic)을 도시한 그래프이다.
도 9는 본 발명의 실시예에 따라 제작된 니켈 산화막의 스위칭 특성을 도시 한 그래프이다.
도 10은 본 발명의 실시예들에 따라 제작된 니켈 산화막들을 채택하는 저항램 셀들의 스위칭 내구성 테스트 결과(switching endurance test result)를 도시한 그래프이다.
본 발명은 반도체 소자들 및 그 제조방법들에 관한 것으로, 특히 전이금속 산화막을 데이터 저장 물질막으로 채택하는 비휘발성 기억 셀들 및 그 제조방법들에 관한 것이다.
비휘발성 기억소자들은 그들의 전원이 차단될지라도, 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 이에 따라, 상기 비휘발성 기억소자들은 컴퓨터, 이동통신 단말기(mobile communication system) 및 메모리 카드 등에 널리 채택되고 있다.
상기 비휘발성 기억소자들로서 플래쉬 메모리소자가 널리 사용되고 있다. 상기 플래쉬 메모리소자는 적층 게이트 구조(stacked gate structure)를 갖는 메모리 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 영역 상에 차례로 적층된 터널 산화막, 부유 게이트, 게이트층간 절연막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 상기 플래쉬 메모리 셀의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널 산화막의 막질(film quality)이 개선되어야 하고, 셀의 커플링 비율(coupling ratio)이 증가되어야 한다.
상기 플래쉬 메모리 소자 대신에 새로운 비휘발성 기억소자들, 예컨대 저항 램(resistance RAM)이 최근에 제안된 바 있다. 상기 저항 램의 단위 셀은 두 개의 전극들 및 이들 사이에 개재된 가변저항성 물질막(variable resistive material layer)을 갖는 데이터 저장요소(data storage element)를 구비한다. 상기 가변저항성 물질막, 즉 데이터 저장 물질막(data storage material layer)은 상기 전극들 사이에 인가되는 전기적인 신호(전압 또는 전류)의 극성(polarity) 및/또는 크기(magnitude)에 따라서 도전체(conductor) 또는 절연체(insulator)로 변화하는 스위칭 특성을 갖는다. 상기 데이터 저장 물질막을 절연체로 변화시키는 데 요구되는 전압은 리셋 전압(reset voltage)이라 불리우고, 상기 데이터 저장 물질막을 도전체로 변화시키는 데 요구되는 전압은 셋 전압(set voltage)이라 불리운다.
상기 저항 램들은 미국특허 공개번호들(US patent publication Nos.) US 2003/00011789 A1, US 2003/0148545 A1 및 US 2003/0003674 A1과 아울러서 미국특허 번호 6,583,003 B1에 개시되어 있다. 이들 미국 공개특허들(US laid-open patents) 및 미국특허에 따르면, 상기 데이터 저장 물질막으로 프라세오디미윰 칼슘 망간 산화막(Praseodymium Calcium Manganese oxide layer; (Pr,Ca)MnO3, 이하 "PCMO막"이라 언급하기로 한다)이 사용된다. 그러나, 반도체소자들의 제조에 널리 사용되는 통상의 사진/식각 공정으로 상기 PCMO막을 패터닝하기가 어렵다. 이는 상기 PCMO막을 채택하는 저항 램의 집적도의 개선에 있어서 어려움으로 이어질 수 있 다. 이에 더하여, 상기 PCMO막을 형성하기 위해서는 적어도 4가지의 물질들이 혼합되어야 한다. 이에 따라, 반도체 기판의 전체에 걸쳐서 균일한 조성비(uniform composition rate)를 갖는 PCMO막을 형성하기가 어려울 수 있다.
더 나아가서, 산화 아연(ZnO)을 기본으로 하는 데이터 저장 물질막(ZnO-based data storage material layer)이 미국특허 제4,472,296호에 헌터 주니어 등(Hunter, Jr. et al.)에 의해 개시된 바 있다. 헌터 주니어 등에 따르면, 상기 산화 아연을 기본으로 하는 데이터 저장 물질막은 약 50볼트의 고전압에서 스위칭되는 특성을 갖는다.
따라서, 고성능 저항 램(high performance resistance RAM)에 대한 연구가 지속적으로 요구된다.
본 발명이 이루고자 하는 기술적 과제는 전력 소모(power consumption)의 감소 및 집적도(integration density)의 개선에 적합한 전이금속 산화막을 갖는 비휘발성 기억 셀들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전력소모를 감소시킬 수 있고 집적도를 개선시킬 수 있는 전이금속 산화막을 갖는 비휘발성 기억 셀을 제조하는 방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 전이금속 산화막을 갖는 비휘발성 기억 셀들이 제공된다. 상기 비휘발성 기억 셀들은 반도체기판 상에 형성된 절연막 및 상기 절 연막 상에 형성되고 서로 중첩된 상/하부전극들을 포함한다. 상기 상/하부전극들 사이에 전이금속 산화막 패턴이 개재된다. 상기 전이금속 산화막 패턴은 화학식 MxOy로 표현된다. 상기 화학식의 상기 기호들 "M", "O", "x" 및 "y"는 각각 전이금속, 산소, 전이금속 조성비(transition metal composition) 및 산소 조성비(oxygen composition)를 나타낸다. 상기 전이금속 산화막 패턴은 그것의 안정한 상태에 비하여 과잉 전이금속(excessive transition metal)을 함유한다(contain).
본 발명의 몇몇 실시예들에서, 상기 전이금속(M)이 니켈(Ni), 코발트(Co), 아연(Zn) 또는 구리(Cu)이고 상기 전이금속 조성비(x)가 1일 때, 상기 산소 조성비(y)는 1보다 작은 0.5 내지 0.99일 수 있다.
다른 실시예들에서, 상기 전이금속(M)이 하프니움(Hf), 지르코늄(Zr), 타이타늄(Ti) 또는 크롬(Cr)이고 상기 전이금속 조성비(x)가 1일 때, 상기 산소 조성비(y)는 2보다 작은 1.0 내지 1.98일 수 있다.
또 다른 실시예들에서, 상기 전이금속(M)이 철(Fe)이고 상기 전이금속 조성비(x)가 2일 때, 상기 산소 조성비(y)는 3보다 작은 1.5 내지 2.97일 수 있다.
또 다른 실시예들에서, 상기 전이금속(M)이 니오비움(Nb)이고 상기 전이금속 조성비(x)가 2일 때, 상기 산소 조성비(y)는 5보다 작은 2.5 내지 4.95일 수 있다.
또 다른 실시예들에서, 상기 하부전극은 이리디움막, 백금막, 이리디움 산화막, 타이타늄 질화막, 타이타늄 알루미늄 질화막(TiAlN), 루테니움막, 루테니움 산화막, 또는 폴리실리콘막일 수 있다.
또 다른 실시예들에서, 상기 상부전극은 이리디움막, 백금막, 이리디움 산화막, 타이타늄 질화막, 타이타늄 알루미늄 질화막(TiAlN), 루테니움막, 루테니움 산화막, 또는 폴리실리콘막일 수 있다.
또 다른 실시예들에서, 상기 하부전극은 상기 절연막을 관통하는 콘택 플러그를 통하여 상기 반도체기판에 전기적으로 접속될 수 있다. 상기 하부전극 및 상기 절연막 사이에 완충막이 개재될 수 있다. 상기 완충막은 상기 콘택 플러그를 덮도록 연장된다. 상기 완충막은 단일 완충막일 수 있다. 이와는 달리, 상기 완충막은 차례로 적층된 하부 완충막 및 상부 완충막을 포함할 수 있다.
또 다른 실시예들에서, 상기 하부전극, 상기 전이금속 산화막 패턴 및 상기 상부전극을 갖는 기판 상에 금속층간 절연막이 제공될 수 있고, 상기 금속층간 절연막 상에 비트라인이 제공될 수 있다. 상기 비트라인은 상기 상부전극에 전기적으로 접속된다.
또 다른 실시예들에서, 상기 하부전극, 상기 전이금속 산화막 패턴 및 상기 상부전극은 캐핑막으로 덮여질 수 있고, 상기 캐핑막 상에 금속층간 절연막이 제공될 수 있다. 상기 상부전극은 상기 금속층간 절연막 상에 형성된 비트라인에 전기적으로 접속된다. 상기 캐핑막은 알루미늄 산화막일 수 있다.
또 다른 실시예들에서, 상기 반도체기판에 억세스 트랜지스터가 제공될 수 있다. 상기 억세스 트랜지스터는 상기 반도체기판 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역의 상부를 가로지르는 게이트 전극을 구비한다. 상기 드레인 영역은 상기 하부전극에 전기적으로 접속된다.
본 발명의 다른 양태에 따르면, 전이금속 산화막을 사용하여 비휘발성 기억 셀을 제조하는 방법들이 제공된다. 이 방법들은 반도체 기판 상에 절연막을 형성하는 것과, 상기 절연막 상에 하부전극막을 형성하는 것을 포함한다. 상기 하부전극막 상에 화학식 MxOy로 표현되는 전이금속 산화막을 형성한다. 상기 화학식(Mx Oy)에서, 상기 기호들(characters) "M", "O", "x" 및 "y"는 각각 전이금속, 산소, 전이금속 조성비(transition metal composition) 및 산소 조성비(oxygen composition)를 나타낸다. 상기 전이금속 산화막은 그것의 안정한 상태에 비하여 과잉 전이금속(excessive transition metal)을 함유하도록(contain) 형성된다. 상기 전이금속 산화막 상에 상부전극막을 형성한다. 상기 상부전극막, 상기 전이금속 산화막 및 상기 하부전극막을 패터닝하여 차례로 적층된 하부전극, 전이금속 산화막 패턴 및 상부전극을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 전이금속 산화막은 전이금속막을 형성하는 공정 및 상기 전이금속막을 산소 플라즈마 처리 기술을 사용하여 산화시키는 공정을 번갈아가면서 반복적으로(alternatively and repeatedly) 실시하여 형성할 수 있다. 상기 전이금속막은 스퍼터링 기술을 사용하여 형성할 수 있다. 또한, 상기 산소 플라즈마 처리는 인시투 공정을 사용하여 실시할 수 있다.
다른 실시예들에서, 상기 전이금속 산화막은 산소 반응 스퍼터링 기술(O2 reactive sputtering technique), 화학기상증착(chemical vapor deposition) 기술 또는 원자층증착(atomic layer deposition) 기술을 사용하여 형성할 수 있다.
또 다른 실시예들에서, 상기 전이금속(M)이 니켈(Ni), 코발트(Co), 아연(Zn) 또는 구리(Cu)일 때, 상기 전이금속 산화막은 1의 상기 전이금속 조성비(x) 및 0.5 내지 0.99의 상기 산소 조성비(y)를 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 전이금속(M)이 하프니움(Hf), 지르코늄(Zr), 타이타늄(Ti) 또는 크롬(Cr)일 때, 상기 전이금속 산화막은 1의 상기 전이금속 조성비(x) 및 1.0 내지 1.98의 상기 산소 조성비(y)를 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 전이금속(M)이 철(Fe)일 때, 상기 전이금속 산화막은 2의 상기 전이금속 조성비(x) 및 1.5 내지 2.97의 상기 산소 조성비(y)를 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 전이금속(M)이 니오비움(Nb)일 때, 상기 전이금속 산화막은 2의 상기 전이금속 조성비(x) 및 2.5 내지 4.95의 상기 산소 조성비(y)를 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 절연막을 형성하기 전에 상기 반도체기판에 억세스 트랜지스터를 형성할 수 있고, 상기 절연막 내에 콘택 플러그를 형성할 수 있다. 상기 억세스 트랜지스터는 상기 반도체기판에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역 상부에 형성된 게이트 전극을 갖도록 형성되고, 상기 콘택 플러그는 상기 하부전극을 상기 드레인 영역에 전기적으로 접속시키도록 형성된다. 이에 더하여, 상기 하부전극막을 형성하기 전에 상기 절연막 및 상기 콘택 플러그를 덮는 완충막을 형성할 수 있다. 상기 완충막은 하부전극을 형성한 후에 연속적으로 패터닝될 수 있다. 상기 완충막은 단일 완충막으로 형성할 수 있다. 이와는 달리, 상기 완충막은 하부 완충막 및 상부 완충막을 차례로 적층시키어 형성할 수 있다.
또 다른 실시예들에서, 상기 하부전극, 상기 전이금속 산화막 패턴 및 상기 상부전극을 갖는 기판 상에 금속층간 절연막을 형성할 수 있고, 상기 금속층간 절연막 상에 비트라인을 형성할 수 있다. 상기 비트라인은 상기 상부전극에 전기적으로 접속된다. 상기 금속층간 절연막을 형성하기 전에 상기 하부전극, 상기 전이금속 산화막 패턴 및 상기 상부전극을 덮는 캐핑막을 형성할 수 있다. 상기 캐핑막은 알루미늄 산화막으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 한 쌍의 비휘발성 기억 셀들, 즉 한 쌍의 저항램 셀들(resistance RAM cells)을 도시한 단면도이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)이 제공되어 활성영역을 한정한다. 상기 활성영역 내에 서로 이격된 제1 및 제2 드레인 영역들 (9d', 9d")이 제공되고, 상기 제1 및 제2 드레인 영역들(9d', 9d") 사이에 공통 소오스 영역(9s)이 제공된다. 상기 공통 소오스 영역(9s) 및 상기 제1 드레인 영역(9d') 사이의 활성영역 상부를 가로지르도록 제1 게이트 전극(7a)이 배치되고, 상기 공통 소오스 영역(9s) 및 상기 제2 드레인 영역(9d") 사이의 활성영역 상부를 가로지르도록 제2 게이트 전극(7b)이 배치된다. 상기 제1 및 제2 게이트 전극들(7a, 7b)은 각각 연장되어 제1 및 제2 워드라인들의 역할을 할 수 있다. 상기 제1 및 제2 게이트 전극들(7a, 7b)은 게이트 절연막(5)에 의해 상기 활성영역으로부터 절연된다. 상기 제1 워드라인(7a), 상기 공통 소오스 영역(9s) 및 상기 제1 드레인 영역(9d')은 제1 억세스 트랜지스터를 구성하고, 상기 제2 워드라인(7b), 상기 공통 소오스 영역(9s) 및 상기 제2 드레인 영역(9d")은 제2 억세스 트랜지스터를 구성한다.
상기 억세스 트랜지스터들 및 상기 소자분리막(3)은 절연막(20)으로 덮여진다. 상기 절연막(20)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합막(combination layer)일 수 있다. 상기 공통 소오스 영역(9s)은 소오스 콘택 플러그(13s)를 통하여 상기 절연막(20) 내의 공통 소오스 라인(17s)에 전기적으로 접속된다. 상기 공통 소오스 라인(17s)은 상기 워드라인들(7a, 7b)에 평행하도록 배치될 수 있다. 상기 제1 드레인 영역(9d')은 상기 절연막(20)을 관통하는 제1 노드 콘택 플러그(22d')에 전기적으로 접속되고, 상기 제2 드레인 영역(9d")은 상기 절연막(20)을 관통하는 제2 노드 콘택 플러그(22d")에 전기적으로 접속된다.
상기 절연막(20) 상에 상기 제1 및 제2 데이터 저장요소들(first and second data storage elements; 30a, 30b)이 제공된다. 상기 제1 데이터 저장요소(30a)는 상기 제1 노드 콘택 플러그(22d')를 덮도록 배치되고, 상기 제2 데이터 저장요소(30b)는 상기 제2 노드 콘택 플러그(22d")를 덮도록 배치된다. 상기 데이터 저장요소들(30a, 30b)의 각각은 차례로 적층된 하부전극(25), 전이금속 산화막 패턴(27) 및 상부전극(29)을 포함할 수 있다.
상기 하부전극(25)은 내산화성 금속막(oxidation resistant metal layer)인 것이 바람직하다. 예를 들면, 상기 하부전극(25)은 이리디움막(Ir), 백금막(Pt), 이리디움 산화막(IrO), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 루테니움막(Ru) 또는 루테니움 산화막(RuO)일 수 있다. 이와는 달리(alternatively), 상기 하부전극(25)은 폴리실리콘막일 수도 있다.
상기 전이금속 산화막 패턴(27)은 화학식 MxOy로 표현될 수 있다. 상기 화학식에서, 상기 기호들(characters) "M", "O", "x" 및 "y"는 각각 전이금속, 산소, 전이금속 조성비(transition metal composition) 및 산소 조성비를 나타낸다. 본 실시예들에서, 상기 전이금속 산화막 패턴(27) 내의 산소 조성비(oxygen composition)는 그것의 안정한 상태(stable state)에서의 산소 조성비에 비하여 작은 것이 바람직하다. 다시 말해서, 상기 전이금속 산화막 패턴(27)은 그것의 안정한 상태에 비하여 상대적으로 과잉 전이금속 함량(excessive transition metal content)을 갖는 것이 바람직하다. 이는, 상기 전이금속 함량이 과잉될 때 상기 전이금속 산화막 패턴(27)의 스위칭 특성(예를 들면, 리셋 전압 및 셋 전압과 같은 스위칭 전압들)이 개선될 수 있기 때문이다.
본 발명의 일 실시예에서, 상기 전이금속(M)이 니켈(Ni), 코발트(Co), 아연(Zn) 또는 구리(Cu)라면, 상기 전이금속 산화막 패턴(27)은 상기 전이금속 조성비(x) 및 상기 산소 조성비(y) 모두가 1일 때 안정한 상태를 갖는다. 이 경우에, 상기 전이금속 산화막 패턴(27), 즉 니켈 산화막(NixOy), 코발트 산화막(CoxO y), 아연 산화막(ZnxOy) 또는 구리 산화막(CuxOy)의 스위칭 특성을 향상시키기 위해서는 상기 니켈(Ni), 코발트(Co), 아연(Zn) 또는 구리(Cu)의 조성비(x)가 1일 때 상기 산소 조성비(y)가 1보다 작은 0.5 내지 0.99인 것이 바람직하다.
다른 실시예에서(in another embodiment), 상기 전이금속(M)이 하프니움(Hf), 지르코늄(Zr), 타이타늄(Ti) 또는 크롬(Cr)이라면, 상기 전이금속 산화막 패턴(27)은 상기 전이금속 조성비(x) 및 상기 산소 조성비(y)가 각각 1 및 2일 때 안정한 상태를 갖는다. 이 경우에, 상기 전이금속 산화막 패턴(27), 즉 하프니움 산화막(HfxOy), 지르코늄 산화막(ZrxOy), 타이타늄 산화막(Ti xOy) 또는 크롬 산화막(CrxOy)의 스위칭 특성을 향상시키기 위해서는 상기 하프니움(Hf), 지르코늄(Zr), 타이타늄(Ti) 또는 크롬(Cr)의 조성비(x)가 1일 때 상기 산소 조성비(y)는 2보다 작은 1 내지 1.98인 것이 바람직하다.
또 다른 실시예에서(in still another embodiment), 상기 전이금속(M)이 철(Fe)이라면, 상기 전이금속 산화막 패턴(27)은 상기 전이금속 조성비(x) 및 상기 산소 조성비(y)가 각각 2 및 3일 때 안정한 상태를 갖는다. 이 경우에, 상기 전이 금속 산화막 패턴(27), 즉 철 산화막(FexOy)의 스위칭 특성을 향상시키기 위해서는 상기 철(Fe)의 조성비(x)가 2일 때 상기 산소 조성비(y)는 3보다 작은 1.5 내지 2.97인 것이 바람직하다.
또 다른 실시예에서(in still yet another embodiment), 상기 전이금속(M)이 니오비움(Nb)이라면, 상기 전이금속 산화막 패턴(27)은 상기 전이금속 조성비(x) 및 상기 산소 조성비(y)가 각각 2 및 5일 때 안정한 상태를 갖는다. 이 경우에, 상기 전이금속 산화막 패턴(27), 즉 니오비움 산화막(NbxOy)의 스위칭 특성을 향상시키기 위해서는 상기 니오비움(Nb)의 조성비(x)가 2일 때 상기 산소 조성비(y)는 5보다 작은 2.5 내지 4.95인 것이 바람직하다.
더 나아가서, 상기 전이금속 산화막 패턴(27)은 상술한 과잉 전이금속 함량(excessive transition metal content)을 갖는 전이금속 산화막 패턴들의 조합막(combination layer)일 수도 있다.
이에 더하여, 상기 전이금속 산화막 패턴(27)은 리튬(Li) 이온들, 칼슘(Ca) 이온들, 크롬(Cr) 이온들 또는 란타늄(La) 이온들과 같은 불순물 이온들을 함유할 수 있다.
상기 상부전극(29) 역시 상기 하부전극(25)처럼 내산화성 금속막(oxidation resistant metal layer)인 것이 바람직하다. 예를 들면, 상기 상부전극(29)은 이리디움막(Ir), 백금막(Pt), 이리디움 산화막(IrO), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 루테니움막(Ru) 또는 루테니움 산화막(RuO)일 수 있다. 이와는 달리, 상기 상부전극(29)은 폴리실리콘막일 수도 있다.
상기 데이터 저장요소들(30a, 30b) 및 상기 절연막(20) 사이에 완충막 패턴들(bufer layer pattern; 23)이 개재될 수 있다. 상기 완충막 패턴(23)들은 연장되어 상기 노드 콘택 플러그들(22d', 22d")을 덮을 수 있다. 상기 완충막 패턴들(23)은 상기 하부전극들(25) 및 상기 절연막(20) 사이의 접착력(adhesion)을 향상시키는 웨팅막(wetting layer)의 역할을 한다. 상기 완충막 패턴들(23)의 각각은 단일 완충막(a single buffer layer)일 수 있다. 상기 단일 완충막은 타이타늄막, 타이타늄 질화막, 타이타늄 알루미늄 질화막, 탄탈륨막 또는 탄탈륨 질화막일 수 있다. 이와는 달리, 상기 완충막 패턴들(23)의 각각은 차례로 적층된 하부 완충막 패턴 및 상부 완충막 패턴을 포함할 수 있다. 이 경우에, 상기 하부 완충막 패턴은 타이타늄막, 타이타늄 질화막, 타이타늄 알루미늄 질화막, 탄탈륨막 및 탄탈륨 질화막중 어느 하나일 수 있고, 상기 상부 완충막 패턴 역시 타이타늄막, 타이타늄 질화막, 타이타늄 알루미늄 질화막, 탄탈륨막 및 탄탈륨 질화막중 어느 하나일 수 있다.
상기 데이터 저장요소들(30a, 30b) 및 상기 절연막(20)은 금속층간 절연막(33)으로 덮여질 수 있다. 상기 금속층간 절연막(33)은 실리콘 산화막일 수 있다. 이 경우에, 상기 금속층간 절연막(33) 및 상기 상/하부 전극들(25, 29) 사이의 접착력이 약할 수 있다. 또한, 상기 금속층간 절연막(33)으로 사용되는 실리콘 산화막은 상기 전이금속 산화막 패턴들(27)의 스위칭 특성보다 약한 기생 스위칭 특성을 보일 수 있다. 더 나아가서, 상기 전이금속 산화막 패턴들(27)의 측벽들이 상기 금속층간 절연막(33)과 직접 접촉하는 경우에, 상기 금속층간 절연막(33) 내의 실리콘 원자들과 같은 불순물들(impurities)이 상기 전이금속 산화막 패턴들(27) 내로 확산되어 상기 전이금속 산화막 패턴들(27)의 스위칭 특성을 저하시킬 수 있다. 따라서, 상기 금속층간 절연막(33) 및 상기 상/하부 전극들(25, 29) 사이의 접착력을 개선시키고 상기 전이금속 산화막 패턴들(27)의 스위칭 특성이 저하되는 것을 방지하기 위하여, 상기 제1 및 제2 데이터 저장요소들(30a, 30b) 및 상기 금속층간 절연막(33) 사이에 캐핑막(31)이 제공될 수 있다. 상기 캐핑막(31)은 상기 절연막(20)을 덮도록 연장될 수 있다. 상기 완충막 패턴들(23)이 제공되는 경우에, 상기 캐핑막(31)은 상기 완충막 패턴(23)의 측벽들을 덮을 수 있다. 상기 캐핑막(31)은 알루미늄 산화막일 수 있다.
상기 금속층간 절연막(33) 상에 비트라인(37)이 제공될 수 있다. 상기 비트라인(37)은 상기 금속층간 절연막(33) 및 상기 캐핑막(31)을 관통하는 비트라인 콘택 플러그들(35a, 35b)을 통하여 상기 상부전극들(29)에 전기적으로 접속된다. 상기 비트라인(37)은 상기 워드라인들(7a, 7b)의 상부를 가로지르도록 배치될 수 있다.
상기 제1 데이터 저장요소(30a) 및 상기 제1 억세스 트랜지스터는 제1 저항램 셀을 구성하고, 상기 제2 데이터 저장요소(30b) 및 상기 제2 억세스 트랜지스터는 제2 저항램 셀을 구성한다.
이제, 상기 실시예들에 따른 저항램 셀들을 구동시키는 방법들을 간단히 설명하기로 한다.
먼저, 상기 저항램 셀들중 어느 하나(예를 들면, 상기 제1 저항램 셀)에 선택적으로 원하는 데이터를 저장시키기 위해서는, 상기 공통 소오스 라인(17s)을 접지시키고 상기 제1 억세스 트랜지스터를 선택적으로 턴온시킨다. 상기 제1 억세스 트랜지스터를 턴온시키기 위해서는 상기 제1 워드라인(7a)에 상기 제1 억세스 트랜지스터의 문턱전압보다 높은 워드라인 전압을 인가한다. 이 경우에, 상기 제2 워드라인(7b)은 접지되어 상기 제2 억세스 트랜지스터를 턴오프시킨다. 계속해서, 상기 제1 억세스 트랜지스터가 턴온되는 동안 상기 비트라인(37)에 리셋 전압(reset voltage) 또는 셋 전압(set voltage)을 인가한다. 상기 셋 전압은 일반적으로 상기 리셋 전압보다 높다.
상기 비트라인(37)에 상기 셋 전압이 인가되는 경우에, 상기 제1 데이터 저장요소(30a)의 전이금속 산화막 패턴(27) 내에 도전성 필라멘트가 형성되어 상기 제1 데이터 저장요소(30a)의 전기적인 저항이 낮아진다. 이에 반하여, 상기 비트라인(37)에 리셋 전압이 인가되면, 상기 제1 데이터 저장요소(30a)의 전이금속 산화막 패턴(27) 내의 상기 도전성 필라멘트가 제거되어 상기 제1 데이터 저장요소(30a)의 전기적인 저항이 증가한다.
한편, 상기 전이금속 산화막 패턴(27)의 초기 상태(initial state)는 상기 도전성 필라멘트를 갖지 않는 리셋 상태(reset state)에 상응하는 높은 저항을 보일 수 있다. 이 경우에, 상기 상/하부 전극들(25, 29) 사이에 상기 셋 전압이 인가될지라도 상기 초기 전이금속 산화막 패턴(27) 내에 상기 도전성 필라멘트가 형성되지 않을 수 있다. 이는 상기 초기 전이금속 산화막 패턴(27) 및 상기 전극들(25, 29) 사이의 불량한 계면 특성(poor interface characteristic) 및/또는 상기 초기 전이금속 산화막 패턴(27)의 물성(material property) 등에 기인할 수 있다. 이에 따라, 상기 초기 전이금속 산화막 패턴(27)은 상기 상/하부 전극들(25, 29) 사이에 상기 셋 전압보다 높은 포밍 전압(forming voltage)을 인가함으로써 초기의 안정한 셋 상태(initial stable set state)를 가질 수 있다.
상기 도전성 필라멘트가 형성되거나 제거되는 스위칭 특성은 상기 전이금속 산화막 패턴(27)의 물성(material property)에 직접적으로 영향을 받는다. 다시 말해서, 상기 셋 전압, 리셋 전압 및 포밍 전압은 상기 전이금속 산화막 패턴(27)의 조성비 및 두께 등에 의해 결정될 수 있다.
다음에, 상기 제1 저항램 셀 내에 저장된 데이터를 읽기 위한 동작은 상기 공통 소오스 라인(17s) 및 상기 제1 워드라인(7a)에 각각 접지 전압 및 워드라인 전압을 인가하고 상기 비트라인(37)에 읽기 전압(read voltage)을 인가함으로써 이루어질 수 있다. 상기 읽기 전압은 상기 읽기 동작(read operation) 동안 상기 제1 저항램 셀이 프로그램되는 것을 방지하기 위하여 상기 리셋 전압보다 낮아야 한다. 상기 제1 데이터 저장요소(30a)의 상기 전이금속 산화막 패턴(27)이 셋 상태(낮은 저항)를 갖는 경우에, 상기 비트라인(37), 상기 제1 데이터 저장요소(30a) 및 상기 제1 억세스 트랜지스터를 통하여 큰 셋 전류(large set current)가 흐른다. 그 결과, 상기 비트라인(37)에 인가된 상기 읽기 전압은 상기 읽기 전압보다 낮은 제1 읽기 전압으로 하강한다(falls). 이에 반하여, 상기 제1 데이터 저장요소(30a)의 상기 전이금속 산화막 패턴(27)이 리셋 상태(높은 저항)를 갖는 경우에, 상기 비트 라인(37), 상기 제1 데이터 저장요소(30a) 및 상기 제1 억세스 트랜지스터를 통하여 작은 리셋 전류(small reset current)가 흐른다. 그 결과, 상기 비트라인(37)에 인가된 상기 읽기 전압은 상기 읽기 전압보다 높은 제2 읽기 전압으로 상승한다(rises). 따라서, 상기 비트라인(37)에 접속된 감지 증폭기(도시하지 않음)는 상기 제1 및 제2 전압들 사이의 기준 전압을 사용하여 상기 선택된 저항램 셀에 저장된 데이터가 논리 "1" 상태인지 또는 논리 "0" 상태인지를 판별(discriminate)할 수 있다.
도 2 내지 도 4는 도 1에 보여진 저항램 셀들을 제조하는 방법들을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 절연막(5)을 형성하고, 상기 게이트 절연막(5)을 갖는 기판 상에 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 한 쌍의 게이트 전극들, 즉 제1 및 제2 게이트 전극들(7a, 7b)을 형성한다. 상기 제1 및 제2 게이트 전극들(7a, 7b)은 각각 제1 및 제2 워드라인들의 역할을 하도록 연장될 수 있다.
상기 워드라인들(7a, 7b)을 이온주입 마스크로 사용하여 상기 활성영역 내로 불순물 이온들을 주입하여 공통 소오스 영역(9s)과 아울러서 제1 및 제2 드레인 영역들(9d', 9d")을 형성한다. 상기 공통 소오스 영역(9s)은 상기 제1 및 제2 워드라인들(7a, 7b) 사이의 상기 활성영역 내에 형성된다. 또한, 상기 제1 드레인 영역(9d')은 상기 제1 워드라인(7a)에 인접하면서 상기 공통 소오스 영역(9s)의 반대편 에 위치한 활성영역 내에 형성되고, 상기 제2 드레인 영역(9d")은 상기 제2 워드라인(7b)에 인접하면서 상기 공통 소오스 영역(9s)의 반대편에 위치한 활성영역 내에 형성된다. 상기 제1 워드라인(7a), 공통 소오스 영역(9s) 및 제1 드레인 영역(9d')은 제1 억세스 트랜지스터(TA1)를 구성하고, 상기 제2 워드라인(7b), 공통 소오스 영역(9s) 및 제2 드레인 영역(9d")은 제2 억세스 트랜지스터(TA2)를 구성한다.
상기 제1 및 제2 억세스 트랜지스터들(TA1, TA2)을 갖는 기판 상에 제1 층간 절연막(11)을 형성한다. 상기 제1 층간절연막(11)은 실리콘 산화막으로 형성할 수 있다.
도 3을 참조하면, 상기 제1 층간절연막(11)을 패터닝하여 상기 제1 드레인 영역(9d') 및 제2 드레인 영역(9d")을 각각 노출시키는 제1 드레인 콘택홀 및 제2 드레인 콘택홀을 형성함과 동시에 상기 공통 소오스 영역(9s)을 노출시키는 공통 소오스 콘택홀을 형성한다. 상기 제1 및 제2 드레인 콘택홀들과 아울러서 상기 공통 소오스 콘택홀을 갖는 기판 상에 도우핑된 폴리실리콘막(doped polysilicon layer)과 같은 도전막을 형성하고 상기 도전막을 평탄화시키어 상기 제1 층간절연막(11)의 상부면을 노출시킨다. 그 결과, 제1 및 제2 드레인 콘택홀들 내에 각각 제1 및 제2 드레인 콘택 플러그들(13d', 13d")이 형성되고, 상기 공통 소오스 콘택홀 내에 공통 소오스 콘택 플러그(13s)가 형성된다.
상기 콘택 플러그들(13d', 13d", 13s)을 갖는 기판 상에 금속막과 같은 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 공통 소오스 콘택 플러그(13s)를 덮는 공통 소오스 라인(17s)과 아울러서 상기 제1 및 제2 드레인 콘택 플러그들 (13d', 13d")을 각각 덮는 제1 및 제2 드레인 패드들(17d', 17d")을 형성한다. 상기 공통 소오스 라인(17s)은 상기 워드라인들(7a, 7b)에 평행하도록 형성될 수 있다.
상기 드레인 패드들(17d', 17d") 및 상기 공통 소오스 라인(17s)을 갖는 기판 상에 제2 층간절연막(19)을 형성한다. 상기 제2 층간절연막(19)은 실리콘 산화막과 같은 절연막으로 형성할 수 있다. 상기 제1 및 제2 층간절연막들(11, 19)은 절연막(20)을 구성한다.
상기 제2 층간절연막(19) 내에 통상의 방법을 사용하여 상기 제1 드레인 패드(17d')와 접촉하는 제1 노드 콘택 플러그(21d') 및 상기 제2 드레인 패드(17d")와 접촉하는 제2 노드 콘택 플러그(21d")를 형성한다. 상기 노드 콘택 플러그들(21d', 21d")은 도전막으로 형성한다.
상기 노드 콘택 플러그들(21d', 21d")을 갖는 기판 상에 하부전극막을 형성한다. 상기 하부전극막은 내산화성 금속막(oxidation resistant metal layer)으로 형성하는 것이 바람직하다. 이는 상기 하부전극막이 후속의 열공정(subsequent thermal process) 동안 산화되는 경우에 상기 하부전극막과 접촉하는 물질막 사이의 계면 특성이 저하될 수 있기 때문이다. 본 발명의 실시예들에서, 상기 하부전극막은 이리디움막(Ir), 백금막(Pt), 이리디움 산화막(IrO), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 루테니움막(Ru) 또는 루테니움 산화막(RuO)으로 형성할 수 있다. 이와는 달리, 상기 하부전극막은 폴리실리콘막으로 형성할 수도 있다. 상기 하부전극막을 형성하기 전에 도전성 완충막(conductive buffer layer) 을 추가로 형성할 수 있다. 상기 완충막은 상기 하부전극막 및 상기 제2 층간절연막(19) 사이의 접착력을 향상시키기 위하여 형성한다. 상기 완충막은 단일 완충막으로 형성할 수 있다. 이 경우에, 상기 단일 완충막은 타이타늄막, 타이타늄 질화막, 타이타늄 알루미늄 질화막, 탄탈륨막 또는 탄탈륨 질화막으로 형성할 수 있다. 이와는 달리, 상기 완충막은 하부 완충막 및 상부 완충막을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 하부 완충막은 타이타늄막, 타이타늄 질화막, 타이타늄 알루미늄 질화막, 탄탈륨막 및 탄탈륨 질화막중 어느 하나로 형성할 수 있고, 상기 상부 완충막 또한 타이타늄막, 타이타늄 질화막, 타이타늄 알루미늄 질화막, 탄탈륨막 및 탄탈륨 질화막중 어느 하나로 형성할 수 있다.
상기 하부전극막 상에 화학식 MxOy로 표현되는 전이금속 산화막을 형성한다. 상기 화학식에서, 상기 기호들 "M", "O", "x" 및 "y"는 각각 전이금속, 산소, 전이금속 조성비 및 산소 조성비를 나타낸다. 본 실시예들에서, 상기 전이금속 산화막은 그것의 안정한 상태에 비하여 과잉 전이금속 함량을 갖도록 형성되는 것이 바람직하다. 다시 말해서, 상기 전이금속 산화막은 그것의 안정한 상태에 비하여 상대적으로 적은 산소 함량(less oxygen content)을 갖도록 형성되는 것이 바람직하다. 이는, 상기 전이금속 함량이 과잉될 때(상기 산소 함량이 부족할 때) 상기 전이금속 산화막의 스위칭 특성(예를 들면, 리셋 전압 및 셋 전압과 같은 스위칭 전압들)이 개선될 수 있기 때문이다.
본 발명의 일 실시예에서, 상기 전이금속 산화막은 니켈 산화막(NixOy), 코 발트 산화막(CoxOy), 아연 산화막(ZnxOy) 또는 구리 산화막(Cu xOy)으로 형성할 수 있다. 이 경우에, 상기 전이금속 산화막은 니켈(Ni), 코발트(Co), 아연(Zn) 또는 구리(Cu)의 조성비(x)가 1일 때 상기 산소 조성비(y)가 0.5 내지 0.99이도록 형성되는 것이 바람직하다.
다른 실시예에서(in another embodiment), 상기 전이금속 산화막은 하프니움 산화막(HfxOy), 지르코늄 산화막(ZrxOy), 타이타늄 산화막(Ti xOy) 또는 크롬 산화막(CrxOy)으로 형성할 수 있다. 이 경우에, 상기 전이금속 산화막은 하프니움(Hf), 지르코늄(Zr), 타이타늄(Ti) 또는 크롬(Cr)의 조성비(x)가 1일 때 상기 산소 조성비(y)가 1 내지 1.98이도록 형성되는 것이 바람직하다.
또 다른 실시예에서(in still another embodiment), 상기 전이금속 산화막은 철산화막(FexOy)으로 형성할 수 있다. 이 경우에, 상기 철 산화막(FexO y)은 철(Fe)의 조성비(x)가 2일 때 상기 산소 조성비(y)가 1.5 내지 2.97이도록 형성되는 것이 바람직하다.
또 다른 실시예에서(in still yet another embodiment), 상기 전이금속 산화막은 니오비움 산화막(NbxOy)으로 형성할 수 있다. 이 경우에, 상기 니오비움 산화막(NbxOy)은 상기 니오비움(Nb)의 조성비(x)가 2일 때 상기 산소 조성비(y)가 2.5 내지 4.95이도록 형성되는 것이 바람직하다.
더 나아가서, 상기 전이금속 산화막은 상술한 과잉 전이금속 함량(excessive transition metal content)을 갖는 전이금속 산화막들의 조합막(combination layer)으로 형성할 수도 있다.
도 5는 본 발명의 일 실시예에 따라 상기 전이금속 산화막을 형성하는 방법을 설명하기 위한 공정 흐름도(process flowchart)이다.
도 5를 참조하면, 상기 하부전극막을 갖는 기판을 공정 챔버 내로 로딩시키고 상기 하부전극막 상에 약 5Å 내지 20Å의 얇은 두께로 전이금속막을 형성한다(단계 51). 상기 전이금속막은 스퍼터링 기술을 사용하여 니켈막, 코발트막, 아연막, 구리막, 하프니움막, 지르코늄막, 타이타늄막, 크롬막, 철막 또는 니오비움막으로 형성할 수 있다. 이어서, 상기 전이금속막을 산소 플라즈마 처리 기술을 사용하여 산화시킨다(단계 53). 상기 산소 플라즈마 처리는 진공 브레이크(vacuum break) 없이 인시투 공정을 사용하여 실시될 수 있다. 상기 산화된 전이금속막(oxidized transition metal layer)의 산소 조성비는 상기 산소 플라즈마 처리의 공정 조건에 따라 변화될 수 있다. 예를 들면, 상기 산화된 전이금속막의 산소 조성비는 산소 플라즈마 처리 시간, 산소의 유량(flow rate) 및/또는 산소 플라즈마를 발생시키기 위한 전력 등에 따라 결정될 수 있다. 계속해서, 상기 산화된 전이금속막들의 누적 두께(cumulative thickness; Ttot)가 원하는 두께(Ts)와 동일하거나 클 때까지 상기 전이금속막을 형성하는 공정(단계 51) 및 상기 산소 플라즈마 처리 공정(단계 53)을 번갈아가면서 반복적으로 진행한다(단계 55).
이와는 달리(alternatively), 상기 전이금속 산화막은 산소 반응 스퍼터링 기술(O2 reactive sputtering technique), 화학기상증착 기술(chemical vapor deposition technique), 또는 원자층증착(atomic layer deposition) 기술을 사용하여 형성할 수 있다.
도 3을 다시 참조하면, 상기 전이금속 산화막 상에 상부전극막을 형성한다. 상기 상부전극막은 내산화성 금속막(oxidation resistant metal layer)으로 형성하는 것이 바람직하다. 이는 상기 상부전극막이 후속의 열공정 동안 산화되는 경우에 상기 하부전극막 및 상기 전이금속 산화막 사이의 계면 특성이 저하될 수 있기 때문이다. 본 발명의 실시예들에서, 상기 상부전극막은 이리디움막(Ir), 백금막(Pt), 이리디움 산화막(IrO), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 루테니움막(Ru) 또는 루테니움 산화막(RuO)으로 형성할 수 있다. 이와는 달리, 상기 상부전극막은 폴리실리콘막으로 형성할 수도 있다.
상기 상부전극막 상에 하드 마스크막을 형성할 수 있다. 상기 하드 마스크막은 상기 상부전극막, 전이금속 산화막, 하부전극막 및 완충막에 대하여 식각 선택비를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 하드 마스크막은 실리콘 질화막 또는 타이타늄 질화막으로 형성할 수 있다. 상기 하드 마스크막을 사진/식각 공정을 사용하여 패터닝하여 상기 드레인 패드들(17d', 17d")의 상부에 하드 마스크 패턴들(HM)을 형성한다. 이어서, 상기 하드 마스크 패턴들(HM)을 식각 마스크로 사용하여 상기 상부전극막, 전이금속 산화막, 하부전극막 및 완충막을 식각한다. 그 결과, 상기 제1 및 제2 노드 콘택 플러그들(21d', 21d") 상에 각각 제1 및 제2 데이터 저장요소들(30a, 30b)이 형성되고, 상기 데이터 저장요소들(30a, 30b) 및 상기 제2 층간절연막(19) 사이에 완충막 패턴들(23)이 형성된다. 상기 데이터 저장요소들(30a, 30b)의 각각은 도 3에 도시된 바와 같이 차례로 적층된 하부전극(25), 전이금속 산화막 패턴(27) 및 상부전극(29)을 포함하도록 형성된다. 상기 하드 마스크 패턴들(HM)은 상기 데이터 저장요소들(30a, 30b)을 형성한 후에 제거될 수 있다.
도 4를 참조하면, 상기 데이터 저장요소들(30a, 30b)을 갖는 기판 상에 금속층간 절연막(33)을 형성한다. 상기 금속층간 절연막(33)은 실리콘 산화막으로 형성할 수 있다. 상기 금속층간 절연막(33)을 형성하기 전에 상기 데이터 저장요소들(30a, 30b)을 덮는 캐핑막(31)을 형성할 수 있다. 상기 캐핑막(31)은 상기 금속층간 절연막(33) 내의 실리콘 원자들과 같은 불순물들(impurities)이 상기 전이금속 산화막 패턴들(27) 내로 확산되는 것을 방지하고 상기 금속층간 절연막(33) 및 상기 상/하부 전극들(25, 29) 사이의 접착력을 개선시키기 위하여 형성될 수 있다. 본 발명의 실시예들에서, 상기 캐핑막(31)은 알루미늄 산화막으로 형성할 수 있다.
상기 금속층간 절연막(33) 및 상기 캐핑막(31)을 패터닝하여 상기 상부전극들(29)을 노출시키는 비트라인 콘택홀들을 형성하고, 상기 비트라인 콘택홀들 내에 비트라인 콘택 플러그들(35a, 35b)을 형성한다. 상기 비트라인 콘택 플러그들(35a, 35b)을 갖는 기판 상에 금속막과 같은 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 비트라인 콘택 플러그들(35a, 35b)을 덮는 비트라인(37)을 형성한다. 상기 비트라인(37)은 상기 워드라인들(7a, 7b)의 상부를 가로지르도록 형성될 수 있다.
<실험예들(examples)>
도 6은 본 발명의 실시예들에 따라 제작된 니켈 산화막들(NiO)의 조성비를 구하기 위하여 측정된 엑스선 광전자 스펙트로스코피(x-ray photo electron spectroscopy; XPS) 데이터를 도시한 그래프이다. 도 6에서, 가로축은 니켈 산화막들 내의 원소들의 구속 에너지(binding energy; EB)를 나타내고, 세로축은 상기 니켈 산화막들을 향하여 엑스선(x-ray)이 조사될 때 단위시간(1초) 동안 상기 니켈 산화막들로부터 방출되는 광전자들(photo electrons)의 수량을 나타낸다. 상기 니켈 산화막들(NiO)은 스퍼터링 기술을 사용하여 니켈막을 형성하는 제1 공정 및 상기 니켈막을 산소 플라즈마 처리 기술을 사용하여 소정의 시간(Tp) 동안 산화시키는 제2 공정을 번갈아가면서 반복적으로 진행함으로써 형성되었다. 상기 각 니켈막들(the respective nickel layers)은 10Å의 두께로 형성되었고, 상기 각 산소 플라즈마 처리(the respective oxygen plasma treatments)는 20와트의 라디오 주파수 전력(radio frequency power) 및 2sccm(standard cubic centimeter per minute)의 유량(flow rate)으로 주입되는 산소 가스를 사용하여 실시되었다. 또한, 상기 니켈 산화막들은 400Å의 최종 두께를 갖도록 형성되었다. 상기 XPS 데이터를 측정하기 전에 상기 니켈 산화막들의 표면들에 존재하는 불순물들(impurities)을 제거하기 위하여 아르곤 이온 스퍼터 식각 공정(Argon ion sputter etching process)이 적용되었다. 상기 아르곤 이온 스퍼터 식각 공정은 2kV의 전압을 사용하여 2분 동안 실시되었다.
도 6의 그래프에서, 곡선(101)은 상기 산소 플라즈마 처리 시간(Tp)이 5초인 경우에 형성된 니켈 산화막의 측정 결과(measurement result)에 해당하고, 곡선(102)은 상기 산소 플라즈마 처리 시간(Tp)이 20초인 경우에 형성된 니켈 산화막의 측정 결과(measurement result)에 해당한다. 또한, 곡선(103)은 상기 산소 플라즈마 처리 시간(Tp)이 40초인 경우에 형성된 니켈 산화막의 측정 결과(measurement result)에 해당하고, 곡선(104)은 상기 산소 플라즈마 처리 시간(Tp)이 120초인 경우에 형성된 니켈 산화막의 측정 결과(measurement result)에 해당한다.
도 6에 보여진 측정결과들로부터 얻어진 상기 니켈 산화막들(NixOy)의 산소 조성비들(y)은 니켈 조성비(x)가 1일 때 다음의 [표 1]에 기재된 바와 같다.
XPS 데이터 산소 플라즈마 처리 시간(Tp) 산소 조성비(y) (x가 1일 때)
곡선(101) 5초 0.66
곡선(102) 20초 0.77
곡선(103) 40초 0.84
곡선(104) 120초 0.95
상기 [표 1]로부터 알 수 있듯이, 상기 산소 플라즈마 처리 시간(Tp)이 증가할수록 상기 산소 조성비(y) 역시 증가하였다.
도 7은 본 발명의 실시예들에 따라 제작된 니켈 산화막들(NixOy)을 채택하는 데이터 저장요소들의 전기적인 특성들을 보여주는 그래프이다. 도 7에서, 가로축은 도 6을 참조하여 설명된 상기 산소 플라즈마 처리 시간(Tp)을 나타내고, 좌측의 세로축(the left ordinate)은 상기 니켈 산화막들의 비저항(resistivity; ρ)을 나타내고, 우측의 세로축(the right ordinate)은 상기 데이터 저장요소들의 포밍 전압 (forming voltage; VF)을 나타낸다. 상기 데이터 저장요소들은 평면도로부터 보여질 때 0.3×0.7㎛2 의 직사각형 형태를 갖도록 형성하였고, 상기 데이터 저장요소들의 하부전극 및 상부전극은 500Å의 두께를 갖는 이리디움막으로 형성하였다. 상기 하부전극 및 상부전극 사이에 개재되는 상기 니켈 산화막은 200Å의 최종 두께를 갖도록 형성되었다. 또한, 상기 니켈 산화막은 도 6을 참조하여 설명된 바와 같이 스퍼터링 기술을 사용하여 니켈막을 형성하는 공정 및 산소 플라즈마 처리 기술을 사용하여 상기 니켈막을 산화시키는 공정을 번갈아가면서 반복적으로 실시함으로써 형성되었다. 즉, 상기 니켈막은 10Å의 두께로 형성되었고, 상기 산소 플라즈마 처리는 20와트의 라디오 주파수 전력(radio frequency power) 및 2sccm(standard cubic centimeter per minute)의 유량(flow rate)으로 주입되는 산소 가스를 사용하여 실시되었다.
도 7을 참조하면, 상기 산소 플라즈마 처리 시간(Tp)이 증가할수록 상기 니켈 산화막(NiO)의 비저항(ρ) 역시 증가하였다. 상기 데이터 저장요소들은 상기 산소 플라즈마 처리가 약 5초 내지 200초 동안 진행되었을 때 약 1.5 볼트 내지 8 볼트의 낮은 포밍 전압을 보였다.
한편, 상기 니켈 산화막들(NixOy)은 상기 산소 플라즈마 처리가 5초 내지 120초 동안 진행되었을 때 스위칭 특성을 보였다. 상기 [표 1] 및 도 7로부터 알 수 있듯이, 상기 산소 플라즈마 처리를 5초 동안 실시하였을 때 상기 니켈 산화막(NixOy)은 약 0.66의 산소 조성비(y) 및 약 0.01 (Ωㆍ㎝)의 비저항(ρ)을 보였고, 상기 산소 플라즈마 처리를 120초 동안 실시하였을 때 상기 니켈 산화막(NixOy)은 약 0.95의 산소 조성비(y) 및 약 100 (Ωㆍ㎝)의 비저항(ρ)을 보였다.
도 8은 본 발명의 실시예들에 따라 제작된 여러 가지의 전이금속 산화막들을 채택하는 데이터 저장요소들의 포밍 전압을 도시한 그래프이다. 도 8에 있어서, 가로축은 상기 전이금속 산화막들의 두께(T)를 나타내고, 세로축은 상기 전이금속 산화막들의 포밍전압(VF)을 나타낸다. 상기 데이터 저장요소들의 상부전극 및 하부전극은 500Å의 두께를 갖는 이리디움막으로 형성하였다. 또한, 상기 데이터 저장요소들은 평면도로부터 보여질 때 0.3×0.7 ㎛2의 직사각형 모양을 갖도록 형성되었다.
도 8의 그래프에서, 상기 전이금속 산화막이 니켈 산화막(NixOy)으로 형성되었을 때, 상기 니켈 산화막(NixOy)은 20초의 산소 플라즈마 처리 시간(Tp)을 적용하여 제작되었다. 다시 말해서, 상기 니켈 산화막(NixOy)은 니켈 조성비(x)가 1일 때 0.77의 산소 조성비(y)를 갖도록 형성되었다. 또한, 상기 전이금속 산화막이 하프니움 산화막(HfxOy) 또는 지르코늄 산화막(ZrxOy)으로 제작되었을 때, 상기 하프니움 산화막(HfxOy) 및 지르코늄 산화막(ZrxOy)은 모두 상기 니켈 산화막(NixOy)을 형성하는 방법을 사용하여 형성되었다. 즉, 상기 하프니움 산화막(HfxOy) 및 지르코늄 산화막(ZrxOy)은 스퍼터링 공정 및 산소 플라즈마 처리 공정을 번갈아가면서 반복적으 로 진행함으로써 형성되었다.
한편, 상기 전이금속 산화막이 타이타늄 산화막(TixOy)으로 제작되었을 때, 상기 타이타늄 산화막(TixOy)은 산소 반응 스퍼터링 기술을 사용하여 형성되었다. 이 경우에, 상기 산소 반응 스퍼터링 공정은 10㎾의 전력과 함께 350℃의 온도에서 진행되었다.
도 8의 그래프로부터 알 수 있듯이, 상기 전이금속 산화막들중 상기 니켈 산화막이 가장 낮은 포밍전압을 보였다. 특히, 상기 니켈 산화막이 200Å의 두께로 형성되었을 때, 상기 니켈 산화막은 약 2.5볼트의 낮은 포밍전압을 보였다.
도 9는 본 발명의 실시예들에 따라 제작된 니켈 산화막을 채택하는 데이터 저장요소의 스위칭 특성(전류-전압 곡선; I-V curve)을 도시한 그래프이다. 도 9에 있어서, 가로축은 상기 데이터 저장요소의 상/하부 전극들 사이에 인가되는 전압(VA)을 나타내고, 세로축은 상기 니켈 산화막을 통하여 흐르는 전류(I)를 나타낸다. 상기 데이터 저장요소의 상/하부 전극들은 500Å의 두께를 갖는 이리디움막으로 형성하였고, 상기 니켈 산화막은 200Å의 최종 두께를 갖도록 형성되었다. 또한, 상기 니켈 산화막은 스퍼터링 기술을 사용하여 10Å의 두께를 갖는 니켈막을 형성하는 제1 공정 및 산소 플라즈마 처리 기술을 사용하여 상기 니켈막을 산화시키는 제2 공정을 번갈아가면서 반복적으로 실시함으로써 형성되었다. 상기 제2 공정, 즉 상기 산소 플라즈마 처리는 20와트의 라디오 주파수 전력(radio frequency power) 및 2sccm(standard cubic centimeter per minute)의 유량(flow rate)으로 주입되는 산소 가스를 사용하여 20초 동안 실시되었다. 또한, 상기 데이터 저장요소는 평면도로부터 보여질 때 0.3×0.7 ㎛2의 직사각형 모양을 갖도록 형성되었다.
도 9를 참조하면, 상기 상/하부 전극들 사이에 약 0.5볼트의 전압이 인가되었을 때, 상기 니켈 산화막은 높은 저항을 갖는 리셋 상태로 스위칭되었다. 또한, 상기 상/하부 전극들 사이에 약 1.1볼트의 전압이 인가되었을 때, 상기 니켈 산화막은 낮은 저항을 갖는 셋 상태로 스위칭되었다. 상기 니켈 산화막을 셋 상태로 변화시키기 위하여 상기 상/하부 전극들 사이에 1.0 볼트보다 높은 전압을 인가하는 동안 약 0.5㎃의 최대 허용전류 제한값(current compliance)을 적용하였다. 이는, 상기 셋 상태를 갖는 니켈 산화막을 통하여 큰 전류가 흐르는 경우에 상기 니켈 산화막이 손상되는 것을 방지하기 위함이다. 본 실시예들에 따라 제작된 상기 니켈 산화막은 도 9에 보여진 바와 같이 원점(0볼트의 전압 및 0㎃의 전류를 나타내는 점)에 대하여 대칭인 특성을 보였다.
도 10은 본 발명의 실시예들에 따라 제작된 니켈 산화막을 갖는 데이터 저장요소의 스위칭 내구성 테스트 결과(switching endurance test result)를 도시한 그래프이다. 상기 데이터 저장요소는 도 9를 참조하여 설명된 것과 동일한 방법을 사용하여 제작되었다. 도 10에서, 가로축은 스위칭 동작의 회수(number of switching operations; N), 즉 싸이클 회수(number of cycles)를 나타내고, 세로축은 상기 데이터 저장요소의 전기적인 저항(R)을 나타낸다. 상기 데이터 저장요소를 리셋 상태로 스위칭시키기 위하여 상기 상/하부 전극들 사이에 1㎳(milli-second) 동안 0.8 볼트의 리셋 전압을 인가하였다. 또한, 상기 데이터 저장요소를 셋 상태로 스위칭시키기 위하여 상기 상/하부 전극들 사이에 1㎳(milli-second) 동안 1.5볼트의 셋 전압을 인가하였다. 상기 셋 전압이 인가되는 동안 0.5 ㎃의 최대 허용전류 제한값(current compliance)을 적용하였다.
도 10으로부터 알 수 있듯이, 상기 데이터 저장요소는 상기 리셋 동작 및 셋 동작의 각각이 약 1×106 번(times) 실시되었을지라도 약 1,000(Ω)보다 낮은 셋 저항값(Rs) 및 약 10,000(Ω)보다 높은 리셋 저항값(Rr)을 보였다.
상술한 바와 같이 본 발명에 따르면, 전이금속 산화막의 조성비를 적절히 조절함으로써 상기 전이금속 산화막을 채택하는 비휘발성 기억 셀의 동작 전압들을 낮출 수 있다. 따라서, 고성능 저항램 소자(high performance resistance RAM device)를 용이하게 구현할 수 있다.

Claims (35)

  1. 반도체기판 상에 형성된 절연막;
    상기 절연막 상에 형성되고 서로 중첩된 하부전극 및 상부전극; 및
    상기 상부전극 및 상기 하부전극 사이에 개재되고 화학식 MxOy로 표현되는 전이금속 산화막 패턴을 포함하되, 상기 화학식의 상기 기호들(characters) "M", "O", "x" 및 "y"는 각각 전이금속, 산소, 전이금속 조성비(transition metal composition) 및 산소 조성비(oxygen composition)을 나타내고, 상기 전이금속 산화막 패턴은 그것의 안정한 상태에 비하여 과잉 전이금속(excessive transition metal)을 함유하는(contain) 것을 특징으로 하는 비휘발성 기억 셀.
  2. 제 1 항에 있어서,
    상기 전이금속(M)이 니켈(Ni), 코발트(Co), 아연(Zn) 또는 구리(Cu)이고 상기 전이금속 조성비(x)가 1일 때, 상기 산소 조성비(y)는 1보다 작은 0.5 내지 0.99인 것을 특징으로 하는 비휘발성 기억 셀.
  3. 제 1 항에 있어서,
    상기 전이금속(M)이 하프니움(Hf), 지르코늄(Zr), 타이타늄(Ti) 또는 크롬(Cr)이고 상기 전이금속 조성비(x)가 1일 때, 상기 산소 조성비(y)는 2보다 작은 1.0 내지 1.98인 것을 특징으로 하는 비휘발성 기억 셀.
  4. 제 1 항에 있어서,
    상기 전이금속(M)이 철(Fe)이고 상기 전이금속 조성비(x)가 2일 때, 상기 산소 조성비(y)는 3보다 작은 1.5 내지 2.97인 것을 특징으로 하는 비휘발성 기억 셀.
  5. 제 1 항에 있어서,
    상기 전이금속(M)이 니오비움(Nb)이고 상기 전이금속 조성비(x)가 2일 때, 상기 산소 조성비(y)는 5보다 작은 2.5 내지 4.95인 것을 특징으로 하는 비휘발성 기억 셀.
  6. 제 1 항에 있어서,
    상기 하부전극은 이리디움막, 백금막, 이리디움 산화막, 타이타늄 질화막, 타이타늄 알루미늄 질화막(TiAlN), 루테니움막, 루테니움 산화막, 또는 폴리실리콘막인 것을 특징으로 하는 비휘발성 기억 셀.
  7. 제 1 항에 있어서,
    상기 상부전극은 이리디움막, 백금막, 이리디움 산화막, 타이타늄 질화막, 타이타늄 알루미늄 질화막(TiAlN), 루테니움막, 루테니움 산화막, 또는 폴리실리콘 막인 것을 특징으로 하는 비휘발성 기억 셀.
  8. 제 1 항에 있어서,
    상기 절연막을 관통하여 상기 하부전극을 상기 반도체기판에 전기적으로 접속시키는 콘택 플러그를 더 포함하는 것을 특징으로 하는 비휘발성 기억 셀.
  9. 제 8 항에 있어서,
    상기 하부전극 및 상기 절연막 사이에 개재되고 상기 콘택 플러그를 덮도록 연장된 완충막 패턴을 더 포함하는 것을 특징으로 하는 비휘발성 기억 셀.
  10. 제 9 항에 있어서,
    상기 완충막 패턴은 타이타늄막(Ti), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨막(Ta) 또는 탄탈륨 질화막(TaN)을 포함하는 것을 특징으로 하는 비휘발성 기억 셀.
  11. 제 9 항에 있어서,
    상기 완충막 패턴은 차례로 적층된 하부 완충막 패턴 및 상부 완충막 패턴을 포함하는 것을 특징으로 하는 비휘발성 기억 셀.
  12. 제 11 항에 있어서,
    상기 하부 완충막 패턴은 타이타늄막(Ti), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨막(Ta) 및 탄탈륨 질화막(TaN)들중 어느 하나이고, 상기 상부 완충막 패턴은 타이타늄막(Ti), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨막(Ta) 및 탄탈륨 질화막(TaN)들중 어느 하나인 것을 특징으로 하는 비휘발성 기억 셀.
  13. 제 1 항에 있어서,
    상기 하부전극, 상기 전이금속 산화막 패턴 및 상기 상부전극을 갖는 기판 상에 형성된 금속층간 절연막; 및
    상기 금속층간 절연막 상에 형성되고 상기 상부전극에 전기적으로 접속된 비트라인을 더 포함하는 것을 특징으로 하는 비휘발성 기억 셀.
  14. 제 1 항에 있어서,
    상기 하부전극, 상기 전이금속 산화막 패턴 및 상기 상부전극을 덮는 캐핑막;
    상기 캐핑막을 갖는 기판 상에 형성된 금속층간 절연막; 및
    상기 금속층간 절연막 상에 형성되고 상기 상부전극에 전기적으로 접속된 비트라인을 더 포함하는 것을 특징으로 하는 비휘발성 기억 셀.
  15. 제 14 항에 있어서,
    상기 캐핑막은 알루미늄 산화막인 것을 특징으로 하는 비휘발성 기억 셀.
  16. 제 1 항에 있어서,
    상기 반도체기판에 형성된 억세스 트랜지스터를 더 포함하되, 상기 억세스 트랜지스터는 상기 반도체기판 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역의 상부를 가로지르는 게이트 전극을 갖고, 상기 하부전극은 상기 드레인 영역에 전기적으로 접속되는 것을 특징으로 하는 비휘발성 기억 셀.
  17. 반도체기판 상에 절연막을 형성하는 것과,
    상기 절연막 상에 하부전극막을 형성하는 것과,
    상기 하부전극막 상에 화학식 MxOy로 표현되는 전이금속 산화막을 형성하되, 상기 화학식의 상기 기호들(characters) "M", "O", "x" 및 "y"는 각각 전이금속, 산소, 전이금속 조성비(transition metal composition) 및 산소 조성비(oxygen composition)를 나타내고, 상기 전이금속 산화막은 그것의 안정한 상태에 비하여 과잉 전이금속(excessive transition metal)을 함유하도록(contain) 형성되고,
    상기 전이금속 산화막 상에 상부전극막을 형성하는 것과,
    상기 상부전극막, 상기 전이금속 산화막 및 상기 하부전극막을 패터닝하여 차례로 적층된 하부전극, 전이금속 산화막 패턴 및 상부전극을 형성하는 것을 포함 하는 비휘발성 기억 셀의 제조방법.
  18. 제 17 항에 있어서,
    상기 하부전극막은 이리디움막, 백금막, 이리디움 산화막, 타이타늄 질화막, 타이타늄 알루미늄 질화막(TiAlN), 루테니움막, 루테니움 산화막, 또는 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  19. 제 17 항에 있어서,
    상기 상부전극막은 이리디움막, 백금막, 이리디움 산화막, 타이타늄 질화막, 타이타늄 알루미늄 질화막(TiAlN), 루테니움막, 루테니움 산화막, 또는 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  20. 제 17 항에 있어서,
    상기 전이금속 산화막은 상기 하부전극막 상에 전이금속막을 형성하는 공정 및 상기 전이금속막을 산소 플라즈마 처리를 사용하여 산화시키는 공정을 적어도 2회 번갈아가면서 반복적으로(alternatively and repeatedly) 실시함으로써 형성되는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  21. 제 20 항에 있어서,
    상기 전이금속막은 스퍼터링 기술을 사용하여 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  22. 제 20 항에 있어서,
    상기 산소 플라즈마 처리는 인시투 공정을 사용하여 실시하는 것을 특징으로 하는 특징으로 하는 비휘발성 기억 셀의 제조방법.
  23. 제 17 항에 있어서,
    상기 전이금속 산화막은 산소 반응 스퍼터링 기술(O2 reactive sputtering technique), 화학기상증착(chemical vapor deposition) 기술 또는 원자층증착(atomic layer deposition) 기술을 사용하여 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  24. 제 17 항에 있어서,
    상기 전이금속(M)이 니켈(Ni), 코발트(Co), 아연(Zn) 또는 구리(Cu)일 때, 상기 전이금속 산화막은 1의 상기 전이금속 조성비(x) 및 0.5 내지 0.99의 상기 산소 조성비(y)를 갖도록 형성되는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  25. 제 17 항에 있어서,
    상기 전이금속(M)이 하프니움(Hf), 지르코늄(Zr), 타이타늄(Ti) 또는 크롬(Cr)일 때, 상기 전이금속 산화막은 1의 상기 전이금속 조성비(x) 및 1.0 내지 1.98의 상기 산소 조성비(y)를 갖도록 형성되는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  26. 제 17항에 있어서,
    상기 전이금속(M)이 철(Fe)일 때, 상기 전이금속 산화막은 2의 상기 전이금속 조성비(x) 및 1.5 내지 2.97의 상기 산소 조성비(y)를 갖도록 형성되는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  27. 제 17 항에 있어서,
    상기 전이금속(M)이 니오비움(Nb)일 때, 상기 전이금속 산화막은 2의 상기 전이금속 조성비(x) 및 2.5 내지 4.95의 상기 산소 조성비(y)를 갖도록 형성되는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  28. 제 17 항에 있어서,
    상기 절연막을 형성하기 전에 상기 반도체기판에 억세스 트랜지스터를 형성하되, 상기 억세스 트랜지스터는 상기 반도체기판에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역 상부에 형성된 게이트 전극을 갖도록 형성되고,
    상기 절연막 내에 콘택 플러그를 형성하는 것을 더 포함하되, 상기 콘택 플러그는 상기 하부전극을 상기 드레인 영역에 전기적으로 접속시키도록 형성되는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  29. 제 28 항에 있어서,
    상기 하부전극막을 형성하기 전에 상기 절연막 및 상기 콘택 플러그를 덮는 완충막을 형성하는 것을 더 포함하되, 상기 완충막은 상기 하부전극을 형성한 후에 연속적으로 패터닝되는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  30. 제 29 항에 있어서,
    상기 완충막은 타이타늄막(Ti), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨막(Ta) 또는 탄탈륨 질화막(TaN)으로 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  31. 제 29 항에 있어서,
    상기 완충막은 하부 완충막 및 상부 완충막을 차례로 적층시키어 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  32. 제 31 항에 있어서,
    상기 하부 완충막은 타이타늄막(Ti), 타이타늄 질화막(TiN), 타이타늄 알루 미늄 질화막(TiAlN), 탄탈륨막(Ta) 또는 탄탈륨 질화막(TaN)으로 형성하고, 상기 상부 완충막은 타이타늄막(Ti), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨막(Ta) 또는 탄탈륨 질화막(TaN)으로 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  33. 제 17 항에 있어서,
    상기 하부전극, 상기 전이금속 산화막 패턴 및 상기 상부전극을 갖는 기판 상에 금속층간 절연막을 형성하는 것과,
    상기 금속층간 절연막 상에 형성되고 상기 상부전극에 전기적으로 접속된 비트라인을 형성하는 것을 더 포함하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  34. 제 33 항에 있어서,
    상기 금속층간 절연막을 형성하기 전에 상기 하부전극, 상기 전이금속 산화막 패턴 및 상기 상부전극을 덮는 캐핑막을 형성하는 것을 더 포함하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
  35. 제 34 항에 있어서,
    상기 캐핑막은 알루미늄 산화막으로 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 제조방법.
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