KR101432344B1 - 저항 스위칭 금속 산화물을 가진 비휘발성 메모리 소자를 형성하는 방법 - Google Patents

저항 스위칭 금속 산화물을 가진 비휘발성 메모리 소자를 형성하는 방법 Download PDF

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Abstract

저항 스위칭 금속 산화물을 갖는 비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자는 실리콘-함유 재료 상에 금속-함유 재료를 증착시킴으로써 형성될 수도 있다. 금속-함유 재료는 저항 스위칭 금속 산화물을 형성하기 위해 산화될 수도 있다. 실리콘-함유 재료 내의 실리콘은 열이 인가될 때 금속-함유 재료 내의 금속과 반응한다. 이것은 비휘발성 메모리 소자에 대한 금속 규화물 하부 전극을 형성한다. 상부 전극은 금속 산화물의 상부에 증착될 수도 있다. 실리콘-함유 층 내의 실리콘이 금속-함유 층 내의 금속의 일부와 반응하기 때문에, 형성되는 저항 스위칭 금속 산화물은 동일 금속으로부터 형성된 화학양론적 금속 산화물과 비교해 볼 때 금속 결함이 있다.
Figure R1020097020500
저항 스위칭 메모리 소자, 금속 규화물 전극층, 열 산화

Description

저항 스위칭 금속 산화물을 가진 비휘발성 메모리 소자를 형성하는 방법{METHODS FOR FORMING NONVOLATILE MEMORY ELEMENTS WITH RESISTIVE-SWITCHING METAL OXIDES}
본 출원은 2007년 3월 5일자로 출원된 미국 특허출원번호 제11/714,334호 및 2007년 3월 5일자로 출원된 미국 특허출원번호 제11/714,326호에 대해 우선권 주장한다.
배경
본 발명은 비휘발성 메모리 소자에 관한 것으로, 더 상세하게는, 비휘발성 저항 스위칭 메모리 소자에 관한 것이다.
비휘발성 메모리 소자는 지속성 기억장치 (persistent storage) 가 요구되는 시스템에서 이용된다. 예를 들어, 디지털 카메라는 이미지를 저장하기 위해 비휘발성 메모리 카드를 이용하고 디지털 음악 플레이어는 오디오 데이터를 저장하기 위해 비휘발성 메모리를 이용한다. 비휘발성 메모리는 또한 컴퓨터 환경에서 데이터를 영구적으로 저장하는데 이용된다.
비휘발성 메모리는 종종 전기적으로 소거가능한 프로그램가능 판독 전용 메모리 (EEPROM) 기술을 이용하여 형성된다. 이런 타입의 비휘발성 메모리는 부동 게이트 트랜지스터를 포함하는데, 그 부동 게이트 트랜지스터는 그들의 단자에 적절한 전압을 인가함으로써 선택적으로 프로그램되거나 소거될 수 있다.
제조 기술이 향상될수록, 점점 작은 치수를 가진 비휘발성 메모리 소자를 제조하는 것이 가능해지고 있다. 그러나, 디바이스 치수가 축소될수록, 스케일링 문제가 종래의 비휘발성 메모리 기술에 대한 과제를 제기하고 있다. 이것은 저항 스위칭 비휘발성 메모리를 포함하는 대안의 비휘발성 메모리 기술의 연구의 원인이 되었다.
저항 스위칭 비휘발성 메모리는 상이한 저항율 (즉, 저항) 과 함께 2 개 이상의 안정 상태를 갖는 메모리 소자를 이용하여 형성된다. 쌍안정성 메모리 (bistable memory) 는 2 개의 안정 상태를 갖는다. 쌍안정성 메모리 소자는 적절한 전압 또는 전류의 인가에 의해 높은 저항 상태 또는 낮은 저항 상태에 놓이게 될 수 있다. 전압 펄스가 통상적으로 메모리 소자를 일 저항 상태에서 다른 저항 상태로 스위칭하는데 이용된다. 비파괴 판독 동작이 메모리 셀에 저장되는 데이터 비트의 값을 확인하기 위해 수행될 수 있다.
니켈 산화물 스위칭 소자 및 다른 전이 금속 산화물 스위칭 소자에 기초한 저항 스위칭이 설명되었다. 이들 소자를 위한 니켈 산화물막은 스퍼터링 기술을 이용하여 형성되었다. 이들 기술로, Ni0.8O 내지 Ni0.95O 범위의 부화학양론적 조성 (sub-stoichiometric composition) 을 가진 니켈 산화물 (NixO) 막을 생성하는 것이 가능해졌다. 이들과 같은 막은 저항 스위칭 애플리케이션에 대한 가망 (promise) 을 보이지만, 일반적으로 80% 이상의 화학양론적 금속 산화물인 막 밀도 (예를 들어, 니켈 산화물의 경우 5.4 내지 5.8g/cm3) 및 비교적 낮은 막 저항율 (예 를 들어, 일반적으로 니켈 산화물의 경우 10ohm-cm 미만) 을 갖는다. 종래의 제조 기술로는, 초과 (super) 부화학양론적인 금속 산화물막 (즉, x 〈 0.8 또는 x 〈 0.65 인 고도 금속 결함성 (highly metal deficient) NixO) 을 생성하는 것이 가능하지 않았다. 금속 결함성 금속 산화물막이 높은 저항 (및 낮은 밀도) 과 같은 저항 스위칭 애플리케이션에 대해 이로운 특성을 가질 수도 있기 때문에, 비휘발성 메모리 소자를 위해 이러한 막을 형성하는 향상된 방법이 존재한다면 바람직할 것이다.
개요
본 발명에 따르면, 비휘발성 메모리 소자 및 제조 방법이 제공된다. 비휘발성 메모리 소자는 저항 스위칭 금속 산화물층을 가질 수도 있다. 적층된 비휘발성 메모리 소자 배열, 및 다이오드 및 트랜지스터와 같은 전류 구동 소자 (current steering element) 와 직렬로 접속되는 저항 스위칭 금속 산화물을 가진 비휘발성 메모리 소자가 또한 제공될 수도 있다.
비휘발성 메모리 소자는 집적 회로 기판 상에 실리콘-함유 층을 증착시킴으로써 형성될 수도 있다. 집적 회로 기판은 실리콘 또는 다른 적절한 재료로 형성될 수도 있다. 비휘발성 메모리 소자의 하나 이상의 적층된 층은 실리콘-함유 층이 증착되기 전에 집적 회로 기판 상에 제조될 수도 있다. 실리콘-함유 층은 폴리실리콘 또는 실리콘을 함유하는 임의의 다른 적절한 재료로부터 형성될 수도 있다.
금속-함유 층이 실리콘-함유 층 상에 증착될 수도 있다. 금속-함유 층은 니켈 또는 다른 적절한 전이 금속과 같은 금속을 함유할 수도 있다. 포스포러스와 같은 하나 이상의 도펀트 재료가 금속-함유 층과 증착될 수도 있고 또는 (예를 들어, 이온 주입, 무전해 증착 등에 의해) 금속-함유 층에 첨가될 수도 있다. 금속-함유 층을 증착하는 적절한 기술은 물리 기상 증착 기술, 화학 기상 증착 기술, 원자층 증착 (ALD; Atomic Layer Deposition) 기술 및 전기화학 증착 기술 (예를 들어, 무전해 증착 기술 또는 전기도금 기술) 을 포함한다.
금속-함유 층은 저항 스위칭 금속 산화물층을 형성하기 위해 산화될 수도 있다. 금속 산화물층을 형성하는데 이용될 수도 있는 적절한 산화 기술은 산소 이온의 이온 주입, (예를 들어, 급속 열 산화 기술, 레이저 유도 열 산화, 또는 노 산화 (furnace oxidation) 를 이용한) 열 산화 및 플라즈마 산화를 포함한다.
열 산화 동안 또는 하나 이상의 별도의 가열 동작 동안, 금속-함유 층 내의 금속이 실리콘-함유 층 내의 실리콘과 반응하도록 열이 인가된다. 이 반응은 금속 규화물층을 형성한다. 금속 규화물층은 도전성이 있으며 비휘발성 메모리 소자에 대한 하부 전극 (lower electrode) 을 형성하는데 이용될 수 있다. 금속-함유 층 내의 금속의 일부가 실리콘과 반응하기 때문에, 실리콘-함유 층이 없는 경우에 비해 금속 산화물층 내에 금속 결함 (metal deficiency) 의 증가가 존재한다. 따라서 이런 방식으로 형성된 금속 산화물층은 i) 동일 금속을 포함하는 애즈-증착된 (as-deposited) 금속 산화물이나 ii) 실리콘-함유 층의 존재 없이 후속 산화를 가진 증착된 금속 중 어느 하나와 비교해 볼 때 더 많은 금속 결함이 있 다. 일 실시형태에서, 규화 (silicidation) 와 산화의 동시적인 반응은 산화에 이용가능한 금속의 양을 제한하는데, 이는 i) 고도로 금속 결함이 있고, ii) 초과 부화학양론적이며, iii) 낮은 밀도의 금속 산화물막을 초래한다.
금속 산화물 내의 금속 및 금속 규화물층 내의 금속은 금속-함유 층 내의 동일 금속에서 유래하기 때문에, 이들 금속은 일반적으로 동일 금속이다.
본 발명의 추가 특징, 본질 및 다양한 이점은 첨부 도면 및 다음의 상세한 설명으로부터 보다 명백해질 것이다.
도면의 간단한 설명
도 1 은 본 발명의 일 실시형태에 따른 저항 스위칭 메모리 소자의 예시적인 어레이의 도면이다.
도 2a 는 본 발명의 일 실시형태에 따른 예시적인 저항 스위칭 비휘발성 메모리 소자의 단면도이다,
도 2b 는 본 발명의 다른 실시형태에 따른 예시적인 저항 스위칭 비휘발성 메모리 소자의 단면도이다.
도 3 은 도 2a 및 도 2b 에 도시된 타입의 저항 스위칭 비휘발성 메모리 소자가 어떻게 본 발명의 일 실시형태에 따라 쌍안정성 행동 (bistable behavior) 을 나타낼지를 도시한 그래프이다.
도 4 는 본 발명의 일 실시형태에 따른 다이오드와 직렬의 예시적인 저항 스위칭 메모리 소자의 개략도이다.
도 5 는 본 발명의 일 실시형태에 따른 전기 디바이스와 직렬의 예시적인 저 항 스위칭 메모리 소자의 개략도이다.
도 6 은 본 발명의 일 실시형태에 따른 2 개의 전기 디바이스와 직렬의 예시적인 저항 스위칭 메모리 소자의 개략도이다.
도 7 은 금속 결함성 금속 산화물이 어떻게 본 발명의 일 실시형태에 따라 실리콘을 함유하는 재료 상에 증착된 금속을 함유하는 층을 산화시킴으로써 금속 규화물 전극 상에 형성될지를 도시한 단면도이다.
도 8 은 하나 이상의 중간층이 어떻게 본 발명의 일 실시형태에 따라 금속 산화물층과 금속 규화물층 사이에 형성될지를 도시한 도 7 의 단면도와 유사한 단면도이다.
도 9 는 금속 규화물 구조물 상의 금속 산화물이 어떻게 본 발명의 일 실시형태에 따라 별도의 급속 열 어닐 및 산화 동작을 이용하여 형성될 수 있는지를 도시한 단면도이다.
도 10 은 본 발명의 일 실시형태에 따라 금속 결함성 저항 스위칭 금속 산화물을 포함하는 비휘발성 메모리 소자를 형성하는데 수반된 예시적인 단계들의 흐름도이다.
상세한 설명
본 발명의 실시형태는 저항 스위칭 소자로부터 형성된 비휘발성 메모리에 관한 것이다. 또한, 본 발명의 실시형태는 저항 스위칭 메모리 소자를 갖는 비휘발성 메모리를 형성하는데 이용될 수도 있는 제조 방법에 관한 것이다.
저항 스위칭 소자는 임의의 적절한 타입의 집적 회로 상에 형성될 수도 있 다. 가장 통상적으로, 저항 스위칭 메모리 소자는 고용량 비휘발성 메모리 집적 회로의 일부로서 형성될 수도 있다. 비휘발성 메모리 집적 회로는 종종 디지털 카메라, 모바일 전화기, 핸드헬드 컴퓨터 및 음악 플레이어와 같은 휴대용 디바이스에 이용된다. 일부 구성에서, 비휘발성 메모리 디바이스는 셀룰러 전화기와 같은 모바일 장비에 내장될 수도 있다. 다른 구성에서, 비휘발성 메모리 디바이스는 사용자에 의해 전자 장비 내에 착탈식으로 설치될 수 있는 메모리 카드 또는 메모리 키에 패키징된다.
메모리 디바이스 상에 메모리 어레이를 형성하기 위한 저항 스위칭 메모리 소자의 이용은 단지 예시이다. 일반적으로, 임의의 적절한 집적 회로는 본 발명의 저항 스위칭 구조물을 이용하여 형성될 수도 있다. 저항 스위칭 메모리 소자로 형성된 메모리 어레이의 제조는 여기에 일 예로서 설명된다.
비휘발성 저항 스위칭 메모리 소자 (12) 의 예시적인 메모리 어레이 (10) 가 도 1 에 도시된다. 메모리 어레이 (10) 는 메모리 디바이스 또는 다른 집적 회로의 일부일 수도 있다. 판독 및 기록 회로가 컨덕터 (16) 및 직교 컨덕터 (18) 를 이용하여 비휘발성 저항 스위칭 메모리 소자 (12) 에 접속된다. 컨덕터 (16) 및 컨덕터 (18) 와 같은 컨덕터는 때때로 워드 라인 및 비트 라인으로 지칭되며 데이터를 메모리 어레이 (10) 의 비휘발성 저항 스위칭 메모리 소자 (12) 로 판독 및 기록하는데 이용된다. 개개의 메모리 소자 (12) 또는 메모리 소자 (12) 그룹은 적절한 세트의 컨덕터 (16 및 18) 를 이용하여 처리될 수 있다. 메모리 소자 (12) 는 도 1 에 라인 (14) 으로 개략적으로 나타낸 것처럼 하나 이상 의 재료층으로부터 형성될 수도 있다. 또한, 메모리 어레이 (10) 와 같은 메모리 어레이는 다층 메모리 어레이 구조물을 만들기 위해 수직 방식 (vertical fashion) 으로 적층될 수 있다.
판독 동작 동안, 메모리 소자 (12) 의 상태는 적절한 세트의 컨덕터 (16 및 18) 에 감지 전압 (sensing voltage) 을 인가함으로써 감지될 수 있다. 그것의 이력에 따라, 이런 방법으로 처리되는 메모리 소자는 높은 저항 상태에 있거나 낮은 저항 상태에 있을 수도 있다. 따라서, 메모리 소자의 저항은 어떤 디지털 데이터가 메모리 소자에 의해 저장되고 있는지를 결정한다. 예를 들어, 메모리 소자가 높은 저항을 갖는 경우, 그 메모리 소자는 논리 1 (즉, "1" 비트) 을 포함한다고 할 수도 있다. 한편, 메모리 소자가 낮은 저항을 갖는 경우, 그 메모리 소자는 논리 0 (즉, "0" 비트) 을 포함한다고 할 수도 있다. 기록 동작 동안, 메모리 소자의 상태는 적절한 세트의 컨덕터 (16 및 18) 에의 적절한 기록 신호의 인가에 의해 변경될 수 있다.
저항 스위칭 메모리 소자의 예시적인 실시형태의 단면도가 도 2a 에 도시된다. 도 2a 의 예에서, 메모리 소자 (12) 는 금속 산화물 (22) 로부터 형성되고 도전성 전극 (20 및 24) 을 갖는다. 도 1 의 어레이 (10) 와 같은 어레이의 일부로서 구성될 때, 라인 (16 및 18) 과 같은 도전성 라인이 전극 (20 및 24) 에 물리적으로 및 전기적으로 접속될 수도 있다. 이러한 도전성 라인은 임의의 적절한 금속 (예를 들어, 텅스텐, 알루미늄, 구리, 금속 규화물 등) 으로부터 형성될 수도 있다. 도전성 라인 (16 및 18) 은 또한 다른 도전성 재료 (예를 들어, 도 핑된 폴리실리콘, 도핑된 실리콘 등) 또는 도전성 재료의 조합으로부터 형성될 수도 있다. 원한다면, 도전성 라인 (16) 및 도전성 라인 (18) 은 도전성 라인으로서의 역할과 전극으로서의 역할 양자를 행할 수도 있다. 이런 타입의 구성에서, 라인 (16) 은 전극 (20) 으로서의 역할을 할 수도 있어, 메모리 소자 (12) 에 대한 상부 전극 (upper electrode) 을 형성하는데 별도의 컨덕터가 필요하지 않다. 유사하게, 라인 (18) 은 전극 (24) 으로서의 역할을 할 수도 있어, 메모리 소자 (12) 의 하부 전극에 대한 별도의 컨덕터가 필요하지 않다.
도 2a 의 도면에서, 도전성 라인 (16 및 18) 은 전극 (20 및 24) 과 접속하여 형성되는 것처럼 개략적으로 도시된다. 원한다면 다른 구성이 이용될 수도 있다. 예를 들어, 라인 (16) 과 전극 (20) 사이 또는 라인 (18) 과 전극 (24) 사이에 형성되는 개재 전기 컴포넌트 (예를 들어, 다이오드, p-i-n 다이오드, 실리콘 다이오드, 실리콘 p-i-n 다이오드, 트랜지스터 등) 가 존재할 수도 있다.
원한다면, 전극 컨덕터와 저항 스위칭 금속 산화물 사이에 직렬 접속된 전기 컴포넌트가 존재할 수도 있다. 컨덕터 (24) 와 금속 산화물 (22) 사이에 개재 전기 컴포넌트 (38) 가 존재하는 예시적인 구성이 도 2b 에 도시된다.
점선 (21) 으로 개략적으로 나타낸 것처럼, 전극 (24 및 20) 과 같은 도전성 재료는 하나 이상의 재료층으로부터 형성될 수도 있다. 전극 (20 및 24) 을 형성하는데 이용될 수도 있는 재료의 예는 금속 (예를 들어, 내화 금속 또는 전이 금속), 금속 합금, 금속 질화물 (예를 들어, 내화 금속 질화물), 금속 실리콘 질화물 (즉, 실리콘 및 질소와 함께, 내화 금속, 전이 금속, 또는 다른 금속을 함유하는 재료), 금속 규화물, 또는 다른 컨덕터를 포함한다. 금속 산화물 (22) 은 전이 금속 산화물 (예를 들어, 니켈-계 산화물) 과 같은 금속 산화물로부터 형성될 수도 있다.
본 발명에 따르면, 금속 결함성 금속 산화물은 금속-함유 재료로부터 형성된 상부 층 및 실리콘-함유 재료로부터 형성된 하부 층을 갖는 구조물을 가열함으로써 금속 규화물 전극 상에 형성될 수도 있다.
저항 스위칭 메모리 소자 (12) 는 쌍안정성 저항을 나타낸다. 저항 스위칭 메모리 소자 (12) 가 높은 저항 상태에 있을 때, 그 저항 스위칭 메모리 소자 (12) 는 논리 1 을 포함한다고 할 수도 있다. 저항 스위칭 메모리 소자 (12) 가 낮은 저항 상태에 있을 때, 그 저항 스위칭 메모리 소자 (12) 는 논리 0 을 포함한다고 할 수도 있다 (원한다면, 높은 저항이 논리 0 을 나타낼 수 있고 낮은 저항이 논리 1 을 나타낼 수 있다). 저항 스위칭 메모리 소자 (12) 의 상태는 감지 전압의 인가에 의해 감지될 수도 있다. 저항 스위칭 메모리 소자 (12) 의 상태를 변경하길 원할 때, 판독 및 기록 회로는 적절한 제어 신호를 적절한 라인 (16 및 18) 에 인가할 수도 있다.
소자 (12) 에 대한 전류 (I) 대 전압 (V) 플롯이 도 3 에 도시된다. 처음에, 소자 (12) 는 높은 저항 상태 (예를 들어, 논리 1 을 저장) 에 있을 수도 있다. 이 상태에서, 소자 (12) 의 전류 대 전압 특성이 실선 HRS (26) 에 의해 나타내진다. 소자 (12) 의 높은 저항 상태는 소자 (12) 의 어레이와 연관된 판독 및 기록 회로에 의해 감지될 수 있다. 예를 들어, 판독 및 기록 회로는 소 자 (12) 에 판독 전압 VREAD 을 인가할 수도 있고 소자 (12) 를 통해 흐르는 결과의 낮은 전류 IL 를 감지할 수 있다. 소자 (12) 에 논리 0 을 저장하길 원할 때, 소자 (12) 는 낮은 저항 상태에 놓이게 될 수 있다. 이것은 판독 및 기록 회로를 이용하여 소자 (12) 의 단자 (16 및 18) 에 걸쳐 전압 VSET 을 인가함으로써 달성될 수도 있다. 소자 (12) 에 VSET 을 인가하는 것은 점선 (30) 에 의해 나타낸 것처럼 소자 (12) 가 낮은 저항 상태에 진입하도록 한다. 이 영역에서, 소자 (12) 의 구조는 (예를 들어, 금속 산화물 (22) 또는 다른 적절한 메커니즘을 통한 전류 필라멘트의 형성을 통하여) 변경되어, 전압 VSET 의 제거 후에, 소자 (12) 는 낮은 저항 커브 LRS (28) 에 의해 특징지어진다.
소자 (12) 의 낮은 저항 상태는 판독 및 기록 회로를 이용하여 감지될 수 있다. 판독 전압 VREAD 이 저항 스위칭 메모리 소자 (12) 에 인가될 때, 판독 및 기록 회로는 소자 (12) 가 낮은 저항 상태에 있다는 것을 나타내는 비교적 높은 전류 값 IH 을 감지할 것이다. 소자 (12) 에 논리 1 을 저장하길 원할 때, 소자 (12) 는 소자 (12) 에 전압 VRESET 을 인가함으로써 다시 한번 높은 저항 상태에 놓이게 될 수 있다. 판독 및 기록 회로가 소자 (12) 에 VRESET 을 인가할 때, 소자 (12) 는 점선 (32) 에 의해 나타낸 것처럼 높은 저항 상태 HRS 에 진입한다. 전압 VRESET 이 소자 (12) 로부터 제거될 때, 소자 (12) 는 다시 한번 높은 저항 라 인 HRS (26) 에 의해 특징지어질 것이다.
저항 스위칭 메모리 소자 (12) 의 쌍안정성 저항은 메모리 소자 (12) 를 디지털 데이터를 저장하기에 적합하게 만든다. 전압 (VSET 및 VRESET) 의 인가의 부재 시에 어떠한 변경도 저장된 데이터에 발생하지 않기 때문에, 소자 (12) 와 같은 소자로부터 형성된 메모리는 비휘발성이다.
임의의 적절한 판독 및 기록 회로 및 어레이 레이아웃 방식이 비휘발성 메모리 소자를 메모리 소자 (12) 와 같은 저항 스위칭 메모리 소자로부터 구성하는데 이용될 수 있다. 예를 들어, 수평 라인 (16) 및 수직 라인 (18) 은 저항 스위칭 메모리 소자 (12) 의 단자에 직접 접속될 수도 있다. 이것은 단지 예시이다. 원한다면, 다른 전기 디바이스가 각 소자 (12) 와 연관될 수도 있다.
일 예가 도 4 에 도시된다. 도 4 에 도시한 것처럼, 다이오드 (36) 는 저항 스위칭 메모리 소자 (12) 와 직렬로 놓이게 될 수도 있다. 다이오드 (36) 는 쇼트키 다이오드, p-n 다이오드, p-i-n 다이오드 또는 임의의 다른 적절한 다이오드일 수도 있다.
원한다면, 다른 전기 컴포넌트가 저항 스위칭 메모리 소자 (12) 와 직렬로 형성될 수 있다. 도 5 에 도시한 것처럼, 직렬 접속된 전기 디바이스 (38) 가 저항 스위칭 메모리 소자 (12) 에 커플링될 수도 있다. 디바이스 (38) 는 다이오드, 트랜지스터 또는 임의의 다른 적절한 전자 디바이스일 수도 있다. 이들과 같은 디바이스가 전류 흐름을 정류하거나 또는 다르게는 변경할 수 있기 때문 에, 이들 디바이스는 때때로 정류 소자 또는 전류 구동 소자로 지칭된다. 도 6 에 도시한 것처럼, 2 개의 전기 디바이스 (38) 가 저항 스위칭 메모리 소자 (12) 와 직렬로 놓이게 될 수도 있다. 전기 디바이스 (38) 는 비휘발성 메모리 소자의 일부로서 형성될 수도 있고 또는 저항 스위칭 금속 산화물 및 그와 연관된 전극에 대하여 어쩌면 원격 위치에 있는 별도의 디바이스로서 형성될 수도 있다.
메모리 소자 (12) 는 어레이 (10) 에 단일의 층으로 제조될 수도 있고 또는 3 차원 스택을 형성하는 다수의 층으로 제조될 수도 있다. 다층 메모리 소자 방식을 이용하여 도 1 의 메모리 어레이 (10) 와 같은 메모리 어레이를 형성하는 이점은 이런 타입의 접근법이 메모리 소자 밀도가 소정의 칩 사이즈에 대해 최대화되는 것을 허용한다는 것이다.
원한다면, 저항 스위칭 금속 산화물층은 다이오드와 같은 전류 구동 소자의 위 또는 아래에 형성될 수도 있다. 도전성 라인 (16 및 18) 은 다수의 도전성 재료층을 통하여 금속 산화물 (22) 에 전기적으로 커플링될 수도 있다. 일반적으로, 저항 스위칭 메모리 소자 (12) 와 연관된 임의의 적절한 수의 도전성 층이 존재할 수도 있다. 이들 도전성 층은 접착 촉진 (adhesion promotion), 후속 전기화학 증착을 위한 시드층, 원하지 않는 재료가 인접한 구조물로 확산되는 것을 방지하기 위한 확산 배리어, 금속 산화물 (22) 과 저항 접촉을 형성하기 위한 접촉 재료 (예를 들어, 금속, 금속 합금, 금속 질화물 등), 금속 산화물 (22) 에 쇼트키 접촉을 형성하기 위한 접촉 재료 (예를 들어, 금속, 금속 합금, 금속 질화물 등) 등과 같은 기능을 위해 이용될 수도 있다.
소자 (12) 내의 도전성 층은 동일한 도전성 재료 또는 상이한 도전성 재료로부터 형성될 수도 있다. 예를 들어, 소자 (12) 내의 도전성 층은 2 개의 니켈 층을 포함할 수도 있고 또는 (일 예로서) 니켈 층과 티타늄 질화물층을 포함할 수도 있다. 또한, 소자 (12) 내의 도전성 층은 동일한 기술 또한 상이한 기술을 이용하여 형성될 수도 있다. 일 예로서, 도전성 층은 물리 기상 증착 (PVD) 기술 (예를 들어, 스퍼터 증착) 을 이용하여 형성된 금속층 및 전기화학 증착 기술을 이용하여 형성된 금속층을 포함할 수도 있다.
금속 산화물 (22) 에 바로 인접하거나 또는 다르게는 금속 산화물 (22) 과 밀접한 관계에 있는 소자 (12) 내의 도전성 층의 일부가 때때로 저항 스위칭 메모리 소자 (12) 의 전극으로 지칭된다.
일반적으로, 저항 스위칭 메모리 소자 (12) 의 전극은 각각 단일의 재료를 포함할 수도 있고, 각각 다수의 재료를 포함할 수도 있으며, 단일의 기술 또는 일련의 상이한 기술을 이용하여 형성된 재료를 포함할 수도 있으며, 또는 이러한 재료의 조합을 포함할 수도 있다.
소정의 금속이 금속 산화물 (22) 을 형성하는데 특히 적절하다. 이들 금속은 예를 들어 전이 금속 및 그들의 합금을 포함할 수도 있다. 금속 산화물을 형성하는데 이용될 수도 있는 전이 금속의 예는 Ni, Ti, Co, Cu, Ta, W 및 Mo 를 포함한다.
하나의 특히 적절한 구성의 경우, 금속 산화물 (22) 을 형성하기 위한 금속은 니켈을 포함한다. 금속 산화물 (22) 은 니켈 이외에 다른 원소를 포함할 수 도 있다. 예를 들어, 금속 산화물 (22) 은 포스포러스와 같은 도펀트 재료로 도핑된 니켈과 같은 금속으로부터 형성될 수도 있다. 이 상황에서, 금속 산화물 (22) 은 니켈, 포스포러스 및 산소를 함유할 것이다. 이용될 수도 있는 다른 도펀트 재료는 P, As, F, Cl, Al 및 B 를 포함한다.
임의의 적절한 도전성 재료가 저항 스위칭 메모리 소자 (12) 의 전극 (20 및 24) 을 형성하는데 이용될 수도 있다. 예시적인 도전성 재료는 전이 금속 (및 전이 금속 질화물), 내화 금속 (및 내화 금속 질화물) 및 귀금속을 포함한다. 도전성 재료로서 이용될 수도 있는 금속의 예시적인 예는 Ni, Ti, Co, Cu, Ta, W 및 Mo 를 포함한다. 이들은 이용될 수도 있는 재료의 단지 예시적인 예이다. 원한다면, 이들 금속의 2 개 이상의 조합이 이용될 수도 있고 또는 다른 적절한 도전성 재료가 전극 (20 및 24) 으로서 이용될 수도 있다.
소자 (12) 를 제조할 때 형성되는 재료층은 임의의 적절한 기술을 이용하여 증착될 수도 있다. 예시적인 증착 기술은 물리 기상 증착 (예를 들어, 스퍼터 증착 또는 증발), 화학 기상 증착, 원자층 증착 및 전기화학 증착 (예를 들어, 무전해 증착 또는 전기도금) 을 포함한다. 금속 산화물 (22) 은 하나 이상의 증착된 층을 산화시킴으로써 형성될 수도 있다.
전이 금속과 같은 금속은 안정된 화학양론적 산화물을 형성할 수 있다. 예를 들어, 니켈은 화학양론적 금속 산화물 NiO 를 형성한다. 티타늄은 화학양론적 금속 산화물 TiO2 를 형성한다. 화학양론적 금속 산화물이 때때로 저항 스 위칭 금속 산화물을 형성하는데 적합할 수도 있지만, 부화학양론적 저항 스위칭 금속 산화물을 형성하는데 대한 이점이 있다. (때때로 금속 결함성 금속 산화물로 지칭되는) 부화학양론적 저항 스위칭 금속 산화물은 화학양론적 산화물보다 더 낮은 밀도 및 더 높은 저항율, 그리고 더 양호한 저항 스위칭 특성 (예를 들어, 더 낮은 온/오프 전류, 더 낮은 VSET/VRESET 전압, 더 낮은 ISET/IRESET 전류, 더 낮은 형성 전압 (forming voltage) 등) 을 나타낼 수도 있다. 더 높은 저항율은 집적 회로 상에 비휘발성 메모리 소자의 어레이를 형성할 때 이로울 수도 있다. 소자의 저항이 너무 낮은 경우, 상태 변경을 검출하기가 어려울 수도 있다. 따라서, (예를 들어, 10ohm-cm 을 넘는 또는 100ohm-cm 을 넘는) 비교적 큰 저항율을 가진 저항 스위칭 산화물이 바람직할 수도 있으며 또는 심지어 소정의 비휘발성 메모리 아키텍쳐에 의해 요구될 수도 있다.
스퍼터링과 같은 종래의 제조 기술의 경우, 저항 스위칭 금속 산화물에서 달성될 수 있는 금속 결함량은 제한되었다. 예를 들어, 니켈-계 시스템에서, 달성된 가장 낮은 니켈 대 산소비는 약 0.8 : 1 (즉, Ni0.8O) 이었다. 이런 타입의 니켈 산화물막은 비교적 높은 밀도 (즉, 약 5.4 내지 5.8g/cm3) 및 낮은 저항율 (즉, 10ohm-cm 미만) 을 나타냈다.
본 발명에 따르면, 비휘발성 메모리 소자는 초과 부화학양론적 저항 스위칭 금속 산화물로 형성된다. 본 발명의 기술을 이용하면, 3 내지 4g/cm3 또는 그보 다 낮은 밀도 및 10ohm-cm 내지 100ohm-cm 또는 그보다 높은 저항율을 갖는 고도 금속 결함성 저항 스위칭 금속 산화물이 생성될 수 있다. 이들 밀도는 화학양론적 금속 산화물 밀도의 65% 미만 내지 80% 미만일 수도 있다.
실리콘을 이용하여 다르게는 저항 스위칭 금속 산화물 내로 통합될 금속의 일부를 소비함으로써 높은 정도의 금속 결함이 얻어질 수도 있다. 실리콘은 금속과 반응하여 금속 규화물을 형성한다. 금속 규화물은 비휘발성 메모리 소자에 대한 전극의 전부 또는 일부를 형성하는데 이용될 수도 있다.
통상의 제조 프로세스가 도 7 에 도시된다. 처음에, 실리콘-함유 층 (40) 이 형성된다. 실리콘-함유 층은 결정질 실리콘, 폴리실리콘, 비결정질 실리콘, n-타입 실리콘, p-타입 실리콘, 또는 실리콘을 함유하는 임의의 적절한 재료로부터 형성될 수도 있다. 실리콘-함유 층 (40) 의 두께는 이용되고 있는 제조 프로세스의 타입 및 비휘발성 메모리 소자용으로 이용되는 디바이스 아키텍쳐의 타입에 의존한다. 통상의 실리콘층의 두께는 1 미크론 미만 (예를 들어, 10 ~ 1500 옹스트롬 또는 500 ~ 1500 옹스트롬) 의 범위에 있다. 예를 들어, 통상의 폴리실리콘층은 700 옹스트롬일지도 모른다.
실리콘을 함유하는 재료층은 임의의 적절한 기술 (예를 들어, 물리 기상 증착, 화학 기상 증착 등) 을 이용하여 제조될 수도 있다. 실리콘-함유 층 (40) 은 디바이스의 이전에 제조된 층 상에 (예를 들어, 적층된 메모리 내에) 형성될 수도 있고, 기판 (예를 들어, 개재 재료층을 갖거나 갖지 않는 실리콘 기판) 상에 형성될 수도 있으며, 또는 임의의 다른 적절한 기저층 상에 형성될 수도 있다.
층 (40) 을 형성한 후, 금속-함유 층 (44) 이 도 7 의 좌측에 도시한 것처럼 층 (40) 의 상부에 형성될 수도 있다. 층 (44) 은 층 (40) 두께의 10 배 이하, 층 (40) 두께의 5 배 이하, 층 (40) 두께의 2 배 이하, 또는 층 (40) 두께 이하의 두께를 가질 수도 있다. 층 (44) 두께는 통상적으로 100 ~ 5000 옹스트롬의 범위에 있을 것이며, 층 (40) 두께 이하 또는 층 (40) 두께의 2 배 이하일 것이다. 층 (44) 은 금속 (예를 들어, Ni, Ti, Co, Cu, Ta, W, 또는 Mo 와 같은 전이 금속) 일 수도 있고, 또는 하나 이상의 이러한 금속의 조합으로부터 형성될 수도 있다. 층 (44) 은 또한 옵션의 도펀트 재료 (예를 들어, P, As, F, Cl, Al, 또는 B) 를 함유할 수도 있다. 일 예로서, 층 (44) 은 Ni 또는 Ni 와 P 로부터 형성될 수도 있다.
층 (44) 을 형성하는데 임의의 적절한 제조 기술이 이용될 수도 있다. 예를 들어, 하나 이상의 금속은 물리 기상 증착 (PVD), 화학 기상 증착 (CVD), 원자층 증착, 또는 전기화학 증착 (예를 들어, 무전해 증착 또는 전기도금) 을 이용하여 증착될 수도 있다. 도펀트가 금속과 동시에 (예를 들어, 금속과 도펀트를 공동 스퍼터링하거나 합금 스퍼터링 기술을 이용함으로써, 또는 무전해 증착 프로세스의 일부로서 금속과 도펀트 재료를 함께 증착함으로써) 증착될 수도 있고, 또는 상이한 시간에 (예를 들어, 이온 주입을 통해 도펀트 재료를 층 (44) 으로 주입함으로써) 증착될 수도 있다. 도펀트가 층 형성 프로세스의 일부로서 층 (44) 으로 통합될 때, 증착된 층 (44) 은 금속과 하나 이상의 다른 재료 (예를 들어, 도펀트 재료) 의 혼합물을 함유한다. 원한다면, 층 (44) 은 재료의 별도의 서브 층을 증착시킴으로써 형성될 수도 있다. 예를 들어, 포스포러스-도핑된 니켈층은 포스포러스-함유 층의 상부에 니켈 층을 형성하고 (층 (44) 을 형성할 때나 후속 프로세스 단계 동안) 그 층에 가열을 실시함으로써 형성될 수도 있다.
층 (44) 을 형성하는데 이용될 수도 있는 예시적인 무전해 증착 프로세스는 (즉, 증착되는 층이 포스포러스 도펀트를 함유하는 니켈일 때) 니켈 황산염 반응물을 함유하는 무전해 용액에 기초한다. 층 (44) 이 형성되고 있는 기판은 0.015M 내지 0.15M 의 농도로 니켈 황산염 (NiSO4) 을 함유하는 수욕조에 놓이게 될 수도 있다. 니켈 황산염 반응물 이외에, 무전해 용액은 최대 약 0.15M 의 농도로 암모늄 하이포포스파이트 (NH4H2PO2) 와 같은 환원제를 포함할 수도 있다. 암모늄 하이포포스파이트는 포스포러스를 무전해 도전성 재료의 증착된 층에 공급하고 니켈의 증착을 위한 환원제로서의 역할을 한다. 통상의 시나리오에서, 증착된 층에서의 포스포러스 농도는 대략 1 ~ 10% 이다.
실리콘-함유 층 (40) 상에 금속-함유 층 (44) 을 형성한 후에, 금속-함유 층 (44) 은 금속 산화물 (46) 을 형성하기 위해 산화된다. 실리콘-함유 층 (40) 에는 금속 규화물 (48) 을 형성하기 위해 가열이 실시된다. 금속 규화물 (48) 은 층 (40) 내의 실리콘 및 금속-함유 층 (44) 내의 금속의 적어도 일부로부터 형성된다. 실리콘 (40) 이 층 (44) 내의 금속과 반응하기 때문에, 다르게는 금속 산화물 (46) 을 형성하기 위해 산화에 이용가능하게 될 금속의 일부가 소비된다. 이것은 금속 산화물 (46) 내의 금속 농도를 감소시켜, 금속 산화물 (46) 은 금속 결함이 있게 된다. 충분한 실리콘이 이용되는 경우, 금속 산화물 (46) 은 고도로 금속 결함이 있을 수 있다. 예를 들어, 금속 산화물 (46) 이 MxOy (여기서, M 은 금속이고 O 는 산소) 의 조성을 갖는 경우, 및 MaOb 가 금속 M 과 산소로부터 형성된 화학양론적 금속 산화물을 나타내는 경우, x/y 의 비는 a/b 의 80% 미만, 또는 심지어 a/b 의 65% 미만일 수도 있다.
임의의 적절한 구성이 산화물 (46) 및 규화물 (48) 을 형성하기 위해 이용될 수도 있다. 20 분 미만 동안 350℃ 내지 750℃ 의 온도 범위에서 (예를 들어, 550℃ 에서 1 ~ 10 분 동안) 급속 열 산화 (RTO) 를 이용하여 산화가 수행될 수도 있다. 산화는 또한, 더 높은 온도의 노 (furnace) 에서, 또는 레이저 유도 가열을 이용하여 수행될 수도 있다. 원한다면, 산화는 또한 (통상적으로 어닐링 동작에 의해 후속되는) 산소 이온을 층 (44) 으로 주입함으로써 형성될 수도 있다. 이들 기술의 조합이 또한 이용될 수도 있다.
규화물 (48) 은 층 (44) 의 금속 또는 다른 재료의 존재 시에 층 (40) 에 가열을 실시함으로써 형성될 수도 있다. 금속 규화물 층 (48) 을 형성하는데 이용된 열처리는 금속 산화물 (46) 을 형성하는데 이용된 동일 열처리의 일부일 수도 있고 또는 별도의 열처리의 일부일 수도 있다. 하나 이상의 열처리 동작이 층 (46 및 48) 을 형성하는데 이용될 수도 있다. 층 (46) 을 형성하기 위해 열 산화를 수행하길 원할 때, 이들 동작 중 적어도 하나의 동작은 산소 환경에서 수행되는 것이 바람직하다.
통상의 구성에서, 층 (44) 이 층 (40) 상에 형성된 후에, 급속 열 산화 동작이 수행된다 (즉, 산소를 함유하는 가스 혼합물의 존재 시에 RTO 툴에서 양자의 층 (40 및 44) 을 가열). 이런 타입의 시나리오에서, 층 (44) 의 금속 및 다른 재료는 산소에 의해 산화되는 한편, 동시에 층 (40) 의 실리콘은 층 (44) 의 금속 및 잠재적으로는 다른 재료와 반응한다.
도 8 에 도시한 것처럼, 하나 이상의 중간층 (50) 은 층 (40 및 44) 의 형성에 이어 적용되는 열처리 동안 형성될 수도 있다. 층 (50) 은 금속 산화물 (46) 과 연관될 수도 있고 때때로 금속 산화물 (46) 의 서브층으로 지칭된다. 금속 산화물 (46) 과 금속 규화물 (48) 사이에 형성되는 서브층 (50) 은 각각 금속, 산소 및 포스포러스 (또는 다른 도펀트 재료) 를 상이한 비율로 함유할 수도 있다. 층 (50) 내의 금속은 금속 산화물 및 하지 (underlying) 금속 규화물 내의 금속과 동일할 수도 있다.
도 9 에 도시한 것처럼, 금속 규화물 (48) 및 금속 산화물층 (46) 은 별도의 단계 동안 형성될 수도 있다. 처음에, 금속-함유 층 (44) 이 도 9 의 좌측에 도시한 것처럼 실리콘-함유 층 (40) 상에 형성될 수도 있다. 급속 열 어닐 (RTA) 프로세스 (또는 다른 열처리) 동안, 금속-함유 층 (44) 의 금속은 실리콘-함유 층 (40) 의 실리콘과 반응하여 도 9 의 중간에 도시한 것처럼 금속 규화물층 (48) 을 형성한다. 통상의 급속 열 어닐 프로세스로, 그 층은 아르곤, 질소, 수소, 또는 형성 가스, 또는 이러한 비산소-함유 (및/또는 환원) 가스의 조합을 함유하는 분위기에서 1 ~ 10 분 동안 350 ~ 750℃ 의 열에 영향을 받기 쉽다.
열처리 동안, 실리콘-함유 층 (40) 의 전부 또는 일부가 (도 9 에 도시된 타입의 프로세스에서 또는 도 7 및 도 8 에 도시된 타입의 프로세스에서) 소비될 수도 있다. 도 9 에 나타낸 예에서, 실리콘-함유 층 (40) 의 일부만이 소비되었다. 이것은 단지 예시이다.
도 9 의 중간에 도시한 것처럼, 금속층 (44) 의 일부 (예를 들어, 0 내지 2500 옹스트롬) 는 금속 규화물로 변환되지 않을 수도 있다. 이 잔여층은 (예를 들어, 화학약품 배쓰를 이용하여) 제거될 수도 있고, 또는 도 9 에 도시한 것처럼 보유될 수도 있다.
어닐 프로세스가 완료되고 (조금이나마 존재한다면) 잔여 금속층 (44) 에 대해 옵션의 스트립핑이 수행된 후, 급속 열 산화 (또는 다른 열 산화) 가 도 9 의 우측에 도시한 것처럼 금속 산화물층 (46) 을 형성하기 위해 수행될 수도 있다.
도 7, 도 8 및 도 9 에 도시된 타입의 기술을 이용하여 비휘발성 메모리 소자를 형성하는데 수반된 예시적인 단계가 도 10 에 도시된다.
단계 52 에서, 집적 회로에 대한 하나 이상의 하부 층이 형성된다. 하부 층은 기판 (예를 들어, 실리콘 웨이퍼), (예를 들어, 형성되는 집적 회로가 적층된 메모리 디바이스일 때) 비휘발성 메모리 소자의 하지층을 형성하는 층, 라우팅을 위한 도전성층, 도전성 라우팅 라인 및 비휘발성 메모리 소자를 서로 절연시키는 절연층, 또는 임의의 다른 적절한 재료층을 포함할 수도 있다. 실리콘-함유 층 (40) 은 이들 층의 상부에 형성된다. 예를 들어, 실리콘-함유 층 (40) 이 폴리실리콘층인 경우, 폴리실리콘은 하지 회로층 상에 증착될 수도 있다. 실리콘- 함유 층 (40) 은 PVD, CVD, 또는 임의의 다른 적절한 제조 기술에 의해 형성될 수도 있다.
실리콘-함유 층 (40) 을 형성한 후에, 단계 54 에서 층 (44) 이 증착될 수도 있다. 도 7, 도 8 및 도 9 와 관련하여 설명한 것처럼, 층 (44) 은 하나 이상의 도펀트 재료 및 하나 이상의 금속을 함유할 수도 있다. 층 (44) 은 PVD, CVD, 원자층 증착, 전기화학 증착 등에 의해 형성될 수도 있다. 도펀트 재료는 이온 주입 기술을 이용하여, 금속과 도펀트 재료를 (예를 들어, PVD 공동 스퍼터링, PVD 합금 스퍼터링 또는 무전해 공동 증착 등을 이용하여) 동시에 증착시킴으로써, 또는 다수의 상이한 재료의 서브층을 포함하는 층 (44) 을 증착시킴으로써 층 (44) 으로 통합될 수도 있다.
층 (40 및 44) 을 형성한 후에, 층 (44) 의 일부 (예를 들어 층 (44) 의 상부) 는 산화하여 층 (46) 을 형성하고, 층 (44) 의 일부는 실리콘-함유 층 (40) 과 반응하여 층 (48) 을 형성한다 (단계 56). 이온 주입을 통해 또는 열 산화를 이용하여 산화가 수행될 수도 있다. 열은 하나 이상의 동작에서 (예를 들어, 단일 RTO 동작으로서 또는 RTO 동작이 후속되는 RTA 동작으로서 또는 그보다 많은 동작에서) 단계 56 동안 인가될 수도 있다. 열은 (원한다면) 열 산화를 야기하기 위해 및 금속과 실리콘을 금속 규화물로 변환하기 위해 인가될 수도 있다. 층 (44) 이 동일 금속을 금속 산화물 (46) 과 금속 규화물 (48) 양자에 제공하기 때문에, 결과의 비휘발성 메모리 소자는 그것의 하지 금속 규화물층 (48) 과 동일 금속을 갖는 금속 산화물을 가질 것이다. 금속 규화물층 (48) 은 도 2a 의 전 극 (24) 과 같은 하부 전극의 전부 또는 일부를 형성할 수도 있다.
금속 산화물 (46) 의 저항율은 10ohm-cm 보다 더 크거나 100ohm-cm 보다 더 클 수도 있다. 금속 산화물 (46) 의 밀도는 (일 예로서) 3g/cm3 미만이거나 4g/cm3 미만일 수도 있다. 금속 산화물 (46) 의 두께는 (일 예로서) 10 ~ 5000 옹스트롬일 수도 있다. 규화물층 (48) 이 금속 산화물 (46) 로부터의 금속을 소비하기 때문에, 금속 산화물 (46) 은 고도로 금속 결함이 있을 수도 있다. 예를 들어, 금속 산화물 (46) 은 i) 동일 금속으로부터 형성된 화학양론적 금속 산화물이나 ii) 종래의 수단을 이용하여 동일 금속으로부터 형성된 부화학양론적 금속 산화물 중 어느 하나에서 발견된 것과 비교해 볼 때 단지 80% (또는 그 미만) 또는 65% (또는 그 미만) 만의 금속 함량 (또는 막 밀도) 을 가질 수도 있다.
본 발명의 다른 이익은 도전성 하부 전극의 인-시츄 형성이라는 것을 알아야 한다.
다른 실시형태에서는, 단계 54 에서 금속층 (예를 들어, Ni) 에 적절한 도펀트 (이를 테면, P) 를 주입할 수 있다. 금속층은 PVD 를 이용하여 증착될 수 있다. 도펀트 에너지는 도펀트 피크가 Si 계면으로부터 대략 0 ~ 250Å 이 되도록 조정될 수도 있다. 도펀트 선량은 바람직하게는 〉1E15/cm2 이다. 이러한 도핑된 금속층은 그 후 상술된 방식으로 산화될 수 있다.
대안으로, 도펀트는 금속 산화물이 이온 주입 및 적절한 활성화 열처리를 이 용하여 형성된 후 첨가될 수 있다. 예를 들어, P 또는 불소가 NixO 로 주입된 후 불활성 분위기에서 대략 550 ~ 750℃ 의 범위의 온도에서 급속 열 어닐로 활성화될 수 있다.
단계 58 에서, 상부 전극은 (예를 들어, PVD, CVD, ALD, 전기화학 증착 등을 이용하여) 금속 산화물 상에 형성될 수도 있다. 상부 전극은 하부 전극과 동일 금속 (예를 들어, 금속 산화물 (46) 및 금속 규화물 (48) 내에 있는 동일 금속) 으로부터 또는 상이한 금속으로부터 형성될 수도 있다. 상부 전극에 대한 적절한 금속은 Ni, Ti, Co, Cu, Ta, W 및 Mo 와 같은 전이 금속을 포함한다. 원한다면, 직렬 접속된 전류 구동 소자 (예를 들어, 다이오드 또는 트랜지스터 등) 는 도 2b, 도 4, 도 5 및 도 6 에 나타낸 것처럼 메모리 소자의 위 및/또는 아래 (예를 들어, i) 금속 산화물 또는 ii) 금속 산화물에 커플링된 상부 또는 하부 전극의 위 및/또는 아래) 에 형성될 수 있다.
일 실시형태에 따르면, 실리콘을 함유하는 재료 상에 금속을 함유하는 층을 증착하는 단계 및 증착된 층의 제 1 부분을 열 산화하여 저항 스위칭 메모리 소자에 대한 저항 스위칭 금속 산화물을 형성하는 단계를 포함하는 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 금속 규화물층은 증착된 층의 제 2 부분과 상기 재료로부터 형성된다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 금속 규화물층은 금속 산화물 아래에 형성되고 저항 스위칭 메모리 소자에 대한 전극으로서의 역할을 한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 금속 산화물 및 금속 규화물은 동시에 형성된다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층의 제 1 부분을 열 산화하는 단계는 MxOy 의 조성을 가진 저항 스위칭 금속 산화물을 형성하는 단계를 포함하며, 여기서, M 은 금속이고 O 는 산소이며, MaOb 는 화학양론적 금속 산화물을 나타내며, x/y 는 a/b 의 80% 미만이다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층이 제 1 부분을 열 산화하는 단계는 MxOy 의 조성을 가진 저항 스위칭 금속 산화물을 형성하는 단계를 포함하며, 여기서, M 은 금속이고 O 는 산소이며, MaOb 는 화학양론적 금속 산화물을 나타내고, x/y 는 a/b 의 65% 미만이다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 금속은 전이 금속을 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 금속은 Ni, Ti, Co, Cu, Ta, W 및 Mo 로 이루어진 그룹으로부터 선택된 전이 금속을 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층은 P, As, F, Cl, Al 및 B 로 이루어진 그룹으로부터 선택된 적어도 하나의 도펀트 재료를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층은 적어도 하나의 도펀트 재료를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 적어도 하나의 도펀트 재료는 금속과 공동 증착되어 증착된 층을 형성한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층의 적어도 하나의 도펀트 재료와 금속 양자의 증착이 무전해 증착, 전기도금 및 전기화학 증착의 그룹으로부터 선택된다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 적어도 하나의 도펀트 재료는 이온 주입을 통해 증착된 층으로 주입된다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층은 화학 기상 증착, 원자층 증착 및 물리 기상 증착으로 이루어진 그룹으로부터 선택된 방법을 이용하여 증착된다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 적어도 하나의 도펀트 재료는 포스포러스이고, 그 포스포러스는 증착된 층의 일부에 주입된다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 층을 증착하는 단계는 니켈의 물리 기상 증착 및 포스포러스의 주입을 이용하여 층을 증착하는 단계를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 층을 증착하는 단계는 포스포러스를 함유하는 제 1 서브층을 증착하고 포스 포러스를 함유하는 제 1 서브층 상에 니켈을 함유하는 제 2 서브층을 증착하는 단계를 포함한다.
다른 실시형태에 따르면, 금속 산화물 위에 전극을 증착하는 단계를 또한 포함하는 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 전극은 증착된 층 내의 금속과 동일 금속을 함유하는 재료로부터 형성된다.
다른 실시형태에 따르면, 금속 산화물 위에 전극을 증착하는 단계를 또한 포함하는 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 전극은 증착된 층 내의 금속과 동일 금속을 함유하지 않는 재료로부터 형성된다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 층을 증착하는 단계는 단일 재료의 균질층 (homogeneous layer) 을 증착하는 단계를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 층을 증착하는 단계는 층을 5000 옹스트롬 미만의 두께로 증착하는 단계를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 재료는 결정질 실리콘, 폴리실리콘 및 비결정질 실리콘으로 이루어진 그룹으로부터 선택된 재료를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 재료는 n-타입 실리콘 및 p-타입 실리콘으로 이루어진 그룹으로부터 선택된 재료를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 실리콘을 함유하는 재료는 소정의 두께를 갖고 증착된 층은 실리콘을 함유하는 재료의 두께의 10 배 미만인 두께를 갖는다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 열 산화는 금속 규화물과 금속 산화물 사이에 적어도 하나의 부가적인 재료층을 형성한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 층을 증착하는 단계는 층을 무전해 증착하는 단계를 포함하며, 적어도 하나의 부가적인 층은 포스포러스를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 열 산화는 금속 규화물과 금속 산화물 사이에 다수의 서브층을 형성한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 열 산화는 금속 규화물과 금속 산화물 사이에 다수의 서브층을 형성하고, 다수의 서브층 각각은 금속, 산소 및 적어도 하나의 도펀트 재료를 상이한 비율로 함유한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 층을 증착하는 단계는 층을 무전해 용액으로부터 무전해 증착하는 단계를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층의 제 1 부분을 열 산화하여 저항 스위칭 금속 산화물을 형성하는 단계는 4g/cm3 미만의 밀도를 갖는 저항 스위칭 금속 산화물을 형성하는 단계를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 금속 산화물과 연관된 화학양론적 금속 산화물 밀도가 존재하며, 금속 산화물은 화학양론적 금속 산화물 밀도의 80% 미만인 밀도를 갖는다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 금속 산화물과 연관된 화학양론적 금속 산화물 밀도가 존재하며, 금속 산화물은 화학양론적 금속 산화물 밀도의 65% 미만인 밀도를 갖는다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층의 제 1 부분을 열 산화하여 저항 스위칭 금속 산화물을 형성하는 단계는 10ohm-cm 보다 더 큰 저항율을 갖는 저항 스위칭 금속 산화물을 형성하는 단계를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층의 제 1 부분을 열 산화하여 저항 스위칭 금속 산화물을 형성하는 단계는 100ohm-cm 보다 더 큰 저항율을 갖는 저항 스위칭 금속 산화물을 형성하는 단계를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층의 제 1 부분을 열 산화하는 단계는 1 내지 10 분 동안 350℃ 내지 750℃ 의 온도 범위에서 열 산화를 수행하는 단계를 포함한다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층의 제 1 부분을 열 산화하는 단계는 순차적인 다수의 열 프로세스를 포함하는 급속 열 산화를 수행하는 단계를 포함하며, 순차적인 다수의 열 프로세스 중 적어도 하나는 산소를 함유하는 분위기에서 수행된다.
다른 실시형태에 따르면, 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층의 제 1 부분을 열 산화하는 단계는 노에서 산화를 수행하는 단계를 포함한다.
일 실시형태에 따르면, 실리콘을 함유하는 재료 상에 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 이 방법은, 그 재료 상에 금속을 함유하는 층을 증착하는 단계, 증착된 층 및 상기 재료를 가열하여 증착된 층의 적어도 일부 및 상기 재료의 적어도 일부로부터 금속 규화물 전극층을 형성하는 단계 및 금속 규화물 전극층 상에 저항 스위칭 금속 산화물을 형성하는 단계를 포함한다.
다른 실시형태에 따르면, 실리콘을 함유하는 재료 상에 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 금속 산화물을 형성하는 단계는 열 산화를 이용하는 단계를 포함한다.
다른 실시형태에 따르면, 실리콘을 함유하는 재료 상에 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 금속 규화물 전극층 및 금속 산화물은 증착된 층을 가열하면서 동시에 형성된다.
다른 실시형태에 따르면, 실리콘을 함유하는 재료 상에 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 금속 규화물 전극층 및 금속 산화물은 동시에 형성되지 않는다.
다른 실시형태에 따르면, 실리콘을 함유하는 재료 상에 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 저항 스위칭 금속 산화물을 형성하는 단계는 증착된 층의 가열의 적어도 일부 동안 증착된 층을 산소에 노출시켜 증착된 층을 열 산화하는 단계를 포함한다.
다른 실시형태에 따르면, 실리콘을 함유하는 재료 상에 저항 스위칭 메모리 소자를 제조하는 방법이 제공되며, 증착된 층의 가열의 적어도 일부는 산소가 없는 가스 환경에서 증착된 층 상에 급속 열 어닐을 수행하는 단계를 포함한다.
일 실시형태에 따르면, 금속 규화물을 함유하는 전극 및 그 전극과 동일 금속을 함유하는 저항 스위칭 금속 산화물을 포함하는 비휘발성 메모리 소자가 제공된다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 저항 스위칭 금속 산화물은 MxOy 의 조성을 갖고, 여기서, M 은 금속이고 O 는 산소이며, MaOb 는 화학양론적 금속 산화물을 나타내며, x/y 는 a/b 의 80% 미만이다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 저항 스위칭 금속 산화물은 MxOy 의 조성을 갖고, 여기서, M 은 금속이고 O 는 산소이며, MaOb 는 화학양론적 금속 산화물을 나타내며, x/y 는 a/b 의 65% 미만이다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 저항 스위칭 금속 산화물은 포스포러스를 함유한다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 금속은 전이 금속이다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 저항 스위칭 금속 산화물은 전이 금속, 포스포러스 및 산소를 포함한다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 전이 금속은 Ni, Ti, Co, Cu, Ta, W 및 Mo 로 이루어진 그룹으로부터 선택된 금속을 포함한다.
다른 실시형태에 따르면, 직렬 접속된 전류 구동 소자를 또한 포함하는 비휘발성 메모리 소자가 제공된다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 저항 스위칭 금속 산화물은 10 내지 5000 옹스트롬의 두께를 갖는다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 저항 스위칭 금속 산화물은 4g/cm3 미만의 밀도를 갖는다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 금속 산화물과 연관된 화학양론적 금속 산화물 밀도가 존재하고, 금속 산화물은 화학양론적 금속 산화물 밀도의 80% 미만인 밀도를 갖는다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 금속 산화물과 연관된 화학양론적 금속 산화물 밀도가 존재하고, 금속 산화물은 화학양론적 금속 산화물 밀도의 65% 미만인 밀도를 갖는다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 저항 스위칭 금 속 산화물은 10ohm-cm 보다 더 큰 저항율을 갖는다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 저항 스위칭 금속 산화물은 100ohm-cm 보다 더 큰 저항율을 갖는다.
다른 실시형태에 따르면, 부가적인 전극을 또한 포함하는 비휘발성 메모리 소자가 제공되며, 전극 및 부가적인 전극은 금속 산화물의 대향측에 커플링되며, 부가적인 전극은 금속 산화물 및 전극 내에 함유되는 동일 금속을 포함한다.
다른 실시형태에 따르면, 부가적인 전극을 또한 포함하는 비휘발성 메모리 소자가 제공되며, 전극 및 부가적인 전극은 금속 산화물의 대향측에 커플링되고, 부가적인 전극은 금속 산화물 및 전극과는 상이한 금속을 포함한다.
다른 실시형태에 따르면, 금속 규화물과 금속 산화물 사이에 적어도 하나의 층을 또한 포함하는 비휘발성 메모리 소자가 제공되며, 적어도 하나의 층은 금속 산화물과 동일 금속을 포함한다.
일 실시형태에 따르면, MxOy 의 조성을 갖는 저항 스위칭 금속 산화물을 포함하는 비휘발성 메모리 소자가 제공되며, 여기서, M 은 금속이고 O 는 산소이며, MaOb 는 화학양론적 금속 산화물을 나타내며, x/y 는 a/b 의 80% 미만이고, 전극은 저항 스위칭 금속 산화물에 커플링된다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, x/y 는 a/b 의 65% 미만이다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 금속은 전이 금 속을 포함한다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 금속은 니켈을 포함한다.
다른 실시형태에 따르면, 비휘발성 메모리 소자가 제공되며, 전극들 중 적어도 하나는 금속을 함유하는 금속 규화물로부터 형성된다.
이전의 설명은 본 발명의 원리의 단지 예시이며 본 발명의 범위 및 사상으로부터 벗어남 없이 당업자에 의해 다양한 변형이 행해질 수 있다.

Claims (25)

  1. 저항 스위칭 메모리 소자를 제조하는 방법으로서,
    실리콘을 함유하는 재료 상에 금속을 함유하는 층을 증착하는 단계; 및
    상기 증착된 층의 제 1 부분을 열 산화하여 상기 저항 스위칭 메모리 소자에 대한 저항 스위칭 금속 산화물을 형성하는 단계를 포함하며,
    상기 제 1 부분의 하부에서의 상기 증착된 층의 제 2 부분과 상기 재료의 가열 처리로부터 금속 규화물층이 형성되는, 저항 스위칭 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속 규화물층은 상기 저항 스위칭 금속 산화물 아래에 형성되고 상기 저항 스위칭 메모리 소자에 대한 전극으로서의 역할을 하는, 저항 스위칭 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 저항 스위칭 금속 산화물 및 상기 금속 규화물층은 동시에 형성되는, 저항 스위칭 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 증착된 층의 제 1 부분을 열 산화하는 단계는 MxOy 의 조성을 가진 상기 저항 스위칭 금속 산화물을 형성하는 단계를 포함하며,
    M 은 상기 금속이고 O 는 산소이며,
    MaOb 가 화학양론적 금속 산화물 (stoichiometric metal oxide) 을 나타내고,
    x/y 가 a/b 의 80% 미만인, 저항 스위칭 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 증착된 층의 제 1 부분을 열 산화하는 단계는 MxOy 의 조성을 가진 상기 저항 스위칭 금속 산화물을 형성하는 단계를 포함하며,
    M 은 상기 금속이고 O 는 산소이며,
    MaOb 가 화학양론적 금속 산화물 (stoichiometric metal oxide) 을 나타내고,
    x/y 가 a/b 의 65% 미만인, 저항 스위칭 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 금속은 전이 금속을 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 금속은 Ni, Ti, Co, Cu, Ta, W 및 Mo 로 이루어진 그룹으로부터 선택된 전이 금속을 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 증착된 층은 P, As, F, Cl, Al 및 B 로 이루어진 그룹으로부터 선택된 적어도 하나의 도펀트 재료를 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 증착된 층은 적어도 하나의 도펀트 재료를 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 적어도 하나의 도펀트 재료는 상기 금속과 공동 증착되어 상기 증착된 층을 형성하는, 저항 스위칭 메모리 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 증착된 층의 상기 적어도 하나의 도펀트 재료 및 상기 금속의 증착은 모두 무전해 증착, 전기도금 및 전기화학 증착의 그룹으로부터 선택되는, 저항 스위칭 메모리 소자의 제조 방법.
  12. 제 9 항에 있어서,
    상기 적어도 하나의 도펀트 재료는 이온 주입을 통해 상기 증착된 층으로 주입되는, 저항 스위칭 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 증착된 층은 화학 기상 증착, 원자층 증착 및 물리 기상 증착으로 이루어진 그룹으로부터 선택된 방법을 이용하여 증착되는, 저항 스위칭 메모리 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 저항 스위칭 금속 산화물 위에 전극을 증착하는 단계를 더 포함하며,
    상기 전극은 상기 증착된 층 내의 금속과 동일 금속을 함유하는 재료로부터 형성되는, 저항 스위칭 메모리 소자의 제조 방법.
  15. 제 1 항에 있어서,
    상기 재료는 결정질 실리콘, 폴리실리콘 및 비결정질 실리콘으로 이루어진 그룹으로부터 선택된 재료를 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
  16. 제 1 항에 있어서,
    상기 재료는 n-타입 실리콘 및 p-타입 실리콘으로 이루어진 그룹으로부터 선택된 재료를 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
  17. 제 1 항에 있어서,
    상기 실리콘을 함유하는 재료는 소정의 두께를 갖고,
    상기 증착된 층은 상기 실리콘을 함유하는 재료의 두께의 10 배 미만인 두께를 갖는, 저항 스위칭 메모리 소자의 제조 방법.
  18. 제 1 항에 있어서,
    상기 열 산화는 상기 금속 규화물층과 상기 저항 스위칭 금속 산화물 사이에 다수의 서브층을 형성하며,
    상기 다수의 서브층 각각은 금속, 산소 및 적어도 하나의 도펀트 재료를 상이한 비율로 함유하는, 저항 스위칭 메모리 소자의 제조 방법.
  19. 제 1 항에 있어서,
    상기 금속을 함유하는 층을 증착하는 단계는 상기 금속을 함유하는 층을 무전해 용액으로부터 무전해 증착하는 단계를 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
  20. 제 1 항에 있어서,
    상기 증착된 층의 제 1 부분을 열 산화하여 저항 스위칭 금속 산화물을 형성하는 단계는 4g/cm3 미만의 밀도를 갖는 저항 스위칭 금속 산화물을 형성하는 단계를 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
  21. 제 1 항에 있어서,
    상기 증착된 층의 제 1 부분을 열 산화하여 저항 스위칭 금속 산화물을 형성하는 단계는 10ohm-cm 보다 더 큰 저항율을 갖는 저항 스위칭 금속 산화물을 형성하는 단계를 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
  22. 제 1 항에 있어서,
    상기 증착된 층의 제 1 부분을 열 산화하는 단계는 1 내지 10 분 동안 350℃ 내지 750℃ 의 온도 범위에서 열 산화를 수행하는 단계를 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
  23. 실리콘을 함유하는 재료 상에 저항 스위칭 메모리 소자를 제조하는 방법으로서,
    상기 재료 상에 금속을 함유하는 층을 증착하는 단계;
    상기 증착된 층 및 상기 재료를 가열하여 상기 증착된 층의 적어도 일부 및 상기 재료의 적어도 일부로부터 금속 규화물 전극층을 형성하는 단계; 및
    상기 금속 규화물 전극층 상에 저항 스위칭 금속 산화물을 형성하는 단계를 포함하며,
    상기 금속 규화물 전극층 및 상기 저항 스위칭 금속 산화물은 상기 증착된 층을 가열하면서 동시에 형성되는, 저항 스위칭 메모리 소자의 제조 방법.
  24. 제 23 항에 있어서,
    상기 저항 스위칭 금속 산화물을 형성하는 단계는 열 산화를 이용하는 단계를 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
  25. 제 23 항에 있어서,
    상기 저항 스위칭 금속 산화물을 형성하는 단계는 상기 증착된 층의 상기 가열의 적어도 일부 동안 상기 증착된 층을 산소에 노출시켜 상기 증착된 층을 열 산화하는 단계를 포함하는, 저항 스위칭 메모리 소자의 제조 방법.
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