CN102543891B - 栅控二极管半导体存储器器件的制备方法 - Google Patents
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Abstract
本发明属于半导体存储器器件制造技术领域，具体公开了一种栅控二极管半导体存储器器件的制备方法。本发明中，当浮栅电压较高时，浮栅下面的沟道是n型，器件就是简单的栅控pn结结构；通过背栅控制ZnO薄膜的有效n型浓度，通过浮栅实现将n型ZnO反型为p型，又用NiO作为p型半导体，形成n-p-n-p的掺杂结构。浮栅内的电荷多少又决定了这个器件的阈值电压，从而实现了存储器的功能。本发明工艺过程简单、制造成本低，所制造的存储器器件具有大驱动电流、小亚阈值摆幅的优点，特别适用于基于柔性衬底的存储器器件以及平板显示、浮栅存储器等器件的制造中。
Description
技术领域
本发明属于半导体存储器器件制造技术领域，具体涉及一种半导体存储器器件的制备方法，特别涉及一种栅控二极管半导体存储器器件的制备方法。
背景技术
现在主流的浮栅晶体管的结构如图1所示，包括在衬底101内形成的漏极102和源极103以及在衬底101之上形成的多晶硅栅极105、107，其中多晶硅栅极107与电气连接，称为控制栅，多晶硅栅极105是浮空的，称之为“浮栅”。浮栅105通过绝缘介质层104与衬底101隔离，并通过绝缘介质层106与控制栅107隔离。浮栅技术最早的应用领域是在EPROM、EEPROM中。
浮栅晶体管的工作原理是利用浮栅上是否储存有电荷或储存电荷的多少来改变晶体管的阈值电压，从而改变晶体管的外部特性，目前已经成为非易失性半导体存储器的基础器件结构。目前，随着集成电路技术的不断发展，MOSFET的尺寸越来越小，单位阵列上的晶体管密度也越来越高，MOSFET的源、漏极之间的漏电流，随着沟道长度的缩小而迅速上升，这使得电子在浮栅上的保持特性受到严重影响，伴随反复地擦写，通道绝缘膜会发生损伤，这一损伤部分可能会使浮栅内的电子出现泄漏的现象。而且，传统MOSFET的最小亚阈值摆幅(SS)被限制在60mv/dec，这限制了晶体管的开关速度。
发明内容
有鉴于此，本发明的目的在于提出一种能够减小浮栅存储器器件漏电流以及SS值，从而可以提升浮栅存储器器件的性能的半导体存储器器件的制备方法。
本发明提出的存储器器件利用了正反馈的自增益原理。即，当一个平面半导体器件掺杂依次为p-n-p-n掺杂类型时，可以产生两对相互依赖的三极管：p-n-p 及 n-p-n，通常这两个可以相互放大，而迅速使器件的电流增大，严重时导致器件击穿。为了将这种现象合理地应用到薄膜半导体中，本发明提出了一种基于ZnO半导体材料的栅控二极管半导体存储器。当浮栅电压较高时，浮栅下面的沟道是n型，器件就是简单的栅控pn结结构。通过背栅控制ZnO薄膜的有效n型浓度，再通过浮栅实现将n型ZnO反型为p型，又用NiO作为p型半导体，这样就形成了n-p-n-p的掺杂结构。而浮栅内的电荷多少又决定了这个器件的阈值电压，从而实现了存储器的功能。
本发明提出的栅控二极管半导体存储器器件的制备方法，具体步骤包括：
提供一个重掺杂的n型硅衬底；
在所述n型硅衬底之上形成第一种绝缘薄膜；
在所述第一种绝缘薄膜之上形成一层ZnO层；
刻蚀所述ZnO层形成有源区；
在所述ZnO介质层之上形成第二种绝缘薄膜；
刻蚀所述第二种绝缘薄膜形成窗口，该窗口位于ZnO有源区的一端；
在所述第二种绝缘薄膜上旋涂一层具有第一种掺杂类型的旋涂介质，该旋涂介质与所述第二种绝缘薄膜的窗口处与ZnO接触；
利用高温扩散工艺在所述ZnO介质层内的所述第二种绝缘薄膜的窗口处形成具有第一种掺杂类型的掺杂区，即源区，其它部位的ZnO因有第二种绝缘薄膜阻挡而未被掺杂；
剥除剩余的具有第一种掺杂类型的旋涂介质；
通过光刻定义出图形，刻蚀所述第二种绝缘薄膜定义出漏区、沟道区的位置，其中漏区在ZnO有源区上与源区相反的一侧，沟道区在源区和漏区之间；
淀积形成第三种绝缘薄膜；
淀积第一层导电材料作为浮栅导电材料，通过光刻及刻蚀，定义出浮栅导电材料的浮栅区图形，所述浮栅区图形为方块状，介于ZnO有源区之上的源区和ZnO另一端边缘的漏区之间，所述浮栅区与源区不直接相邻，其间距为10纳米至100微米，所述浮栅区与ZnO的边缘距离为10纳米至100微米；
覆盖所述浮栅及有源区的暴露部位形成第四种绝缘薄膜；
刻蚀掉源区和漏区之上的所述第四种绝缘薄膜定义出漏极接触孔、源极接触孔的位置；
淀积形成第二种导电薄膜并刻蚀所述第二种导电薄膜形成分别独立的漏极电极、栅极电极、源极电极，其中源极电极通过源极接触孔接触到浮栅区的一侧的源区上，漏区电极通过漏区接触孔接触到浮栅区的另一侧的ZnO漏区上，栅极电极覆盖在所述浮栅区之上的未被刻蚀的第四种绝缘薄膜之上。
进一步地，所述的栅控二极管半导体存储器器件的制造方法，其特征在于，所述的第一种绝缘薄膜为氧化硅，其厚度范围为1-500纳米。
更进一步地，所述的栅控二极管半导体存储器器件的制造方法，其特征在于，所述的第二种绝缘薄膜为氧化硅或者氮化硅，所述的第三种、第四种绝缘薄膜为SiO2、Si3N4或者HfO2等高介电常数材料，所述的ZnO介质层的厚度范围为1-100纳米， 所述的第一、二种导电薄膜为重掺杂多晶硅、铜、钨、铝、氮化钛或者为氮化钽，所述的第一种掺杂类型为p型掺杂。
本发明所提出的栅控二极管半导体存储器器件的制造方法工艺过程简单、制造成本低，而且所制造的存储器器件具有大驱动电流、小亚阈值摆幅的优点，特别适用于基于柔性衬底的存储器器件以及平板显示、浮栅存储器等器件的制造中。
附图说明
图1为现有的浮栅晶体管的结构示意图。
图2-图9为本发明所公开的栅控二极管半导体存储器器件的制造方法的一个实施例的制造工艺流程图。
具体实施方式
下面将参照附图对本发明的一个示例性实施方式作详细说明。在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不能完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。
参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。
首先，在提供的重掺杂n型杂质离子的硅衬底201上氧化生长一层约20纳米厚的氧化硅薄膜202，接着采用原子层淀积的方法在氧化硅薄膜202之上淀积一层约10纳米厚ZnO薄膜203，然后采用旋涂的方法在ZnO薄膜203之上形成一层二氧化硅薄膜204。
淀积光刻胶301并掩膜、曝光、显影形成图形，然后刻蚀二氧化硅薄膜204形成窗口，如图2所示。
接下来，剥除光刻胶301，并旋涂一层掺杂有p型杂质离子的旋涂介质（在本发明实施例中选用SOD-P507）205，如图3所示。然后通过扩散工艺在ZnO薄膜203内形成p型掺杂区206，剥除旋涂介质205后如图4所示。
淀积一层新的光刻胶302并掩膜、曝光、显影形成图形，然后刻蚀二氧化硅薄膜204定义出漏极与栅极的位置，如图5所示。
剥除光刻胶302后，淀积一层高介电常数材料207，高介电常数材料207比如为HfO2，如图6所示。
接下来，淀积一层多晶硅薄膜，并刻蚀所淀积的多晶硅薄膜形成器件的浮置栅极208，然后在浮栅208之上形成绝缘介质层209，比如为氧化硅，如图7所示。
接下来，再次淀积一层光刻胶并通过光刻工艺形成图形，然后刻蚀高介电常数材料207定义出漏极与源极的位置，剥除光刻胶后如图8所示。
最后，淀积一层金属导电薄膜，比如为铝，然后通过光刻工艺与刻蚀工艺形成器件的漏极电极210、栅极电极211、源极电极212，如图9所示。
如图9所示的器件结构，由于ZnO具有n型半导体的特征，当对源极、漏极施加正向偏置时，若对栅极施加正电压，则器件结构等效为施加正向偏置的P+N结结构，器件导通。若对栅极施加负电压，则在浮栅208下方所述ZnO介质层203内形成p型区域，器件等效为p-n-p-n结结构，器件截止。
如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。
Claims (7)
1.一种栅控二极管半导体存储器器件的制备方法，其特征在于具体步骤包括：
提供一个重掺杂的n型硅衬底；
在所述n型硅衬底之上形成第一种绝缘薄膜；
在所述第一种绝缘薄膜之上形成一层ZnO层；
刻蚀所述ZnO层形成有源区；
在所述ZnO介质层之上形成第二种绝缘薄膜；
刻蚀所述第二种绝缘薄膜形成窗口，该窗口位于ZnO有源区的一端；
在所述第二种绝缘薄膜上旋涂一层具有第一种掺杂类型的旋涂介质，该旋涂介质与所述第二种绝缘薄膜的窗口处与ZnO接触；
利用高温扩散工艺在所述ZnO介质层内的所述第二种绝缘薄膜的窗口处形成具有第一种掺杂类型的掺杂区，即源区，其它部位的ZnO因有第二种绝缘薄膜阻挡而未被掺杂；
剥除具有第一种掺杂类型的旋涂介质；
通过光刻定义出图形，刻蚀所述第二种绝缘薄膜定义出漏区、沟道区的位置，其中漏区在ZnO有源区上与源区相反的一侧，沟道区在源区和漏区之间；
淀积形成第三种绝缘薄膜；
淀积第一层导电材料作为浮栅导电材料，通过光刻及刻蚀，定义出浮栅导电材料的浮栅区图形，所述浮栅区图形为方块状，介于ZnO有源区之上的源区和ZnO另一端边缘的漏区之间，所述浮栅区与源区不直接相邻，浮栅区与源区间距为10纳米至100微米，所述浮栅区与ZnO的边缘距离为10纳米至100微米；
覆盖所述浮栅及有源区的暴露部位形成第四种绝缘薄膜；
刻蚀掉源区和漏区之上的所述第四种绝缘薄膜定义出漏极接触孔、源极接触孔的位置；
淀积形成第二种导电薄膜并刻蚀所述第二种导电薄膜形成分别独立的漏极电极、栅极电极、源极电极，其中源极电极通过源极接触孔接触到浮栅区的一侧的源区上，漏区电极通过漏区接触孔接触到浮栅区的另一侧的ZnO漏区上，栅极电极覆盖在所述浮栅区之上的未被刻蚀的第四种绝缘薄膜之上。
2.根据权利要求1所述的栅控二极管半导体存储器器件的制备方法，其特征在于，所述的第一种绝缘薄膜为氧化硅，其厚度范围为1-500纳米。
3.根据权利要求1所述的栅控二极管半导体存储器器件的制备方法，其特征在于，所述的第二种绝缘薄膜为氧化硅或者氮化硅。
4.根据权利要求1所述的栅控二极管半导体存储器器件的制备方法，其特征在于，所述的第三种、第四种绝缘薄膜为SiO2、Si3N4或者HfO2高介电常数材料。
5.根据权利要求1所述的栅控二极管半导体存储器器件的制备方法，其特征在于，所述的ZnO介质层的厚度范围为1-100纳米。
6.根据权利要求1所述的栅控二极管半导体存储器器件的制备方法，其特征在于，所述的第一层导电材料和第二种导电薄膜为重掺杂多晶硅、铜、钨、铝、氮化钛或者为氮化钽。
7.根据权利要求1所述的栅控二极管半导体存储器器件的制备方法，其特征在于，所述的第一种掺杂类型为p型掺杂。
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9633734B1 (en) * | 2016-07-14 | 2017-04-25 | Ememory Technology Inc. | Driving circuit for non-volatile memory |
| US10199359B1 (en) * | 2017-08-04 | 2019-02-05 | Sandisk Technologies Llc | Three-dimensional memory device employing direct source contact and hole current detection and method of making the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101819975A (zh) * | 2010-04-28 | 2010-09-01 | 复旦大学 | 垂直沟道双栅隧穿晶体管及其制备方法 |
| CN101894840A (zh) * | 2010-07-08 | 2010-11-24 | 复旦大学 | 凹陷沟道型pnpn场效应晶体管的集成电路及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03250669A (ja) * | 1990-01-12 | 1991-11-08 | Mitsubishi Electric Corp | Ｍｏｓ型半導体装置およびその製造方法 |
| US6649975B2 (en) * | 2000-11-16 | 2003-11-18 | Silicon Semiconductor Corporation | Vertical power devices having trench-based electrodes therein |
| KR100593448B1 (ko) * | 2004-09-10 | 2006-06-28 | 삼성전자주식회사 | 전이금속 산화막을 데이터 저장 물질막으로 채택하는비휘발성 기억 셀들 및 그 제조방법들 |
| US8466505B2 (en) * | 2005-03-10 | 2013-06-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-level flash memory cell capable of fast programming |
| KR20070101595A (ko) * | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US7963148B2 (en) * | 2008-09-03 | 2011-06-21 | National Formosa Univeristy | Gas sensor made of field effect transistor based on ZnO nanowires |
-
2012
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|---|---|---|---|---|
| CN101819975A (zh) * | 2010-04-28 | 2010-09-01 | 复旦大学 | 垂直沟道双栅隧穿晶体管及其制备方法 |
| CN101894840A (zh) * | 2010-07-08 | 2010-11-24 | 复旦大学 | 凹陷沟道型pnpn场效应晶体管的集成电路及其制造方法 |
Non-Patent Citations (1)
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