CN113257906B - 基于隧穿晶体管的esd保护器件结构及其制备方法 - Google Patents

基于隧穿晶体管的esd保护器件结构及其制备方法 Download PDF

Info

Publication number
CN113257906B
CN113257906B CN202110645504.9A CN202110645504A CN113257906B CN 113257906 B CN113257906 B CN 113257906B CN 202110645504 A CN202110645504 A CN 202110645504A CN 113257906 B CN113257906 B CN 113257906B
Authority
CN
China
Prior art keywords
tunneling transistor
gate
source
deep
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110645504.9A
Other languages
English (en)
Other versions
CN113257906A (zh
Inventor
刘森
刘筱伟
刘海彬
关宇轩
向可强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micro Niche Guangzhou Semiconductor Co Ltd
Original Assignee
Micro Niche Guangzhou Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micro Niche Guangzhou Semiconductor Co Ltd filed Critical Micro Niche Guangzhou Semiconductor Co Ltd
Priority to CN202110645504.9A priority Critical patent/CN113257906B/zh
Publication of CN113257906A publication Critical patent/CN113257906A/zh
Application granted granted Critical
Publication of CN113257906B publication Critical patent/CN113257906B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种基于隧穿晶体管的ESD保护器件结构及其制备方法，所述ESD保护器件结构包括：衬底；隧穿晶体管，位于所述衬底上方；其中，所述隧穿晶体管具有P型掺杂的半导体层；隔离结构，位于所述隧穿晶体管两侧的所述衬底上方；深N阱，位于所述衬底和所述隧穿晶体管的半导体层之间，并通过贯穿所述隔离结构的深N阱引出端引出。通过本发明提供的基于隧穿晶体管的ESD保护器件结构及其制备方法，解决了现有ESD保护器件尺寸大、低速的问题。

Description

基于隧穿晶体管的ESD保护器件结构及其制备方法
技术领域
本发明涉及静电保护领域，特别是涉及一种基于隧穿晶体管的ESD保护器件结构及其制备方法。
背景技术
随着微电子器件向尺寸微缩和功能集成，芯片的静电防护（Electrostaticdischarge，ESD)变得越来越重要。一方面，小尺寸器件的栅介质和隔离更薄，导致器件承受静电的能力变弱，从而ESD保护器件设计的窗口变窄；另一方面，越来越多模块集成在同一硅基板上，导致芯片遭受ESD的风险越来越多。
因此，提供一种小尺寸、高速的ESD保护器件，是目前本领域技术人员迫切需要解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于隧穿晶体管的ESD保护器件结构及其制备方法，用于解决现有ESD保护器件尺寸大、低速的问题。
为实现上述目的及其他相关目的，本发明提供一种基于隧穿晶体管的ESD保护器件结构，所述ESD保护器件结构包括：
衬底；
隧穿晶体管，位于所述衬底上方；其中，所述隧穿晶体管包括：具有P型掺杂的半导体层；源极，位于所述半导体层一侧且具有第一掺杂类型；漏极，位于所述半导体层另一侧且具有第二掺杂类型；沟道，位于所述源极和所述漏极之间；栅氧层，位于邻接所述漏极的部分所述沟道上方；栅极，位于所述栅氧层上方；
隔离结构，位于所述隧穿晶体管两侧的所述衬底上方；
深N阱，位于所述衬底和所述隧穿晶体管的半导体层之间，并通过贯穿所述隔离结构的深N阱引出端引出。
可选地，所述隧穿晶体管还包括：侧墙，位于所述栅极两侧的所述栅氧层上方。
可选地，所述隧穿晶体管还包括：栅源隔离层，位于所述源极和所述栅极之间的所述沟道上方。
可选地，在所述隧穿晶体管为P型隧穿晶体管时，所述源极具有P型掺杂，所述漏极具有N型掺杂；在所述隧穿晶体管为N型隧穿晶体管时，所述源极具有N型掺杂，所述漏极具有P型掺杂。
可选地，所述半导体层的厚度不小于300nm。
本发明还提供了一种基于隧穿晶体管的ESD保护器件结构的制备方法，所述制备方法包括：
提供一具有P型掺杂的衬底，并于所述衬底中形成深N阱；
于所述衬底中形成凹至所述深N阱的隔离结构，其中，所述隔离结构将所述深N阱上方的所述衬底分隔成多个半导体层；
利用所述半导体层于所述深N阱上方形成隧穿晶体管；
于所述隔离结构中形成贯穿所述隔离结构的深N阱引出端；
其中，所述隧穿晶体管的形成方法包括：
将所述半导体层划分出源极区域、漏极区域及沟道区域，并于邻接所述漏极区域的部分所述沟道区域上方依次形成栅氧层及栅极；
于所述源极区域进行第一掺杂类型的离子注入，并于所述漏极区域进行第二掺杂类型的离子注入，以于所述半导体层中形成源极、漏极及沟道。
可选地，所述隧穿晶体管的形成方法还包括：于所述栅极两侧的所述栅氧层上方形成侧墙的步骤。
可选地，所述隧穿晶体管的形成方法还包括：于所述源极和所述栅极之间的所述沟道上方形成栅源隔离层的步骤。
如上所述，本发明的一种基于隧穿晶体管的ESD保护器件结构及其制备方法，采用具有P型掺杂半导体层的隧穿晶体管作为ESD保护器件，同时在其底部形成深N阱并引出；在利用其进行ESD防护时，可实现小尺寸、高速的ESD保护。
附图说明
图1-6显示为本发明实施例一所述ESD保护器件结构在制备过程中各步骤的结构示意图；其中，图1显示为衬底的结构示意图，图2显示为形成深N阱的结构示意图，图3显示为形成隔离结构的结构示意图，图4显示为形成栅极的结构示意图，图5显示为形成源极和漏极的结构示意图，图6显示为形成深N阱引出端的结构示意图。
图7显示为本发明实施例一所述ESD保护器件结构在源极、漏极、栅极及深N阱引出电极施加相应电压时的结构示意图。
图8显示为本发明实施例一所述ESD保护器件结构在源极、漏极、栅极及深N阱引出电极施加相应电压时的开关特性曲线。
图9-14显示为本发明实施例二所述ESD保护器件结构在制备过程中各步骤的结构示意图；其中，图9显示为衬底的结构示意图，图10显示为形成深N阱的结构示意图，图11显示为形成隔离结构的结构示意图，图12显示为形成栅极的结构示意图，图13显示为形成源极和漏极的结构示意图，图14显示为形成深N阱引出端的结构示意图。
图15显示为本发明实施例二所述ESD保护器件结构在源极、漏极、栅极及深N阱引出电极施加相应电压时的结构示意图。
图16显示为本发明实施例二所述ESD保护器件结构在源极、漏极、栅极及深N阱引出电极施加相应电压时的开关特性曲线。
元件标号说明：10衬底，20深N阱，30隔离结构，40 P型隧穿晶体管，50 N型隧穿晶体管，41、51半导体层，42、52栅氧层，43、53栅极，44、54侧墙，45、55源极，46、56漏极，47、57沟道，48、58栅源隔离层，60深N阱引出端。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
如图1-6所示，本实施例提供一种基于P型隧穿晶体管的ESD保护器件结构的制备方法，所述制备方法包括：
步骤1）提供一具有P型掺杂的衬底10，并于所述衬底10中形成深N阱20（如图1和2所示）。
具体的，所述衬底10为具有P型掺杂的硅衬底，其掺杂浓度为1e15cm-3-1e16cm-3，以此使后续形成的半导体层具有P-掺杂。
具体的，于所述衬底10中形成所述深N阱20的方法包括：对所述衬底10进行N型离子注入，以于所述衬底10中形成具有N型掺杂的深阱，即深N阱20；其中，掺杂浓度为5e17cm-3-5e18cm-3（如图2所示）。
更具体的，离子注入过程中，通过控制离子注入能量来控制离子注入深度，从而控制所述深N阱20的形成位置，使所述深N阱20上表面与所述衬底10上表面之间的距离不小于300nm，以便于后续形成P型隧穿晶体管及耗尽区。
步骤2）于所述衬底10中形成凹至所述深N阱20的隔离结构30，其中，所述隔离结构30将所述深N阱20上方的所述衬底10分隔成多个半导体层41，用以制作P型隧穿晶体管（如图3所示）。
具体的，采用浅沟槽隔离工艺形成所述隔离结构30，用以对后续形成的P型隧穿晶体管进行隔离；而浅沟槽隔离工艺为本领域技术人员所公知的，故此处不做赘述。
步骤3）利用所述半导体层41于所述深N阱20上方形成P型隧穿晶体管40（如图4和5所示）。
具体的，所述P型隧穿晶体管40的形成方法包括：
将所述半导体层41划分出源极区域411、漏极区域412及沟道区域413，并于邻接所述漏极区域412的部分所述沟道区域413上方依次形成栅氧层42及栅极43（如图4所示）；
于所述源极区域411进行P型离子注入，并于所述漏极区域412进行N型离子注入，以于所述半导体层41中形成源极45、漏极46及沟道47（如图5所示）。
更具体的，所述栅氧层42及所述栅极43的形成方法包括：先于所述衬底10上方依次形成栅氧材料层及栅极金属层；之后再对所述栅氧材料层及所述栅极金属层进行图形化刻蚀，以形成所述栅氧层42及所述栅极43。
更具体的，所述源极45及所述漏极46的形成方法包括：先基于第一掩膜版对所述源极区域411进行P型离子注入，以形成具有P型掺杂的源极45；之后再基于第二掩膜版对所述漏极区域412进行N型离子注入，以形成具有N型掺杂的漏极46；当然，也可先形成所述漏极46，之后再形成所述源极45，这对本示例没有影响。其中，所述源极45及所述漏极46的掺杂浓度均不小于1e20 cm-3。
进一步地，所述P型隧穿晶体管40的形成方法还包括：于所述栅极43两侧的所述栅氧层42上方形成侧墙44的步骤（如图4和5所示）。具体进行器件制备时，若需要形成所述侧墙，则该步骤应该在栅极形成之后且源/漏极形成之前执行。其中，所述侧墙44可以为由氧化层构成的单层结构，也可以为由氧化层和氮化层构成的双层结构（此时，与栅极接触的是氧化层），更可以为由氧化层、氮化层和氧化层构成的三层结构。
进一步地，所述P型隧穿晶体管40的形成方法还包括：于所述源极45和所述栅极43之间的所述沟道47上方形成栅源隔离层48的步骤（如图5所示）。具体进行器件制备时，若需要形成所述栅源隔离层，则该步骤应该在栅极形成之后且源极形成之前执行。其中，所述栅源隔离层48是由氧化层及氮化层构成的双层结构，此时，所述氧化层位于下方，氮化层位于上方。
步骤4）于所述隔离结构30中形成贯穿所述隔离结构30的深N阱引出端60（如图6所示）。当然，步骤4）也可在步骤2）之后执行。
具体的，所述深N阱引出端60的形成方法包括：刻蚀所述隔离结构30，以于所述隔离结构30中形成暴露出所述深N阱20的沟槽；之后于所述沟槽中填充导电材料，以形成所述深N阱引出端60。
对应地，如图6所示，本实施例提供一种基于P型隧穿晶体管的ESD保护器件结构，所述ESD保护器件结构包括：
衬底10；
P型隧穿晶体管40，位于所述衬底10上方；其中，所述P型隧穿晶体管40具有P型掺杂的半导体层41；
隔离结构30，位于所述P型隧穿晶体管40两侧的所述衬底10上方；
深N阱20，位于所述衬底10和所述P型隧穿晶体管40的半导体层41之间，并通过贯穿所述隔离结构30的深N阱引出端60引出。
具体的，所述衬底10为具有P型掺杂的硅衬底，其掺杂浓度为1e15cm-3-1e16cm-3，以此使后续形成的半导体层具有P-掺杂。
具体的，所述P型隧穿晶体管20包括：半导体层41，位于所述深N阱20上方；源极45，位于所述半导体层41一侧且具有P型掺杂；漏极46，位于所述半导体层41另一侧且具有N型掺杂；沟道47，位于所述源极45和所述漏极46之间；栅氧层42，位于邻接所述漏极46的部分所述沟道47上方；栅极43，位于所述栅氧层42上方。
更具体的，所述半导体层41的厚度不小于300nm，以便于形成P型隧穿晶体管及耗尽区；所述源极45及所述漏极46的掺杂浓度均不小于1e20 cm-3。
进一步地，所述P型隧穿晶体管40还包括：侧墙44，位于所述栅极43两侧的所述栅氧层42上方。其中，所述侧墙44可以为由氧化层构成的单层结构，也可以为由氧化层和氮化层构成的双层结构（此时，与栅极接触的是氧化层），更可以为由氧化层、氮化层和氧化层构成的三层结构。
进一步地，所述P型隧穿晶体管40还包括：栅源隔离层48，位于所述源极45和所述栅极43之间的所述沟道47上方。其中，所述栅源隔离层48是由氧化层及氮化层构成的双层结构，此时，所述氧化层位于下方，氮化层位于上方。
具体的，所述隔离结构30为浅沟槽隔离结构，用以对P型隧穿晶体管40进行隔离；所述深N阱20的掺杂浓度为5e17cm-3-5e18cm-3。
下面请参阅图7和图8，对本实施例所述基于P型隧穿晶体管的ESD保护器件结构的工作原理及ESD保护性能进行说明。
采用本实施例所述基于P型隧穿晶体管的ESD保护器件结构进行ESD保护时，将其源极接地，栅极和漏极均接入小于0的电压，深N阱通过深N阱引出端接入大于0的电压；此时，器件会利用PN结反向偏置在深N阱上方形成一耗尽区（如图7中虚线所标识的区域），以对其顶部的P型隧穿晶体管进行调控；同时调节栅极电压，则可以形成一种正反馈的导通机制，具体见图8所示的开关特性曲线；其中，以栅长LG=400nm、开口长度LIN=500nm、深N阱接入电压为2V为例；图8中，相较于栅极接入电压为0时的开关特性曲线，在栅极接入电压为-1V、-1.5V、-2V时的开关特征曲线则呈现出了正反馈的导通机制，而这种陡直的开关特性可快速泄放静电电流，从而实现高速的ESD保护；同时，由于P型隧穿晶体管的面积较小，可实现ESD保护器件的小尺寸。具体应用时，可合理调整接入深N阱及栅极的电压，以通过调整接入深N阱的电压来调整形成耗尽区的宽度，通过调整接入栅极的电压来得到合适的开关特性曲线。
实施例二
如图9-16所示，本实施例提供一种基于N型隧穿晶体管的ESD保护器件结构的制备方法，所述制备方法包括：
步骤1）提供一具有P型掺杂的衬底10，并于所述衬底10中形成深N阱20（如图9和10所示）。
具体的，所述衬底10为具有P型掺杂的硅衬底，其掺杂浓度为1e15cm-3-1e16cm-3，以此使后续形成的半导体层具有P-掺杂。
具体的，于所述衬底10中形成所述深N阱20的方法包括：对所述衬底10进行N型离子注入，以于所述衬底10中形成具有N型掺杂的深阱，即深N阱20；其中，掺杂浓度为5e17cm-3-5e18cm-3（如图10所示）。
更具体的，离子注入过程中，通过控制离子注入能量来控制离子注入深度，从而控制所述深N阱20的形成位置，使所述深N阱20上表面与所述衬底10上表面之间的距离不小于300nm，以便于后续形成N型隧穿晶体管及耗尽区。
步骤2）于所述衬底10中形成凹至所述深N阱20的隔离结构30，其中，所述隔离结构30将所述深N阱20上方的所述衬底10分隔成多个半导体层51，用以制作N型隧穿晶体管（如图11所示）。
具体的，采用浅沟槽隔离工艺形成所述隔离结构30，用以对后续形成的N型隧穿晶体管进行隔离；而浅沟槽隔离工艺为本领域技术人员所公知的，故此处不做赘述。
步骤3）利用所述半导体层51于所述深N阱20上方形成N型隧穿晶体管50（如图12和13所示）。
具体的，所述N型隧穿晶体管50的形成方法包括：
将所述半导体层51划分出源极区域511、漏极区域512及沟道区域513，并于邻接所述漏极区域512的部分所述沟道区域513上方依次形成栅氧层52及栅极53（如图12所示）；
于所述源极区域511进行N型离子注入，并于所述漏极区域512进行P型离子注入，以于所述半导体层51中形成源极55、漏极56及沟道57（如图13所示）。
更具体的，所述栅氧层52及所述栅极53的形成方法包括：先于所述衬底10上方依次形成栅氧材料层及栅极金属层；之后再对所述栅氧材料层及所述栅极金属层进行图形化刻蚀，以形成所述栅氧层52及所述栅极53。
更具体的，所述源极55及所述漏极56的形成方法包括：先基于第一掩膜版对所述源极区域511进行N型离子注入，以形成具有N型掺杂的源极55；之后再基于第二掩膜版对所述漏极区域512进行P型离子注入，以形成具有P型掺杂的漏极56；当然，也可先形成所述漏极56，之后再形成所述源极55，这对本示例没有影响。其中，所述源极55及所述漏极56的掺杂浓度均不小于1e20 cm-3。
进一步地，所述N型隧穿晶体管50的形成方法还包括：于所述栅极53两侧的所述栅氧层52上方形成侧墙54的步骤（如图12和13所示）。具体进行器件制备时，若需要形成所述侧墙，则该步骤应该在栅极形成之后且源/漏极形成之前执行。其中，所述侧墙54可以为由氧化层构成的单层结构，也可以为由氧化层和氮化层构成的双层结构（此时，与栅极接触的是氧化层），更可以为由氧化层、氮化层和氧化层构成的三层结构。
进一步地，所述N型隧穿晶体管50的形成方法还包括：于所述源极55和所述栅极53之间的所述沟道57上方形成栅源隔离层58的步骤（如图13所示）。具体进行器件制备时，若需要形成所述栅源隔离层，则该步骤应该在栅极形成之后且源极形成之前执行。其中，所述栅源隔离层58是由氧化层及氮化层构成的双层结构，此时，所述氧化层位于下方，氮化层位于上方。
步骤4）于所述隔离结构30中形成贯穿所述隔离结构30的深N阱引出端60（如图14所示）。当然，步骤4）也可在步骤2）之后执行。
具体的，所述深N阱引出端60的形成方法包括：刻蚀所述隔离结构30，以于所述隔离结构30中形成暴露出所述深N阱20的沟槽；之后于所述沟槽中填充导电材料，以形成所述深N阱引出端60。
对应地，如图14所示，本实施例提供一种基于N型隧穿晶体管的ESD保护器件结构，所述ESD保护器件结构包括：
衬底10；
N型隧穿晶体管50，位于所述衬底10上方；其中，所述N型隧穿晶体管50具有P型掺杂的半导体层51；
隔离结构30，位于所述N型隧穿晶体管50两侧的所述衬底10上方；
深N阱20，位于所述衬底10和所述N型隧穿晶体管50的半导体层51之间，并通过贯穿所述隔离结构30的深N阱引出端60引出。
具体的，所述衬底10为具有P型掺杂的硅衬底，其掺杂浓度为1e15cm-3-1e16cm-3，以此使后续形成的半导体层具有P-掺杂。
具体的，所述N型隧穿晶体管20包括：半导体层51，位于所述深N阱20上方；源极55，位于所述半导体层51一侧且具有N型掺杂；漏极56，位于所述半导体层51另一侧且具有P型掺杂；沟道57，位于所述源极55和所述漏极56之间；栅氧层52，位于邻接所述漏极56的部分所述沟道57上方；栅极53，位于所述栅氧层52上方。
更具体的，所述半导体层51的厚度不小于300nm，以便于形成N型隧穿晶体管及耗尽区；所述源极55及所述漏极56的掺杂浓度均不小于1e20 cm-3。
进一步地，所述N型隧穿晶体管50还包括：侧墙54，位于所述栅极53两侧的所述栅氧层52上方。其中，所述侧墙54可以为由氧化层构成的单层结构，也可以为由氧化层和氮化层构成的双层结构（此时，与栅极接触的是氧化层），更可以为由氧化层、氮化层和氧化层构成的三层结构。
进一步地，所述N型隧穿晶体管50还包括：栅源隔离层58，位于所述源极55和所述栅极53之间的所述沟道57上方。其中，所述栅源隔离层58是由氧化层及氮化层构成的双层结构，此时，所述氧化层位于下方，氮化层位于上方。
具体的，所述隔离结构30为浅沟槽隔离结构，用以对N型隧穿晶体管50进行隔离；所述深N阱20的掺杂浓度为5e17cm-3-5e18cm-3。
下面请参阅图15和图16，对本实施例所述基于N型隧穿晶体管的ESD保护器件结构的工作原理及ESD保护性能进行说明。
采用本实施例所述基于N型隧穿晶体管的ESD保护器件结构进行ESD保护时，将其源极接地，栅极和漏极均接入大于0的电压，深N阱通过深N阱引出端接入小于0的电压；此时，器件会利用PN结反向偏置在深N阱上方形成一耗尽区（如图15中虚线所标识的区域），以对其顶部的N型隧穿晶体管进行调控；同时调节栅极电压，则可以形成一种正反馈的导通机制，具体见图16所示的开关特性曲线；其中，以栅长LG=400nm、开口长度LIN=500nm、深N阱接入电压为-2V为例；图16中，相较于栅极接入电压为0时的开关特性曲线，在栅极接入电压为1V、1.5V、2V时的开关特征曲线则呈现出了正反馈的导通机制，而这种陡直的开关特性可快速泄放静电电流，从而实现高速的ESD保护；同时，由于N型隧穿晶体管的面积较小，可实现ESD保护器件的小尺寸。具体应用时，可合理调整接入深N阱及栅极的电压，以通过调整接入深N阱的电压来调整形成耗尽区的宽度，通过调整接入栅极的电压来得到合适的开关特性曲线。
综上所述，本发明的一种基于隧穿晶体管的ESD保护器件结构及其制备方法，采用具有P型掺杂半导体层的隧穿晶体管作为ESD保护器件，同时在其底部形成深N阱并引出；在利用其进行ESD防护时，可实现小尺寸、高速的ESD保护。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.种基于隧穿晶体管的ESD保护器件结构，其特征在于，所述ESD保护器件结构包括：
衬底；
隧穿晶体管，位于所述衬底上方；所述隧穿晶体管包括：具有P型掺杂的半导体层；源极，位于所述半导体层中顶部区域的一侧且具有第一掺杂类型；漏极，位于所述半导体层中顶部区域的另一侧且具有第二掺杂类型；沟道，位于所述源极和所述漏极之间；栅氧层，位于邻接所述漏极的部分所述沟道上方；栅极，位于所述栅氧层上方；其中，所述源极的顶部及所述漏极的顶部均与所述半导体层的顶部齐平，所述源极的底部及所述漏极的底部均高于所述半导体层的底部；
隔离结构，位于所述隧穿晶体管两侧的所述衬底上方；
深N阱，位于所述衬底和所述隧穿晶体管的半导体层之间，并通过贯穿所述隔离结构的深N阱引出端引出。
2.根据权利要求1所述的基于隧穿晶体管的ESD保护器件结构，其特征在于，所述隧穿晶体管还包括：侧墙，位于所述栅极两侧的所述栅氧层上方。
3.根据权利要求1所述的基于隧穿晶体管的ESD保护器件结构，其特征在于，所述隧穿晶体管还包括：栅源隔离层，位于所述源极和所述栅极之间的所述沟道上方。
4.根据权利要求1所述的基于隧穿晶体管的ESD保护器件结构，其特征在于，在所述隧穿晶体管为P型隧穿晶体管时，所述源极具有P型掺杂，所述漏极具有N型掺杂；在所述隧穿晶体管为N型隧穿晶体管时，所述源极具有N型掺杂，所述漏极具有P型掺杂。
5.根据权利要求1-4任一项所述的基于隧穿晶体管的ESD保护器件结构，其特征在于，所述半导体层的厚度不小于300nm。
6.一种基于隧穿晶体管的ESD保护器件结构的制备方法，其特征在于，所述制备方法包括：
提供一具有P型掺杂的衬底，并于所述衬底中形成深N阱；
于所述衬底中形成凹至所述深N阱的隔离结构，其中，所述隔离结构将所述深N阱上方的所述衬底分隔成多个半导体层；
利用所述半导体层于所述深N阱上方形成隧穿晶体管；
于所述隔离结构中形成贯穿所述隔离结构的深N阱引出端；
所述隧穿晶体管的形成方法包括：
将所述半导体层划分出源极区域、漏极区域及沟道区域，并于邻接所述漏极区域的部分所述沟道区域上方依次形成栅氧层及栅极；
于所述源极区域进行第一掺杂类型的离子注入，并于所述漏极区域进行第二掺杂类型的离子注入，以于所述半导体层中的顶部区域形成源极、漏极及沟道；其中，所述源极的顶部及所述漏极的顶部均与所述半导体层的顶部齐平，所述源极的底部及所述漏极的底部均高于所述半导体层的底部。
7.根据权利要求6所述的基于隧穿晶体管的ESD保护器件结构的制备方法，其特征在于，所述隧穿晶体管的形成方法还包括：于所述栅极两侧的所述栅氧层上方形成侧墙的步骤。
8.根据权利要求6所述的基于隧穿晶体管的ESD保护器件结构的制备方法，其特征在于，所述隧穿晶体管的形成方法还包括：于所述源极和所述栅极之间的所述沟道上方形成栅源隔离层的步骤。
CN202110645504.9A 2021-06-10 2021-06-10 基于隧穿晶体管的esd保护器件结构及其制备方法 Active CN113257906B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110645504.9A CN113257906B (zh) 2021-06-10 2021-06-10 基于隧穿晶体管的esd保护器件结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110645504.9A CN113257906B (zh) 2021-06-10 2021-06-10 基于隧穿晶体管的esd保护器件结构及其制备方法

Publications (2)

Publication Number Publication Date
CN113257906A CN113257906A (zh) 2021-08-13
CN113257906B true CN113257906B (zh) 2021-11-02

Family

ID=77187248

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110645504.9A Active CN113257906B (zh) 2021-06-10 2021-06-10 基于隧穿晶体管的esd保护器件结构及其制备方法

Country Status (1)

Country Link
CN (1) CN113257906B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201202A (ja) * 2006-01-26 2007-08-09 Toyota Central Res & Dev Lab Inc 静電気保護用半導体装置
CN104332409A (zh) * 2014-11-05 2015-02-04 北京大学 基于深n阱工艺隔离隧穿场效应晶体管的制备方法
CN105633142A (zh) * 2016-03-29 2016-06-01 电子科技大学 一种抑制关态电流的隧穿场效应晶体管
CN108122904A (zh) * 2017-11-29 2018-06-05 中国科学院上海微系统与信息技术研究所 一种esd保护结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7898831B2 (en) * 2008-05-09 2011-03-01 Alpha and Omega Semiconductor Inc. Device and method for limiting drain-source voltage of transformer-coupled push pull power conversion circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201202A (ja) * 2006-01-26 2007-08-09 Toyota Central Res & Dev Lab Inc 静電気保護用半導体装置
CN104332409A (zh) * 2014-11-05 2015-02-04 北京大学 基于深n阱工艺隔离隧穿场效应晶体管的制备方法
CN105633142A (zh) * 2016-03-29 2016-06-01 电子科技大学 一种抑制关态电流的隧穿场效应晶体管
CN108122904A (zh) * 2017-11-29 2018-06-05 中国科学院上海微系统与信息技术研究所 一种esd保护结构

Also Published As

Publication number Publication date
CN113257906A (zh) 2021-08-13

Similar Documents

Publication Publication Date Title
US9793408B2 (en) Fin field effect transistor (FinFET)
US9418993B2 (en) Device and method for a LDMOS design for a FinFET integrated circuit
CN103872132B (zh) 金属氧化物半导体(mos)晶体管及其制作方法
US7709313B2 (en) High performance capacitors in planar back gates CMOS
KR20040102052A (ko) 다중-두께 매립 산화물층 위에 형성된 반도체 디바이스 및그 제조 방법
US20170018612A1 (en) Split-gate devices
CN103811549A (zh) 横向mosfet
US10319827B2 (en) High voltage transistor using buried insulating layer as gate dielectric
CN103928402A (zh) 共用栅极的半导体结构及对应的形成方法
CN108010903B (zh) 减少电容变化的mos电容结构
CN112071758A (zh) 填埋式三维金属-氧化物场效应晶体管及制备方法
US8486754B1 (en) Method for manufacturing a gate-control diode semiconductor device
US11227926B2 (en) Semiconductor device and method for fabricating the same
CN209963062U (zh) 半导体结构与半导体器件
CN105633141B (zh) Soi器件及其制造方法
CN109755242B (zh) 半导体装置及其制造方法及包括该装置的电子设备
CN111509044B (zh) 半导体结构及其形成方法
CN113257906B (zh) 基于隧穿晶体管的esd保护器件结构及其制备方法
CN113571512B (zh) 全耗尽绝缘体上硅esd保护器件及其制备方法
CN110289314A (zh) 高电压金氧半场效晶体管
CN105633160B (zh) Soi器件及其制造方法
CN103594519A (zh) 一种隧穿场效应浮栅晶体管及其制造方法
CN109712984B (zh) Nor flash器件结构及其制造方法
CN102543891B (zh) 栅控二极管半导体存储器器件的制备方法
CN114823901A (zh) 一种双控制栅半浮栅晶体管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant