CN109755242B - 半导体装置及其制造方法及包括该装置的电子设备 - Google Patents

Abstract

公开了一种半导体装置及其制造方法以及包括这种半导体装置的电子设备。根据实施例，半导体装置可以包括竖直型的第一至第三半导体器件中至少之二。第一半导体器件还包括至少部分地绕第一半导体器件的栅堆叠的外周形成的第一中间电介质层和第一导电层的叠层，从而形成存储结构。第二半导体器件还包括至少部分地绕第二半导体器件的栅堆叠的外周形成的第二中间电介质层和第二导电层的叠层，其中栅导体层与第二导电层之间形成负电容。第一半导体器件的栅导体层与第一导电层之间的电容不同于第二半导体器件的栅导体层与第二导电层之间的电容。

Description

半导体装置及其制造方法及包括该装置的电子设备

技术领域

本公开涉及半导体领域，更具体地，涉及集成有不同电容配置的半导体装置及其制造方法以及包括这种半导体装置的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。

因此，对于竖直型搭件的性能提升，具有重要的意义。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种集成有不同电容配置的半导体装置及其制造方法以及包括这种半导体装置的电子设备。

根据本公开的一个方面，提供了一种半导体装置，包括第一半导体器件、第二半导体器件和第三半导体器件中至少之二。第一半导体器件、第二半导体器件和第三半导体器件中每一个均包括：设于衬底上的竖直有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；以及绕沟道层的至少部分外周形成的栅堆叠，包括栅介质层和栅导体层。第一半导体器件还包括至少部分地绕第一半导体器件的栅堆叠的外周形成的第一中间电介质层和第一导电层的叠层，使得在第一半导体器件的栅堆叠处形成栅介质层-栅导体层-第一中间电介质层-第一导电层的叠层配置，从而形成存储结构。第二半导体器件还包括至少部分地绕第二半导体器件的栅堆叠的外周形成的第二中间电介质层和第二导电层的叠层，使得在第二半导体器件的栅堆叠处形成栅介质层-栅导体层-第二中间电介质层-第二导电层的叠层配置，其中栅导体层与第二导电层之间形成负电容。第一半导体器件的栅导体层与第一导电层之间的电容不同于第二半导体器件的栅导体层与第二导电层之间的电容。

根据本公开的另一方面，提供了一种制造半导体装置的方法，包括：在衬底上依次形成第一源/漏层、沟道层和第二源/漏层；在第一源/漏层、沟道层和第二源/漏层中限定用于至少两个器件的有源区，并绕各有源区中的沟道层的外周形成栅堆叠，栅堆叠包括栅介质层和栅导体层；以及绕所述至少两个器件各自的栅堆叠的外周依次形成第一中间电介质层和第一导电层，从而在所述栅堆叠处形成栅介质层-栅导体层-第一中间电介质层-第一导电层的叠层配置。该方法还包括以下至少之一：将所述至少两个器件中的第一器件的栅导体层与相应叠层配置的第一导电层之间的电容设置为不同于第二器件的栅导体层与相应叠层配置的第一导电层之间的电容；或者从所述至少两个器件中的一个或多个但不是全部器件的栅堆叠处去除相应叠层配置的第一导电层。

根据本公开的另一方面，提供了一种电子设备，包括上述半导体装置。

根据本公开的实施例，可以在衬底上相对容易地集成具有不同电容配置的半导体器件。可以根据半导体器件的类型，例如是存储器件还是逻辑器件，来不同地设置相应的电容配置，以实现改进的操作特性。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至16(b)示出了根据本公开实施例的制造半导体器件的流程的示意图，其中，图3(a)、14(a)、16(a)是俯视图，图1、2、3(b)、4、5(a)、6(a)、7(a)、8(a)、9(a)、10(a)、11(a)、12(a)、13(a)、14(b)、15、16(b)是沿图3(a)中AA′线的截面图，图5(b)、6(b)、7(b)、8(b)、9(b)、10(b)、11(b)、12(b)、13(b)、14(c)是沿图3(a)中BB′线的截面图；

图17至20示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图，其中各图分别是沿图3(a)中AA′线的截面图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开实施例的半导体装置基于竖直型半导体器件，包括设于衬底上的竖直有源区(例如，沿大致垂直于衬底表面的方向)，例如在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。

根据本公开的实施例，这种半导体器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和隧穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。

栅堆叠可以绕沟道层的至少部分外周形成。栅堆叠可以与沟道层基本共面。例如，栅堆叠的上表面可以与沟道层的上表面基本共面，栅堆叠的下表面可以与沟道层的下表面基本共面。这样，可以减少或甚至避免栅堆叠与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。

沟道层可以由单晶半导体材料构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。

根据本公开的实施例，沟道层可以相对于第一、第二源/漏层具有刻蚀选择性，例如具有不同的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。

根据本公开的实施例，还可以在第一源/漏层与沟道层之间和/或在沟道层与第二源/漏层之间(在隧穿FET的情况下，特别是在构成隧穿结的两层之间)设置泄漏限制层或开态电流增强层。泄漏限制层的带隙可以大于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。开态电流增强层的带隙可以小于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。由于这种带隙的差异，可以抑制泄漏或增强开态电流。

根据本公开的实施例，可以针对半导体器件中的至少一部分，在栅堆叠处提供不同的附加电容配置。这种不同可以是指附加电容的存在或不存在，或者附加电容的电容值不同，或者附加电容的叠层配置不同等。通过不同地设置附加电容配置，可以集成不同类型的器件例如存储器件和逻辑器件，并可以改进器件性能，例如改善存储器件的存储特性或者逻辑器件的亚阈值摆幅(SW)。

例如，这种附加电容配置可以通过在栅堆叠处设置导电层-电介质层-导电层的叠层来提供。栅堆叠本身可以构成一个导电层，于是可以通过提供与栅堆叠相对的电介质层和另一导电层来提供附加电容配置。鉴于器件的竖直构造，电介质层和另一导电层的叠层可以至少部分地绕栅堆叠的外周形成。

根据本公开的实施例，栅堆叠以自对准工艺形成，因此不同器件的栅导体层可能具有基本上相同的尺寸。为了相对容易地针对不同器件不同地调节电容配置，可以在栅导体层处先形成一与之相接触的导电层。该导电层将栅导体层引出，与随后设置的电介质层和另一导电层相对从而提供附加电容配置。可以至少部分地通过该引出导电层(例如，其面积)来调节附加电容配置的电容。根据本公开的实施例，附加电容配置的不同还可以是指引出导电层的存在与否，例如第一区域中的半导体器件具有引出导电层，而第二区域中的半导体器件不具有引出导电层。

根据本公开的实施例，引出导电层可以为侧墙形式。由于半导体器件为竖直构造，因此侧墙可以绕栅导体层的外周相对容易地形成，而无需额外掩模。侧墙可以具有不同的高度，例如由于其底面所处高度不同(侧墙的顶面可以处于实质上相同的高度)，而具有不同的面积，且因此可以导致不同的电容配置。

根据本公开的实施例，另一导电层也可以大体上为侧墙形式。另外，为了便于后继的电接触，另一导电层还可以包括一定的横向延伸部分(通过在形成侧墙时遮蔽这部分横向延伸部分来得到)。

这种半导体装置例如可以如下制造。

根据本公开的实施例，可以在衬底上依次形成第一源/漏层、沟道层、第二源/漏层。另外，为便于后继到第一源/漏层的电接触，可以在第一源/漏层下方设置接触层。例如，这些层可以通过外延生长来形成。由于分别外延生长，至少一对相邻层之间可以具有清晰的晶体界面。另外，可以对各层分别进行掺杂，于是至少一对相邻层之间可以具有掺杂浓度界面。

对于第一源/漏层、沟道层和第二源/漏层(以及泄漏限制层或开态电流增强层，如果存在的话)的叠层，可以在其中限定有源区。例如，可以将它们构图为所需的形状。为便于构图，可以在叠层的顶部上设置硬掩模层。该硬掩模层可以限定有源区的主体位置。通常，有源区可以呈柱状。由于从相同的第一源/漏层、沟道层和第二源/漏层中限定多个器件，因此这多个器件各自的源/漏区和沟道区可以实质上共面。然后，可以绕沟道层的至少部分外周形成栅堆叠。

根据本公开的实施例，栅堆叠可以自对准的方式形成。例如，可以使沟道层的外周(相对于硬掩模层的外周)相对凹入，以便限定容纳栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。这种情况下，栅堆叠可以嵌入该凹入中。因此，栅堆叠可以自对准于沟道层，与沟道层实质上共面。在形成栅堆叠时，同样可以利用硬掩模层。因此，栅堆叠的外周可以与硬掩模层的外周基本上对准。

根据本公开的实施例，在栅堆叠的外侧，可以形成电介质层和导电层的叠层，以提供附加电容配置。如上所述，针对至少一部分器件，可以提供不同的电容配置。例如，可以从某一区域中至少去除导电层(也可以去除电介质层)，从而该区域中不存在附加电容配置，而在其余区域中存在附加电容配置。另外，在存在附加电容配置的区域中，可以形成不同的叠层配置(例如，尺寸不同、材料不同等)，以提供不同的附加电容配置。

另外，如上所述，为便于调节电容，可以先形成引出导电层。引出导电层可以按侧墙工艺来形成，这在竖直型器件中特别有利，因为引出导电层可以绕栅导体层的竖直侧壁形成，而无需额外掩模。为避免引出导电层与源/漏层之间不必要的短路，源/漏层的外周可以相对于栅导体层的竖直侧壁(或者说，硬掩模层的外周)向内侧凹入。

本公开可以各种形式呈现，以下将描述其中一些示例。

图1至16(b)示出了根据本公开实施例的制造半导体器件的流程的示意图。

如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。

在衬底1001中，可以形成阱区1001w。如果要形成p型器件，则阱区1001w可以是n型阱；如果要形成n型器件，则阱区1001w可以是p型阱。阱区1001w例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成，掺杂浓度可以为约1E17-2E19cm^-3。本领域存在多种方式来设置这种阱区，在此不再赘述。

在衬底1001上，可以通过例如外延生长，形成接触层1001c。该接触层1001c随后用来提供到器件的下部源/漏区的电接触。为此，接触层1001c可以被掺杂为与器件的下部源/漏区相同的导电类型，例如对于n型器件为n型掺杂，掺杂浓度可以为约1E17-2E21cm^-3，而对于p型器件为p型掺杂，1E17-2E20cm^-3。接触层1001c的掺杂可以通过在外延生长同时原位掺杂来实现。接触层1001c可以包括与衬底1001相同的半导体材料如Si。当然，接触层1001c也可以包括与衬底1001不同的半导体材料。

当然，本公开不限于通过这种接触层来提供到下部源/漏区的电接触。例如，可以通过贯穿衬底的过孔来提供到下部源/漏区的电接触。这种情况下，可以省略接触层1001c。

如图2所示，在接触层1001c上，可以通过例如外延生长，依次形成第一源/漏层1003、沟道层1005和第二源/漏层1007。这些都是半导体材料层。例如，沟道层1005可以包括不同于第一源/漏层1003和第二源/漏层1007的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约10-100nm；第一源/漏层1003和第二源/漏层1007可以包括相同的半导体材料如Si，厚度为约10-50nm。当然，本公开不限于此。例如，沟道层1005可以包括与第一源/漏层1003或第二源/漏层1007相同的组分，但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要沟道层1005相对于之下的第一源/漏层1003和之上的第二源/漏层1007具备刻蚀选择性。

在生长第一源/漏层1003、沟道层1005和第二源/漏层1007时，可以对它们进行原位掺杂，以将它们掺杂为所需的导电类型和掺杂浓度。例如，在形成n型FET的情况下，可以利用As或P等n型杂质将第一源/漏层1003和第二源/漏层1007掺杂为n型，掺杂浓度可以为约1E18-1E21cm^-3；在形成p型FET的情况下，可以利用B或In等p型杂质将将第一源/漏层1003和第二源/漏层1007掺杂为p型，掺杂浓度可以为约1E18-2E20cm^-3。沟道层1005可以未有意掺杂，或轻掺杂以调节器件阈值电压(V_t)。在形成隧穿FET的情况下，第一源/漏层1003和第二源/漏层1007可以被掺杂为相反的导电类型。当然，掺杂方式不限于原位掺杂，也可以通过离子注入等其他方式来进行。

在第二源/漏层1007上，可以形成硬掩模层。硬掩模层可以包括叠层结构，例如第一子层1009和第二子层1011。第一子层1009可以用于保护和/或刻蚀停止等目的，例如可以包括氧化物(例如，氧化硅)，厚度为约2-5nm，可以通过淀积或热氧化形成(热氧化形成的氧化物质量较好)。第二子层1011可以用于掩模和/或隔离等目的，例如可以包括氮化物(例如，氮化硅)或低k电介质材料(例如，碳化硅基材料)，厚度为约10-100nm，可以通过淀积形成。

接下来，可以限定器件的有源区。例如，这可以如下进行。

如图3(a)和3(b)所示，可以在硬掩模层上形成光刻胶1013。通过光刻(曝光和显影)将光刻胶1013构图为所需形状(在该示例中，大致矩形)。当然，光刻胶1017的图案不限于矩形，而可以是其他各种合适的形状，例如圆形、椭圆形、方形等。

在该示例中，示出了与将要形成的三个器件相对应的三个有源区的图案。但是，本公开不限于此，可以形成更少(例如，两个)或更多器件的相应有源区。另外，这三个有源区被示出为沿图中的水平方向排列，并沿图中的竖直方向彼此平行延伸。但是，本公开不限于此。有源区的布置可以根据设计布局而定。

可以将光刻胶1013的图案随后转移到硬掩模层中，并继而转移到下方的半导体层中。具体地，如图4所示，可以构图后的光刻胶1013为掩模，依次对硬掩模层(1011、1009)、第二源/漏层1007、沟道层1005和第一源/漏层1003进行选择性刻蚀如反应离子刻蚀(RIE)。在该示例中，还对接触层1001c进行选择性刻蚀如RIE，但并未刻蚀到接触层1001c的底面处。这样，接触层1001c有一部分仍然在硬掩模层限定的范围之外延伸，以便随后可以相对容易地制作到其的接触部。在接触层1001c中形成了槽，随后可以在这些槽中形成浅槽隔离(STI)。刻蚀后第二源/漏层1007、沟道层1005和第一源/漏层1003形成柱状(在本示例中，截面为矩形的六面体柱状)，限定了有源区。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。之后，可以去除光刻胶1013。当前，有源区中各层的外周侧面与硬掩模层的外周侧壁基本上共面，在后继工艺中，还可以对有源区中层的形状按照需要进行调整(例如，使其侧壁凹入)。

在接触层1001c中形成的槽中，可以填充电介质材料，以形成STI。但是，当前接触层1001c在下部仍然是连续的，可以根据设计布局将其分离。例如，如图5(a)和5(b)所示，可以利用光刻胶(未示出)，通过选择性刻蚀如RIE在各有源区外围将接触层1001c切断。在此，刻蚀可以进行到阱区1001w中。然后，可以在所得到的结构上淀积氧化物，对氧化物进行平坦化处理例如化学机械抛光(CMP)(可以硬掩模层如第二子层1011为停止层)，并回蚀(例如，湿法腐蚀、气相刻蚀、气相HF等)，来形成STI 1015。所形成的STI 1015围绕有源区，实现有源区之间的电隔离。在此，回蚀后STI 1015的顶面可以低于接触层1001c的顶面。

然后，如图6(a)和6(b)所示，可以使沟道层1005的外周侧壁相对于硬掩模层的外周侧壁凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)，以便随后可以在硬掩模层限定的范围内形成栅堆叠。这是有利的，因为可以硬掩模层的外周侧壁为基准来定义有源区中各层和栅堆叠的相对凹入/伸出。在一个示例中，这可以通过相对于第一源/漏层1003和第二源/漏层1007，进一步选择性刻蚀沟道层1005来实现。如上所述，由于沟道层1005与第一源/漏层1003和第二源/漏层1007之间的刻蚀选择性，可以实现这种选择性刻蚀。选择性刻蚀可以使用原子层刻蚀(ALE)的方法进行精确可控的刻蚀。

在该示例中，不考虑各向异性，假定对沟道层1005的选择性刻蚀在各方向上基本上等同地进行。于是，刻蚀后沟道层1005仍然呈现基本矩形状。矩形的短边长度可以控制器件的静电学特性如短沟道效应等，矩形的长边长度可以限定器件宽度或者说能导通的电流量。

在沟道层1005相对于硬掩模层的外周形成的凹入中，随后将形成栅堆叠。为避免后继处理对于沟道层1005造成影响或者在该凹入中留下不必要的材料从而影响后继栅堆叠的形成，可以在该凹入中填充一材料层以占据栅堆叠的空间(因此，该材料层可以称作“牺牲栅”)。例如，这可以通过在图6(a)和6(b)所示的结构上淀积氮氧化物(例如，氮氧化硅)或碳化硅(不同于硬掩模层的材料，以便于后继进行选择性刻蚀)，然后对淀积的氮氧化物或碳化硅进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，氮氧化物或碳化硅可仅留在凹入内，形成牺牲栅1017，如图7(a)和7(b)所示。这种情况下，牺牲栅1017可以基本上填满上述凹入。

为避免随后在有源区外周形成的导电层与源/漏层、接触层之间不必要的电短路以及降低栅-源/漏的交迭电容，如图8(a)和8(b)所示，可以使第一源/漏层1003和第二源/漏层1007、接触层1001c的外周侧壁相对于硬掩模层的外周侧壁凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。在一个示例中，这可以通过相对于沟道层1005，进一步选择性刻蚀第一源/漏层1003和第二源/漏层1007、接触层1001c来实现。如上所述，由于沟道层1005与第一源/漏层1003和第二源/漏层1007之间的刻蚀选择性，可以实现这种选择性刻蚀。选择性刻蚀可以使用ALE的方法。为避免对沟道层1005的损坏，对于第一源/漏层1003和第二源/漏层1007的刻蚀配方可以选择为基本不影响沟道层1005。

在该示例中，示出了刻蚀后的源/漏层(略)粗于沟道层。但是，本公开不限于此。例如，刻蚀后的源/漏层的尺寸可以基本上与沟道层的尺寸相同，或者(略)细于沟道层。

接下来，可以进行替代栅工艺，以形成栅堆叠。为便于替代栅工艺的进行，可以将硬掩模层下方的空隙填满(避免栅堆叠形成在这些空隙中)。为此，如图9(a)和9(b)所示，可以通过在图8(a)和8(b)所示所示的结构上，淀积电介质如氧化物，且然后进行回蚀来形成隔离层1015′。在回蚀之前可以对淀积的电介质进行平坦化处理如CMP(可以停止于硬掩模层)。回蚀可以通过沿竖直方向进行RIE来进行，这样隔离层1015′可以留于硬掩模层下方，且外周侧壁可以与硬掩模层的外周侧壁保持基本共面。于是，第一源/漏层1003和第二源/漏层1007的侧壁可以被隔离层1015′所覆盖。另外，回蚀后隔离层1015′的顶面可以使得牺牲栅1017的侧壁至少部分地露出。在此，示出了回蚀后隔离层1015′的顶面与牺牲栅1017的底面大致齐平的示例，但是本公开不限于此。回蚀后隔离层1015′的顶面可以(稍)高或(稍)低。

之后，可以进行替代栅工艺。例如，可以通过选择性刻蚀，去除牺牲栅1017，以释放其所占据的空间，并在所释放的空间中形成栅堆叠。具体地，可以在图9(a)和9(b)所示的结构(去除牺牲栅1017)上依次淀积栅介质层1019和栅导体层1021，并对所淀积的栅导体层1021以及可选地栅介质层1019进行回蚀。回蚀可以通过沿竖直方向进行RIE来进行。于是，栅堆叠可以留于硬掩模层下方，其外周侧壁可以与硬掩模层的外周侧壁基本共面，如图10(a)和10(b)所示。例如，栅介质层1019可以包括高k栅介质如HfO₂；栅导体层1021可以包括金属栅导体。另外，在栅介质层1019和栅导体层1021之间，还可以形成功函数调节层。在形成栅介质层1019之前，还可以形成例如氧化物的界面层。

这样，形成了三个竖直型器件，即左侧的D1、中间的D2和右侧的D3(参见图11(a))。各器件包括在衬底上竖直延伸的有源区，具体地，第一源/漏层1003、沟道层1005和第二源/漏层1007。由于器件D1、D2和D3可以处在基本相同的高度，例如它们各自的第一源/漏层可以实质上共面(因为由同一层形成)，各自的沟道层可以实质上共面(因为由同一层形成)，各自的第二源/漏层可以实质上共面(因为由同一层形成)。绕沟道层的外周形成了栅堆叠(1019/1021)，栅堆叠可以自对准于沟道层且因此与沟道层基本共面。于是，器件D1、D2和D3各自的栅堆叠也可以基本共面。各器件的有源区可以相对于相应的硬掩模外周向内侧凹进，而栅堆叠的侧壁可以与相应硬掩模外周基本上共面。这样，随后在栅堆叠侧壁上形成导电层时，可以避免导电层与有源区之间不必要的电短路。

可以在这些器件中的至少一些器件的栅堆叠处形成电容配置，以实现不同的功能和/或目的。根据本公开的实施例，为了调节针对不同器件的电容，可以对隔离层1015′进行处理，使得其至少在某些针对不同器件的区域中顶面处于不同的高度。这可以通过使隔离层1015′在不同区域处的顶面下凹不同程度来实现。例如，如图11(a)和11(b)所示，可以通过光刻胶和选择性刻蚀如RIE，来改变隔离层1015′在不同区域处的顶面高度。在该示例中，针对器件D3，隔离层1015′的顶面高度基本未变；针对器件D2，隔离层1015′的顶面下降一定高度；针对器件D1，隔离层1015′的顶面下降更大高度。例如，可以利用光刻胶遮蔽器件D3所在的区域，并对器件D1和D2所在的区域进行RIE，使隔离层1015′的顶面下降；接着，进一步利用光刻胶遮蔽器件D2和D3所在的区域，并对器件的1所在的区域进行RIE，使隔离层1015′的顶面进一步下降。但是，本公开不限于此。可以根据器件所要实现的功能以及它们的布局，不同地调节不同区域处隔离层1015′的顶面高度。当然，本公开也不限于形成如图所示的三级台阶，而是可以形成更少或更多的台阶。

接着，可以形成电容配置。例如，可以在栅堆叠处形成导电层-电介质层-导电层的叠层。在此，可以由栅导体本身来形成导电层之一，于是，可以通过在栅堆叠的侧壁上形成电介质层和另一导电层，从而提供电容配置。但是，由于栅导体层的面积已定，故而由此提供的电容调节余地不大。备选地，可以在栅堆叠的侧壁上先形成一与栅导体层相接触的导体层，然后再形成电介质层和另一导电层，从而提供电容配置。由于先形成的这一导体层的面积增大且在随后的工艺中可以相对容易地调整，这对于调节电容是有利的。在以下，以后一种情况为例进行描述。但是，本公开不限于此，前一种情况也是可能的。

如图12(a)和12(b)所示，可以在各器件的栅堆叠的侧壁上形成第一导电层1023。第一导电层1023可以包括导电材料，例如金属如W、Ru、Ir、Co或金属氮化物如TiN等，厚度为约2-15nm。在此，第一导电层1023可以通过侧墙形成工艺而形成为侧墙形式。例如，可以通过在图11(a)和11(b)所示的结构上以大致共形的方式，通过化学气相淀积(CVD)、原子层淀积(ALD)或物理气相淀积(PVD)等淀积方法，形成导电膜。可以沿竖直方向对淀积的导电膜进行RIE，以去除其水平延伸部分，而留下其竖直延伸部分，从而得到侧墙形式的第一导电层1023。根据实施例，可以通过控制硬掩模层特别是其中的第二子层1011的厚度和/或隔离层1015′的顶面上由于高度差异而形成的台阶部的高度，使得硬掩模层或第二子层1011的厚度大于台阶部的高度，从而可以避免在台阶部处也形成导电侧墙。

在此，以侧墙形式形成第一导电层1023，增加了对第一导电层1023的尺寸的可控性，因为无需为了调整第一导电层1023的尺寸而使用掩模。通过隔离层1015′的顶面高度差(即，台阶部)，可以实现第一导电层1023的尺寸调整。

根据本公开的其他实施例，第一导电层1023可以与栅导体层在同一工艺中形成。例如，可以大致共形但又能填满由于牺牲栅的去除而释放的空间的方式淀积栅导体层。随后，可以对栅导体层进行竖直方向的RIE，从而栅导体层除了留于由于牺牲栅的去除而释放的空间之内，还形成如第一导电侧墙1023一样的侧墙。这种情况下，可以先进行STI1015的顶面调整(参见图11(a)，但是其中的栅堆叠保持为牺牲栅堆叠)，然后再进行替代栅工艺。

如图12(a)和12(b)所示，第一导电层1023与栅导体层1021相接触，将栅导体层1021引出至外部，并增大了其面积。

随后，如图13(a)和13(b)所示，可以在第一导电层1023上形成中间电介质层1025和第二导电层1027，以形成电容配置。中间电介质层1025和第二导电层1027也可以通过淀积如CVD、ALD或PVD以大致共形的方式形成。中间电介质层1025可以包括各种电介质材料，厚度为约2-15nm。在此，为提供存储或负电容，中间电介质层1025可以包括负电容电介质材料或铁电材料，例如含有Hf和Zr的氧化物如Hf_xZr_1-xO₂(0.2＜x＜0.8)。第二导电层1027可以包括导电材料，例如金属如W、Ru、Ir、Co或金属氮化物如TiN等，厚度为约2-15nm。第二导电层1027可以与第一导电层1023具有相同的导电材料。

第二导电层1027可以按照侧墙形成工艺来进行处理，即对其进行竖直方向的RIE。在此，RIE同样进行至使得至少去除台阶部处的第二导电层。于是，在各器件处，第一导电层1023(与栅导体层1021相接触)与第二导电层1027相对，中间夹着中间介质层1025，从而得到电容配置。在RIE时，可以控制RIE的剂量，从而可以控制第二导电层1027的高度，并因此控制相应的电容值。

根据本公开的实施例，如图14(a)、14(b)和14(c)所示，为了便于后继形成到栅堆叠(或者说，到栅堆叠处形成的电容配置)的接触部，在对第二导电层1027进行RIE之前，可以在各器件区域处例如利用光刻胶1029遮蔽第二导电层1027的部分横向延伸部分，从而这部分横向延伸部分可以在RIE中得以保留，且随后可以用作接触部的着落垫。之后，可以去除光刻胶1029。

在该示例中，如图14(a)所示，光刻胶1029的遮蔽位置处于硬掩模层的左侧边缘处。但是，本公开不限于此，光刻胶1029也可以遮蔽其他位置。根据本公开的实施例，光刻胶1029可以露出有源区的中心位置(因为在此处随后可以形成到第二源/漏层1007的接触部)，同时在横向上不偏离有源区或其顶部的硬掩模层太多(因为会导致器件占用面积变大)。因此，光刻胶1029优选地遮蔽硬掩模层的边缘处的区域。例如，如图14(a)中的虚线框所示，光刻胶1029的遮蔽位置可以处于硬掩模层的上侧边缘处。

另外，还可以按照设计布局，在某些区域去除电容配置。例如，如图15所示，可以利用光刻胶1031遮蔽器件D1和D2所在的区域，并露出器件D3所在的区域，然后对第二导电层1027进一步RIE，以去除器件D3所在的区域处的第二导电层1027。之后，可以去除光刻胶1031。

这样，针对器件D1、D2和D3，提供了不同的电容配置。具体地，器件D1和D2在栅堆叠处具有另外的电容配置，而器件D3在栅堆叠处并未另外设置电容配置。另外，器件D1和D2的栅堆叠处的电容值可以不同，这例如通过这两个器件处第一导电层1023和/或第二导电层1027之间的不同尺寸来实现。

在该示例中，第一导电层1023和第二导电层1027(及由此导致的电容配置)环绕栅堆叠外周。但是，本公开不限于此。例如，可以利用光刻胶遮蔽部分电容配置(包括第一导电层1023和第二导电层1027及其之间的中间电介质层1025)，并露出部分电容配置，通过选择性刻蚀如RIE去除露出的电容配置部分，或者仅去除露出的第二导电层1027。这样，电容配置不必环绕栅堆叠的整个外周。这也可以调节电容值。

接下来，可以形成各种接触部。例如，如图16(a)和16(b)所示，可以在图15所示的结构上形成层间电介质层1033。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1033。在层间电介质层1033中，可以形成接触部1035。这些接触部可以通过刻蚀孔洞，并在其中填充导电材料如金属来形成。在这些接触部1035中，到第二源/漏层1007的接触部可以大致位于各有源区中心，并竖直延伸至第二源/漏层1007；到栅堆叠(或者该处形成的电容配置)的接触部可以位于上述着落垫之处，并竖直延伸至第二导电层1027(存在电容配置之处)或者竖直延伸至第一导电层1023(不存在电容配置之处)；到第一源/漏层1003的接触部可以位于硬掩模及其外周形成的电容配置的外侧，竖直延伸至接触层1001c。为避免彼此之间的相互干扰，到栅堆叠(或者该处形成的电容配置)的接触部与到第一源/漏层1003的接触部可以相对于到第二源/漏层1007的接触部分处于相对的两侧(图中左右两侧)。

如图16(a)所示，在该示例中，各接触部1035在水平方向(矩形有源区的短边方向)上对准。但是，本公开不限于此。例如，各器件各自的三个接触部可以在竖直方向(矩形有源区的长边方向)上对准，从而这三个接触部之间的间隔可以相对较大(因为是长边方向)，可以减少它们之间的相关干扰。

根据各自的电容配置，各器件可以分别用于不同功能或目的。

例如，器件D1可以具有相对大的电容值(绝对值，考虑到负电容)，并可以用作存储器件。例如，中间电介质层1025可以是铁电材料，从而器件D1可以构成铁电存储器件。很多铁电材料表现出负电容特性。由于较大的第一导电层1023和第二导电层1027，器件D1的栅极处连接了较大的负电容(因此可以导致器件D1的栅-源/漏总电容为负)，这有助于提高器件D1的存储能力。

例如，器件D2可以具有相对小的电容值(绝对值，考虑到负电容)，并可以用作逻辑器件。例如，中间电介质层1025可以是负电容电介质。由于在器件D2的栅极处连接了负电容，有助于改善逻辑器件的SW，使其变得更加陡峭，甚至小于60mV/dec的常规极限值(在正电容的情况下)。另一方面，器件D2的栅极处连接的负电容不太大，使器件D1的栅-源/漏总电容仍然保持为正，以稳定器件的工作。

例如，器件D3在栅极处并未连接附加电容，因此基本上等同于常规逻辑器件，并因此具有大于约60mV/dec的SW。

在以上实施例中，集成了三类不同的器件D1、D2和D3。但是，本公开不限于此。例如，可以仅集成两类器件：第一类器件(例如，一个或多个器件D1，或者一个或多个器件D2)具有(相同的)附加电容配置，而第二类器件(例如，一个或多个器件D3)不具有附加电容配置；或者第一类器件(例如，一个或多个器件D1)和第二类器件(例如，一个或多个器件D2)均具有附加电容配置，但彼此之间的电容值和/或叠层结构不同。当然，也可以集成更多类的器件，例如提供更多的不同电容值和/或叠层结构。

在以上实施例中，尽管器件D1和D2处的电容配置具有不同的(负)电容值，但它们各自的电容配置的叠层结构相同。但是，本公开不限于此。至少部分器件的电容配置的叠层结构可以不同。

图17至20示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。

如以上结合图1至13(b)所述，可以形成第一导电层1023、中间电介质层1025和第二导电层1027的一种叠层结构。在将使用该叠层结构的器件(例如，在本示例中，器件D2)之处，如图17所示，可以利用光刻胶1029′遮蔽第二导电层1027的部分横向延伸部分，而露出不使用该叠层结构的器件(例如，器件D1和D3)之处的第二导电层1027。然后，可以对第二导电层1027进行竖直方向的RIE。这样，第二导电层1027可以形成为侧墙形式，且在器件D2之处具有着落垫。之后可以去除光刻胶1029′。对此，可以参见以上结合图14(a)、14(b)和14(c)的描述。

如图18所示，可以利用例如光刻胶1039，遮蔽器件D2之处的叠层结构，从而去除暴露在外的叠层结构。例如，可以通过RIE，去除该叠层结构中的一部分层例如第二导电层1027和中间电介质层1025，使得在器件D1和D3之处不再存在上述叠层结构。之后，可以去除光刻胶1039。在此，为了在后继工艺中保护器件D2之处的第二导电层1027，可以在选择性去除叠层结构之前，在第二导电层1027上先形成保护层1037。例如，保护层1037可以保护氧化物或氮化物，厚度为约2-5nm。

然后，可以按照类似的方式，来在其余器件之处形成不同的叠层结构。例如，如图19所示，可以在图18所示的结构(去除光刻胶1039)上例如通过淀积，形成另一中间电介质层1041和第三导电层1043。另一中间电介质层1041可以包括与中间电介质层1025不同的电介质材料，例如正电容电介质材料如氮化物，以提供不同的电容特性，厚度为约2-15nm。第三导电层1043可以包括导电材料，例如金属如W、Ru、Ir、Co或金属氮化物如TiN等，厚度为约2-15nm。第三导电层1043可以与第一导电层1023和/或第二导电层1027具有相同的导电材料。

如以上结合图14(a)、14(b)和14(c)所述，可以将第三导电层1043形成为侧墙形式，并在器件D1之处留有着落垫。然后，如以上结合图15所述，可以利用光刻胶1045遮蔽器件D1所在的区域，并露出器件D2和D3所在的区域，然后对第三导电层1043进一步RIE，以去除器件D2和D3所在区域处的第三导电层1043。之后，可以去除光刻胶1045。

这样，针对器件D1、D2和D3，提供了不同的电容配置。具体地，器件D1和D2在栅堆叠处具有另外的电容配置，而器件D3在栅堆叠处并未另外设置电容配置。在器件D2之处，如同上述实施例，由于例如负电容材料的中间电介质层1025，可以降低SW。在器件D1之处，由于例如正电容材料的中间电介质层1041，可以形成浮栅形式的闪存器件。器件D1之处的附加电容可以相对较大，从而改善数据保持时间。

随后，如图20所示，可以形成接触部1035，参见以上结合图16(a)和16(b)的描述。

根据本公开实施例的半导体装置可以应用于各种电子设备。例如，可以基于这样的半导体装置形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体装置的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。

根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (30)

1.一种半导体装置，包括第一半导体器件、第二半导体器件和第三半导体器件中至少之二，其中，

第一半导体器件、第二半导体器件和第三半导体器件中每一个均包括：

设于衬底上的竖直有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；以及

绕沟道层的至少部分外周形成的栅堆叠，包括栅介质层和栅导体层，

第一半导体器件还包括至少部分地绕第一半导体器件的栅堆叠的外周形成的第一中间电介质层和第一导电层的叠层，使得在第一半导体器件的栅堆叠处形成栅介质层-栅导体层-第一中间电介质层-第一导电层的叠层配置，从而形成存储结构，

第二半导体器件还包括至少部分地绕第二半导体器件的栅堆叠的外周形成的第二中间电介质层和第二导电层的叠层，使得在第二半导体器件的栅堆叠处形成栅介质层-栅导体层-第二中间电介质层-第二导电层的叠层配置，其中栅导体层与第二导电层之间形成负电容，

其中，第一半导体器件的栅导体层与第一导电层之间的电容不同于第二半导体器件的栅导体层与第二导电层之间的电容。

2.根据权利要求1所述的半导体装置，其中，以下至少之一成立：

第一半导体器件还包括设于第一中间电介质层与栅导体层之间的第三导电层；或

第二半导体器件还包括设于第二中间电介质层与栅导体层之间的第四导电层。

3.根据权利要求2所述的半导体装置，其中，第三半导体器件还包括至少部分地绕第三半导体器件的栅堆叠的外周形成的第五导电层。

4.根据权利要求3所述的半导体装置，其中，第三导电层、第四导电层和第五导电层包括实质上相同厚度的相同导电材料。

5.根据权利要求1或2所述的半导体装置，其中，第一导电层和第二导电层包括实质上相同厚度的相同导电材料。

6.根据权利要求1或2所述的半导体装置，其中，第一中间电介质层和第二中间电介质层包括实质上相同厚度的相同电介质材料。

7.根据权利要求6所述的半导体装置，其中，第一中间电介质层和第二中间电介质层均包括负电容电介质材料或铁电材料。

8.根据权利要求1或2所述的半导体装置，其中，第一中间电介质层和第二中间电介质层包括不同的电介质材料。

9.根据权利要求8所述的半导体装置，其中，第一中间电介质层包括正电容电介质材料，第二中间电介质层包括负电容电介质材料。

10.根据权利要求3所述的半导体装置，其中，第三半导体器件还包括在第五导电层的表面上形成的第三中间电介质层。

11.根据权利要求10所述的半导体装置，其中，第三中间电介质层包括与第一中间电介质层和第二中间电介质层中至少之一实质上相同厚度的相同电介质材料。

12.根据权利要求1或2所述的半导体装置，其中，以下至少之一成立：

第一半导体器件具有负的栅-源/漏总电容；或

第二半导体器件具有正的栅-源/漏总电容。

13.根据权利要求1或2所述的半导体装置，其中，第一半导体器件、第二半导体器件和第三半导体器件各自的第一源/漏层实质上共面，各自的沟道层实质上共面，且各自的第二源/漏层实质上共面。

14.根据权利要求3所述的半导体装置，其中，第三导电层、第四导电层和第五导电层的顶面实质上共面，且它们之中至少两个的底面处于不同的高度处。

15.根据权利要求3所述的半导体装置，其中，以下至少之一成立：

第一半导体器件、第二半导体器件或第三半导体器件中至少之一的栅堆叠在横向上相对于相应的第一和第二源/漏层突出；

第三导电层与第一半导体器件的栅导体层相接触，与第一半导体器件的第一源/漏层和第二源/漏层相隔离；

第四导电层与第二半导体器件的栅导体层相接触，与第二半导体器件的第一源/漏层和第二源/漏层相隔离；或

第五导电层与第三半导体器件的栅导体层相接触，与第三半导体器件的第一源/漏层和第二源/漏层相隔离。

16.根据权利要求1或2所述的半导体装置，其中，

第一导电层还包括在其顶端处的横向扩展部分，到第一导电层的接触部着落于该横向扩展部分上；

第二导电层还包括在其顶端处的横向扩展部分，到第二导电层的接触部着落于该横向扩展部分上。

17.根据权利要求3所述的半导体装置，其中，到第三半导体器件的栅堆叠的接触部着落于第五导电层上。

18.根据权利要求1所述的半导体装置，其中，第一半导体器件中的存储结构是铁电存储结构或浮栅存储结构。

19.根据权利要求1所述的半导体装置，其中，第二半导体器件具有小于60mV/dec的亚阈值摆幅。

20.一种制造半导体装置的方法，包括：

在衬底上依次形成第一源/漏层、沟道层和第二源/漏层；

在第一源/漏层、沟道层和第二源/漏层中限定用于至少两个器件的有源区，并绕各有源区中的沟道层的外周形成栅堆叠，栅堆叠包括栅介质层和栅导体层；以及

绕所述至少两个器件各自的栅堆叠的外周依次形成第一中间电介质层和第一导电层，从而在所述栅堆叠处形成栅介质层-栅导体层-第一中间电介质层-第一导电层的叠层配置，

其中，该方法还包括以下至少之一：

将所述至少两个器件中的第一器件的栅导体层与相应叠层配置的第一导电层之间的电容设置为不同于第二器件的栅导体层与相应叠层配置的第一导电层之间的电容，或者

从所述至少两个器件中的一个或多个但不是全部器件的栅堆叠处去除相应叠层配置的第一导电层，使得相应器件对应的第一导电层与栅导体层之间的电容与其他器件不同。

21.根据权利要求20所述的方法，还包括：

在形成第一中间电介质层之前，绕各栅堆叠的外周形成第二导电层。

22.根据权利要求21所述的方法，其中，按侧墙工艺来形成第二导电层。

23.根据权利要求20或21所述的方法，其中，将第一器件处的电容设置为不同于第二器件处的电容包括：

去除第一器件处的第二导电层和第一中间电介质层；以及

绕第一器件的栅堆叠外周依次形成第二中间电介质层和第三导电层。

24.根据权利要求23所述的方法，其中，第一中间电介质层包括负电容电介质材料或铁电材料，第二中间电介质层包括正电容电介质材料。

25.根据权利要求20或21所述的方法，其中，将第一器件处的电容设置为不同于第二器件处的电容包括：

在衬底上绕各有源区的外周形成隔离层；

针对至少一部分器件，对隔离层进行不同程度的回蚀，使得相应的有源区相对于隔离层突出不同的高度。

26.根据权利要求25所述的方法，其中，限定有源区包括：

在第二源/漏层上设置硬掩模层；

利用硬掩模层作为掩模依次对第二源/漏层、沟道层和第一源/漏层进行刻蚀，来限定各器件的有源区。

27.根据权利要求26所述的方法，其中，形成栅堆叠包括：

对沟道层进行进一步选择性刻蚀，使其在横向上相对于硬掩模层凹入；

在沟道层相对于硬掩模层的横向凹入中形成牺牲栅；

对第一源/漏层和第二源/漏层进行进一步选择性刻蚀，使其在横向上相对于硬掩模层凹入；

在衬底上形成电介质材料，以填满各有源区之间的间隙；

对电介质材料进行回蚀，以至少部分地露出各牺牲栅；以及

去除牺牲栅，并在沟道层相对于硬掩模层的横向凹入中由于牺牲栅的去除而留下的空间中形成栅堆叠，

其中，所述电介质材料构成所述隔离层。

28.根据权利要求20所述的方法，其中，形成第一中间电介质层和第一导电层包括：

以实质上共形的方式在限定了有源区且形成了栅堆叠的衬底上依次形成第一中间电介质层和第一导电层；

在遮蔽第一器件和第二器件各自所在区域处的第一半导体层的横向延伸部分的情况下，对第一导电层进行各向异性刻蚀，以去除其暴露在外的横向延伸部分。

29.一种电子设备，包括如权利要求1至19中任一项所述的半导体装置。

30.根据权利要求29所述的电子设备，其中，所述电子设备包括智能电话、计算机、人工智能设备、可穿戴设备或移动电源。

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