CN109888001B - 半导体器件及其制造方法及包括该器件的电子设备 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：衬底；在衬底上竖直延伸的有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；绕沟道层的至少部分外周侧壁形成的栅堆叠。栅堆叠靠近沟道层一侧的侧壁与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围，且栅堆叠在靠近沟道层一侧的一部分呈现随着靠近沟道层而渐缩的形状。

Description

半导体器件及其制造方法及包括该器件的电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及具有自对准栅的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易在保持或提升器件性能的同时进一步缩小其所占面积。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件由于在高度方向多了一个优化器件性能的自由度，更容易在保持或提升器件性能的同时缩小器件所占面积。此外，竖直型器件具有良好的器件特性，例如良好的静电特性、良好的短沟道效应控制以及小亚阈值摆幅及因此导致的低功耗。
因此，对于竖直型器件的性能提升，具有重要的意义。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有自对准栅的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在衬底上竖直延伸的有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；绕沟道层的至少部分外周侧壁形成的栅堆叠，其中，栅堆叠靠近沟道层一侧的侧壁与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围，且栅堆叠在靠近沟道层一侧的一部分呈现随着靠近沟道层而渐缩的形状。
根据本公开的另一方面，提供了一种半导体器件，包括：衬底；在衬底上竖直延伸的有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；在有源区的顶部上形成的硬掩模层，其中，硬掩模层的外周侧壁与沟道层的外周侧壁在竖直方向上实质上对准；以及绕沟道层的至少部分外周侧壁形成的栅堆叠，其中，栅堆叠靠近沟道层一侧的侧壁与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一源/漏层、沟道层和第二源/漏层的叠层并在叠层上形成硬掩模层；将硬掩模层的图案转移到所述叠层中；使第一源/漏层和第二源/漏层的外周侧壁相对于硬掩模层的外周侧壁向内凹入；在硬掩模层下方在第一源/漏层和第二源/漏层的外周侧壁上形成生长抑制层；在沟道层的外周侧壁上通过选择性外延生长来形成牺牲栅；环绕牺牲栅形成电介质层，该电介质层至少部分地露出牺牲栅远离所述叠层一侧的侧壁；通过选择性刻蚀去除牺牲栅；以及在去除牺牲栅留下的空间中形成栅堆叠。
根据本公开的另一方面，提供了一种电子设备，包括至少部分地由上述半导体器件形成的集成电路。
根据本公开的实施例，栅堆叠可以自对准于沟道层，从而可以降低甚至避免栅堆叠与源/漏之间的交迭。另外，栅长可以基本上由沟道层的厚度决定，因此可以实现更准确的栅长控制。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至14示出了根据本公开实施例的制造半导体器件的流程的示意图，其中，图2(a)是俯视图，图1、2(b)和3至14是沿图2(a)中AA′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的半导体器件是竖直型半导体器件，包括设于衬底上的竖直有源区(例如，沿大致垂直于衬底表面的方向)，例如在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。有源区特别是沟道层可以呈现纳米线的形状，从而得到纳米线器件。或者，有源区特别是沟道层可以呈现纳米片的形状，从而得到纳米片器件。
根据本公开的实施例，这种半导体器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和隧穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。
栅堆叠可以绕沟道层的至少部分外周形成。栅堆叠可以自对准于沟道层。例如，栅堆叠靠近沟道层一侧的侧壁可以与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围。这样，可以减少或甚至避免栅堆叠与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。
沟道层可以由单晶半导体材料构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。
根据本公开的实施例，沟道层可以相对于第一、第二源/漏层具有刻蚀选择性，例如具有不同的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。
根据本公开的实施例，还可以在第一源/漏层与沟道层之间和/或在沟道层与第二源/漏层之间(在隧穿FET的情况下，特别是在构成隧穿结的两层之间)设置泄漏限制层或开态电流增强层。泄漏限制层的带隙可以大于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。开态电流增强层的带隙可以小于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。由于这种带隙的差异，可以抑制泄漏或增强开态电流。
这种半导体器件例如可以如下制造。
根据本公开的实施例，可以在衬底上依次形成第一源/漏层、沟道层、第二源/漏层。另外，为便于后继到第一源/漏层的电接触，可以在第一源/漏层下方设置接触层。例如，这些层可以通过外延生长来形成。由于分别外延生长，至少一对相邻层之间可以具有清晰的晶体界面。另外，可以对各层分别进行掺杂，于是至少一对相邻层之间可以具有掺杂浓度界面。
对于第一源/漏层、沟道层和第二源/漏层(以及泄漏限制层或开态电流增强层，如果存在的话)的叠层，可以在其中限定有源区。例如，可以将它们构图为所需的形状。为便于构图，可以在叠层的顶部上设置硬掩模层。该硬掩模层可以限定有源区的主体位置。通常，有源区可以呈柱状。
然后，可以绕沟道层的至少部分外周形成栅堆叠。根据本公开的实施例，可以使用替代栅工艺来以自对准方式形成栅堆叠。例如，可以通过选择性外延生长(SEG)，在沟道层的侧壁上生长牺牲栅，随后将牺牲栅替换为栅堆叠。由于选择性外延生长，牺牲栅且因此随后替换牺牲栅的栅堆叠可以自对准于沟道层。另外，牺牲栅从沟道层的半导体晶体生长，因此其至少一部分表面可以沿着沟道层晶体的晶面。
由于栅堆叠自对准于沟道层，因此栅长可以基本上等于沟道层的厚度。沟道层通过外延生长形成时可以很好地控制其厚度，因此可以较准确地控制栅长。
为确保牺牲栅仅生长在沟道层的侧壁上而不生长在源/漏层的侧壁上，可以在源/漏层的侧壁上形成生长抑制层(例如，电介质层)。生长抑制层也可以自对准的方式形成。例如，可以使第一源/漏层和第二源/漏层的外周侧壁相对于硬掩模层的外周侧壁向内凹入，并在这种凹入内填充生长抑制层。
为了在替换过程中保持牺牲栅的位置，可以环绕牺牲栅形成电介质层。该电介质层可以至少部分地露出牺牲栅远离所述叠层一侧的侧壁，以便实施替换。该电介质层可以为侧墙形式。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至14示出了根据本公开实施例的制造半导体器件的流程的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001中，可以形成阱区(未示出)。如果要形成p型器件，则阱区可以是n型阱；如果要形成n型器件，则阱区可以是p型阱。阱区例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成。本领域存在多种方式来设置这种阱区，在此不再赘述。
在衬底1001上，可以通过例如外延生长，形成接触层1003。该接触层1003随后用来提供到器件的下部源/漏区的电接触。为此，接触层1003可以被掺杂为与器件的下部源/漏区相同的导电类型，例如对于n型器件为n型掺杂，而对于p型器件为p型掺杂，掺杂浓度可以为约1E18-5E21cm-3。接触层1003的掺杂可以通过在外延生长同时原位掺杂来实现。接触层1003可以包括与衬底1001相同的半导体材料如Si。当然，接触层1003也可以包括于与衬底1001不同的半导体材料。
当然，本公开不限于通过这种接触层来提供到下部源/漏区的电接触。例如，可以通过贯穿衬底的过孔来提供到下部源/漏区的电接触。这种情况下，可以省略接触层1003。
在接触层1003上，可以通过例如外延生长，依次形成第一源/漏层1005、沟道层1007和第二源/漏层1009。这些都是半导体材料层。例如，沟道层1007可以包括不同于第一源/漏层1005和第二源/漏层1009的半导体材料如Si，厚度为约10-100nm；第一源/漏层1005和第二源/漏层1009可以包括相同的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约20-100nm。
当然，本公开不限于此。例如，沟道层1007可以包括与第一源/漏层1005或第二源/漏层1009相同的组分，但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要沟道层1007相对于之下的第一源/漏层1005和之上的第二源/漏层1009具备刻蚀选择性。
在生长第一源/漏层1005、沟道层1007和第二源/漏层1009时，可以对它们进行原位掺杂，以将它们掺杂为所需的导电类型和掺杂浓度。例如，在形成n型FET的情况下，可以利用As或P等n型杂质将第一源/漏层1005和第二源/漏层1009掺杂为n型，掺杂浓度可以为约1E19-2E21cm-3；在形成p型FET的情况下，可以利用B或In等p型杂质将将第一源/漏层1005和第二源/漏层1009掺杂为p型，掺杂浓度可以为约1E19-5E20cm-3。沟道层1005可以未有意掺杂，或轻掺杂以调节器件阈值电压(Vt)。在形成隧穿FET的情况下，第一源/漏层1005和第二源/漏层1009可以被掺杂为相反的导电类型。当然，掺杂方式不限于原位掺杂，也可以通过离子注入等其他方式来进行。
另外，在如下所述形成另外的源/漏层的情况下，在该阶段中第一源/漏层1005和第二源/漏层1009可以并不有意掺杂。
根据本公开的另一实施例，第一源/漏层1005、沟道层1007和第二源/漏层1009可以包括相同的半导体材料如Si，但是不同地掺杂，以实现所需的刻蚀选择性。例如，第一源/漏层1005和第二源/漏层1009可以相对重掺杂(例如，对于n型掺杂浓度为约1E19-5E21cm-3，对于p型掺杂浓度为约1E19-5E20cm-3)，而沟道层1007可以未有意掺杂或相对轻掺杂。重掺杂的Si与非掺杂或轻掺杂的Si相对于彼此可以具有刻蚀选择性。
在第二源/漏层1009上，可以形成硬掩模层。硬掩模层可以包括叠层结构，例如第一子层1011和第二子层1013。第一子层1011可以用于保护和/或刻蚀停止等目的，例如可以包括氧化物(例如，氧化硅)，厚度为约2-5nm，可以通过淀积或热氧化形成(热氧化形成的氧化物质量较好)。第二子层1013可以用于掩模和/或隔离等目的，例如可以包括氮化物(例如，氮化硅)或低k电介质材料(例如，碳化硅基材料)，厚度为约10-100nm，可以通过淀积形成。
接下来，可以限定器件的有源区。例如，这可以如下进行。
如图2(a)和2(b)所示，可以在硬掩模层上形成光刻胶1015。通过光刻(曝光和显影)将光刻胶1015构图为所需形状(在该示例中，大致矩形)。当然，光刻胶1015的图案不限于矩形，而可以是其他各种合适的形状，例如圆形、椭圆形、方形等。例如，在圆形的情况下，可以形成纳米线器件；而在矩形的情况下，可以形成纳米片器件。
可以将光刻胶1015的图案随后转移到硬掩模层中，并继而转移到下方的半导体层中。具体地，如图3所示，可以构图后的光刻胶1015为掩模，依次对硬掩模层(1013、1011)、第二源/漏层1009、沟道层1007和第一源/漏层1005进行选择性刻蚀如反应离子刻蚀(RIE)。在该示例中，还对接触层1003进行选择性刻蚀如RIE，但并未刻蚀到接触层1003的底面处。这样，接触层1003有一部分仍然在硬掩模层限定的范围之外延伸，以便随后可以相对容易地制作到其的接触部。在接触层1003中形成了槽，随后可以在这些槽中形成浅槽隔离(STI)。刻蚀后第二源/漏层1009、沟道层1007和第一源/漏层1005形成柱状(在本示例中，截面为矩形的六面体柱状)，限定了有源区。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。之后，可以去除光刻胶1015。当前，有源区中各层的外周侧壁与硬掩模层的外周侧壁基本上共面，在后继工艺中，还可以对有源区中层的形状按照需要进行调整(例如，使其侧壁凹入)。
在接触层1003中形成的槽中，可以填充电介质材料，以形成STI。例如，可以在图3所示的结构(去除光刻胶1015)上淀积氧化物，淀积的氧化物的顶面可以高于硬掩模层的顶面。对氧化物进行平坦化处理例如化学机械抛光(CMP)(可以硬掩模层如第二子层1013为停止层)，并回蚀(例如，湿法腐蚀、气相刻蚀、气相HF等)，来形成STI 1017，如图4所示。所形成的STI 1017围绕有源区。在此，回蚀后STI 1017的顶面可以高于接触层1003的顶面，以避免随后可能在接触层1003的表面上生长牺牲栅。另外，回蚀后STI 1017的顶面可以低于沟道层1007的底面，以露出沟道层1007的整个侧壁从而随后可以在沟道层1007的整个侧壁上生长牺牲栅。
如上所述，为避免牺牲栅生长在源/漏层的表面上，可以在源/漏层的表面上形成生长抑制层。
为此，如图5所示，可以使第一源/漏层1005和第二源/漏层1009的外周侧壁相对于硬掩模层的外周侧壁凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。这可以通过相对于沟道层1007，进一步选择性刻蚀第一源/漏层1005和第二源/漏层1009例如约2-5nm来实现。如上所述，由于沟道层1007与第一源/漏层1005和第二源/漏层1009之间的刻蚀选择性，可以实现这种选择性刻蚀。
选择性刻蚀可以使用原子层刻蚀(ALE)的方法进行精确可控的刻蚀。例如，在第一源/漏层1005和第二源/漏层1009包括SiGe而沟道层1007包括Si的情况下，可以通过热氧化在第一源/漏层1005和第二源/漏层1009的表面上形成SiGeO，并去除SiGeO。可以通过重复热氧化和去除SiGeO来对第一源/漏层1005和第二源/漏层1009进行选择性刻蚀。或者，在第一源/漏层1005和第二源/漏层1009包括重掺杂的Si而沟道层1007包括未掺杂或轻掺杂的Si的情况下，可以通过TMAH溶液(对于n型掺杂的源/漏层)或者由HF、HNO3和H2O组成的酸液(对于p型掺杂的源/漏层)来腐蚀第一源/漏层1005和第二源/漏层1009。
然后，如图6所示，可以在第一源/漏层1005和第二源/漏层1009的外周侧壁相对于硬掩模层的外周侧壁的凹入中形成生长抑制层1019。生长抑制层1019可以与沟道层1007具有不同的表面特性，从而某一种材料可以在沟道层1007的表面上生长，而不会或基本上不会在生长抑制层1019的表面上生长。例如，生长抑制层1019可以包括电介质材料如SiC或氮氧化物。可以通过在图5所示的结构上淀积一层电介质材料，并对其进行回蚀如竖直方向的RIE来形成生长抑制层1019。为充分填充上述凹入，淀积的电介质材料的厚度大于之前对源/漏层的刻蚀深度，例如为约3-7nm。这样，生长抑制层1019可以填充于上述凹入中，自对准于源/漏层，从而充分覆盖源/漏层的表面，而露出沟道层的表面。
如图6所示，通过以上处理，当前暴露在外的所有表面中，仅沟道层1007的表面是半导体晶体的表面。于是，如图7所示，可以通过选择性外延生长，在沟道层1007的表面上生长第一牺牲栅1021。由于选择性外延生长，第一牺牲栅1021可以只在沟道层1007的表面上生长，而没有或基本没有生长在其他表面上。因此，第一牺牲栅1021可以自对准于沟道层1007。
第一牺牲栅1021可以包括相对于沟道层1007具有刻蚀选择性的半导体材料例如SiGe。由于从沟道层1007的表面以沟道层1007为种子进行生长，因此第一牺牲栅1021的至少一部分表面(例如，图7中所示的倾斜表面)可以沿着沟道层的半导体晶体的晶面。于是，生长的第一牺牲栅1021可以呈现如图7所示的形状，即，其在竖直方向上的厚度随着靠近沟道层先逐渐增大而后逐渐缩小的形状。
随后，可以将第一牺牲栅1021替换为栅堆叠。根据本公开的实施例，为了避免随后在生长另外的源/漏层的情况下在第一牺牲栅1021上也进行生长，或在替换牺牲栅的过程中对源/漏层(在该示例中，第一牺牲栅1021和源/漏层均为SiGe)可能造成的损伤，可以首先将第一牺牲栅1021替换为能抑制半导体材料的生长或相对于源/漏层(以及沟道层)具有高选择刻蚀性的第二牺牲栅，例如电介质材料。
为实现这种替换，可以绕第一牺牲栅1021的外周形成例如电介质的材料层来保持第一牺牲栅1021的位置。在此，第一牺牲栅1021面向沟道层1007一侧是主要的，因为这决定了第一牺牲栅1021(以及随后将之替换的第二牺牲栅和栅堆叠)与沟道层1007之间的相对位置关系。因此，该材料层至少环绕第一牺牲栅1021靠近沟道层1007一侧的端部外周。另外，该材料层还需要露出第一牺牲栅1021的部分表面，例如远离沟道层1007一侧的至少部分侧壁，以便随后进行替换处理。
有鉴于此，以侧墙形式来形成这种材料层是有利的。如图8所示，可以在图7所示的结构上，以大致共形的方式淀积材料层如SiC，并沿竖直方向对淀积的材料层进行RIE，以去除其横向延伸部分，并留下其竖直延伸部分，从而得到侧墙1023。在此，侧墙1023的厚度(在图中水平方向上的尺寸)不大于第一牺牲栅1021的厚度(在图中水平方向上的尺寸)，从而露出第一牺牲栅1021远离沟道层1007一侧的侧壁。
在该示例中，侧墙1023的厚度与第一牺牲栅1021的厚度大致相同，于是可以基本上保持整个第一牺牲栅1021的位置。但是，本公开不限于此。例如，侧墙1023的厚度可以小于第一牺牲栅1021的厚度，从而侧墙1023的侧壁甚至可以处于图8中虚线所示位置的内侧。这种情况下，侧墙1023可以仅保持第一牺牲栅1021的(靠近沟道层一侧)一部分的位置。
接着，如图9所示，可以将第一牺牲栅1021替换为第二牺牲栅1025。例如，可以通过选择性刻蚀，去除第一牺牲1021，然后在由于第一牺牲栅1021的去除而在侧墙1023中留下的空间内填充电介质材料如氮氧化物来形成第二牺牲栅1025。填充可以通过淀积然后回蚀来实现。在该示例中，由于第一牺牲栅1021的形状，将其去除后留下的空间中部大而开口小，因此第二牺牲栅1025可能形成中空结构。当然，本公开不限于此。通过具有良好填充特性的淀积工艺，第二牺牲栅1025可以为实心结构。另外，在侧墙1023的侧壁处于图8中虚线所示位置的内侧的情况下，第一牺牲栅1021去除后留下的空间呈现向着沟道层1007一侧渐缩的形状，于是第二牺牲栅1025也可以是这种形状，并且也可以实心结构。
之后，可以将第二牺牲栅1025替换为栅堆叠。当然，如果随后不生长另外的源/漏层或者如果第一牺牲栅相对于源/漏层和沟道层具有足够的刻蚀选择性，则可以省略将其替换为第二牺牲栅的操作。在这种情况下，以下描述中的第二牺牲栅可以改变为第一牺牲栅。
另外，根据本公开的实施例，为了改进器件性能，还可以在源/漏层的外周形成另外的源/漏层。
为此，如图10所示，可以通过选择性刻蚀，去除侧墙1023和生长抑制层1019(在该示例中，均为SiC)，于是露出了第一源/漏层1005和第二源/漏层1009的侧壁。在第一源/漏层1005和第二源/漏层1009的侧壁上，可以通过选择性外延生长，形成另外的源/漏层1027。此时，由于第二牺牲栅1025为电介质材料，因此可以避免从第二牺牲栅1025的表面生长另外的源/漏层1027。由于选择性外延生长，另外的源/漏层1027也可以自对准于第一源/漏层1005和第二源/漏层1009。
另外的源/漏层1027可以包括与第一源/漏层1005和第二源/漏层1009相同的半导体材料如Si，也可以包括不同的半导体材料例如以便实施应力工程。例如，对于p型器件，另外的源/漏层1027可以包括SiGe以便向沟道层1007施加压应力；对于n型器件，另外的源/漏层1027可以包括SiGe以便向沟道层1007施加拉应力。在生长过程中，可以将另外的源/漏层1027掺杂为所需的导电类型和掺杂浓度。例如，在形成n型FET的情况下，可以利用As或P等n型杂质将另外的源/漏层1027掺杂为n型，掺杂浓度可以为约1E19-2E21cm-3；在形成p型FET的情况下，可以利用B或In等p型杂质将将另外的源/漏层1027掺杂为p型，掺杂浓度可以为约1E19-5E20cm-3。可以在例如约800-1050℃下进行退火，以激活注入的杂质，而且在第一源/漏层1005和第二源/漏层1009之前并未掺杂的情况下可以将杂质驱入第一源/漏层1005和第二源/漏层1009中。
另外，在生长另外的源/漏层1027之前，可以先对第一源/漏层1005和第二源/漏层1009进行选择性刻蚀。例如，这可以增强沟道中因另外的源/漏层而产生的应力，并因此可以提高器件开态电流。
当然，也可以不形成另外的源/漏层。这种情况下，在之前结合图1描述的生长源/漏层的过程中，可以将源/漏层原位掺杂为所需的导电类型和掺杂浓度。
之后，可以进行第二牺牲栅1025的替换。如上所述，需要形成材料层(例如，如上所述的侧墙)来保持第二牺牲栅1025的位置。例如，如图11所示，可以形成例如SiC的侧墙1029。在图11中，仅示出了第二牺牲栅1025上方的侧墙1029(这是因为在该示例中，在第二牺牲栅1025下方，可以由下述STI 1017′来保持第二牺牲栅1025的位置)，但是侧墙1029也可能形成在第二牺牲栅1025下方。尽管在该示例中侧墙1029的厚度与第二牺牲栅1025的厚度大致相同，但是如上所述，侧墙1029的厚度可以小于第二牺牲栅1025的厚度。
另外，为了随后易于制造到栅堆叠(其中的栅导体层)的接触部，可以使栅堆叠延伸超出硬掩模层限定的范围。为此，可以使STI 1017的顶面抬升(标示为1017′)为至少围绕第二牺牲栅1025靠近沟道层一侧的端部的下侧表面，例如其顶面不低于沟道层1007的底面，从而STI1017′与侧墙1029两者可以至少围绕第二牺牲栅1025靠近沟道层一侧的端部的整个外周，并露出第二牺牲栅1025远离沟道层一侧的至少部分侧壁。例如，可以通过在STI1017上淀积氧化物，对淀积的氧化物进行平坦化处理如CMP(可以停止于硬掩模层)，并对平坦化后的氧化物进行回蚀(例如，湿法腐蚀或气相刻蚀)，来形成STI 1017′。
随后，可以进行替代栅工艺。例如，如图12所示，可以通过选择性刻蚀，去除第二牺牲栅1025，以释放其占据的空间。之后，可以形成栅堆叠。例如，可以在图11所示的结构(去除第二牺牲栅1025)上依次淀积栅介质层1031和栅导体层1033。栅介质层1031可以大致共形的方式来形成，厚度例如为约2-7nm。栅导体层1033可以充分填充由于第二牺牲栅1025的去除而释放的空间(如前所述，基于第二牺牲栅1025的形状，可能具有中空结构)，例如顶面超过硬掩模层的顶面。对所淀积的栅导体层1033以及可选地栅介质层1031进行回蚀。在回蚀之前，可以对栅导体层1033进行平坦化处理如CMP(可以停止于硬掩模层)。回蚀可以通过沿竖直方向进行RIE来进行。回蚀后栅导体层1033的顶面可以低于第二源/漏层1009的顶面，例如在沟道层1007的顶面附近。
例如，栅介质层1031可以包括高k栅介质如HfO2；栅导体层1033可以包括金属栅导体。另外，在栅介质层1031和栅导体层1033之间，还可以形成功函数调节层(大致共形方式)。在形成栅介质层1031之前，还可以形成例如热氧化物的界面层。
这样，栅堆叠在其靠近沟道层一侧的端部占据了由于第二牺牲栅1025的去除而释放的空间，并因此自对准于沟道层1007。
根据本公开的其他实施例，在去除牺牲栅1025之后且在形成栅堆叠之前，还可以对沟道层1007进行进一步选择性刻蚀，以使其变细(因此相对于硬掩模层向内凹入)，以提升器件性能。这种情况下，栅堆叠的端部还可以包括与沟道层1007的被刻蚀部分相对应的部分，但仍然自对准于沟道层1007。
可以对栅导体层1033进行构图，以形成着落垫。例如，如图13所示，可以利用光刻胶1035遮蔽一部分栅导体层1033，并以光刻胶1035以及侧墙1029为掩模，对栅导体层1033(以及可选地栅介质层1031)进行选择性刻蚀如竖直方向的RIE。于是，栅导体层1033除了占据由于第二牺牲栅1025的去除而释放的空间的部分以及被光刻胶1035遮蔽的部分之外，均可以被去除。这样，栅导体层1033具有基本上与由于第二牺牲栅1025的去除而释放的空间相同的形状，除了包括与光刻胶1035相对应的延伸部分(可以是条状，随后用作着落垫)之外。
这里需要指出的是，栅导体层1033的延伸部分可以增加到栅导体层1033的接触部的制造裕度，但并不是必要的。例如，随后到栅导体层的接触部可以直接从侧墙1029上方延伸穿过侧墙1029而接触栅导体层1033。这种情况下，可以直接以侧墙1029为掩模对栅导体层进行选择性刻蚀，这样栅导体层可以具有与由于第二牺牲栅1025的去除而释放的空间基本上相同的形状。
接下来，可以形成各种接触部。例如，如图14所示，可以在图13所示的结构(去除光刻胶1035)上形成层间电介质层1037。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1037。在层间电介质层1037中，可以形成到第二源/漏层1009的接触部1039-1、到接触层1003并因此到第一源/漏层1005的接触部1039-2以及到栅导体层1033的接触部1039-3。这些接触部可以通过刻蚀孔洞，并在其中填充导电材料如金属来形成。在这些接触部中，到第二源/漏层1009的接触部1039-1可以大致位于有源区中心，并竖直延伸至第二源/漏层1009；到第一源/漏层1005的接触部1039-2可以位于硬掩模层外侧，竖直延伸至接触层1003；到栅导体层1033的接触部1039-3可以位于上述着落垫之处，并竖直延伸至栅导体层1033。为避免彼此之间的相互干扰，到栅导体层的接触部1039-3与到第一源/漏层1005的接触部1039-2可以相对于到第二源/漏层1009的接触部1039-1分处于相对的两侧(图中左右两侧)。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，可以基于这样的半导体器件形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (28)

1.一种半导体器件，包括：
衬底；
在衬底上竖直延伸的有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；
绕沟道层的至少部分外周侧壁形成的栅堆叠，
其中，栅堆叠的面向所述沟道层的侧壁与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围，且栅堆叠在靠近沟道层一侧的一部分呈现随着靠近所述栅堆叠的面向所述沟道层的侧壁而渐缩的形状。
2.根据权利要求1所述的半导体器件，其中，栅堆叠的所述部分呈现随着靠近所述栅堆叠的面向所述沟道层的侧壁先逐渐增大而后逐渐缩小的形状。
3.根据权利要求1或2所述的半导体器件，其中，栅堆叠的所述部分是栅堆叠靠近沟道层一侧的端部。
4.根据权利要求1或2所述的半导体器件，其中，栅堆叠的所述部分的至少部分表面实质上沿着沟道层的晶面方向延伸。
5.根据权利要求1所述的半导体器件，其中，
第一源/漏层包括第一子层以及绕第一子层的外周形成的第二子层，
第二源/漏层包括第三子层以及绕第三子层的外周形成的第四子层，
其中，第一子层、沟道层和第三子层在竖直方向上实质上中心对准。
6.根据权利要求5所述的半导体器件，其中，第一子层、第三子层的外周侧壁相对于沟道层的外周侧壁向内凹入，而第二子层、第四子层的外周侧壁相对于沟道层的外周侧壁向外凸出。
7.根据权利要求5或6所述的半导体器件，其中，第一子层和第三子层的外周侧壁在竖直方向上实质上对准。
8.根据权利要求1或2所述的半导体器件，还包括：
在栅堆叠的上方形成的侧墙。
9.根据权利要求2所述的半导体器件，其中，栅堆叠包括栅介质层和在栅介质层上形成的栅导体层，其中在所述部分处栅导体层在内部包括空隙。
10.一种半导体器件，包括：
衬底；
在衬底上竖直延伸的有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；
在有源区的顶部上形成的硬掩模层，其中，硬掩模层的外周侧壁与沟道层的外周侧壁在竖直方向上实质上对准；以及
绕沟道层的至少部分外周侧壁形成的栅堆叠，其中，栅堆叠的面向所述沟道层的侧壁与沟道层的外周侧壁对准从而在竖直方向上占据实质上相同的范围。
11.根据权利要求10所述的半导体器件，其中，
第一源/漏层包括第一子层以及绕第一子层的外周形成的第二子层，
第二源/漏层包括第三子层以及绕第三子层的外周形成的第四子层，
其中，第一子层、沟道层、第三子层和硬掩模层在竖直方向上实质上中心对准，第一子层、第三子层的外周侧壁相对于硬掩模层的外周侧壁向内凹入，而第二子层、第四子层的外周侧壁相对于硬掩模层的外周侧壁向外凸出。
12.根据权利要求10所述的半导体器件，还包括：
设于有源区下方与第一源/漏层相接的接触层，其中，接触层延伸超出硬掩模层的外周侧壁。
13.根据权利要求10所述的半导体器件，其中，栅堆叠靠近沟道层一侧的端部呈现随着靠近所述栅堆叠的面向所述沟道层的侧壁而渐缩的形状。
14.根据权利要求13所述的半导体器件，其中，栅堆叠靠近沟道层一侧的端部呈现随着靠近所述栅堆叠的面向所述沟道层的侧壁先逐渐增大而后逐渐缩小的形状。
15.根据权利要求13或14所述的半导体器件，其中，栅堆叠靠近沟道层一侧的端部的至少部分表面实质上沿着沟道层的晶面方向延伸。
16.根据权利要求14所述的半导体器件，其中，栅堆叠包括栅介质层和在栅介质层上形成的栅导体层，其中在所述端部处栅导体层在内部包括空隙。
17.一种制造半导体器件的方法，包括：
在衬底上设置第一源/漏层、沟道层和第二源/漏层的叠层并在叠层上形成硬掩模层；
将硬掩模层的图案转移到所述叠层中；
使第一源/漏层和第二源/漏层的外周侧壁相对于硬掩模层的外周侧壁向内凹入；
在硬掩模层下方在第一源/漏层和第二源/漏层的外周侧壁上形成生长抑制层；
在沟道层的外周侧壁上通过选择性外延生长来形成牺牲栅；
环绕牺牲栅形成电介质层，该电介质层至少部分地露出牺牲栅远离所述叠层一侧的侧壁；
通过选择性刻蚀去除牺牲栅；以及
在去除牺牲栅留下的空间中形成栅堆叠。
18.根据权利要求17所述的方法，其中，生长抑制层包括电介质层。
19.根据权利要求17所述的方法，其中，沟道层包括与第一源/漏层、第二源/漏层不同的半导体材料。
20.根据权利要求17所述的方法，其中，沟道层包括与第一源/漏层、第二源/漏层相同的半导体材料。
21.根据权利要求17所述的方法，其中，在去除牺牲栅之后且在形成栅堆叠之前，该方法还包括：进一步选择性刻蚀沟道层。
22.根据权利要求17所述的方法，其中，形成牺牲栅包括：
在沟道层的外周侧壁上选择性外延生长半导体材料的预备牺牲栅；
在所述叠层和硬掩模层的侧壁上形成侧墙，所述侧墙至少部分地露出预备牺牲栅远离所述叠层一侧的侧壁；
通过选择性刻蚀去除预备牺牲栅；
在所述侧墙中由于去除预备牺牲栅而留下的空间中形成电介质材料的牺牲栅。
23.根据权利要求17所述的方法，其中，环绕牺牲栅形成电介质层包括：
在牺牲栅上方形成电介质材料的侧墙；以及
在衬底上形成电介质材料的隔离层，隔离层的顶面不低于沟道层的底面。
24.根据权利要求17或22所述的方法，其中，在形成牺牲栅之后且在环绕牺牲栅形成电介质层之前，该方法还包括：
去除生长抑制层；
在第一源/漏层和第二源/漏层的外周侧壁上外延生长另一半导体层。
25.根据权利要求24所述的方法，其中，所述另一半导体层能够向沟道层施加应力。
26.一种电子设备，包括至少部分地由如权利要求1至16中任一项所述的半导体器件形成的集成电路。
27.根据权利要求26所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
28.根据权利要求26所述的电子设备，其中，该电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
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