CN111106165A - U形沟道半导体器件及其制造方法及包括其的电子设备 - Google Patents

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Abstract

公开了一种U形沟道半导体器件及其制造方法及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：衬底上竖直延伸且在平面图中呈U形的沟道部；分处于沟道部上下两端且沿着U形沟道部的源/漏部；以及在所述U形的内侧与沟道部交迭的栅堆叠。

Description

U形沟道半导体器件及其制造方法及包括其的电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及具有U形沟道的半导体器件及其制造方法及包括这种半导体器件的电子设备。
背景技术
随着半导体器件的不断小型化，提出了各种结构的器件例如鳍式场效应晶体管(FinFET)、多桥沟道场效应晶体管(MBCFET)等。但是，这些器件在增加集成密度和增强器件性能方面由于器件结构的限制改进的空间仍然不能满足要求。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有U形沟道的半导体器件及其制造方法及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底上竖直延伸且在平面图中呈U形的沟道部；分处于沟道部上下两端且沿着U形沟道部的源/漏部；以及在所述U形的内侧与沟道部交迭的栅堆叠。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；将所述堆叠构图为沿第一方向延伸的条形；在构图为条形的所述堆叠的侧壁上形成第一有源层；在构图为条形的所述堆叠中形成按第一方向延伸的条形开口，从而所述堆叠呈环状；通过开口，将第二材料层替换为假栅；在假栅的上下两侧形成源/漏部；通过开口，去除假栅；以及在开口内形成栅堆叠，所述栅堆叠的外沿嵌入到由于假栅的去除而留下的空间中。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件。
根据本公开的实施例，提出了一种新型结构的半导体器件，可以具有高性能和高密度的优点。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至23示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段，
其中，图3(a)、4、5(a)、6(a)、9(a)、11(a)、15(a)、21(a)是俯视图，图1、2、3(b)、5(b)、6(b)、7(a)、7(b)、8、9(b)、10、11(b)、12(a)、13、14(a)、15(b)、16(a)、17(a)、18(a)、19(a)、20(a)、21(b)、22(a)、23是沿AA′线的截面图，图11(c)、12(b)、14(b)、15(c)、16(b)、17(b)、18(b)、19(b)、20(b)是沿BB′线的截面图，图22(b)是沿CC′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种竖直型半导体器件，具有在衬底上竖直(例如，沿大致垂直于衬底表面的方向)设置的有源区。沟道部可以在平面图(例如，从衬底上方观察的俯视图)中呈U形，从而沟道部可以是U形纳米片的形式，且因此这种器件可以称作U形纳米片场效应晶体管(U-shaped nano-sheet FET，USNFET)。通过U形沟道部，可以增加沟道宽度。如下所述，U形纳米片可以通过外延生长形成，因此可以是一体的单片，且可以具有实质上均匀的厚度。
该半导体器件还可以包括分别设置在沟道部上下两端的源/漏部。源/漏部可以沿着沟道部设置，从而在平面图中也可以呈U形。根据实施例，源/漏部可以相对于沟道部向着U形的内侧伸出，从而源/漏部和沟道部在截面图中呈C形。该C形可以有助于限定容纳栅堆叠的空间。
源/漏部可以具有一定的掺杂。例如，对于p形器件，源/漏部可以具有p型掺杂；对于n型器件，源/漏部可以具有n型掺杂。源/漏部的掺杂轮廓可以具有与栅堆叠交迭的端部，以降低外电阻。沟道部可以具有一定的掺杂，以调整器件的阈值电压。或者，该半导体器件可以是无结器件，其中沟道部与源/漏部可以具有相同导电类型的掺杂。或者，该半导体器件可以是隧穿型器件，其中沟道部两端的源/漏部可以具有彼此相反的掺杂类型。
沟道部可以包括单晶半导体材料。当然，源/漏部也可以包括单晶半导体材料。例如，它们都可以通过外延生长来形成。
这种半导体器件例如可以如下制造。
根据实施例，可以在衬底上设置第一材料层、第二材料层和第三材料层的堆叠。第一材料层可以限定下端源/漏部的位置，第二材料层可以限定栅堆叠的位置，第三材料层可以限定上端源/漏部的位置。可以通过衬底例如衬底的上部来提供第一材料层。或者，可以在衬底上通过例如外延生长，依次形成第一材料层、第二材料层和第三材料层。如果在以下直接将第一材料层和第三材料层用作源/漏部，则它们在外延生长同时还可以原位掺杂。
可以将该堆叠构图为沿第一方向延伸的条形。在条形的堆叠的侧壁上，可以形成第一有源层。第一有源层可以限定沟道部。由于绕条形堆叠的侧壁形成，故而第一有源层在平面图中可以呈闭合图案，例如环形如矩形环或者是圆角矩形环。可以基于这种闭合图案的第一有源层形成两个器件，从而每个器件的沟道部可以呈U形。当然，基于一个闭合图案形成单个器件也是可能的。
栅堆叠可以形成在环形图案的内侧。为此，可以在条形堆叠中形成开口，以在环形图案内侧留出空间。开口也可以大致沿第一方向延伸，从而使上述堆叠呈环形。这有利于形成沿着沟道部的源/漏部。可以通过如此形成的开口，将第二材料层替换为栅堆叠。
为便于源/漏部的形成，例如通过掺杂第一材料层和第三材料层(特别是它们在形成时并未掺杂的情况下)来形成源/漏部，或者如下所述另外生长第二有源层来形成源/漏部，可以先形成假栅。例如，可以经上述开口，通过选择性刻蚀去除第二材料层，这样在第一材料层和第二材料层之间留下空间。可以在该空间中形成假栅。假栅覆盖了第一有源层处于第一材料层和第二材料层之间的部分。
可以在假栅的上下两侧形成源/漏部。例如，可以通过对第一材料层和第三材料层进行掺杂，来形成源/漏部。这种掺杂可以通过固相掺杂剂源层来实现。或者，可以至少部分地去除第一材料层和第三材料层(乃至全部去除，从而露出第一有源层)，并在假栅的上下两侧生长第二有源层。第二有源层在生长时可被原位掺杂。可以通过退火来激活杂质，从而杂质可以扩散进入第一有源层中，并可以与假栅的端部有一定的交迭。
之后，可以通过替代栅工艺，将假栅替换为栅堆叠。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至23示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段。
如图1所示，提供衬底1001(其上部可以形成上述的第一材料层)。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
在衬底1001中，可以形成阱区。如果要形成p型器件，则阱区可以是n型阱；如果要形成n型器件，则阱区可以是p型阱。阱区例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成。本领域存在多种方式来设置这种阱区，在此不再赘述。
在衬底1001上，可以通过例如外延生长，形成第二材料层1003和第三材料层1005。第二材料层1003可以用来限定栅堆叠的位置，厚度例如为约20nm-50nm。第三材料层1005可以用来限定上端源/漏部的位置，厚度例如为约20nm-200nm。
衬底1001以及之上形成的上述各层中相邻的层相对于彼此可以具有刻蚀选择性。例如，在衬底1001为硅晶片的情况下，第二材料层1003可以包括SiGe(例如，Ge原子百分比为约10％-30％)，第三材料层1005可以包括Si。
如图2所示，在衬底1001中，可以通过隔离部1007例如浅沟槽隔离(STI)，来限定有源区。例如，隔离部1007可以围绕各有源区。在此，隔离部1007可以穿过第二材料层1003和第三材料层1005。
根据实施例，在以下构图中使用了隔墙图形转移技术。为形成隔墙，可以形成芯模图案(mandrel)。具体地，可以在第三材料层1005上，通过例如淀积，形成用于芯模图案的层1011。例如，用于芯模图案的层1011可以包括非晶硅或多晶硅，厚度为约50nm-150nm。另外，为了更好的刻蚀控制，可以通过例如淀积，先形成刻蚀停止层1009。例如，刻蚀停止层1009可以包括氧化物(例如，氧化硅)，厚度为约2nm-10nm。
在用于芯模图案的层1011上，可以通过例如淀积，形成硬掩模层1013。例如，硬掩模层1013可以包括氮化物(例如，氮化硅)，厚度为约50nm-100nm。
可以将用于芯模图案的层1011构图为芯模图案。
例如，如图3(a)和3(b)所示，可以在硬掩模层1013上形成光刻胶1015，并通过光刻将其构图为沿第一方向(图中纸面内的水平方向)延伸的条状。在此，该条状图案被示出为跨过隔离部1007而在隔离部1007的相对两侧上延伸，从而随后可以限定两个器件。但是，本公开不限于此。例如，条状图案可以在隔离部1007限定的区域内延伸，从而可以限定单个器件。
在图3(a)的示例中，条状图案在隔离部1007相对两侧的部分可以具有实质上相同的长度，从而随后得到的两个器件各自的沟道部可以具有实质上相同的沟道宽度。但是，本公开不限于此。例如，根据设计对这两个器件的性能要求，条状图案在隔离部1007相对两侧上的延伸长度可以不同。
在图3(a)的示例中，条状图案被示出为在俯视图中具有矩形形状。但是，本公开不限于此。根据其他实施例，条状图案可以具有其他形状，例如椭圆形状、圆角矩形形状(参见图4)等。
如图5(a)和5(b)所示，可以光刻胶1015作为刻蚀掩模，通过例如反应离子刻蚀(RIE)依次对硬掩模层1013和用于芯模图案的层1011进行选择性刻蚀，将光刻胶的图案转移到硬掩模层1013和用于芯模图案的层1011中。刻蚀可以停止于刻蚀停止层1009。之后，可以去除光刻胶1015。
如图6(a)和6(b)所示，可以在芯模图案1011的侧壁上，形成隔墙(spacer)1017。例如，可以以大致共形的方式淀积一层厚度为约10nm-50nm的氮化物，然后沿竖直方向对淀积的氮化物层进行各向异性刻蚀如RIE(可以停止于刻蚀停止层1009)，以去除其横向延伸部分而留下其竖直延伸部分，从而得到隔墙1017。隔墙1017随后可以用来限定器件有源区的位置。
如图6(a)中的俯视图所示，隔墙1017可以绕着芯模图案1011的侧壁形成，从而呈环形。在该示例中，隔墙1017与硬掩模层1013包括相同的材料(氮化物)，因此在图6(a)的俯视图中它们可以表现为一体。
如图7(a)所示，可以利用硬掩模层1013和隔墙1017，将第三材料层1005、第二材料层1003和衬底1001的上部(第一材料层)构图为脊状结构。例如，可以硬掩模层1013和隔墙1017作为刻蚀掩模，通过例如RIE依次对各层进行选择性刻蚀，将图案转移到下方的层中。刻蚀可以进入衬底1001的阱区中。于是，在隔离部1007的相对两侧，衬底1001的上部、第二材料层1003和第三材料层1005可以分别形成沿第一方向延伸的脊状结构。
可以在脊状结构的侧壁上形成第一有源层，以便随后限定沟道部。为以下构图的方便，可以将第一有源层中充当沟道部的部分形成在隔墙1017下方(可以尽量减少以下构图中针对沟道部设置保护层)。例如，可以对脊状结构进行回蚀，使其外周侧壁相对于隔墙1017的外周侧壁横向凹入。为控制刻蚀深度，可以采用原子层刻蚀(ALE)。然后，可以通过例如选择性外延生长，在脊状结构的侧壁上形成第一有源层1019。由于选择性外延生长，第一有源层1019可以形成在脊状结构的竖直侧壁以及衬底1001的表面上。第一有源层1019随后可以限定沟道部，厚度为例如约3nm-15nm。根据本公开的实施例，第一有源层1019(随后用作沟道部)的厚度可以通过外延生长工艺决定，因此可以更好地控制沟道部的厚度。
在隔离部1007的相对两侧，第一有源层1019的竖直部分可以分别形成与隔墙1017相对应的U形。
在图7(a)中，将第一有源层1019在脊状结构竖直侧壁上的部分的侧壁示出为与隔墙1017的侧壁基本齐平。这可以通过控制回蚀量和外延生长厚度基本相同来实现。但是，本公开不限于此。例如，第一有源层1019在脊状结构竖直侧壁上的部分的侧壁可以相对于隔墙1017的侧壁凹入，或者甚至可能突出。
由于这种外延生长，可以根据设计对器件的性能要求，适当选择第一有源层1019的材料。例如，第一有源层1019可以包括各种半导体材料，例如Si、Ge、SiGe、GaAs、InGaAs等。
在图7(a)的示例中，隔离部1007相对两侧的第一有源层1019可以具有实质上相同的特征(例如，材料、尺寸等)。但是，本公开不限于此。例如，根据设计对隔离部1007相对两侧的两个器件的性能要求，隔离部1007相对两侧的第一有源层1019可以具有不同的特征，例如不同的材料和/或尺寸。这可以通过在一个器件区域中生长第一有源层时遮蔽另一个器件区域来实现。例如，图7(b)示出了隔离部1007相对两侧的第一有源层1019a和1019b可以具有不同的厚度。
为便于随后制作到下端的源/漏部的电接触，可以在第一有源层1019的横向延伸部分中形成接触区。例如，可以通过离子注入，向第一有源层1019的横向延伸部分中注入掺杂剂。掺杂剂的导电类型可以与随后形成的下端接触部的导电类型相同。例如，对于p型器件，可以注入p型掺杂剂如B、BF2或In，浓度为约1E19-1E21cm-3；对于n型器件，可以注入n型掺杂剂如P或As，浓度为约1E19-1E21cm-3。含有掺杂剂(可以通过后继的退火工艺激活)的第一有源层1019的横向延伸部分可以形成接触区(参见图8中的1019c)。由于隔墙1017的存在，离子注入可以基本上不影响第一有源层1019的竖直部分(随后形成沟道部)。
为进一步降低接触电阻，还可以在第一有源层1019的横向延伸部分上形成硅化物。例如，可以利用遮蔽层(例如，隔墙形式的氮氧化物)遮蔽第一有源层1019的竖直延伸部分，然后在第一有源层1019的横向延伸部分上淀积金属如NiPt、Co、Ni、Ti等，并进行退火处理使金属与第一有源层1019的横向延伸部分反应，从而生成硅化物。之后，可以去除未反应的金属，并可以去除遮蔽层。
如图8所示，可以在侧壁上形成有第一有源层1019的脊状结构的周围形成隔离层1021。例如，可以通过淀积，在衬底1001上形成完全覆盖脊状结构的氧化物层，并对淀积的氧化物层进行平坦化处理如化学机械抛光(CMP)(CMP可以停止于芯模图案1011)，来形成隔离层1021。
如图9(a)和9(b)所示，可以通过选择性刻蚀如采用TMAH溶液的湿法刻蚀或采用RIE的干法刻蚀，去除芯模图案1011。这样，在脊状结构上留下环形的隔墙1017。如图9(a)的俯视图所示，隔墙1017在隔离部的相对两侧分别限定了两个彼此相对的U形。
如图10所示，可以利用隔墙1017作为刻蚀掩模，通过例如RIE，依次选择性刻蚀刻蚀停止层1009、第三材料层1005、第二材料层1003以及衬底1001的上部。刻蚀可以进行到衬底1001的阱区中。这样，在隔离部的相对两侧，第三材料层1005、第二材料层1003以及衬底1001的上部分别形成了与隔墙1017相对应的U形。
当然，形成U形图案不限于隔墙图形转移技术，也可以利用光刻胶等通过光刻来进行。
在此，出于外延生长的目的，用于限定栅堆叠位置的第二材料层1003包括半导体材料，这在以下对源/漏部的处理中是不便的。为此，可以将第二材料层1003替换为电介质材料，以形成假栅，以便于后继对源/漏部的处理。
例如，如图11(a)至11(c)所示，可以相对于第一有源层1019、衬底1001和第三材料层1005(在该示例中均为Si)，通过选择性刻蚀，去除第二材料层1003(在该示例中为SiGe)。然后，如图12(a)和12(b)所示，可以在隔墙1017下方由于第二材料层1003的去除而留下的空间中形成假栅1023。假栅1023可以通过淀积然后回蚀的方法来形成。例如，假栅1023可以包括相对于第一材料层、第三材料层和第一有源层具有刻蚀选择性的材料如SiC。
根据实施例，可以使接触区1019c增粗，以降低随后形成的接触部到下端源/漏部的接触电阻。例如，如图13所示，可以通过离子注入，向隔墙1017内侧的衬底1001中注入掺杂剂。掺杂剂的导电类型可以与随后形成的下端接触部的导电类型相同。例如，对于p型器件，可以注入p型掺杂剂如B、BF2或In，浓度为约1E19-1E21cm-3；对于n型器件，可以注入n型掺杂剂如P或As，浓度为约1E19-1E21cm-3。在隔墙1017内外两侧的衬底1001中，先后两次注入的掺杂剂可以通过退火而彼此连接在一起，它们在图中一起被示出为1019c′。
当前，隔离部1007占据了隔墙1017内侧的相当空间，这对于之后向该空间中填充固相掺杂剂源层来说是不利的。可以使隔离部1007下凹(乃至去除)，以释放隔墙1017内侧的空间。为避免刻蚀隔离部1007时对衬底1001的露出表面造成过多影响，如图14(a)和14(b)所示，可以在隔墙1017内侧例如通过淀积然后平坦化(停止于隔墙1017)的方式来填充与隔离部1007相同的电介质材料(在此为氧化物)1007′。然后，如图15(a)至15(c)所示，可以通过遮蔽层如光刻胶1025遮蔽隔墙1017外侧的隔离层1021而露出隔墙1017内侧的电介质1007′，并对露出的电介质1007′以及随后可以露出的隔离部1007回蚀如RIE。在隔墙外侧的隔离层1021相对于电介质1007′和隔离部1007具有刻蚀选择性的情况下，无需光刻胶1025。
另外，如果隔离部1007相对两侧的两个器件各自的下端源/漏部需要彼此连接，则可以将隔墙1017内侧的电介质1007′和隔离部1007去除，以在两个器件之间形成连接区。于是，在隔墙1017内侧，衬底1001的表面露出。之后，可以去除光刻胶1025。可以通过对隔墙1017内侧的衬底1001的露出表面进行掺杂来实现连接器。对衬底1001的表面的掺杂处理可以与对源/漏部的处理一起进行。这里需要指出的是，如果两个器件的下端源/漏部之间无需连接，则可以不将隔离部1007完全去除，而是可以留有一定厚度。
之后，可以形成源/漏部。
如图16(a)和16(b)所示，可以通过例如淀积，在图15(a)至15(c)所示的结构(去除光刻胶)上形成固相掺杂剂源层1027。例如，固相掺杂剂源层1027可以是包含掺杂剂的氧化物。固相掺杂剂源层1027中包含的掺杂剂可以用于掺杂源/漏部以及衬底1001的露出表面，因此可以具有与所需形成的源/漏部相同的导电类型。例如，对于p型器件，固相掺杂剂源层1027可以包含p型掺杂剂如B或In；对于n型器件，固相掺杂剂源层1027可以包含n型掺杂剂如P或As。固相掺杂剂源层1027的掺杂剂的浓度可以为约0.01％-5％。可以通过退火处理，将固相掺杂剂源层1027中的掺杂剂驱入第一材料层和第三材料层中以形成源/漏部S/D，并可以驱入衬底1001的露出表面中以形成将两个器件下端的源/漏部S/D连接在一起的连接区。在源/漏部S/D中，掺杂剂的浓度可以为约1E19-1E21cm-3。之后，可以去除固相掺杂剂源层1027。
根据实施例，掺杂剂还可以被驱入到第一有源层1019中，且优选地进入到第一有源层1019被假栅1023覆盖的部分(限定沟道部)的端部中，从而源/漏部的掺杂轮廓可以与假栅1023(及之后形成的栅堆叠)具有一些交迭，这有助于降低外电阻。
在该示例中，掺杂剂可以从假栅上下两侧分别经由第一材料层和第三材料层被驱入到第一有源层1019中。因此，掺杂剂向第一有源层(更具体地，第一有源层被假栅覆盖的部分)中驱入的程度在假栅的上下表面处可以实质上相同。更具体地，上端的源/漏部S/D与沟道部之间的掺杂界面与假栅的上表面之间的距离可以实质上等于下端的源漏部S/D与沟道部之间的掺杂界面与假栅的下表面之间的距离。该距离例如可以为约2nm-10nm。另外，该距离可以沿着假栅的纵向延伸方向实质上保持不变。
在该示例中，第一材料层通过衬底1001的上部提供。但是，本公开不限于此。例如，第一材料层也可以是衬底1001上的外延层。在这种情况下，第一材料层和第三材料层可以在外延时原位掺杂，而不是利用固相掺杂剂源层进行掺杂。
另外，在该示例中，直接基于第一材料层和第三材料层形成源/漏部S/D。但是，本公开不限于此。
例如，如图17(a)和17(b)所示，可以通过选择性刻蚀，至少部分地回蚀第一材料层和第三材料层。回蚀可以进行到第一有源层中，但优选地在假栅上下两侧留有一定厚度的半导体层(第一材料层、第三材料层，或者第一有源层)，以用作随后外延生长的种子层。之后，可以通过选择性外延生长，在假栅上下两侧形成第二有源层1033。第二有源层1033可以在生长时被原位掺杂。另外，可以进行退火处理，以激活掺杂剂，并可以将掺杂剂驱入到第一有源层中，使得如上所述源/漏部的掺杂轮廓可以与假栅1023(及之后形成的栅堆叠)具有一些交迭。
在此，同样示出了连接区。由于并未如上所述形成固相掺杂剂源层，连接区的中部(参见图15(b))可以通过另外的离子注入来形成。
在此，可以选择第二有源层1033的材料，例如与第一有源层具有不同晶格常数的半导体材料，以便将随后在第一有源层中形成的沟道区施加应力，以增强器件性能。例如，对于p型器件，第二有源层1033可以包括SiGe(Ge的原子百分比例如为约0-75％)，当Ge的原子百分比大于0时可以向沟道部施加压应力；对于n型器件，第二有源层1033可以包括Si∶C(C的原子百分比例如为约0-3％)，当C的原子百分比大于0时可以向沟道部施加拉应力。
另外，生长的第二有源层1033在截面图中可以呈现向着内侧渐缩的形状，例如大致梯形。这有助于降低源/漏部与栅堆叠之间的电容。
接下来，可以进行替代栅工艺，以将假栅替换为栅堆叠。
如图18(a)和18(b)所示，可以在隔墙1017内侧形成隔离层1039。例如，可以通过淀积电介质材料如氧化物，以完全填满隔墙1017内侧的空间。然后可以对淀积的电介质材料进行平坦化处理如CMP，CMP可以停止于隔墙1017。在淀积的电介质材料与隔离层1021包含相同材料如氧化物的情况下，可以形成遮蔽层如光刻胶1037，以遮蔽隔墙1017外侧的隔离层1021。之后，可以对淀积的电介质材料进行回蚀。在隔墙1017内侧的空间底部留下一定厚度的电介质材料，形成隔离层1039。隔离层1039可以遮蔽下端的源/漏部，例如其顶面(略)高于假栅的底面，但又充分露出假栅的侧壁，以便随后去除假栅及填充栅堆叠。之后，可以去除光刻胶1037。
图19(a)和19(b)示出了在图17(a)和17(b)所示的另外形成第二有源层1033的情况下形成隔离层1039的示例。
然后，如图20(a)和20(b)所示，可以通过选择性刻蚀，去除假栅，并在隔墙1017内侧形成栅堆叠。例如，可以通过淀积，以大致共形的方式形成栅介质层1041，并向剩余空间中填充栅导体层1043。可以对填充的栅导体层1043进行平坦化处理如CMP，CMP可以停止于隔墙1017。然后，可以回蚀栅导体层1043，以使其顶面低于原先假栅的顶面，以降低源/漏部与栅堆叠之间的电容。通过这种方式，所形成的栅堆叠的端部嵌入到先前假栅所在的空间中，与第一有源层相交迭，从而在第一有源层中限定沟道部。另外，在平面图中，栅堆叠可以在隔离层1039上遍及隔墙1017内侧的几乎整个空间。
例如，栅介质层1041可以包括高k栅介质如HfO2，厚度例如为约1nm-5nm。在形成高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如原子层淀积(ALD)形成的氧化物，厚度为约0.3nm-1.5nm。栅导体层1043可以包括功函数调节金属如TiN、TaN、TiAlC等和栅导电金属如W等。
可以根据器件设计，如图21(a)和21(b)所示，通过例如光刻，将栅导体层1043在两个器件之间断开。于是，栅导体层分为分别用于两个器件的栅导体层1043a和1043b，并与栅介质层1041相结合而限定分别用于两个器件的栅堆叠。
至此，完成了器件基础结构的制作。随后，可以制作各种接触部、互连结构等。
例如，如图22(a)和22(b)所示，可以通过例如淀积然后平坦化的方式，向隔墙1017内侧的空间中填充电介质材料如氧化物(与之前的隔离层一起示出为1021′)。如图22(b)所示，之前形成的隔离部1007仍留于隔墙1017下方。然后，如图23所示，可以在隔离层1021′中形成接触孔，并在接触孔中填充导电材料如金属，形成接触部1045。接触部1045可以包括到各器件的源/漏部的接触部以及到栅导体的接触部。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，可以基于这样的半导体器件形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (37)

1.一种半导体器件，包括：
衬底上竖直延伸且在平面图中呈U形的沟道部；
分处于沟道部上下两端且沿着U形沟道部的源/漏部；以及
在所述U形的内侧与沟道部交迭的栅堆叠。
2.根据权利要求1所述的半导体器件，其中，沟道部沿着所述U形具有实质上相同的厚度。
3.根据权利要求1所述的半导体器件，其中，所述U形具有圆拐角。
4.根据权利要求1所述的半导体器件，其中，沟道部具有彼此相对的第一外侧面和第二外侧面以及第一外侧面与第二外侧面之间的第三外侧面，第一外侧面、第二外侧面和第三外侧面均实质上平坦。
5.根据权利要求4所述的半导体器件，其中，第一外侧面和第二外侧面实质上平行延伸。
6.根据权利要求1所述的半导体器件，其中，源/漏部相对于沟道部向着所述U形的内侧伸出，从而源/漏部和沟道部在截面图中呈C形。
7.根据权利要求6所述的半导体器件，其中，栅堆叠靠近沟道部的端部嵌于所述C形内。
8.根据权利要求6所述的半导体器件，沟道部上端的源/漏部的上表面实质上平坦，下表面实质上平坦。
9.根据权利要求6所述的半导体器件，其中，源/漏部在截面图中具有朝向所述U形的内侧渐缩的形状。
10.根据权利要求1所述的半导体器件，其中，上端的源/漏部与沟道部之间的掺杂界面与栅堆叠靠近沟道部一侧的端部的上表面之间的距离实质上等于下端的源漏部与沟道部之间的掺杂界面与栅堆叠靠近沟道部一侧的端部的下表面之间的距离。
11.根据权利要求10所述的半导体器件，其中，所述距离为2nm-10nm。
12.根据权利要求1所述的半导体器件，其中，源/漏部的掺杂轮廓具有与栅堆叠交迭的端部。
13.根据权利要求1所述的半导体器件，其中，沟道部形成在第一半导体层中，第一半导体层竖直延伸至源/漏部从而上下两端的端部分别构成相应源/漏部的一部分，源/漏部还包括第一半导体层上下两端的端部上的第二半导体层和第三半导体层。
14.根据权利要求13所述的半导体器件，其中，第二半导体层和第三半导体层包括与第一半导体层不同的材料。
15.根据权利要求13所述的半导体器件，其中，第三半导体层是衬底的一部分。
16.根据权利要求13所述的半导体器件，其中，第一半导体层还包括在衬底上向着所述U形的外侧横向延伸的部分。
17.根据权利要求1所述的半导体器件，其中，下端的源/漏部的至少上部、上端的源/漏部以及沟道部的外侧壁实质上共面。
18.根据权利要求1所述的半导体器件，其中，沟道部和源/漏部包括单晶半导体材料。
19.根据权利要求1所述的半导体器件，其中，在平面图中，栅堆叠在所述U形的内部。
20.根据权利要求19所述的半导体器件，其中，在平面图中，栅堆叠遍及所述U形的内部。
21.根据前述权利要求中任一项所述的半导体器件，其中，衬底上存在多个所述半导体器件，其中至少一对半导体器件的所述U形的开口彼此相对。
22.根据权利要求21所述的半导体器件，其中，所述一对半导体器件的所述U形的相对臂实质上共面。
23.根据权利要求21所述的半导体器件，还包括：
上端的沟道部上的硬掩模层，
其中，所述一对半导体器件的硬掩模层构成闭合环形。
24.一种制造半导体器件的方法，包括：
在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；
将所述堆叠构图为沿第一方向延伸的条形；
在构图为条形的所述堆叠的侧壁上形成第一有源层；
在构图为条形的所述堆叠中形成按第一方向延伸的条形开口，从而所述堆叠呈环状；
通过开口，将第二材料层替换为假栅；
在假栅的上下两侧形成源/漏部；
通过开口，去除假栅；以及
在开口内形成栅堆叠，所述栅堆叠的外沿嵌入到由于假栅的去除而留下的空间中。
25.根据权利要求24所述的方法，其中，第一材料层是衬底的上部，或者是衬底上的外延层。
26.根据权利要求24所述的方法，其中，第二材料层相对于第一材料层、第三材料层具有刻蚀选择性。
27.根据权利要求24所述的方法，其中，将所述堆叠构图为条形包括：
在第三材料层上形成沿第一方向延伸的条形芯模层；
绕芯模层的外周侧壁形成隔墙；以及
以芯模层和隔墙为掩模，对所述堆叠进行刻蚀。
28.根据权利要求27所述的方法，其中，形成第一有源层包括：
回蚀所述堆叠，使所述堆叠的侧壁相对于隔墙的侧壁相对凹进；以及
通过外沿生长，在所述堆叠的侧壁上形成第一有源层。
29.根据权利要求28所述的方法，其中，第一有源层包括在衬底上横向延伸的部分，所述方法还包括：
在所述横向延伸的部分中形成接触区。
30.根据权利要求27所述的方法，还包括：
在衬底上形成隔离层；以及
对隔离层进行平坦化处理，以露出芯模层。
31.根据权利要求30所述的方法，其中，形成开口包括：
去除芯模层；以及
以隔墙为掩模，对所述堆叠进行刻蚀。
32.根据权利要求24所述的方法，其中，形成源/漏部包括：
在环状的所述堆叠的内壁上形成掺杂剂源层；以及
将掺杂剂源层中的掺杂剂驱入第一材料层和第三材料层以及第一有源层的上下两端中。
33.根据权利要求24所述的方法，其中，形成源/漏部包括：
至少部分地去除第一材料层和第三材料层；
在假栅的上下两侧生长第二有源层。
34.根据权利要求33所述的方法，还包括：
在生长第二有源层时对其原位掺杂；以及
将第二有源层中的掺杂剂驱入第一有源层的上下两端中。
35.根据权利要求24至34中任一项所述的方法，还包括：
在所述堆叠中形成沿与第一方向相交的第二方向延伸的隔离部，从而所述堆叠包括分处于隔离部相对两侧的两部分。
36.一种电子设备，包括如权利要求1至23中任一项所述的半导体器件。
37.根据权利要求36所述的电子设备，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
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