CN109473429B - 半导体器件及其制造方法及包括其的电子设备 - Google Patents

半导体器件及其制造方法及包括其的电子设备 Download PDF

Info

Publication number
CN109473429B
CN109473429B CN201811264215.9A CN201811264215A CN109473429B CN 109473429 B CN109473429 B CN 109473429B CN 201811264215 A CN201811264215 A CN 201811264215A CN 109473429 B CN109473429 B CN 109473429B
Authority
CN
China
Prior art keywords
channel layer
layer
source
drain
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811264215.9A
Other languages
English (en)
Other versions
CN109473429A (zh
Inventor
朱慧珑
张永奎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201811264215.9A priority Critical patent/CN109473429B/zh
Publication of CN109473429A publication Critical patent/CN109473429A/zh
Application granted granted Critical
Publication of CN109473429B publication Critical patent/CN109473429B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

公开了一种半导体器件及其制造方法及包括其的电子设备。根据实施例，半导体器件包括衬底以及在衬底上形成的第一器件和第二器件。第一器件和第二器件分别包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层以及绕沟道层的至少部分外周形成的栅堆叠。第一器件的沟道层的尺寸不同于第二器件的沟道层的尺寸。

Description

半导体器件及其制造方法及包括其的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，缩小水平型器件所占的面积，一般要求源极、漏极和栅极所占的面积缩小，使器件性能变差(例如，功耗和电阻增加)，故水平型器件的面积不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件所占的面积更容易缩小。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种能够提供改进特性的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括衬底以及在衬底上形成的第一器件和第二器件。第一器件和第二器件分别包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层以及绕沟道层的至少部分外周形成的栅堆叠。第一器件的沟道层的尺寸不同于第二器件的沟道层的尺寸。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成第一源/漏层、沟道层和第二源/漏层的叠层；从堆叠的第一源/漏层、沟道层和第二源/漏层分别限定出第一器件的有源区和第二器件的有源区；以及分别绕第一器件和第二器件各自的有源区沟道层的至少部分外周形成相应器件的栅堆叠。第一器件的有源区中沟道层的尺寸不同于第二器件的有源区中沟道层的尺寸。
根据本公开的再一方面，提供了一种电子设备，包括至少部分地由上述半导体器件形成的集成电路。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至24示出了根据本公开实施例的制造半导体器件的流程的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的竖直型半导体器件可以包括在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和/或开态电流增强层(带隙比相邻层大或小的半导体层)。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。衬底可以是半导体或者绝缘体上半导体(SOI)。
栅堆叠可以绕沟道层的至少部分外周形成。于是，栅长可以由沟道层自身的厚度来确定，而不是如常规技术中那样依赖于刻蚀时间来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。
衬底上不同器件区域中的器件各自的沟道层可以具有不同的尺寸。在此，所谓“尺寸”，可以是指各种维度上的尺寸，例如横向尺寸如边长或直径，和/或纵向尺寸如厚度。不同器件各自的沟道层可以实质上共面，例如它们可以在大致平行于衬底表面的平面上延伸。在一个示例中，各器件区域处的沟道层的上表面和/或下表面可以基本上共面。因此，各器件区域处的沟道层可以具有不同的厚度，相应地可以具有不同的栅长。此外，各器件区域处的沟道层可以具有不同的直径/边长或形状，而不管其厚度是否相同。
另一方面，衬底上不同器件区域中的器件各自的源/漏层也可以具有不同的尺寸。例如，不同器件区域中的源/漏层可以具有不同的直径/边长、不同的形状和/或不同的厚度。通过差异性地配置衬底上不同器件的结构，可以实现多种器件特性。另外，第一器件的第一源/漏层与第二器件的第一源/漏层的厚度可以实质上相同，和/或第一器件的第二源/漏层与第二器件的第二源/漏层的厚度也可以实质上相同。
栅堆叠可以自对准于沟道层。例如，栅堆叠的下表面可以与沟道层的下表面实质上共面，和/或栅堆叠的上表面可以与沟底层的下表面实质上共面。栅堆叠在第一源/漏层、沟道层和第二源/漏层的叠置方向(竖直方向，例如大致垂直于衬底表面)上的范围处于沟道层在该方向上的范围之内。于是，可以减少或甚至避免与源/漏区的交迭，有助于降低栅极与源/漏极之间的寄生电容。
在第一器件和第二器件为不同导电类型器件的情况下(例如，第一器件为n型器件，第二器件为p型器件)，栅堆叠特别是其中的栅导体层可能需要对第一器件和第二器件分别不同地形成(例如，以不同功函数的栅导体材料来分别形成n型器件和p型器件的栅导体层)。例如，第一器件和第二器件可以分别包括具有适合功函数的相应栅导体材料。
另外，为了便于制造到栅导体层的电接触，还可以包括将栅导体层引出的栅极接触垫。这种栅极接触垫可以与栅堆叠(具体地，栅导体层)电接触，并沿着远离沟道层的方向延伸(例如，延伸超出有源区外周)。有利地，为了便于制造，可以利用第一器件和第二器件各自的栅导体层来形成相应器件的栅极接触垫。也即，各器件的栅导体层可以从相应有源区向外延伸从而充当该器件的栅极接触垫。彼此相邻的第一器件和第二器件各自的栅极接触垫可以由相同的掩模限定，因此可以彼此相向延伸。
沟道层可以由单晶半导体材料构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。沟道层单晶半导体材料的电子或空穴迁移率可以大于第一、第二源/漏层的电子或空穴迁移率。另外，第一、第二源/漏层的禁带宽度可以大于沟道层单晶半导体材料的禁带宽度。
根据本公开的实施例，沟道层单晶半导体材料与第一、第二源/漏层可以具有相同的晶体结构，但是其二者之间可以存在浓度界面。
根据本公开的实施例，对于源/漏区的掺杂可以部分地进入沟道层靠近第一源/漏层和第二源/漏层的端部。由此，在沟道层靠近第一源/漏层和第二源/漏层的端部形成掺杂分布，这有助于降低器件导通时源/漏区与沟道区之间的电阻，从而提升器件性能。
根据本公开的实施例，沟道层可以包括相对于第一、第二源/漏层具有刻蚀选择性的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。
有源区中的各层可以通过外延生长形成，从而可以精确地控制其厚度。例如，第一源/漏层可以是在衬底上外延生长的半导体层，沟道层可以是在第一源/漏层上外延生长的半导体层，第二源/漏层可以是在沟道层上外延生长的半导体层。
根据本公开的实施例，第一器件和第二器件可以是不同导电类型的器件，并因此可以形成互补金属氧化物半导体(CMOS)配置。
这种半导体器件例如可以如下制造。具体地，可以在衬底上设置第一源/漏层、沟道层和第二源漏层的叠层。可以通过衬底自身或者通过在衬底上外延生长来设置第一源/漏层。接着，可以在第一源/漏层上外延生长沟道层，并可以在沟道层上外延生长第二源/漏层。在外延生长时，可以控制所生长的沟道层的厚度。由于分别外延生长，至少一对相邻层之间可以具有清晰的晶体界面。另外，可以分别对各层进行不同掺杂，于是至少一对相邻层之间可以具有掺杂浓度界面。对于沟道层，可以进行一定的处理，使得其在第一器件区域和第二器件区域可以具有不同的厚度。例如，可以在生长沟道层之后对其在某器件区域中的部分进行减薄处理(例如，通过刻蚀)，或者在某器件区域进一步生长沟道层(即，加厚)；或者，可以在生长第一源/漏层之后对其在某器件区域中的部分进行减薄处理(例如，刻蚀)，然后再生长沟道层。另外，可以在不同器件区域生长不同的沟道层材料。例如，可以遮蔽某一器件区域，在另一器件区域生长第一沟道层材料；然后露出该器件区域并遮蔽另一器件区域，在该器件区域生长第二沟道层材料。第一沟道层材料和第二沟道层材料的生长厚度可以不同。
对于叠置的第一源/漏层、沟道层和第二源/漏层，可以分别在第一器件区域和第二器件区域中限定第一器件和第二器件的有源区。例如，可以将它们依次选择性刻蚀为所需的形状。第一器件和第二器件各自的有源区可以由同一的第一源/漏层、沟道层和第二源/漏层来得到。通常，有源区可以呈柱状(例如，圆柱状)。
在限定有源区时，可以对沟道层进行一定的处理，使得其在第一器件区域和第二器件区域可以具有不同的横向尺寸例如边长或直径。例如，可以对沟道层在不同器件区域进行不同程度的横向刻蚀。
为便于有源区的限定，可以在叠层的顶部设置硬掩模层。通过将硬掩模层的图案转移到叠层中，来限定有源区。另外，可以使沟道层的外周相对于硬掩模层的外周向内凹入，以便限定容纳栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。这种情况下，栅堆叠可以嵌入该凹入中。可以在沟道层的外周相对于硬掩模层的外周形成的凹入中，形成牺牲栅，以保持栅堆叠的形成空间。另外，为降低栅与源/漏之间的交迭电容，也可以使第一、第二源/漏层细化。
在第一、第二源/漏层中可以形成源/漏区。例如，这可以通过对第一、第二源/漏层掺杂来实现。例如，可以进行离子注入、等离子体掺杂等。根据一有利实施例，可以在第一、第二源/漏层的表面上形成掺杂剂源层，并通过例如退火使掺杂剂源层中的掺杂剂经第一、第二源/漏层进入有源区中。牺牲栅可以阻止掺杂剂源层中的掺杂剂直接进入沟道层中。但是，可以有部分掺杂剂经由第一、第二源/漏层而进入沟道层靠近第一源/漏层和第二源/漏层的端部。如果第一器件和第二器件具有不同的导电类型，则可以分别进行掺杂。
可以将牺牲栅替换为栅堆叠。如果第一器件和第二器件具有不同导电类型且分别形成不同的栅堆叠，则它们的栅堆叠可以分别先后形成。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至24示出了根据本公开实施例的制造半导体器件的流程的示意图。在以下，以分别形成n型器件和p型器件为例进行描述，以便更详尽地展现形成不同导电类型器件的情况。应当理解，当然也可以形成相同导电类型的器件。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在此，提供p型硅晶片作为衬底1001。在衬底1001中，例如可以通过离子注入，形成n型阱区1001w。n型阱区1001w可以通过向衬底1001中注入n型杂质如磷(P)或砷(As)并通过退火来激活注入的杂质而形成。p型器件可以形成在n型阱区1001w上(因此将其称作p型器件区域)；而n型器件可以形成在p型Si衬底1001的其他区域上(因此将其称作n型器件区域)。
如图2所示，在衬底1001上，可以通过例如外延生长，依次形成第一源/漏层1031和沟道层1003。例如，第一源/漏层1031可以包括SiGe(Ge的原子百分比可以为约10-40％)，厚度为约20-50nm；沟道层1003可以包括SiGe(Ge的原子百分比可以为约0-100％，优选地大于第一源/漏层1031中的Ge原子百分比)，厚度为约10-100nm。
在一个实施例中，可以将沟道层1003进一步构造为针对衬底上的不同器件区域而具有不同厚度。例如，如图3所示，通过使用光刻胶PR1覆盖如图2所示的沟道层1003的部分区域(具体地，用于n型器件区域的沟道层)，并将暴露的另一部分区域(具体地，用于p型器件区域的沟道层)刻蚀一定深度，从而形成具有高度差的沟道层。为很好地控制刻蚀深度(以及由此控制沟道层的厚度)，可以使用原子层刻蚀(ALE)。
随后，如图4所示，在所形成的沟道层上，例如通过外延生长，形成第二源/漏层1005。例如，第二源/漏层1005可以包括SiGe(Ge的原子百分比可以为约10-40％)，厚度为约20-50nm。第二源/漏层1005可以与第一源/漏层1031包括相同或基本相同的材料。
应注意，第一源/漏层1031、沟道层1003和第二源/漏层1005的材料选择不限于此，可以包括能够提供适当刻蚀选择性的其他半导体材料。例如，沟道层1003可以包括Si：C、Ge或III-V族化合物半导体材料。另外，沟道层1003可以包括与第一源/漏层1031、第二源/漏层1005相同的构成组分，但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要沟道层1031相对于之上的第一源/漏层1031以及之上的第二源/漏层1005具备刻蚀选择性。
在第二源/漏层1005上，可以通过例如淀积，形成硬掩模层1501。硬掩模层1501可以起到掩模、保护等作用。例如，硬掩模层1501可以包括氧化物(例如，氧化硅)，厚度为约20-150nm。还可以根据需要对硬掩模层1501进行平坦化处理例如化学机械抛光(CMP)，以便后续进行光刻。
接下来，可以限定器件的有源区。例如，这可以如下进行。具体地，如图5(a)和5(b)(图5(a)是截面图，图5(b)是俯视图，AA′线示出了图5(a)的截面图的截取位置)所示，可以在硬掩模层1501上形成光刻胶(未示出)，通过光刻(曝光和显影)将光刻胶构图为所需形状(参见例如图5(b)所示的俯视图)，并以构图后的光刻胶为掩模，依次对硬掩模层1501、第二源/漏层1005、沟道层1003和第一源/漏层1031进行选择性刻蚀如反应离子刻蚀(RIE)。应注意，光刻胶构图的具体形状可以根据实际需求改变，而不仅限于图5(b)所示的形状。
在此，用来构图有源区的掩模(或者说，光刻胶)可以具有用于限定n型器件的有源区的第一主体部分、用于限定p型器件的有源区的第二主体部分以及在第一主体部分和第二主体部分延伸的连接部分。连接部分的线宽可以小于第一主体部分和第二主体部分的线宽，从而在后继利用该掩模对下方的层进行刻蚀时，可以在保留这些层与掩模的第一和第二主体部分相对应的部分同时，去除与掩模的连接部分相对应的部分，从而使得n型器件和p型器件的有源区实现分离。于是，掩模可以呈哑铃状。另外，第一主体部分和第二主体部分可以具有相同或基本相同的形状和/或尺寸，以便限定相同或基本相同的有源区形状和/或尺寸。
在图5(b)所示的示例中，第一、第二主体部分为圆形，从而随后可以限定圆柱状有源区(特别是沟道层)，并因此可以得到纳米线器件。但是，本公开的实施例不限于此。有源区可以根据设计布局形成其他形状。例如，在俯视图中，有源区可以呈椭圆形、方形、矩形等。这可以通过不同地设计掩模的第一和第二主体部分的形状来实现。在如图6所示的矩形的情况下，可以得到纳米片器件。
在该示例中，如图5(a)所示，将刻蚀进行到第一源/漏层1031中，但并未进行到第一源/漏层1031的底面处。留下的这部分第一源/漏层1031可以在随后对沟道层1003进行选择性刻蚀时起到保护衬底1001的作用，特别是在沟道层1003与衬底1001具有相同材料或者彼此之间刻蚀选择性不高时。当然，本公开不限于此。例如，对于第一源/漏层1003的刻蚀也可以停止于衬底1001。于是，刻蚀后第二源/漏层1005、沟道层1003以及第一源/漏层1031(特别是其上部)形成与光刻胶的图案对应的哑铃状。RIE例如可以按大致垂直于衬底表面的方向进行，从而该哑铃状在竖直方向上可以与光刻胶的图案重叠。之后，可以去除光刻胶。
可以看到，由于掩模图案中连接部分的存在，n型器件和p型器件的有源区仍连接在一起。可以将它们予以分离。在分离之后，分别在p型器件区域和n型器件区域形成针对p型器件和n型器件的有源区。在此，为描述方便起见，将针对p型器件的第一源/漏层、沟道层和第二源/漏层分别标示为1031p、1003p和1005p，将针对n型器件的第一源/漏层、沟道层和第二源/漏层分别标示为1031n、1003n和1005n。
在以下的描述中，当对p型器件区域和n型器件区域统一进行描述时，使用1031、1003和1005的附图标记；而当需要对p型器件区域和n型器件区域分别进行描述时，则分别使用1031p、1003p和1005p以及1031n、1003n和1005n的附图标记。
首先，可以分离沟道层。例如，可以相对于第一源/漏层1031以及第二源/漏层1005，对沟道层1003进行进一步刻蚀，以使其与连接部分相对应的部分被去除，而与第一、第二主体部分相对应的部分得以保留。例如，可以使用各向同性刻蚀。为控制刻蚀精度，可以使用ALE。于是，可以形成用于p型器件的沟道层1003p以及用于n型器件的沟道层1003n，如图7所示。
这样，在第一源/漏层1031和第二源/漏层1005之间限定了一定的空间，该空间中随后可以形成栅堆叠。该空间的上下侧壁分别由沟道层1003与第二源/漏层1005以及沟道层1003与第一源/漏层1031之间的界面限定。该空间自对准于各沟道层1003p和1003n。
在该示例中，在第一主体部分和第二主体部分实质上相同的情况下，同等地经受各向同性刻蚀之后，沟道层1003p与沟道层1003n可以具有基本上相同的直径。另外，由于以上结合图3描述的处理，沟道层1003p与沟道层1003n可以具有不同的高度/厚度，以供随后形成具有不同栅长的器件。应注意，最终所形成的器件的栅长对应于该器件的相应沟道层的高度/厚度。
备选地或附加地，还可以根据设计要求对沟道层的尺寸进行不同地加工。例如，还可以使不同器件的沟道层具有不同的直径/边长。例如，这可以通过对上述具有相同直径/边长和不同高度/厚度的两个沟道中的一个沟道进行进一步细化处理来实现。例如，如图8所示，可以使用光刻胶PR2覆盖某器件区域(在该示例中为n型器件区域)，并对另一器件区域(在该示例中为p型器件区域)中的沟道层进行进一步刻蚀，更具体地，横向刻蚀(例如，各向同性刻蚀)，使其直径/边长减小。于是，沟道层1003p与沟道层1003n可以具有不同的直径/边长，且具有不同的高度/厚度。
应注意，上述使沟道层具有不同直径/边长的操作可以独立于使沟道层具有高度/厚度差的操作。即，也可以根据设计要求针对不同器件制作厚度/高度相同但直径/边长不同的沟道层。在该种情况下，无需执行以上结合图3描述的对沟道层的减薄处理，并选择性地针对某一器件区域的沟道层进行细化处理来制作厚度/高度相同但直径/边长不同的沟道层。
以上示例性地描述了针对不同器件制作具有不同尺寸的沟道层。本领域技术人员应该认识到，尽管将沟道尺寸示例性地描述为直径/边长、厚度/高度，然而可以将其范围理解为包括除了直径/边长、厚度/高度之外的其他结构参数，甚至可以将其理解为包括形状。在以下，以图8所示的结构为例进行描述。
在得到图8所示的结构之后，可以进一步分离第一和第二源/漏层。由于每个沟道层1003p和1003n的外周随后将形成栅堆叠，为避免后继处理对于沟道层1003造成影响或者在上述空间中留下不必要的材料从而影响后继栅堆叠的形成，可以在该空间中填充一材料层以占据栅堆叠的空间(因此，该材料层可以称作“牺牲栅”)。例如，这可以通过在图8所示的结构上淀积氮化物(例如，氮化硅)，然后对淀积的氮化物进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，氮化物可仅留在上述空间内，形成牺牲栅1007，如图9(a)、9(b)和9(c)(均是截面图，截取位置分别是图5(b)中的AA′线、BB′线和CC′线)所示。这种情况下，牺牲栅1007可以基本上填满上述空间。
类似于沟道层，可以对第一源/漏层1031和第二源/漏层1005进一步刻蚀(例如，各向同性刻蚀)，以使其与连接部分相对应的部分被去除，而与第一、第二主体部分相对应的部分得以保留，从而形成针对p型器件的第一源/漏层1031p和第二源/漏层1005p以及针对n型器件的第一源/漏层1031n和第二源/漏层1005n，如图10(a)、10(b)和10(c)(均是截面图，截取位置分别是图5(b)中的AA′线、BB′线和CC′线)所示。
备选地或附加地，还可以对源/漏层，特别是以上沟道层进行了细化处理的器件的源/漏层，进行细化处理，以降低随后形成的栅极与源/漏之间的交迭电容。例如，如图11所示，可以利用光刻胶(未示出)遮蔽n型器件区域，并对p型器件区域中第一源/漏层1031p和第二源/漏层1005p进一步刻蚀，更具体地，横向刻蚀(例如，各向同性刻蚀)，使其直径减小。
在图11中示出了刻蚀后的源/漏层1031p、1005p的直径仍大于沟道层1003p的直径，且源/漏层1031n、1005n的直径仍大于沟道层1003n的直径，但是本公开的实施例不限于此。例如，刻蚀后的源/漏层1031p、1005p的直径可以小于或等于沟道层1003p的直径，和/或源/漏层1031n、1005n的直径可以小于或等于沟道层1003n的直径。
这样，就限定了有源区(刻蚀后的第一源/漏层1031、沟道层1003和第二源/漏层1005)。在该示例中，有源区大致呈柱状。在有源区中，第一源/漏层1031和第二源/漏层1005的外周可以实质上对准。沟道层1003的外周相对于硬掩模层1501的外周可以凹入。该凹入的上下侧壁分别由沟道层1003与第二源/漏层1005以及沟道层1003与第一源/漏层1031之间的界面限定。
在硬掩模层1501下方的空间中，可以形成遮蔽层，以遮蔽第一源/漏层1031和第二源/漏层1005，以避免在后继处理中不希望的材料填充到硬掩模层1501下方的空间中，和/或保护源/漏层。例如，如图12(a)、12(b)和12(c)(均是截面图，截取位置分别是图5(b)中的AA′线、BB′线和CC′线)所示，可以在衬底1001上淀积遮蔽材料。所淀积的遮蔽材料可以超出硬掩模层1501的顶面。可以对淀积的遮蔽材料进行回蚀如RIE。在回蚀之前可以对淀积的遮蔽材料进行平坦化处理如CMP，CMP可以停止于硬掩模层1501。RIE可以在竖直方向上进行，从而淀积材料留于硬掩模层下方，形成遮蔽层1008。遮蔽材料可以具有所需的刻蚀选择性，例如相对于硬掩模层1501的刻蚀选择性以及相对于随后形成的浅沟槽隔离(STI)的刻蚀选择性、相对于牺牲栅1007的刻蚀选择性等等。例如，遮蔽材料可以包括碳化硅(SiC)或碳氮化硅(SiCN)。
另外，还可以制作STI。可以通过在需要隔离之处刻蚀沟槽，然后在沟槽中填充绝缘材料如氧化物，来形成STI。STI可以分别设置在p型器件的有源区周围以及n型器件的有源区周围。例如，如图13(a)、13(b)和13(c)(均是截面图，截取位置分别是图5(b)中的AA′线、BB′线和CC′线)所示，可以在图12(a)、12(b)和12(c)所示的结构上形成光刻胶PR3，并对其进行构图，以在需要形成STI沟槽之处形成开口，露出下方的衬底1001。然后，可以利用构图的光刻胶PR3为刻蚀掩模，对衬底1001进行竖直方向上的各向异性刻蚀如RIE，以形成沟槽。例如，RIE可以沿基本垂直于衬底表面的方向进行。在此，n型器件区域和p型器件区域之间的位置处可能需要形成沟槽，但由于连接部分的存在，在连接部分下方并未形成沟槽。为了在此处形成沟槽，如图14(a)、14(b)和14(c)(均是截面图，截取位置分别是图5(b)中的AA′线、BB′线和CC′线)所示，可以通过已形成的沟槽对衬底1001进行横向刻蚀，如各向同性刻蚀，以便在连接部分下方，在n型器件区域和p型器件区域之间的衬底中形成沟槽。另外，之前形成的沟槽可能进一步扩大。
根据其他实施例，为节省面积，在以上结合图13(a)、13(b)和13(c)描述的处理之后，可以去除光刻胶PR3，然后重新形成光刻胶PR4。如图15(a)、15(b)、15(c)和15(d)(图15(a)、15(b)、15(c)均是截面图，截取位置分别是图5(b)中的AA′线、BB′线和CC′线，图15(d)是俯视图)所示，可以对光刻胶PR4进行构图，以露出需要形成沟槽但是由于连接部分的存在而未形成沟槽之处。如图15(d)所示，在该示例中，光刻胶PR4可以露出两个器件区域之间的连接部分所在的位置。然后，可以利用构图的光刻胶PR4为刻蚀掩模，对衬底1001进行横向刻蚀，如各向同性刻蚀，以便在连接部分下方，在n型器件区域和p型器件区域之间的衬底中形成沟槽。
随后，可以在STI沟槽中填充绝缘材料如氧化物，来形成STI。例如，如图16(a)、16(b)和16(c)(均是截面图，截取位置分别是图5(b)中的AA′线、BB′线和CC′线)所示，可以在图15(a)、15(b)、15(c)和15(d)所示的结构上，例如通过淀积如化学气相淀积(CVD)或原子层淀积(ALD)，形成氧化物。淀积的氧化物的厚度足以填满上述形成的STI沟槽。在该示例中，由于硬掩模层1501也是氧化物，在此将硬掩模层与淀积的氧化物示出为一体，统一示出为“1501”。在这种情况下，淀积的氧化物的厚度可以相对较薄，使得器件有源区上方的氧化物厚度(远)大于衬底表面表面上的氧化物厚度，从而随后在回蚀氧化物之后，有源区上方仍留有氧化物的硬掩模层。当然，如果淀积的STI绝缘材料与硬掩模层1501之间具备刻蚀选择性，则可以无需特别控制所淀积的STI绝缘材料的厚度。随后，如图17(a)、17(b)和17(c)(均是截面图，截取位置分别是图5(b)中的AA′线、BB′线和CC′线)所示，可以回蚀氧化物1501，去除其在衬底1001的表面上的部分，从而得到STI 1503。另外，如上所述，有源区上方的氧化物由于相对较厚，从而仍然可以保留。在此，为了很好地控制回蚀量，可以使用ALE。这里需要指出的是，在回蚀之后，硬掩模层1501可能相对于之前的硬掩模层1501有一定的缩小，但图中并未示出。
接下来，可以在第一源/漏层1031和第二源/漏层1005中形成源/漏区。这可以通过对第一源/漏层1031和第二源/漏层1005进行掺杂来形成。例如，这可以如下进行。
如图18所示，首先可以通过选择性刻蚀，去除遮蔽层1008，以露出第一源/漏层1031和第二源/漏层1005的表面。然后，可以在图17(a)至17(c)所示的结构(去除了遮蔽层1008)上形成p型掺杂剂源层1009p。例如，p型掺杂剂源层1009p可以包括氧化物如氧化硅，其中含有p型掺杂剂如B，含量为约1-10％。在此，掺杂剂源层1009可以是一薄膜，例如厚度为约2-10nm，从而可以通过例如CVD或ALD等大致共形地淀积在图17(a)至17(c)所示结构(去除了遮蔽层1008)的表面上。
另外，为了避免与随后形成的n型掺杂剂源层之间的交叉污染，可以在p型掺杂剂源层1009p上形成扩散阻挡层1053p。例如，扩散阻挡层1053可以包括氮化物、氮氧化物、氧化物等，厚度为约1-5nm。
可以利用光刻胶PR5，对p型掺杂剂源层1009p(以及扩散阻挡层1053p)进行构图，使其留于需要进行p型掺杂的区域。在该示例中，p型掺杂剂源层1009p可以留于p型器件区域(因为其源/漏层需要p型掺杂)以及n型器件区域中将形成体接触的区域(如果有的话，因为对于n型器件可以形成p型的体接触区)。然后，可以去除光刻胶PR5。
接着，如图19所示，可以在图18所示的结构(去除了光刻胶PR5)上形成n型掺杂剂源层1009n。例如，n型掺杂剂源层1009n可以包括氧化物，其中含有n型掺杂剂如As或P，含量为约1-10％，厚度为约2-10nm。n型掺杂剂源层1009n可以按p型掺杂剂源层1009p相同的方式形成。可选地，还可以在n型掺杂剂源层1009n上形成另一扩散阻挡层1053n，以抑制向外扩散或交叉污染。
可以按照以上同样的方式对n型掺杂剂源层1009n(以及扩散阻挡层1053n)进行构图，使其留于需要进行n型掺杂的区域。在该示例中，n型掺杂剂源层1009n可以留于n型器件区域(因为其源/漏层需要n型掺杂)以及p型器件区域中将形成体接触的区域(如果有的话，因为对于p型器件可以形成n型的体接触区)。在构图时，可以留有一定的余量，从而n型掺杂剂源层1009n与p型掺杂剂源层1009p之间可能具有一定的交迭(中间夹有扩散阻挡层)。
接着，如图20所示，可以通过例如在约800-1100℃下进行退火，使掺杂剂源层1009p和1009n中包含的掺杂剂进入有源区中，从而在其中形成掺杂区，如图中的阴影部分所示。更具体地，在p型器件区域中，可以在第一源/漏层1031p中形成p型器件的源/漏区之一1011p-1，且在第二源/漏层1005p中形成p型器件的另一源/漏区1011p-2。类似地，在n型器件区域中，可以在第一源/漏层1031n中形成n型器件的源/漏区之一1011n-1，且在第二源/漏层1005n中形成n型器件的另一源/漏区1011n-2。之后，可以去除掺杂剂源层1009p和1009n以及扩散阻挡层1053p和1053n。
另外，尽管有牺牲栅1007存在，但是掺杂剂也可以经由第一源/漏层1031和第二源/漏层1005而进入沟道层1003中，从而在沟道层1003的上下两端处形成一定的掺杂分布(例如形成延伸区)。这种掺杂分布可以降低器件导通时源漏区之间的电阻，从而提升器件性能。
在以上示例中，通过从掺杂剂源层向有源区中驱入(drive in)掺杂剂来形成源/漏区，但是本公开不限于此。例如，可以通过离子注入、等离子体掺杂等方式，来形成源/漏区。当然，可以对需要p型掺杂的区域和需要n型掺杂的区域分别进行。在对一个区域进行处理时，可以利用例如光刻胶遮挡另一区域。这种分区域处理在CMOS工艺中是常见的。另外，如果形成相同导电类型的器件，则还可以在生长源/漏层时进行原位掺杂。
在以上示例中，先形成p型掺杂剂源层1009p，然后再形成n型掺杂剂源层1009n。但是本公开不限于此，它们的顺序可以交换。
另外，为了降低接触电阻，还可以对源/漏层进行硅化处理，从而在源/漏层的表面处形成硅化物1201。例如，可以在图20所示的结构上淀积例如PVD或ALD一层NiPt(例如，Pt含量为约2-10％，厚度为约1-10nm)，并在约200-600℃的温度下退火，使NiPt与Si发生反应，从而生成SiNiPt。之后，可以去除未反应的剩余NiPt。
接下来，可以形成栅堆叠。在形成栅堆叠之前，同样可以在硬掩模层1005下方形成遮蔽层1008′以遮蔽源/漏层，如图21(a)、21(b)和21(c)(均是截面图，截取位置分别是图5(b)中的AA′线、BB′线和CC′线)所示。遮蔽层1008′的形成工艺和材料可以与上述遮蔽层1008相同，在此不再赘述。
此后，使用将牺牲栅1007替换为栅堆叠。具体地，可以通过选择性刻蚀，去除牺牲栅1007，以释放上述空间。然后，可以在所得空间中形成栅堆叠。在此，可以针对p型器件和n型器件，分别形成不同的栅堆叠。以下，以先形成p型器件的栅堆叠为例进行描述。但是，本公开不限于此，例如也可以先形成n型器件的栅堆叠。
例如，在图21(a)至21(c)所示的结构(去除牺牲栅1007)上淀积栅介质层1015和针对p型器件的栅导体层1017p。例如，栅介质层1015可以包括高K栅介质如HfO2；栅导体层1017p可以包括金属栅导体。优选地，栅介质层1015可以具有1-3纳米的厚度。在形成栅介质层1015之前，还可以形成例如氧化物的界面层(未示出)，氧化物界面层的厚度可以是0.3nm-1nm。另外，在栅介质层1015和栅导体层1017p之间还可以存在功函数调节层(未示出)。
可以用光刻胶覆盖p型器件区域，并刻蚀n型器件区域上的栅导体层1017p，之后可以去除光刻胶。然后，淀积针对n型器件的栅导体层1017n。栅导体层1017n可以包括金属栅导体。然后，可以利用硬掩模层为刻蚀掩模，对栅导体层1017n、1007p(以及栅介质层1015)进行选择性刻蚀如RIE。例如，可以以大致垂直于衬底表面的方向进行RIE。于是，栅介质层和栅导体层留于硬掩模层下方，围绕着相应的沟道层1003，如图22所示。于是，形成了针对p型器件的栅堆叠(1015/1017p)，该栅堆叠自对准于p型器件的沟道层1003p。另外，形成了针对n型器件的栅堆叠(1015/1017n)，该栅堆叠自对准于n型器件的沟道层1003n。
在以上示例中，n型器件和p型器件共用相同的栅介质层1015。但是，本公开不限于此。可以针对n型器件和p型器件形成不同的栅介质层。
由于连接部分的存在，n型器件的栅堆叠和p型器件的栅堆叠均包括从有源区向外延伸的延伸部分，当前n型器件和p型器件各自的栅堆叠的延伸部分尚连接在一起。可以通过例如光刻胶进行图案化，将p型器件的栅堆叠(特别是其中的栅导体层1017p)与n型器件的栅堆叠(特别是其中的栅导体层1017n)断开，如图23所示。n型器件和p型器件各自的栅堆叠的延伸部分随后可以用作相应的栅极接触部的着落垫(landing pad)。
之后，可以在衬底上形成层间绝缘层1021。层间绝缘层1021可以通过淀积氧化物，并对淀积的氧化物进行平坦化处理如CMP来形成。另外，为了在以下刻蚀接触孔时更好地控制刻蚀深度，在形成层间绝缘层1021之前，可以先淀积一刻蚀停止层(未示出)，例如厚度为约5-10nm的氮化物。
然后，可以在层间电介质层1021中形成各种接触部。
例如，如图24所示，在层间电介质层1021中，对于p型器件区域，可以形成到源/漏区1011p-1的接触部1023p-1、到源/漏区1011p-2的接触部1023p-2以及到栅导体层1017p的接触部1023p-3，并可以形成到阱区1001w的接触部1023n-w。类似地，对于n型器件区域，可以形成到源/漏区1011n-1的接触部1023n-1、到源/漏区1011n-2的接触部1023n-2以及到栅导体层1017n的接触部1023n-3，并可以形成到p型衬底1001的接触部1023p-w。这些接触部可以通过在层间电介质层1021以及衬层中刻蚀孔洞，并在其中填充导电材料如金属(例如，钨)来形成。在填充金属之前，可以在接触孔的内壁上形成阻挡层如TiN。
在刻蚀接触孔时，对于层间电介质层1021的刻蚀，可以停止于衬层，然后可以对基本上均匀厚度的衬层进行刻蚀。由于到源/漏区的接触部以及到衬底表面的接触部具有不同的高度，因此对于接触孔的刻蚀是困难的。而在该实施例中，由于衬层的存在，可以相对容易地控制接触孔刻蚀的停止。
至此，已基本完成了器件的制作。如图24所示，根据该实施例的半导体器件可以包括均为竖直器件形式的p型器件和n型器件。p型器件和n型器件各自均包括沿竖直方向叠置的第一源/漏层1031、沟道层1003和第二源/漏层1005。p型器件和n型器件的沟道具有不同的尺寸(在本实例中，沟道的厚度/高度以及直径/边长均不相同)。另外，p型器件和n型器件的源/漏区也具有不同的尺寸。栅堆叠绕沟道层1003的至少部分外周形成，因此，p型器件和n型器件的栅长也是不同的。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (23)

1.一种半导体器件，包括：
衬底；
在衬底上形成的第一器件和第二器件，第一器件和第二器件分别包括：
依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及
绕沟道层的至少部分外周形成的栅堆叠，
其中，所述第一器件的沟道层的尺寸不同于所述第二器件的沟道层的尺寸，
所述第一器件的栅堆叠的顶面与所述第二器件的栅堆叠的顶面彼此不共面，
所述第一器件的栅堆叠的底面与所述第二器件的栅堆叠的底面彼此共面延伸。
2.根据权利要求1所述的半导体器件，其中，所述第一器件的沟道层的直径/边长不同于所述第二器件的沟道层的直径/边长。
3.根据权利要求1或2所述的半导体器件，其中，所述第一器件的沟道层的厚度不同于所述第二器件的沟道层的厚度。
4.根据权利要求1所述的半导体器件，其中，所述沟道层包括单晶半导体材料。
5.根据权利要求1所述的半导体器件，其中，第一器件是n型器件，且第二器件是p型器件。
6.根据权利要求1所述的半导体器件，其中，第一源/漏层与沟道层之间和/或沟道层与第二源/漏层之间具有晶体界面和/或掺杂浓度界面。
7.根据权利要求1所述的半导体器件，其中第一器件的沟道层的下表面与第二器件的沟道层的下表面基本共面。
8.根据权利要求1所述的半导体器件，其中，第一器件的源/漏层与第二器件的源/漏层的直径/边长不同。
9.根据权利要求1所述的半导体器件，其中，第一器件的第一源/漏层与第二器件的第一源/漏层的厚度实质上相同，和/或第一器件的第二源/漏层与第二器件的第二源/漏层的厚度实质上相同。
10.根据权利要求1所述的半导体器件，其中，第一器件的沟道层与第二器件的沟道层包括不同的半导体材料。
11.根据权利要求1所述的半导体器件，其中，所述第一器件的沟道层是纳米片，所述第二器件的沟道层是纳米片。
12.根据权利要求11所述的半导体器件，其中，所述第一器件的沟道层的纳米片的边长不同于所述第二器件的沟道层的纳米片的边长。
13.根据权利要求11或12所述的半导体器件，其中，所述第一器件的沟道层的厚度不同于所述第二器件的沟道层的厚度。
14.一种制造半导体器件的方法，包括：
在衬底上形成第一源/漏层、沟道层和第二源/漏层的叠层；
从堆叠的第一源/漏层、沟道层和第二源/漏层分别限定出第一器件的有源区和第二器件的有源区；以及
分别绕第一器件和第二器件各自的有源区中沟道层的至少部分外周形成相应器件的栅堆叠，
其中，所述第一器件的有源区中沟道层的尺寸不同于所述第二器件的有源区中沟道层的尺寸，
所述第一器件的栅堆叠的顶面与所述第二器件的栅堆叠的顶面彼此不共面，
所述第一器件的栅堆叠的底面与所述第二器件的栅堆叠的底面彼此共面延伸。
15.根据权利要求14所述的方法，其中，限定有源区包括：
通过对沟道层的横向刻蚀，使得第一器件的有源区中沟道层的直径/边长不同于第二器件的有源区中沟道层的直径/边长。
16.根据权利要求14或15所述的方法，其中，形成叠层包括：
形成具有变化厚度的沟道层，使得第一器件的有源区中沟道层的厚度不同于第二器件的有源区中沟道层的厚度。
17.根据权利要求14所述的方法，其中，通过外延生长在衬底上形成叠层。
18.根据权利要求17所述的方法，还包括：在外延生长沟道层时，对沟道层的一部分进行减薄处理，使得沟道层的所述部分的厚度不同于其他部分的厚度。
19.根据权利要求14所述的方法，其中，所述沟道层包括单晶半导体材料。
20.根据权利要求14所述的方法，其中，限定有源区包括：
在所述叠层上形成掩模，其中，所述掩模包括第一主体部分、第二主体部分以及在第一主体部分和第二主体部分之间延伸的连接部分，连接部分的线宽小于第一主体部分和第二主体部分的线宽；
将掩模的图案转移到所述叠层中；以及
对所述叠层进行横向刻蚀，以使第一器件的有源区与第二器件的有源区相分离。
21.一种电子设备，包括至少部分地由如权利要求1至13中任一项所述的半导体器件形成的集成电路。
22.根据权利要求21所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
23.根据权利要求21所述的电子设备，该电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
CN201811264215.9A 2018-10-26 2018-10-26 半导体器件及其制造方法及包括其的电子设备 Active CN109473429B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811264215.9A CN109473429B (zh) 2018-10-26 2018-10-26 半导体器件及其制造方法及包括其的电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811264215.9A CN109473429B (zh) 2018-10-26 2018-10-26 半导体器件及其制造方法及包括其的电子设备

Publications (2)

Publication Number Publication Date
CN109473429A CN109473429A (zh) 2019-03-15
CN109473429B true CN109473429B (zh) 2021-08-03

Family

ID=65666599

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811264215.9A Active CN109473429B (zh) 2018-10-26 2018-10-26 半导体器件及其制造方法及包括其的电子设备

Country Status (1)

Country Link
CN (1) CN109473429B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111710717B (zh) * 2020-05-12 2024-02-13 中国科学院微电子研究所 一种半导体器件及其制作方法、电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887444A (zh) * 2016-09-30 2018-04-06 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8003470B2 (en) * 2005-09-13 2011-08-23 Infineon Technologies Ag Strained semiconductor device and method of making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887444A (zh) * 2016-09-30 2018-04-06 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
CN107887440A (zh) * 2016-09-30 2018-04-06 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
CN107887445A (zh) * 2016-09-30 2018-04-06 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
CN107887384A (zh) * 2016-09-30 2018-04-06 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
CN107887387A (zh) * 2016-09-30 2018-04-06 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备

Also Published As

Publication number Publication date
CN109473429A (zh) 2019-03-15

Similar Documents

Publication Publication Date Title
CN107887384B (zh) 半导体器件及其制造方法及包括该器件的电子设备
US20210020521A1 (en) Semiconductor arrangement and method for manufacturing the same
CN114068533A (zh) 半导体器件及其制造方法及包括该器件的电子设备
CN108198815B (zh) 半导体器件及其制造方法及包括该器件的电子设备
CN111106111B (zh) 半导体装置及其制造方法及包括该半导体装置的电子设备
CN113745346B (zh) 具有双栅结构的半导体器件及其制造方法及电子设备
US20240021483A1 (en) Semiconductor device, manufacturing method thereof, and electronic device including the device
US11482627B2 (en) C-shaped active area semiconductor device, method of manufacturing the same and electronic device including the same
US11532756B2 (en) C-shaped active area semiconductor device, method of manufacturing the same and electronic device including the same
US11532743B2 (en) Semiconductor device with U-shaped channel and manufacturing method thereof, and electronic apparatus including the same
US20230282743A1 (en) Semiconductor device and manufacturing method thereof and electronic apparatus including the same
CN112582464A (zh) 应变竖直沟道半导体器件及其制造方法及包括其的电子设备
CN109473429B (zh) 半导体器件及其制造方法及包括其的电子设备
CN115566071A (zh) 带侧墙的c形沟道部半导体器件及其制造方法及电子设备
US11616150B2 (en) Semiconductor device with C-shaped channel portion and electronic apparatus including the same
WO2021248973A1 (zh) 带导电层的竖直型半导体器件及其制造方法及电子设备
US11424323B2 (en) Semiconductor device with c-shaped active area and electronic apparatus including the same
CN114093949B (zh) 抑制gidl的mosfet及其制造方法及包括mosfet的电子设备
CN111063683B (zh) 具有u形沟道的半导体装置及包括其的电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant