CN109449206B - 半导体器件及其制造方法及包括该器件的电子设备 - Google Patents

半导体器件及其制造方法及包括该器件的电子设备 Download PDF

Info

Publication number
CN109449206B
CN109449206B CN201811171612.1A CN201811171612A CN109449206B CN 109449206 B CN109449206 B CN 109449206B CN 201811171612 A CN201811171612 A CN 201811171612A CN 109449206 B CN109449206 B CN 109449206B
Authority
CN
China
Prior art keywords
layer
source
drain
semiconductor device
stress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811171612.1A
Other languages
English (en)
Other versions
CN109449206A (zh
Inventor
朱慧珑
黄伟兴
张永奎
尹晓艮
李晨
贾昆鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201811171612.1A priority Critical patent/CN109449206B/zh
Publication of CN109449206A publication Critical patent/CN109449206A/zh
Application granted granted Critical
Publication of CN109449206B publication Critical patent/CN109449206B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

公开了一种应用了应变工程的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，一种竖直型半导体器件包括：设于衬底上的竖直有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层中至少靠近外周面的一部分是应力源，第二源/漏层中至少靠近外周面的一部分是应力源；以及绕沟道层的至少部分外周形成的栅堆叠。

Description

半导体器件及其制造方法及包括该器件的电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及应用了应变工程的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
但是，在竖直型器件中，缺少有效应用应变工程(strain engineering)的手段。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种应用了应变工程的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种竖直型半导体器件，包括：设于衬底上的竖直有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层中至少靠近外周面的一部分是应力源，第二源/漏层中至少靠近外周面的一部分是应力源；以及绕沟道层的至少部分外周形成的栅堆叠。
根据本公开的另一方面，提供了一种制造竖直型半导体器件的方法，包括：在衬底上形成第一源/漏种子层、沟道层、第二源/漏种子层和硬掩模层依次叠置而成的叠层；将所述叠层构图为预定形状；使沟道层的至少部分外周相对于硬掩模层的外周向内侧凹入；在沟道层相对于硬掩模层的凹入中形成栅堆叠；在衬底上形成用于保持所述叠层的至少侧壁的应力增强层；使第一源/漏种子层和第二源/漏种子层的至少部分外周相对于硬掩模层的外周向内侧凹入；在第一源/漏种子层和第二源/漏种子层相对于硬掩模层的凹入中，生长应力源。
根据本公开的另一方面，提供了一种电子设备，包括上述竖直型半导体器件。
根据本公开的实施例，可以在第一源/漏层和第二源/漏层中均应用应力源(stressor)，以便向沟道层中的沟道施加应力，从而进一步改善器件性能。在形成应力源时，可以采用应力增强层，以便将应力有效地施加到沟道中。
另外，根据本公开的实施例，可以将到第一源/漏层的第一接触部以及到栅堆叠的第二接触部中至少之一设置于有源区的顶部上，从而至少减少甚至消除接触部在横向上的偏移，并因此减小器件整体所占面积。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至16(b)示出了根据本公开实施例的制造半导体器件的流程中部分阶段的示意图；
图17(a)至22示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；
图23至27(c)示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；
图28至33示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的竖直型半导体器件可以包括设于衬底上的竖直有源区(例如，沿大致垂直于衬底表面的方向)，例如在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。
根据本公开的实施例，这种半导体器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和隧穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。
栅堆叠可以绕沟道层的至少部分外周形成。栅堆叠可以与沟道层实质上共面，例如，栅堆叠可以处于沟道层的顶面和底面各自所在的平面限定的空间之内，从而可以减少或甚至避免栅堆叠与第一、第二源/漏层的交迭，有助于降低栅与源/漏之间的寄生电容。
沟道层可以由单晶半导体材料构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。
根据本公开的实施例，沟道层与第一、第二源/漏层可以相对于彼此具有刻蚀选择性，例如包括不同的半导体材料。这样，有利于对沟道层以及第一、第二源/漏层分别进行处理例如选择性刻蚀。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。
根据本公开的实施例，还可以在第一源/漏层与沟道层之间和/或在沟道层与第二源/漏层之间(在隧穿FET的情况下，特别是在构成隧穿结的两层之间)设置泄漏限制层或开态电流增强层。泄漏限制层的带隙可以大于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。开态电流增强层的带隙可以小于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。由于这种带隙的差异，可以抑制泄漏或增强开态电流。
根据本公开的实施例，第一源/漏层和第二源/漏层均可以包括应力源(stressor)，以在沟道层中产生应力。更具体地，第一源/漏层和第二源/漏层各自的至少一部分(例如，靠近外周表面的一部分)或者全部可以是应力源。应力源可以产生沿器件中电流流动方向(在此，竖直方向)的应力。对于p型器件，应力源可以在沟道层中沿电流流动方向产生压应力；而对于n型器件，应力源可以在沟道层中沿电流流动方向产生拉应力。
根据本公开的实施例，第一源/漏层和第二源漏层各自均可以包括种子层以及绕种子层的外周形成的应力源。例如，应力源在无应变时的晶格常数可以大于种子层在无应变时的晶格常数，从而在沟道层中产生压应力(特别是对于p型器件)；或者，应力源在无应变时的晶格常数可以小于种子层在无应变时的晶格常数，从而在沟道层中产生拉应力(特别是对于n型器件)。
根据本公开的实施例，为了改善生长质量，还可以在第二源/漏层的顶面上设置另一种子层。该另一种子层可以具有与应力源基本相同的晶体结构，从而可以用作生长应力源的种子层。
根据本公开的实施例，为了改善应力源对于沟道层的应力施加，可以设置应力增强层。应力增强层可以在形成应力源时固持有源区上下部之间的距离，以避免应力弛豫。例如，应力增强层可以包括竖直延伸的竖直延伸部(可以保持有源区)以及与竖直延伸部相接、横向延伸的横向延伸部(可以连接到衬底，从而起到固定作用)。应力增强层可以具有与应力源中的应变相反的应变。应力增强层可以与有源区并非直接接触，中间可以存在其他材料层。
根据本公开的实施例，到第一源/漏层的第一接触部以及到栅堆叠的第二接触部中至少之一可以设置在有源区的顶部上，从而至少部分地与有源区的主体相交迭，以节省占用面积。例如，第一接触部和第二接触部中至少之一可以与有源区中至少一层和/或栅堆叠在竖直方向上至少部分地交迭。由于这种交迭，不希望第一接触部和/或第二接触部直接竖直延伸到相应的第一源/漏层和/或栅堆叠，因为很有可能需要穿过第二源/漏层(还有可能需要穿过沟道层、栅堆叠)，这会造成不必要的电连接。为此，第一接触部可以通过从有源区顶部延伸至与第一源/漏层相接触的第一导电通道而与第一源/漏层电连接，和/或第二接触部可以通过从有源区顶部延伸至与栅堆叠相接触的第二导电通道而与栅堆叠电连接。
根据本公开的实施例，导电通道可以在有源区的顶部上从相应接触部的位置向着有源区的外周延伸，并继而竖直(向下)延伸，以便与第一源/漏层或栅堆叠(特别是其侧壁)相接触。这样，导电通道可以绕开有源区，在有源区的外侧通过与相应层的侧壁接触而与相应层形成电连接。
根据本公开的实施例，可以在有源区和栅堆叠的外周侧壁上形成隔离层，以避免有源区中的层以及栅堆叠与导电通道之间不期望的电连接。对于不希望与导电通道电连接的层，可以使其外侧壁相对于隔离层的表面向内凹入且因此该层被隔离层所覆盖，于是隔离层可以避免该层与导电通道相接触而形成电连接。另一方面，对于要与导电通道电连接的层，可以使其在至少部分区域穿透隔离层而露出(特别是其侧壁)，并因此与导电通道相接触而形成电连接。例如，这可以通过使该层至少在该部分区域中相对于其他层伸出来形成，这种情况下，隔离层可以在覆盖其他层的同时露出该层。
在第一接触部和第二接触部均设置于有源层顶部上的情况下，它们相应的第一导电通道和第二导电通道可以在不同区域中延伸，例如分处于彼此相对的两侧，以避免相互之间干扰。根据本公开的实施例，第一导电通道和第二导电通过可以通过相同的工艺来形成，并因此可以具有例如相同的材料和/或相同的尺寸(高度、厚度或宽度等)。
类似地，可以在有源区的顶部上形成电介质层，以避免在有源区顶部上形成的接触部与作为顶层的第二源/漏层之间不期望的电连接。这种电介质层例如可以结合下述的硬掩模层来提供。例如，第一接触部和/或第二接触部可以形成在电介质层上。根据本公开的实施例，到第二源/漏层的第三接触部可以形成为贯穿该电介质层以接触第二源/漏层。应力保持层可以绕该电介质层的外周形成。
这种半导体器件例如可以如下制造。
根据本公开的实施例，可以在衬底上依次形成第一源/漏种子层、沟道层、第二源/漏种子层。例如，这些层可以通过外延生长来形成。由于分别外延生长，至少一对相邻层之间可以具有清晰的晶体界面。另外，可以对各层分别进行掺杂，于是至少一对相邻层之间可以具有掺杂浓度界面。另外，还可以在第二源/漏种子层上设置硬掩模层，用于图案限定、刻蚀停止或保护等目的。
对于第一源/漏种子层、沟道层、第二源/漏种子层和硬掩模层的叠层，可以对其进行构图，以便限定有源区。例如，可以将它们选择性刻蚀为所需的形状。通常，可以将该叠层构图为柱状，各层之间可以出于各种目的(例如，为了与随后形成的导电通道之间形成期望的电接触)而相对凹入或伸出，如上所述。可以使沟道层的至少部分外周相对于硬掩模层的外周向内侧凹入，然后可以在该凹入中绕沟道层的至少部分外周形成栅堆叠(可以是牺牲栅堆叠)。
为了提升应力施加的效果，可以在衬底上形成应力增强层。应力增强层可以在应力工程期间保持叠层，以防止应力弛豫。例如，应力增强层可以夹着叠层的侧壁。当然，应力增强层没有遍布叠层的侧壁，而是露出部分侧壁，以便于对叠层进行处理。例如，可以使第一源/漏种子层和第二源/漏种子层的至少部分外周相对于硬掩模层的外周向内侧凹入，并在第一源/漏种子层和第二源/漏种子层相对于硬掩模层的凹入中生长应力源。
另外，根据本公开的实施例，可以在硬掩模层下方形成隔离层，以封入不需要进行电连接的侧壁，而露出需要电连接的侧壁。然后，可以形成从叠层的顶部延伸至隔离层的表面上并因此与隔离层处露出的侧壁相接触的导电通道，并可以在叠层的顶部上形成与导电通道相接触的接触部。
叠层中各层以及栅堆叠之间可能需要相对凹入/伸出。可以通过对某一层进行选择性刻蚀来使该层相对凹入(从而其他层相对于该层相对伸出)。可以硬掩模层的外周侧壁为基准，对于不需要相对伸出的层，可以使其外周侧壁相对于硬掩模层的外周侧壁向内凹入，而对于需要相对伸出的层，可以使其外周侧壁与硬掩模的外周侧壁基本共面。在形成隔离层时，同样可以该硬掩模层为掩模。这样，隔离层的外周侧壁也可以与硬掩模层的外周侧壁基本共面，且因此可以露出相对伸出的层的外周侧壁。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至16(b)示出了根据本公开实施例的制造半导体器件的流程中部分阶段的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001中，可以形成阱区1001w。如果要形成p型器件，则阱区1001w可以是n型阱；如果要形成n型器件，则阱区1001w可以是p型阱。阱区1001w例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成，掺杂浓度可以为约1E17-2E19cm-3。本领域存在多种方式来设置这种阱区，在此不再赘述。
如图2所示，在衬底1001上，可以通过例如外延生长，依次形成第一源/漏种子层1003、沟道层1005和第二源/漏种子层1007。这些都是半导体材料层。例如，沟道层1005可以包括不同于第一源/漏种子层1003和第二源/漏种子层1007的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约10-100nm；第一源/漏种子层1003和第二源/漏种子层1007可以包括相同的半导体材料如Si，厚度为约10-50nm。当然，本公开不限于此。例如，沟道层1005可以包括与第一源/漏种子层1003或第二源/漏种子层1007相同的组分，但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要沟道层1005相对于之下的第一源/漏种子层1003和之上的第二源/漏种子层1007具备刻蚀选择性。
在生长第一源/漏种子层1003、沟道层1005和第二源/漏种子层1007时，可以对它们进行原位掺杂，以将它们掺杂为所需的导电类型和掺杂浓度。例如，在形成n型FET的情况下，可以利用As或P等n型杂质将第一源/漏种子层1003和第二源/漏种子层1007掺杂为n型，掺杂浓度可以为约1E18-1E21cm-3；在形成p型FET的情况下，可以利用B或In等p型杂质将将第一源/漏种子层1003和第二源/漏种子层1007掺杂为p型，掺杂浓度可以为约1E18-2E20cm-3。沟道层1005可以未有意掺杂，或轻掺杂以调节器件阈值电压(Vt)。在形成隧穿FET的情况下，第一源/漏种子层1003和第二源/漏种子层1007可以被掺杂为相反的导电类型。当然，掺杂方式不限于原位掺杂，也可以通过离子注入等其他方式来进行。
在第二源/漏种子层1007上，可以形成硬掩模层。硬掩模层可以包括叠层结构，例如用于保护或刻蚀停止等目的的第一子掩模层1009和用于构图或隔离等目的第二子掩模层1011。例如，第一子掩模层1009可以包括氧化物(例如，氧化硅)，厚度为约2-5nm，可以通过淀积或热氧化形成；第二子掩模层1011可以包括氮化物(例如，氮化硅)或其他低k电介质(例如，碳化硅基材料)，厚度为约10-100nm，可以通过淀积形成。
接下来，可以限定器件的有源区。例如，这可以如下进行。
如图3(a)和3(b)(图3(a)是俯视图，图3(b)是沿图3(a)中AA′线的截面图)所示，可以在硬掩模层上形成光刻胶1017。通过光刻(曝光和显影)将光刻胶1017构图为所需形状(在该示例中，大致矩形)。如图3(a)中的俯视图所示，光刻胶1017限定的图案处于阱区1001w的范围内。当然，光刻胶1017的图案不限于矩形，而可以是其他各种合适的形状，例如圆形、椭圆形、方形等。
可以将光刻胶1017的图案随后转移到硬掩模层中，并继而转移到下方的半导体层中。具体地，如图4(沿图3(a)中AA′线的截面图)所示，可以构图后的光刻胶为掩模，依次对硬掩模层、第二源/漏种子层1007、沟道层1005和第一源/漏种子层1003进行选择性刻蚀如反应离子刻蚀(RIE)。在该示例中，刻蚀进行到衬底1001中(但并未进行到阱区1001w的底面处)，以便在衬底1001中开槽，从而随后在槽中形成浅槽隔离(STI)。刻蚀后第二源/漏种子层1007、沟道层1005和第一源/漏种子层1003形成柱状(在本示例中，截面为矩形的六面体柱状)，大致限定了有源区的范围(随后还可以进一步构图)。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。之后，可以去除光刻胶1017。当前，有源区中各层的外周侧面与硬掩模层的外周侧壁基本上共面，在后继工艺中，还可以对有源区中层的形状按照需要进行调整(例如，使其侧壁凹入)。
在衬底1001中形成的槽中，可以填充电介质材料，以形成STI。例如，如图5(a)、5(b)和5(c)(图5(a)是沿图3(a)中AA′线的截面图，图5(b)是沿图3(a)中BB′线的截面图，图5(c)是透视图)所示，可以在图4所示的结构上淀积氧化物，对氧化物进行平坦化处理例如化学机械抛光(CMP)(可以硬掩模层如第二子掩模层1011为停止层)，并回蚀(例如，湿法腐蚀、气相刻蚀、气相HF等)，来形成STI 1019。所形成的STI 1019围绕有源区，实现有源区之间的电隔离。在此，回蚀后STI 1019的顶面可以低于衬底1001的顶面，从而STI 1019可以露出部分阱区1001 W。
然后，如图6(a)、6(b)和6(c)(图6(a)是沿图3(a)中AA′线的截面图，图6(b)是沿图3(a)中BB′线的截面图，图6(c)是透视图)所示，可以使沟道层1005的外周侧壁相对于硬掩模层的外周侧壁凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)，以便随后可以在硬掩模层限定的范围内形成栅堆叠。这是有利的，因为可以硬掩模层的外周侧壁为基准来定义有源区中各层和栅堆叠的相对凹入/伸出。在一个示例中，这可以通过相对于第一源/漏种子层1003和第二源/漏种子层1007，进一步选择性刻蚀沟道层1005来实现。如上所述，由于沟道层1005与第一源/漏种子层1003和第二源/漏种子层1007之间的刻蚀选择性，可以实现这种选择性刻蚀。选择性刻蚀可以使用原子层刻蚀(Atomic Layer Etch，ALE)或者数字化刻蚀(Digital Etch)的方法进行精确可控的刻蚀。
在该示例中，不考虑各向异性，假定对沟道层1005的选择性刻蚀在各方向上基本上等同地进行。于是，刻蚀后沟道层1005仍然呈现基本矩形状，例如矩形的短边长度为w1、长边长度为w2。w1可以控制器件的静电学特性如短沟道效应等，w2可以限定器件宽度或者说能导通的电流量。
在沟道层1005相对于第一源/漏种子层1003和第二源/漏种子层1007的外周形成的凹入中，随后将形成栅堆叠。为避免后继处理对于沟道层1005造成影响或者在该凹入中留下不必要的材料从而影响后继栅堆叠的形成，可以在该凹入中填充一材料层以占据栅堆叠的空间(因此，该材料层可以称作“牺牲栅”)。例如，这可以通过在图6(a)、6(b)和6(c)所示的结构上淀积氮氧化物(例如，氮氧化硅)或碳化硅(不同于硬掩模层的材料，以便于后继进行选择性刻蚀)，然后对淀积的氮氧化物或碳化硅进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，氮氧化物或碳化硅可仅留在凹入内，形成牺牲栅1021，如图7(a)和7(b)(图7(a)是沿图3(a)中AA′线的截面图，图7(b)是沿图3(a)中BB′线的截面图)所示。这种情况下，牺牲栅1021可以基本上填满上述凹入。
对于暴露在外的第一源/漏种子层1003和第二源/漏种子层1007，可以应用应力工程。为了增加应力施加的效果，可以设置应力增强层。
例如，如图8(a)和8(b)(图8(a)是俯视图，图8(b)是透视图)所示，可以在衬底上，更具体地，在STI 1019上，形成保持第一源/漏种子层1003、沟道层1005(外周设有牺牲栅1021)、第二源/漏种子层1007(以及硬掩模层)的叠层的应力增强层1013。应力增强层1013可以包括相对于相邻层具有刻蚀选择性的材料例如SiC，以便进行选择性刻蚀。例如，应力增强层1013可以通过淀积厚度为约5-20nm的SiC，然后对淀积的SiC进行光刻而得到。
在该示例中，应力增强层1013包括沿着与叠层的纵向方向(例如，图8(a)中的竖直方向)相交(例如，垂直)的方向(例如，图8(a)中的水平方向)延伸的条状图案。这种条状图案横跨叠层，从而夹着叠层的侧壁。但是，本公开不限于此。其他能够对叠层起到固持作用的结构均适用。例如，应力增强层1013可以包括在叠层的侧壁上延伸的竖直延伸部分以及在STI 1019上延伸的横向延伸部分。通过这样的构造，可以对叠层的侧壁起到支撑作用。
在该示例中，应力增强层1013仅形成在叠层的左右两侧的侧壁上，这主要是为了适应以下的接触部形成工艺。但是，本公开不限于此。例如，应力增强层1013也可以形成在其余两侧的侧壁上。另外，尽管图中示出了条状图案的数目为二，但是可以包括更多或更少的条状图案。
根据其他实施例，应力增强层1013中可以存在应变，或者说具备应力。例如，如果要形成n型FET，则应力增强层1013可以具有压应力，并可以在沟道层1005中产生拉应力；或者，如果要形成p型FET，则应力增强层1013可以具有拉应力，并可以在沟道层1005中产生压应力。于是，可以改进器件性能。
为了适应以下的接触部形成工艺，希望有源区不超出硬掩模层限定的范围。为了在这种约束下在源/漏处应用应力工程，可以使第一源/漏种子层1003和第二源/漏种子层1007相对凹入，以留出进行应力工程的空间。例如，如图9(a)、9(b)和9(c)(图9(a)是沿图8(a)中AA′线的截面图，图9(b)是沿图8(a)中BB′线的截面图，图9(c)是沿图8(a)中CC′线的截面图)所示，可以选择性刻蚀第一源/漏种子层1003和第二源/漏种子层1007，使第一源/漏种子层1003和第二源/漏种子层1007的外周侧壁相对于硬掩模层的外周侧壁凹入。
在附图中，示出了刻蚀后第一源/漏种子层1003和第二源/漏种子层1007的外周侧壁相对于沟道层1005的外周侧壁仍然相对伸出，这可以实现更好的工艺控制。但是，本公开不限于此。例如，刻蚀后第一源/漏种子层1003和第二源/漏种子层1007的外周侧壁可以相对于沟道层1005的外周侧壁基本上一致或者甚至相对凹入(这可以增强向沟道的应力施加)。为避免对沟道层1005的损坏，对于第一源/漏种子层1003和第二源/漏种子层1007的刻蚀配方可以选择为基本不影响沟道层1005。
另外，在该示例中，由于衬底1001与第一源/漏种子层1003和第二源/漏种子层1007包括相同的材料(Si)，因此衬底1001也可以被刻蚀。在此，刻蚀没有进行到阱区1001w的底部。
在该示例中，不考虑各向异性，假定对第一源/漏种子层1003和第二源/漏种子层1007的选择性刻蚀在各方向上基本上等同地进行。于是，刻蚀后第一源/漏种子层1003和第二源/漏种子层1007仍然呈现基本矩形状。另外，如图9(c)所示，在应力增强层1013下方形成了空隙。但是，本公开不限于此。例如，由于应力增强层1013的覆盖，在应力增强层1013的位置处，第一源/漏种子层1003和第二源/漏种子层1007并未被刻穿从而形成上述空隙，而是第一源/漏种子层1003和第二源/漏种子层1007仍然与应力增强层保持相连。
然后，如图10(a)、10(b)和10(c)(图10(a)是沿图8(a)中AA′线的截面图，图10(b)是沿图8(a)中BB′线的截面图，图10(c)是沿图8(a)中CC′线的截面图)所示，可以第一源/漏种子层1003和第二源/漏种子层1007的残留部分为种子，外延生长应力源1023。应力源1023可以在半导体材料表面上生长。在外延生长应力源1023时，应力增强层1013限制了叠层中各层的自由移动，进而增加了施加到沟道中的应力。应力增强层1013可以具有与所生长的应力源1023中的应变相反的应变。
应力源1023对于p型FET可以在沟道层中在平行于电流密度方向上产生压应力，对于n型FET可以在沟道层中在平行于电流密度方向上产生拉应力。这可以通过使应力源1023具有与种子层不同的晶格常数而实现。例如，在本例(沟道层为SiGe，且第一源/漏种子层1003和第二源/漏种子层1007为Si)中，对于p型FET，应力源1023可以包括晶格常数比种子层大的半导体材料，例如SiGe(例如，Ge的原子百分比为约10-75％)；而对于n型FET，应力源1023可以包括晶格常数比种子层小的半导体材料，例如Si：C(例如，C的含量为约0.1-3％)。当然，应力源1023不限于此，也可以包括晶格常数与种子层不同的其他半导体材料如GeSn或III-V族化合物半导体材料等。另外，在外延生长应力源1023时，可以对其进行原位掺杂，例如对于p型FET进行p型掺杂(掺杂浓度例如为约1E18-2E20cm-3)，对于n型FET进行n型掺杂(掺杂浓度例如为约1E18-1E21cm-3)，从而应力源1023随后可以用作源/漏的一部分。于是，源/漏种子层和应力源可以一并称为“源/漏层”。
通过仿真可以发现，与没有应力增强层1013的情况相比，使用应力增强层1013一方面可以增强沟道层中产生的应力，另一方面可以通过优化应力增强层1013之间的间距，沟道层中得到均匀的应力分布特性，进而可以减小因为工艺所引起的器件性能波动。
在此，生长的应力源1023优选地没有超出硬掩模层所限定的范围。另外，如果在以上刻蚀种子层的步骤中没有刻穿应力增强层1013处的种子层，则在生长应力源1023之后，可以在其他位置处形成其他应力增强层，通过选择性刻蚀去除应力增强层1013并对应力增强层1013处的种子层进行选择性刻蚀以使其相对凹进，并进一步生长应力源。
另外，如图10(a)、10(b)和10(c)所示，由于衬底1001的存在，在第一源/漏种子层1003处生长的应力源1023在横向上相对于在第二源/漏种子层1007处生长的应力源1023伸出。这对于以下的接触部形成工艺是合适的。
在牺牲栅1021的情况下，可以进行替代栅工艺。为便于替代栅工艺的进行，可以将硬掩模层下方的空隙填满(避免栅堆叠形成在这些空隙中)。为此，如图11(a)、11(b)和11(c)(图11(a)是沿图8(a)中AA′线的截面图，图11(b)是沿图8(a)中BB′线的截面图，图11(c)是沿图8(a)中CC′线的截面图)所示，可以通过在图10(a)、10(b)和10(c)所示所示的结构上，淀积电介质层例如氧化物，且然后进行回蚀来形成隔离层1025。在回蚀之前，可以对淀积的电介质层进行平坦化处理如CMP。CMP可以停止于硬掩模层，从而应力增强层1013位于硬掩模层顶部上的部分可以被去除，且因此被分为分设于叠层两侧、彼此相对的图案。回蚀可以通过沿竖直方向进行RIE来进行。在该示例中，回蚀并未进行到所淀积的电介质层的底面处。于是，隔离层1025可以填充硬掩模层下方叠层中的空隙。隔离层1025填充在空隙中的部分的外周侧壁可以与硬掩模层的外周侧壁保持基本共面。
根据其他实施例，在淀积电介质层之前，还可以淀积一衬层如约2-5nm厚的氮化物，以起到保护或刻蚀停止等作用。另外，为了改善电接触特性，可以在应力源1023的表面上形成金属硅化物。例如，可以在图10(a)、10(b)和10(c)所示的结构上，通过淀积例如化学气相淀积(CVD)、原子层外延(ALE)、物理气相淀积(PVD)等，形成金属层如Ni、NiPt或Co，并进行退火以发生硅化反应，从而生成金属硅化物如NiPtSi。之后，可以去除未反应的金属层。
之后，可以进行替代栅工艺。例如，如图12(a)、12(b)和12(c)(图12(a)是沿图8(a)中AA′线的截面图，图12(b)是沿图8(a)中BB′线的截面图，图12(c)是沿图8(a)中CC′线的截面图)所示，可以通过选择性刻蚀，去除牺牲栅1021，以释放其所占据的空间，并在所释放的空间中形成栅堆叠。具体地，可以在图11(a)、11(b)和11(c)所示的结构(去除牺牲栅1021)上依次淀积栅介质层1027和栅导体层1029，并对所淀积的栅导体层1029(以及可选地栅介质层1027)进行回蚀。回蚀可以通过沿竖直方向进行RIE来进行。于是，栅堆叠可以留于硬掩模层下方，其外周侧壁可以与硬掩模层的外周侧壁基本共面。例如，栅介质层1027可以包括高k栅介质如HfO2，厚度为约1-3nm；栅导体层1029可以包括金属栅导体。另外，在栅介质层1027和栅导体层1029之间，还可以形成功函数调节层。在形成栅介质层1027之前，还可以形成例如氧化物的薄界面层(例如，厚度为约0.03-0.15nm)。
由于当前第一源/漏种子层1003处的应力源1023和栅堆叠特别是栅导体层1029的侧壁基本共面(参见图12(a)和12(b))，因此在形成到第一源/漏层的导电通道时，该导电通道也会与栅导体层1029相接触。为避免这种情况，可以至少在预定区域(以下称为“第一预定区域”)处使栅堆叠特别是栅导体层1029的侧壁相对凹入。为此，如图13(a)和13(b)(图13(a)是俯视图，图13(b)是沿图13(a)中BB′线的截面图)所示，可以形成遮挡层1031，该遮挡层1031形成在不同于第一预定区域的其他区域处，从而至少在第一预定区域处露出栅堆叠的侧壁。例如，遮挡层1031可以包括光刻胶，并通过光刻进行构图。然后，可以使栅堆叠的外周侧壁相对于硬掩模层的外周侧壁凹入。这可以通过回蚀栅介质层1027和栅导体层1029来实现。另外，还可以对隔离层1025以及STI 1019(在此，均为氧化物，因此将它们示出为一体，并标注为1025)进行选择性刻蚀如RIE，以便在第一预定区域处使第一源/漏层(具体地，第一源/漏层种子层1003处的应力源1023)的侧壁露出，以便随后导电通道与之相接触。之后，可以去除遮挡层1031。
由于遮挡层1031的设置，至少在第一预定区域处(在图13(a)中，在叠层的上侧侧壁处)，栅堆叠的侧壁凹入(参见图13(b)中虚线圈处)，从而在第一预定区域处，第一源/漏层(具体地，第一源/漏种子层1003处的应力源1023)相对于栅堆叠伸出。另外，在其余区域处，由于遮挡层1031的存在，栅堆叠并未凹入，并因此相对伸出，以便随后与到栅堆叠的导电通道相接触。
在回蚀栅堆叠之后，在由于回蚀而产生的空间(参见图13(b)中虚线圈处)中，可以进一步填充电介质材料1033，如图14(沿图13(a)中BB′线的截面图)所示。电介质材料1033可以包括相对于隔离层1025具备刻蚀选择性的材料，例如SiC。
在隔离层1025的表面上随后可以形成导电通道。在第一预定区域处，第一源/漏层(具体地，第一源/漏种子层1003处的应力源1023)相对于第二源/漏层(具体地，第二源/漏种子层1007处的应力源1023)和栅堆叠伸出；而且，在其余区域处，栅堆叠相对于第二源/漏层(具体地，第二源/漏层1007处的应力源1023)伸出，而且尽管其侧壁与第一源/漏层(具体地，第一源/漏种子层1003处的应力源1023)的侧壁大致共面，但是第一源/漏的侧壁被隔离层1025所覆盖。这些伸出部分的侧壁与硬掩模层的侧壁基本共面，且露于隔离层1025的表面处。这样，随后在隔离层1025的表面处形成的导电通道可以与这些伸出部分的侧壁相接触。
如图15(a)和15(b)(图15(a)是俯视图，图15(b)是沿图15(a)中BB′线的截面图)所示，可以在隔离层的表面上形成导电通道1035A、1035B。在此，可以在图15(b)的左右两侧(对应于图15(a)的俯视图中的上下两侧)处分别形成导电通道1035A、1035B。这两处的导电通道1035A、1035B分别与栅堆叠(特别是其中的栅导体层1029)、第一源/漏层(具体地，第一源/漏种子层1033处的应力源1023)的侧壁相接触。导电通道可以包括金属如W和/或Co，也可以包括金属硅化物例如Ni和/或Pt的硅化物。根据其他实施例，导电通道可以具有应力，用于调节器件性能。例如，对于n型FET，导电通道可以具有压应力，以便在沟道中产生拉应力；对于p型FET，导电通道可以具有拉应力，以便在晶体管沟道中产生压应力。
导电通道例如可以如下形成。在图14所示的结构上淀积(例如，PVD、CVD或ALD)一层导电材料，并在导电材料上形成光刻胶1037。在淀积导电材料之前，还可以先淀积一层扩散阻挡层如TiN。通过光刻，将光刻胶1037构图为所需的形状，例如在未形成应力增强层的相对两侧，覆盖硬掩模层的一部分顶面和侧壁。之后，可以光刻胶1037为掩模，对淀积的导电材料(以及可选的扩散阻挡层)进行选择性刻蚀如RIE，以形成导电通道。之后，可以去除光刻胶1037。
在此，导电材料留于硬掩模层顶面上方的部分随后可以用作接触部的着落垫(landing pad)。于是，接触部可以形成于硬掩模层上方，有助于减小接触部的占用面积。另外，导电材料沿硬掩模层的外周侧壁形成，并因此与隔离层1025的侧壁处露出的栅导体和应力源自对准并因此物理接触，从而实现电连接。
导电通道1035B应处于上述第一预定区域内，以避免与栅导体之间的短路。导电通道1035A的位置不限于图中的示例。例如，导电通道1035A可以形成于上述第一预定区域之外的其余区域中的任何位置处。当然，图中所示的这种相对设置的布局有利于构图以及更好的电气分离。
然后，可以如图16(a)和16(b)(图16(a)是俯视图，图16(b)是沿图16(a)中BB′线的截面图)所示，在图15(a)和15(b)所示的结构上形成层间电介质层1039。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1039(在该示例中，由于隔离层1025也包括氧化物，因此将它们一体示出为1039)。在层间电介质层1039中，可以形成接触部1041A、1041B和1041C。这些接触部可以通过刻蚀孔洞，并在其中填充导电材料如金属来形成。接触部1041A通过导电通道1035A而与栅堆叠(特别是其中的栅导体层1029)电连接，接触部1041B通过导电通道1035B而与第一源/漏层电连接。另外，接触部1041C竖直延伸至第二源/漏层，以形成到第二源/漏层的电连接。
在该示例中，接触部1041A、1041B和1041C大致沿着有源区的纵向(矩形有源区的长边方向)延伸排列成一行，以便在保证它们间距的同时尽量多地与有源区的主体相交迭从而更多地节省面积。
在该示例中，接触部1041A和1041B均形成于有源区的顶部上。但是，本公开不限于此。例如，接触部1041A和1041B中仅一个形成于有源区的顶部上，另一个可以如常规技术中那样在横向上偏移；或者，接触部1041A和1041B中没有任何一个形成于有源区的顶部上，而是如常规技术中那样在横向上偏移。当然，接触部1041C一般地均形成在第二源/漏种子层1007上方。
另外，在上述实施例中，分别形成到第一源/漏层、第二源/漏层和栅堆叠的电连接。但是，本公开不限于此。某些层可以共享电连接。例如，栅堆叠可以与第一源/漏层、第二源/漏层之一连接在一起(此种情况下该器件可以用作二极管)。例如，当栅堆叠可以与第一源/漏层电连接时，没有必要进行以上结合图13(a)-14描述的操作。总之，可以根据所要形成的电连接，适当地调整层的侧壁之间的相对凹入/伸出关系。这种相对凹入/伸出的调整，可以通过遮蔽一部分侧壁(从而相对伸出)，并选择性刻蚀另一部分侧壁(从而相对凹入)来进行。
在以上利用了替代栅工艺，但是本公开不限于此。根据本公开的实施例，先栅工艺也适用。
图17(a)至22示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。
例如，在以上结合7(a)和7(b)所示的处理中，不是形成牺牲栅1021，而是直接形成包括栅介质层1027和栅导体层1029的栅堆叠，如图17(a)和17(b)(图17(a)是沿图3(a)中AA′线的截面图，图17(b)是沿图3(a)中BB′线的截面图)所示。关于栅堆叠的形成，可以参见以上说明，在此不再赘述。
在该示例中，由于在较早阶段形成了栅堆叠，为了在后继处理阶段保护栅堆叠(特别是栅导体)，如图18(a)和18(b)(图18(a)是沿图3(a)中AA′线的截面图，图18(b)是沿图3(a)中BB′线的截面图)所示，可以绕栅堆叠形成保护层1033。例如，保护层1033可以通过回蚀栅堆叠，并在硬掩模层下方由于栅堆叠的回蚀而导致的空隙中填充电介质材料特别是低k电介质材料如SiC来形成。保护层1033可以环绕栅堆叠，从而将栅堆叠完全包封在内。
之后，可以按照以上结合图8(a)至10(c)描述的操作进行处理，以形成应力源1023。之后，如以上结合图11(a)、11(b)和11(c)所述，形成隔离层。不同之处在于，在本示例中，在淀积电介质层之后，对淀积的电介质层进行平坦化处理如CMP(停止于硬掩模层)，而并不回蚀，如图19(a)、19(b)和19(c)(图19(a)是沿图8(a)中AA′线的截面图，图19(b)是沿图8(a)中BB′线的截面图，图19(c)是沿图8(a)中CC′线的截面图)。在此，将STI 1019与隔离层一起示出为1025′。
由于栅堆叠被保护层1033所包封，需要在预定区域(以下称为“第二预定区域”)处去除保护层1033，以便露出栅堆叠从而随后制作与栅堆叠的电连接。例如，如图20(a)和20(b)(图20(a)是俯视图，图20(b)是沿图20(a)中BB′线的截面图)所示，可以形成遮挡层1031a，该遮挡层1031a形成在不同于第二预定区域的其他区域处。例如，遮挡层1031a可以包括光刻胶，并通过光刻进行构图。然后，可以遮挡层1031a为掩模，对隔离层1025′进行回蚀如RIE，回蚀可以停止在栅堆叠的底面附近，以便在第二预定区域处露出保护层1033的侧壁。随后，可以对保护层1033进行选择性刻蚀，以在第二预定区域处去除保护层1033，并露出栅堆叠的侧壁。之后，可以去除遮挡层1031a。
接下来，可以按照类似的处理来形成导电通道。
例如，如图21(a)和21(b)(图21(a)是俯视图，图21(b)是沿图21(a)中BB′线的截面图)所示，可以形成遮挡层1031b，该遮挡层1031b形成在不同于第一预定区域的其他区域处。例如，遮挡层1031可以包括光刻胶，并通过光刻进行构图。可以对隔离层1025′进行选择性刻蚀如RIE，以便在第一预定区域处使第一源/漏层(具体地，第一源/漏层种子层1003处的应力源1023)的侧壁露出，以便随后导电通道与之相接触。之后，可以去除遮挡层1031b。
然后，如图22(沿图21(a)中BB′线的截面图)所示，形成导电通道1035A、1035B以及接触部1041A-1041C。关于它们的形成，可以参见以上说明。
图23至27(c)示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。
如图23所示，在本示例中，在第二源/漏种子层1007上，还设置了另一种子层1023s。该另一种子层1023s可以包括与随后将要形成的应力源具有相同晶体结构的半导体材料，以便在生长应力源时作为种子层。例如，另一种子层1023s可以包括SiGe，其中Ge的原子百分比可以与沟道层不同，例如为约10-40％，且可以调整以调整刻蚀速度，厚度为约5-20nm。在外延生长另一种子层1023s时，可以对其进行原位掺杂，例如对于p型FET进行p型掺杂(掺杂浓度例如为约1E18-2E20cm-3)，对于n型FET进行n型掺杂(掺杂浓度例如为约1E18-1E21cm-3)，从而另一种子层1023s随后可以用作源/漏的一部分。于是，另一种子层1023s和源/漏种子层(以及随后形成的应力源)可以一并称为“源/漏层”。
随后，可以如上所述来限定有源区的范围。如上所述，可以通过光刻技术，将硬掩模层构图为预定形状(例如，矩形)，并继而将该预定形状转移到下方的半导体层中。如图24所示，可以硬掩模层为掩模，对另一种子层1023s进行选择性刻蚀如RIE。RIE例如可以按大致垂直于衬底表面的方向进行。之后，可以通过选择性刻蚀如各向同性刻蚀，使另一种子层1023s的侧壁相对于硬掩模层的侧壁凹进，在该凹进中可以填充电介质1043(例如，氮化物)。刻蚀后另一种子层1023s的横向尺寸可以大于沟道层的横向尺寸，例如在纳米线器件的情况下，另一种子层1023s的横向尺寸可以大于纳米线的直径，而在纳米片器件的情况下，另一种子层1023s的横向尺寸可以大于纳米片的宽度。
之后，可以按照以上结合图4至7(b)描述的操作，形成牺牲栅1021，如图25(a)和25(b)(图25(a)是沿图3(a)中AA′线的截面图，图25(b)是沿图3(a)中BB′线的截面图)所示。
然后，可以按照以上结合图8(a)至9(c)描述的操作，形成应力增强层1013，并对第一源/漏种子层1003和第二源/漏种子层1007进行选择性刻蚀，如图26(a)、26(b)和26(c)(图26(a)是沿图8(a)中AA′线的截面图，图26(b)是沿图8(a)中BB′线的截面图，图26(c)是沿图8(a)中CC′线的截面图)所示。刻蚀后的第二源/漏种子层1007使得另一种子层1023s的端部露出。
然后，如图27(a)、27(b)和27(c)(图27(a)是沿图8(a)中AA′线的截面图，图27(b)是沿图8(a)中BB′线的截面图，图27(c)是沿图8(a)中CC′线的截面图)所示，可以第一源/漏种子层1003、第二源/漏种子层1007的残留部分以及另一种子层1023s的露出部分为种子，外延生长应力源1023。另一种子层1023s的设置有助于改善应力源1023的晶体质量。
之后，可以按照以上描述的操作进行处理。
在以上实施例中，绕源/漏种子层的外周形成应力源。但是，本公开不限于此。例如，可以将源/漏种子层整体替换为应力源。
图28至33示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。
在按以上结合图1至8(b)描述的操作(同时结合上述实施例中的另一种子层1023s)形成应力增强层1013之后，可以例如通过光刻技术，对应力增强层1013进行构图。例如，可以在叠层的一侧去除应力增强层1013，使得应力增强层1013仅留于叠层的另一侧(以及顶面上)，图中示出为1013a。如上所述，可以通过选择性刻蚀，使第一源/漏种子层1003和第二源/漏种子层1007相对凹入。在此，刻蚀量可以相对较大(但不足以完全去除第一源/漏种子层1003和第二源/漏种子层1007，以便用作生长应力源的种子)，例如刻蚀掉第一源/漏种子层1003和第二源/漏种子层1007的大致一半。
然后，如图29所示，可以第一源/漏种子层1003和第二源/漏种子层1007的残留部分以及另一种子层1023s的露出部分为种子，外延生长应力源1023。
同样，生长的应力源1023优选地没有超出硬掩模层所限定的范围。这样，在硬掩模层下方，叠层中仍然存在空隙。可以利用电介质材料如氧化物来填充这些空隙，如图30所示。填充的电介质材料在此与STI 1019一起被不出为1019′。
接下来，可以类似地对叠层的另一侧进行处理。例如，可以形成应力增强层，并将其构图为留在叠层的另一侧，图中示出为1013b(之前的应力增强层1013a可以被去除)。选择性刻蚀第一源/漏种子层1003和第二源/漏种子层1007，以完全去除第一源/漏种子层1003和第二源/漏种子层1007，如图31所示。以种子层1023s和之前形成的应力源1023为种子，进一步生长应力源，如图32所示。
之后，如图33所示，可以进一步形成应力增强层1013c。应力增强层1013c可以按照以上形成应力增强层1013的工艺来形成，而且可以与应力增强层1013b至少部分地重叠。
随后，可以按照以上描述的操作，进行替代栅、导电通道形成、接触部形成等工艺，以完成器件的制作。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (32)

1.一种竖直型半导体器件，包括：
设于衬底上的竖直有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层中至少靠近外周面的一部分是应力源，第二源/漏层中至少靠近外周面的一部分是应力源；以及
绕沟道层的至少部分外周形成的栅堆叠，
其中，第一源/漏层和第二源/漏层各自均包括种子层以及绕种子层的外周形成的应力源。
2. 根据权利要求1所述的竖直型半导体器件，还包括以下至少之一：
针对第一源/漏层的第一电连接部件，包括设于有源区顶部上的第一接触部以及与第一接触部相接触、且从有源区顶部延伸至与第一源/漏层相接触的第一导电通道；以及
针对栅堆叠的第二电连接部件，包括设于有源区顶部上的第二接触部以及与第二接触部相接触、且从有源区顶部延伸至与栅堆叠相接触的第二导电通道。
3.根据权利要求1或2所述的竖直型半导体器件，还包括在衬底上形成的多个应力增强层，每一应力增强层包括竖直延伸的竖直延伸部以及与竖直延伸部相接、横向延伸的横向延伸部，其中，各应力增强层的竖直延伸部绕有源区的外周布置。
4.根据权利要求3所述的竖直型半导体器件，其中，所述应力增强层中的应变与应力源中的应变相反。
5.根据权利要求1所述的竖直型半导体器件，其中，第一源/漏层和第二源/漏层各自的种子层具有相同的横向尺寸。
6.根据权利要求1所述的竖直型半导体器件，还包括：第二源/漏层中的种子层顶面上的另一种子层，所述另一种子层与应力源具有相同的晶体结构。
7.根据权利要求1所述的竖直型半导体器件，其中，种子层与应力源包括具有不同晶格常数的半导体材料。
8. 根据权利要求7所述的竖直型半导体器件，其中，
应力源的晶格常数大于种子层的晶格常数以便产生压应力；或者
应力源的晶格常数小于种子层的晶格常数以便产生拉应力。
9.根据权利要求6所述的竖直型半导体器件，其中，所述另一种子层的横向尺寸大于沟道层的横向尺寸。
10.根据权利要求2所述的竖直型半导体器件，还包括：
设于有源区顶部的针对第二源/漏层的第三接触部，其中第三接触部竖直延伸以与第二源/漏层相接触。
11.根据权利要求10所述的竖直型半导体器件，还包括：
在有源区顶部形成的电介质层，其中第一电连接部件和第二电连接部件的相应的第一接触部和第二接触部形成在电介质层上，第三接触部形成为贯穿电介质层。
12.根据权利要求3所述的竖直型半导体器件，其中，应力增强层成对出现，同一对应力增强层分别处于有源区的相对两侧。
13.根据权利要求12所述的竖直型半导体器件，还包括：
在有源区顶部形成的电介质层，其中，各应力增强层的竖直延伸部沿着所述电介质层的外周形成，且从所述电介质层的外周向下延伸。
14.根据权利要求3所述的竖直型半导体器件，其中，栅堆叠的一部分与应力增强层的竖直延伸部物理接触。
15.根据权利要求2所述的竖直型半导体器件，其中，第一导电通道和/或第二导电通道具有应力。
16.根据权利要求15所述的竖直型半导体器件，其中，在所述竖直型半导体器件为n型器件的情况下，第一导电通道和/或第二导电通道具有压应力；在所述竖直型半导体器件为p型器件，第一导电通道和/或第二导电通道具有拉应力。
17.根据权利要求3所述的竖直型半导体器件，其中，在所述竖直型半导体器件为n型器件的情况下，所述应力增强层具有压应力；在所述竖直型半导体器件为p型器件，所述应力增强层具有拉应力。
18.根据权利要求11所述的竖直型半导体器件，其中，第一电连接部件和第二电连接部件的相应的第一导电通道和第二导电通道在电介质层上延伸。
19.根据权利要求10所述的竖直型半导体器件，其中，第一电连接部件和第二电连接部件的相应的第一接触部和第二接触部以及第三接触部在有源区的顶部上沿着有源区的纵向延伸方向排列。
20.根据权利要求1或10所述的竖直型半导体器件，还包括：
在第一源/漏层、第二源/漏层以及栅堆叠的外周侧壁上设置的隔离层，
其中，以下至少之一成立：
第一导电通道从有源区顶部延伸至隔离层上，其中，在第一区域中，第一源/漏层穿过隔离层而与第一导电通道相接触；以及
第二导电通道从有源区顶部延伸至隔离层上，其中，在第二区域中，栅堆叠穿过隔离层而与第二导电通道相接触。
21. 根据权利要求20所述的竖直型半导体器件，其中，
隔离层被形成为在竖直方向上具有平坦的表面，以及
以下至少之一成立：
在第一区域处，第一源/漏层的外周相对于第二源/漏层的外周以及栅堆叠的外周向外侧伸出，以便在隔离层的所述表面处露出；以及
在第二区域处，栅堆叠的外周相对于第二源/漏层的外周向外侧伸出，以便在隔离层的所述表面处露出。
22.根据权利要求21所述的竖直型半导体器件，其中，在竖直方向上，第一区域处露出的第一源/漏层的侧壁和/或第二区域处露出的栅堆叠的侧壁与所述表面共面。
23. 根据权利要求2所述的竖直型半导体器件，其中，第一电连接部件和第二电连接部件的相应的第一导电通道和第二导电通道各自包括：
设于有源层顶部上的水平导电通道部分；以及
与水平导电通道部分相接触的竖直导电通道部分。
24.根据权利要求23所述的竖直型半导体器件，其中，第一导电通道的竖直导电通道部分与第二导电通道的竖直导电通道部分分别设置于有源区外周的相对两侧上。
25.一种制造竖直型半导体器件的方法，包括：
在衬底上形成第一源/漏种子层、沟道层、第二源/漏种子层和硬掩模层依次叠置而成的叠层；
将所述叠层构图为预定形状；
使沟道层的至少部分外周相对于硬掩模层的外周向内侧凹入；
在沟道层相对于硬掩模层的凹入中形成栅堆叠；
在衬底上形成用于保持所述叠层的至少侧壁的应力增强层；
使第一源/漏种子层和第二源/漏种子层的至少部分外周相对于硬掩模层的外周向内侧凹入；
在第一源/漏种子层和第二源/漏种子层相对于硬掩模层的凹入中，生长应力源。
26. 根据权利要求25所述的方法，其中，所述栅堆叠是牺牲栅堆叠，该方法还包括在生长应力源之后：
去除牺牲栅堆叠；以及
绕沟道层的外周形成最终栅堆叠。
27.根据权利要求25所述的方法，其中，形成叠层还包括：在第二源/漏种子层和硬掩模层之间设置另一种子层。
28.根据权利要求27所述的方法，其中，对所述叠层进行构图包括：
使构图后的所述另一种子层的横向尺寸大于沟道层的横向尺寸。
29.根据权利要求25所述的方法，其中，
使第一源/漏种子层和第二源/漏种子层的至少部分外周相对于硬掩模层的外周向内侧凹入包括：去除第一源/漏种子层和第二源/漏种子层的一部分，
其中，重复去除第一源/漏种子层和第二源/漏种子层的一部分和生长应力源的步骤，直至第一源/漏种子层和第二源/漏种子层完全去除而留下所生长的应力源。
30. 根据权利要求29所述的方法，还包括：
在去除第一源/漏种子层和第二源/漏种子层的一部分之前去除所述一部分所在位置处存在的应力增强层部分；以及
在生长应力源之后重新在所述位置处形成应力增强层。
31.一种电子设备，包括如权利要求1至24中任一项所述的竖直型半导体器件。
32.根据权利要求31所述的电子设备，其中，所述电子设备包括智能电话、计算机、可穿戴设备或移动电源。
CN201811171612.1A 2018-10-08 2018-10-08 半导体器件及其制造方法及包括该器件的电子设备 Active CN109449206B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811171612.1A CN109449206B (zh) 2018-10-08 2018-10-08 半导体器件及其制造方法及包括该器件的电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811171612.1A CN109449206B (zh) 2018-10-08 2018-10-08 半导体器件及其制造方法及包括该器件的电子设备

Publications (2)

Publication Number Publication Date
CN109449206A CN109449206A (zh) 2019-03-08
CN109449206B true CN109449206B (zh) 2022-04-19

Family

ID=65545031

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811171612.1A Active CN109449206B (zh) 2018-10-08 2018-10-08 半导体器件及其制造方法及包括该器件的电子设备

Country Status (1)

Country Link
CN (1) CN109449206B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110120424B (zh) * 2019-05-08 2022-03-22 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备
CN114256337A (zh) * 2021-12-14 2022-03-29 北京超弦存储器研究院 一种半导体器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104247016A (zh) * 2011-12-20 2014-12-24 国际商业机器公司 具有凹陷的合并鳍片和用于增强应力耦合的衬里的soi鳍片fet
CN106298665A (zh) * 2015-05-25 2017-01-04 中国科学院微电子研究所 半导体器件的制造方法
US9559013B1 (en) * 2015-11-23 2017-01-31 International Business Machines Corporation Stacked nanowire semiconductor device
CN107887387A (zh) * 2016-09-30 2018-04-06 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104247016A (zh) * 2011-12-20 2014-12-24 国际商业机器公司 具有凹陷的合并鳍片和用于增强应力耦合的衬里的soi鳍片fet
CN106298665A (zh) * 2015-05-25 2017-01-04 中国科学院微电子研究所 半导体器件的制造方法
US9559013B1 (en) * 2015-11-23 2017-01-31 International Business Machines Corporation Stacked nanowire semiconductor device
CN107887387A (zh) * 2016-09-30 2018-04-06 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备

Also Published As

Publication number Publication date
CN109449206A (zh) 2019-03-08

Similar Documents

Publication Publication Date Title
CN107887440B (zh) 半导体器件及其制造方法及包括该器件的电子设备
CN109300874B (zh) 并联结构及其制造方法及包括该并联结构的电子设备
CN111384156B (zh) C形沟道部半导体器件及其制造方法及包括其的电子设备
US11756956B2 (en) Semiconductor device, manufacturing method thereof, and electronic apparatus including the same
CN109888001B (zh) 半导体器件及其制造方法及包括该器件的电子设备
CN109449206B (zh) 半导体器件及其制造方法及包括该器件的电子设备
US20210175355A1 (en) Semiconductor device with u-shaped channel and manufacturing method thereof, and electronic apparatus including the same
CN109411538B (zh) 半导体器件及其制造方法及包括该器件的电子设备
CN111063728B (zh) C形有源区半导体器件及其制造方法及包括其的电子设备
CN110993681B (zh) C形有源区半导体器件及其制造方法及包括其的电子设备
CN112582464A (zh) 应变竖直沟道半导体器件及其制造方法及包括其的电子设备
CN109755242B (zh) 半导体装置及其制造方法及包括该装置的电子设备
WO2022252855A1 (zh) 半导体装置及其制造方法及包括其的电子设备
CN115566071A (zh) 带侧墙的c形沟道部半导体器件及其制造方法及电子设备
US11424323B2 (en) Semiconductor device with c-shaped active area and electronic apparatus including the same
US20230223456A1 (en) Vertical semiconductor device having conductive layer, method of manufacturing vertical semiconductor device, and electronic device
US11616150B2 (en) Semiconductor device with C-shaped channel portion and electronic apparatus including the same
CN109473429B (zh) 半导体器件及其制造方法及包括其的电子设备
CN210516733U (zh) 竖直型半导体器件
CN111063683B (zh) 具有u形沟道的半导体装置及包括其的电子设备
US20220393034A1 (en) Semiconductor device and method of manufacturing the same, and electronic apparatus including semiconductor device
CN114093949B (zh) 抑制gidl的mosfet及其制造方法及包括mosfet的电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant