CN111063728B - C形有源区半导体器件及其制造方法及包括其的电子设备 - Google Patents

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Abstract

公开了一种C形有源区半导体器件及其制造方法及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：衬底上竖直延伸的沟道部；相对于衬底处于沟道部的上下两端且沿着沟道部的源/漏部，其中，源/漏部在相对于衬底的横向方向上向着沟道部的一侧延伸，从而源/漏部和沟道部构成C形结构；以及在所述C形结构的内侧壁上与沟道部相交迭的栅堆叠，其中，栅堆叠具有被所述C形结构围绕的部分。

Description

C形有源区半导体器件及其制造方法及包括其的电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及具有C形有源区的半导体器件及其制造方法及包括这种半导体器件的电子设备。
背景技术
随着半导体器件的不断小型化，提出了各种结构的器件例如鳍式场效应晶体管(FinFET)、多桥沟道场效应晶体管(MBCFET)等。但是，这些器件在增加集成密度和增强器件性能方面由于器件结构的限制改进的空间仍然不能满足要求。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有C形有源区的半导体器件及其制造方法及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底上竖直延伸的沟道部；相对于衬底处于沟道部的上下两端且沿着沟道部的源/漏部，其中，源/漏部在相对于衬底的横向方向上向着沟道部的一侧延伸，从而源/漏部和沟道部构成C形结构；以及在所述C形结构的内侧壁上与沟道部相交迭的栅堆叠，其中，栅堆叠具有被所述C形结构围绕的部分。
根据本公开的另一方面，提供了一种在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；将所述堆叠构图为沿第一方向延伸的条形；在构图为条形的所述堆叠的侧壁上形成第一有源层；在构图为条形的所述堆叠中形成按第一方向延伸的条形开口，从而将所述堆叠分为开口相对两侧的两部分；通过开口，将第二材料层替换为假栅；在第一材料层和第三材料层中形成源/漏部；通过开口，去除假栅；以及形成栅堆叠，所述栅堆叠具有嵌入到由于假栅的去除而留下的空间中的部分。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件。
根据本公开的实施例，提出了一种新型结构的半导体器件，可以具有高性能和高密度的优点。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至21(c)示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段，
其中，图3(a)、4(a)、5(a)、8(a)、15(a)、16(a)、17、18(a)、21(a)是俯视图，图1、2、3(b)、9(a)、12(a)、14(a)、15(b)是沿AA′线的截面图，图3(c)、4(b)、5(b)、6、7、8(b)、9(b)、10、11、12(b)、13(a)、13(b)、14(b)、15(c)、16(b)、18(b)、19(a)、20(a)、21(b)是沿BB′线的截面图，图15(d)、16(c)、18(c)、19(b)、20(b)、21(c)是沿CC′线的截面图，图15(e)是沿DD′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种竖直型半导体器件，具有在衬底上竖直(例如，沿大致垂直于衬底表面的方向)设置的有源区。沟道部可以是竖直纳米片，因此这种器件可以称作竖直纳米片场效应晶体管(Vertical nano-sheet FET，VNSFET)。相比于纳米片相对于衬底横向设置的纳米片器件，VNSFET可以节省面积。如下所述，纳米片可以通过外延生长形成，因此可以是一体的单片，且可以具有实质上均匀的厚度。根据实施例，纳米片在平面图中可以呈沿第一方向延伸的线形。
该半导体器件还可以包括分别设置在沟道部上下两端的源/漏部。源/漏部可以沿着沟道部设置。根据实施例，源/漏部可以在相对于衬底的横向方向(例如，与第一方向相交如垂直的第二方向)上向着沟道部的一侧伸出，从而源/漏部和沟道部可以构成C形结构。该C形结构可以有助于限定容纳栅堆叠的空间。
源/漏部可以具有一定的掺杂。例如，对于p形器件，源/漏部可以具有p型掺杂；对于n型器件，源/漏部可以具有n型掺杂。源/漏部的掺杂轮廓可以具有与栅堆叠交迭的端部，以降低外电阻。沟道部可以具有一定的掺杂，以调整器件的阈值电压。或者，该半导体器件可以是无结器件，其中沟道部与源/漏部可以具有相同导电类型的掺杂。或者，该半导体器件可以是隧穿型器件，其中沟道部两端的源/漏部可以具有彼此相反的掺杂类型。
沟道部可以包括单晶半导体材料。当然，源/漏部也可以包括单晶半导体材料。例如，它们都可以通过外延生长来形成。
器件的有源区在第一方向上可以介于隔离层之间。栅堆叠中的栅导电可以从C形结构所在的区域延伸到隔离层所在的区域，且在隔离层所在的区域可以具有相对增大的面积，以便形成用于栅接触部的着落焊盘。
这种半导体器件例如可以如下制造。
根据实施例，可以在衬底上设置第一材料层、第二材料层和第三材料层的堆叠。第一材料层可以限定下端源/漏部的位置，第二材料层可以限定栅堆叠的位置，第三材料层可以限定上端源/漏部的位置。可以通过衬底例如衬底的上部来提供第一材料层。或者，可以在衬底上通过例如外延生长，依次形成第一材料层、第二材料层和第三材料层。如果在以下直接将第一材料层和第三材料层用作源/漏部，则它们在外延生长同时还可以原位掺杂。
可以将该堆叠构图为沿第一方向延伸的条形。在条形的堆叠在与第一方向相交(例如，垂直)的第二方向上的相对侧壁上，可以形成第一有源层。第一有源层可以限定沟道部。可以基于相对侧壁上的第一有源层，分别形成一个器件。于是，基于单个条形堆叠，可以形成彼此相对的两个器件。
栅堆叠可以形成在相对的第一有源层之间。为此，可以在条形堆叠中形成开口，以在相对的第一有源层之间留出空间。开口也可以大致沿第一方向延伸，从而使上述堆叠分为大致相同的两部分。这有利于形成沿着沟道部的源/漏部。可以通过如此形成的开口，将第二材料层替换为栅堆叠。
为便于源/漏部的形成，例如通过掺杂第一材料层和第三材料层(特别是它们在形成时并未掺杂的情况下)来形成源/漏部，或者如下所述另外生长第二有源层来形成源/漏部，可以先形成假栅。例如，可以经上述开口，通过选择性刻蚀去除第二材料层，这样在第一材料层和第二材料层之间留下空间。可以在该空间中形成假栅。假栅覆盖了第一有源层处于第一材料层和第二材料层之间的部分。
可以在假栅的上下两侧形成源/漏部。例如，可以通过对第一材料层和第三材料层进行掺杂，来形成源/漏部。这种掺杂可以通过固相掺杂剂源层来实现。或者，可以至少部分地去除第一材料层和第三材料层(乃至全部去除，从而露出第一有源层)，并在假栅的上下两侧生长第二有源层。第二有源层在生长时可被原位掺杂。可以通过退火来激活杂质，从而杂质可以扩散进入第一有源层中，并可以与假栅的端部有一定的交迭。
之后，可以通过替代栅工艺，将假栅替换为栅堆叠。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至21(c)示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段。
如图1所示，提供衬底1001(其上部可以形成上述的第一材料层)。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
在衬底1001中，可以形成阱区。如果要形成p型器件，则阱区可以是n型阱；如果要形成n型器件，则阱区可以是p型阱。阱区例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成。本领域存在多种方式来设置这种阱区，在此不再赘述。
在衬底1001上，可以通过例如外延生长，形成第二材料层1003和第三材料层1005。第二材料层1003可以用来限定栅堆叠的位置，厚度例如为约20nm-50nm。第三材料层1005可以用来限定上端源/漏部的位置，厚度例如为约20nm-200nm。
衬底1001以及之上形成的上述各层中相邻的层相对于彼此可以具有刻蚀选择性。例如，在衬底1001为硅晶片的情况下，第二材料层1003可以包括SiGe(例如，Ge原子百分比为约10％-30％)，第三材料层1005可以包括Si。
如图2所述，在衬底1001中，可以通过隔离部1007例如浅沟槽隔离(STI)，来限定有源区。例如，隔离部1007可以围绕各有源区。在此，隔离部1007可以穿过第二材料层1003和第三材料层1005。
根据实施例，在以下构图中使用了隔墙图形转移技术。为形成隔墙，可以形成芯模图案(mandrel)。具体地，可以在第三材料层1005上，通过例如淀积，形成用于芯模图案的层1011。例如，用于芯模图案的层1011可以包括非晶硅或多晶硅，厚度为约50nm-150nm。另外，为了更好的刻蚀控制，可以通过例如淀积，先形成刻蚀停止层1009。例如，刻蚀停止层1009可以包括氧化物(例如，氧化硅)，厚度为约2nm-10nm。
在用于芯模图案的层1011上，可以通过例如淀积，形成硬掩模层1013。例如，硬掩模层1013可以包括氮化物(例如，氮化硅)，厚度为约50nm-100nm。
可以将用于芯模图案的层1011构图为芯模图案。
例如，如图3(a)至3(c)所示，可以在硬掩模层1013上形成光刻胶1015，并通过光刻将其构图为沿第一方向(图3(a)中纸面内的水平方向)延伸的条状。在此，该条状图案被示出为延伸到隔离部1007上。
如图4(a)和4(b)所示，可以光刻胶1015作为刻蚀掩模，通过例如反应离子刻蚀(RIE)依次对硬掩模层1013和用于芯模图案的层1011进行选择性刻蚀，将光刻胶的图案转移到硬掩模层1013和用于芯模图案的层1011中。刻蚀可以停止于刻蚀停止层1009。之后，可以去除光刻胶1015。
如图5(a)和5(b)所示，可以在芯模图案1011在与第一方向相交(例如，垂直)的第二方向(图5(a)中纸面内的竖直方向)上相对两侧的侧壁上，形成隔墙(spacer)1017。例如，可以以大致共形的方式淀积一层厚度为约20nm-50nm的氮化物，然后沿竖直方向对淀积的氮化物层进行各向异性刻蚀如RIE(可以停止于刻蚀停止层1009)，以去除其横向延伸部分而留下其竖直延伸部分，从而得到隔墙1017。隔墙1017随后可以用来限定器件有源区的位置。
如图6所示，可以利用硬掩模层1013和隔墙1017，将第三材料层1005、第二材料层1003和衬底1001的上部(第一材料层)构图为脊状结构。例如，可以硬掩模层1013和隔墙1017作为刻蚀掩模，通过例如RIE依次对各层进行选择性刻蚀，将图案转移到下方的层中。刻蚀可以进入衬底1001的阱区中。于是，在隔离部1007之间，衬底1001的上部、第二材料层1003和第三材料层1005可以形成沿第一方向延伸的条形脊状结构。
可以在脊状结构的侧壁上形成第一有源层，以便随后限定沟道部。为以下构图的方便，可以将第一有源层中充当沟道部的部分形成在隔墙1017下方(可以尽量减少以下构图中针对沟道部设置保护层)。例如，可以对脊状结构进行回蚀，使其外周侧壁相对于隔墙1017的外周侧壁横向凹入。为控制刻蚀深度，可以采用原子层刻蚀(ALE)。然后，可以通过例如选择性外延生长，在脊状结构的侧壁上形成第一有源层1019。由于选择性外延生长，第一有源层1019可以形成在脊状结构的竖直侧壁以及衬底1001的表面上。第一有源层1019随后可以限定沟道部，厚度为例如约3nm-15nm。根据本公开的实施例，第一有源层1019(随后用作沟道部)的厚度可以通过外延生长工艺决定，因此可以更好地控制沟道部的厚度。
在脊状结构的相对两侧，第一有源层1019可以分别形成在隔墙1017下方沿着相应侧壁延伸的L形。
在图6中，将第一有源层1019在脊状结构竖直侧壁上的部分的侧壁示出为与隔墙1017的侧壁基本齐平。这可以通过控制回蚀量和外延生长厚度基本相同来实现。但是，本公开不限于此。例如，第一有源层1019在脊状结构竖直侧壁上的部分的侧壁可以相对于隔墙1017的侧壁凹入，或者甚至可能突出。
由于这种外延生长，可以根据设计对器件的性能要求，适当选择第一有源层1019的材料。例如，第一有源层1019可以包括各种半导体材料，例如Si、Ge、SiGe、GaAs、InGaAs等。
在图6的示例中，隔离部1007相对两侧的第一有源层1019可以具有实质上相同的特征(例如，材料、尺寸等)。但是，本公开不限于此。如下所述，通过单个脊状结构，可以形成彼此相对的两个器件。根据设计对这两个器件的性能要求，脊状结构相对两侧的第一有源层1019可以具有不同的特征，例如不同的厚度和/材料。这可以通过在一个器件区域中生长第一有源层时遮蔽另一个器件区域来实现。
为便于随后制作到下端的源/漏部的电接触，可以在第一有源层1019的横向延伸部分中形成接触区。例如，可以通过离子注入，向第一有源层1019的横向延伸部分中注入掺杂剂。掺杂剂的导电类型可以与随后形成的下端接触部的导电类型相同。例如，对于p型器件，可以注入p型掺杂剂如B、BF2或In，浓度为约1E19-1E21cm-3；对于n型器件，可以注入n型掺杂剂如P或As，浓度为约1E19-1E21cm-3。含有掺杂剂(可以通过后继的退火工艺激活)的第一有源层1019的横向延伸部分可以形成接触区1019c，如图7所示。由于隔墙1017的存在，离子注入可以基本上不影响第一有源层1019的竖直部分(随后形成沟道部)。
为进一步降低接触电阻，还可以在第一有源层1019的横向延伸部分上形成硅化物。例如，可以利用遮蔽层(例如，隔墙形式的氮氧化物)遮蔽第一有源层1019的竖直延伸部分，然后在第一有源层1019的横向延伸部分上淀积金属如NiPt、Co、Ni、Ti等，并进行退火处理使金属与第一有源层1019的横向延伸部分反应，从而生成硅化物。之后，可以去除未反应的金属，并可以去除遮蔽层。
如图7所示，可以在侧壁上形成有第一有源层1019的脊状结构的周围形成隔离层1021。例如，可以通过淀积，在衬底1001上形成完全覆盖脊状结构的氧化物层，并对淀积的氧化物层进行平坦化处理如化学机械抛光(CMP)(CMP可以停止于芯模图案1011)，来形成隔离层1021。该隔离层1021与之前的隔离层1007一起围绕脊状结构的外周。
如图8(a)和8(b)所示，可以通过选择性刻蚀如采用TMAH溶液的湿法刻蚀或采用RIE的干法刻蚀，去除芯模图案1011。这样，在脊状结构上留下了彼此相对延伸的一对隔墙1017。
如图9(a)和9(b)所示，可以利用隔墙1017作为刻蚀掩模，通过例如RIE，依次选择性刻蚀刻蚀停止层1009、第三材料层1005、第二材料层1003以及衬底1001的上部。刻蚀可以进行到衬底1001的阱区中。这样，在隔离部1007、1021围绕的空间内，第三材料层1005、第二材料层1003以及衬底1001的上部形成了与隔墙1017相对应的一对条形图案的堆叠，用以限定有源区。
当然，形成用于限定有源区的条形堆叠不限于隔墙图形转移技术，也可以利用光刻胶等通过光刻来进行。
在此，出于外延生长的目的，用于限定栅堆叠位置的第二材料层1003包括半导体材料，这在以下对源/漏部的处理中是不便的。为此，可以将第二材料层1003替换为电介质材料，以形成假栅，以便于后继对源/漏部的处理。
例如，如图10所示，可以相对于第一有源层1019、衬底1001和第三材料层1005(在该示例中均为Si)，通过选择性刻蚀，去除第二材料层1003(在该示例中为SiGe)。然后，如图11所示，可以在隔墙1017下方由于第二材料层1003的去除而留下的空间中形成假栅1029。假栅1029可以通过淀积然后回蚀的方法来形成。例如，假栅1029可以包括相对于第一材料层、第三材料层和第一有源层具有刻蚀选择性的材料如SiC。
根据实施例，可以使接触区1019c增粗，以降低随后形成的接触部到下端源/漏部的接触电阻。例如，如图12(a)和12(b)所示，可以通过离子注入，向隔墙1017内侧的衬底1001中注入掺杂剂。掺杂剂的导电类型可以与随后形成的下端接触部的导电类型相同。例如，对于p型器件，可以注入p型掺杂剂如B、BF2或In，浓度为约1E19-1E21cm-3；对于n型器件，可以注入n型掺杂剂如P或As，浓度为约1E19-1E21cm-3。在隔墙1017内外两侧的衬底1001中，先后两次注入的掺杂剂可以通过退火而彼此连接在一起，它们在图中一起被示出为1019c′。
在该示例中，由于这种离子注入，相对的两个器件各自的下端源/漏部可以彼此连接。但是，本公开不限于此。例如，在两个器件的下端源/漏部之间需要隔离的情况下，可以在隔墙1017内侧的空间下部通过淀积电介质材料然后回蚀的方式。来形成隔离部。
之后，可以形成源/漏部。
例如，如图13(a)所示，可以通过选择性刻蚀，至少部分地回蚀第一材料层和第三材料层。回蚀可以进行到第一有源层中，但优选地在假栅上下两侧留有一定厚度的半导体层(第一材料层、第三材料层，或者第一有源层)，以用作随后外延生长的种子层。之后，可以通过选择性外延生长，在假栅上下两侧形成第二有源层1033。第二有源层1033可以在生长时被原位掺杂。另外，可以进行退火处理，以激活掺杂剂从而形成源/漏部S/D。在源/漏部S/D中，掺杂剂的浓度可以为约1E19-1E21cm-3。
根据实施例，掺杂剂还可以被驱入到第一有源层1019中，且优选地进入到第一有源层1019被假栅1023覆盖的部分(限定沟道部)的端部中，从而源/漏部的掺杂轮廓可以与假栅1023(及之后形成的栅堆叠)具有一些交迭，这有助于降低外电阻。
在该示例中，在回蚀第一材料层和第三材料层时，假栅可以作为掩模。因此，回蚀可以沿着假栅的上下表面进行，且第二有源层1033可以沿着假栅的上下表面生长。因此，第二有源层1033中的掺杂剂向第一有源层(更具体地，第一有源层被假栅覆盖的部分)中驱入的程度在假栅的上下表面处可以实质上相同。更具体地，上端的源/漏部S/D与沟道部之间的掺杂界面与假栅的上表面之间的距离可以实质上等于下端的源漏部S/D与沟道部之间的掺杂界面与假栅的下表面之间的距离。该距离例如可以为约2nm-10nm。另外，该距离可以沿着假栅的纵向延伸方向(第一方向)实质上保持不变。
在此，可以选择第二有源层1033的材料，例如与第一有源层具有不同晶格常数的半导体材料，以便将随后在第一有源层中形成的沟道区施加应力，以增强器件性能。例如，对于p型器件，第二有源层1033可以包括SiGe(Ge的原子百分比例如为约0-75％)，在Ge的原子百分比大于0时可以向沟道部施加压应力；对于n型器件，第二有源层1033可以包括Si：C(C的原子百分比例如为约0-3％)，在C的原子百分比大于0时可以向沟道部施加拉应力。
另外，生长的第二有源层1033在截面图中可以呈现向着内侧渐缩的形状，例如大致梯形。这有助于降低源/漏部与栅堆叠之间的电容。
在该示例中，通过另外外延生长的第二有源层来形成源/漏部S/D。但是，本公开不限于此。例如，可以直接基于第一材料层和第三材料层形成源/漏部S/D。
如图13(b)所示，可以通过例如淀积，在图12(a)和12(b)所示的结构上形成固相掺杂剂源层(未示出)。例如，固相掺杂剂源层可以是包含掺杂剂的氧化物。固相掺杂剂源层中包含的掺杂剂可以用于掺杂源/漏部(以及可选地，衬底1001的露出表面，特别是在以上未对该露出表面进行离子注入的情况下)，因此可以具有与所需形成的源/漏部相同的导电类型。例如，对于p型器件，固相掺杂剂源层可以包含p型掺杂剂如B或In；对于n型器件，固相掺杂剂源层可以包含n型掺杂剂如P或As。固相掺杂剂源层的掺杂剂的浓度可以为约0.01％-5％。可以通过退火处理，将固相掺杂剂源层中的掺杂剂驱入第一材料层和第三材料层中以形成源/漏部S/D(以及可选地，可以驱入衬底1001的露出表面中以形成将两个器件下端的源/漏部S/D连接在一起的连接区)。同样，掺杂剂可以被驱入到第一有源层中，使得源/漏部S/D的掺杂轮廓可以与假栅1023(及之后形成的栅堆叠)具有一些交迭。之后，可以去除固相掺杂剂源层。
在该示例中，第一材料层通过衬底1001的上部提供。但是，本公开不限于此。例如，第一材料层也可以是衬底1001上的外延层。在这种情况下，第一材料层和第三材料层可以在外延时原位掺杂，而不是利用固相掺杂剂源层进行掺杂。
在接下来的描述中，为简化截面图的图示，以图13(b)所示的情形为例进行描述，但是以下描述同样适用于图13(a)所示的示例。
接下来，可以进行替代栅工艺，以将假栅替换为栅堆叠。
如图14(a)和14(b)所示，可以在隔墙1017内侧形成隔离层1039。例如，可以通过淀积电介质材料如氧化物，以完全填满隔墙1017内侧的空间。然后可以对淀积的电介质材料进行平坦化处理如CMP，CMP可以停止于隔墙1017，从而形成隔离层1039。
在此，栅堆叠随后形成在空间相对狭小的隔墙1017内侧。为便于制作到栅堆叠的接触部，可以增大隔墙1017内侧的空间。例如，可以增大隔离层1007上的隔墙1017内侧的空间，而有源区上的隔墙1017可以保持几乎不动以保护有源区。随后，可以在这种增大的空间中形成栅接触部的着落焊盘。
如图15(a)至15(e)所示，可以形成光刻胶1031，且光刻胶1031可以被构图为在条形的有源区在第一方向上的相对两侧(图15(a)中的左右两侧)露出较大面积，特别是露出隔离层1007上的隔墙1017的内侧部分，而在条形的有源区上露出隔墙1017内侧的空间。另外，在条形的有源区在第一方向上的相对两端处，可以露出一部分隔墙1017，以便随后栅堆叠可以从此处延伸至两侧的隔离层1007上。注意，栅堆叠也可以从有源区上的隔墙1017之间延伸到两侧的隔离层1007上，但是从上述相对两端处的额外延伸可以降低电阻。
在此，光刻胶1031露出的空间可以不超过隔墙1017(也即，隔离层1007上的隔墙1017不会被完全去除，而是其外侧的一部分可以留下)，从而随后形成的栅堆叠可以留在隔墙1017内侧。
可以利用光刻胶1031作为掩模，对隔墙1017进行选择性刻蚀如RIE。这样，如图15(a)的俯视图所示，隔墙1017内侧的空间在第一方向上的相对两侧增大。另外，如图15(d)的截面图所示，在有源区的两端处，假栅1029的部分侧壁外露，这在随后的替代栅工艺中将导致栅堆叠延伸至两侧的隔离层1007上。
可以对隔墙1017内侧的隔离层1007、1039进行回蚀如RIE，在隔墙1017内侧的空间底部留下一定厚度的隔离层1007、1039。隔离层1007、1039可以遮蔽下端的源/漏部，例如其顶面(略)高于假栅的底面，但又充分露出假栅的侧壁，以便随后去除假栅及填充栅堆叠。之后，可以去除光刻胶1031。
然后，如图16(a)至16(c)所示，可以通过选择性刻蚀，去除假栅，并在隔墙1017内侧形成栅堆叠。例如，可以通过淀积，以大致共形的方式形成栅介质层1041，并向剩余空间中填充栅导体层1043。可以对填充的栅导体层1043进行平坦化处理如CMP，CMP可以停止于隔墙1017。然后，可以回蚀栅导体层1043，以使其顶面低于原先假栅的顶面，以降低源/漏部与栅堆叠之间的电容。通过这种方式，所形成的栅堆叠的端部嵌入到先前假栅所在的空间中，与第一有源层相交迭，从而在第一有源层中限定沟道部。另外，在平面图中，栅堆叠可以在隔离层1007、1039上遍及隔墙1017内侧的几乎整个空间。
例如，栅介质层1041可以包括高k栅介质如HfO2，厚度例如为约1nm-5nm。在形成高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如原子层淀积(ALD)形成的氧化物，厚度为约0.3nm-1.5nm。栅导体层1043可以包括功函数调节金属如TiN、TaN、TiAlC等和栅导电金属如W等。
可以根据器件设计，通过例如光刻，将栅导体层1043在两个器件之间断开，同时也可以构图栅接触部的着落焊盘。
如图17所示，可以形成光刻胶1045，并将其构图为遮蔽要形成栅接触部的着落焊盘的区域，而露出其他区域。然后，如图18(a)至18(c)所示，可以光刻胶1045(以及隔墙1017)作为掩模，选择性刻蚀如RIE栅导体层1043，RIE可以停止于栅介质层1041。
如图18(a)所示，栅导体层1043在分别处于相对隔墙1017下方的两个相对器件之间分离，从而与栅介质层1041相结合而限定分别用于两个器件的栅堆叠。另外，栅导体层从有源区的端部延伸至隔离层1007上，且具有增大的面积，从而构成着落焊盘。两个器件各自的着落焊盘分处于有源区的不同侧(在图18(a)中分别在左侧和右侧)，以避免互相影响。
至此，完成了器件基础结构的制作。随后，可以制作各种接触部、互连结构等。
例如，如图19(a)和19(b)所示，可以通过例如淀积然后平坦化的方式，向隔墙1017内侧的空间中填充电介质材料如氧化物(与之前的隔离层一起示出为1021＇)。
在此，可以自对准的方式形成到上端的源/漏部S/D的接触部。例如，如图20(a)和20(b)所示，可以利用光刻胶(未示出)遮蔽有源区两侧的隔墙1017，并对露出的隔墙1017进行选择性刻蚀如RIE，以至少部分地露出上端的源/漏部S/D。然后，可以在由于隔墙1017的去除而形成的空间中填充导电材料如金属，形成到上端的源/漏部S/D的接触部1045。
然后，如图21(a)至21(c)所示，可以在隔离层1021′中形成接触孔，并在接触孔中填充导电材料如金属，形成接触部1047。接触部1045可以包括到各器件的下端源/漏部的接触部以及到栅导体的接触部。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，可以基于这样的半导体器件形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (34)

1.一种半导体器件，包括：
衬底上竖直延伸的沟道部；
相对于衬底处于沟道部的上下两端且沿着沟道部的源/漏部，其中，源/漏部在相对于衬底的横向方向上向着沟道部的一侧延伸，在沟道部的另一侧上，源/漏部与沟道部在相对于衬底的竖直方向上实质上对齐，从而向一侧延伸的源/漏部和沟道部构成C形结构；以及
在所述C形结构的内侧壁上与沟道部相交迭的栅堆叠，其中，栅堆叠具有被所述C形结构围绕的部分。
2.根据权利要求1所述的半导体器件，其中，上端的源/漏部与沟道部之间的掺杂界面与栅堆叠的所述部分的上表面之间的距离实质上等于下端的源漏部与沟道部之间的掺杂界面与栅堆叠的所述部分的下表面之间的距离。
3.根据权利要求2所述的半导体器件，其中，所述距离为2nm-10nm。
4.根据权利要求1或2所述的半导体器件，其中，源/漏部的掺杂轮廓具有与栅堆叠交迭的端部。
5.根据权利要求1或2所述的半导体器件，其中，沟道部及其上下两端的源/漏部在衬底上沿着第一方向延伸，且在第一方向上介于隔离层之间。
6.根据权利要求5所述的半导体器件，其中，在第一方向上，栅堆叠中的栅导体包括被所述C形结构围绕的第一部分以及从第一部分横向延伸到所述隔离层中的第二部分。
7.根据权利要求6所述的半导体器件，其中，所述第二部分相对于所述第一部分增大。
8.根据权利要求1或2所述的半导体器件，其中，源/漏部在截面图中具有朝向所述C形结构的内侧渐缩的形状。
9.根据权利要求1或2所述的半导体器件，其中，沟道部形成在第一半导体层中，第一半导体层竖直延伸至源/漏部从而上下两端的端部分别构成相应源/漏部的一部分，源/漏部还包括第一半导体层上下两端的端部上的第二半导体层和第三半导体层。
10.根据权利要求9所述的半导体器件，其中，第二半导体层和第三半导体层包括与第一半导体层不同的材料。
11.根据权利要求9所述的半导体器件，其中，第三半导体层是衬底的一部分。
12.根据权利要求9所述的半导体器件，其中，第一半导体层包括构成所述C形结构的至少一部分外侧壁的第一部分以及从第一部分沿远离所述C形结构的外侧壁的方向横向延伸的第二部分。
13.根据权利要求1或2所述的半导体器件，其中，所述C形结构的外侧壁实质上是平坦的。
14.根据权利要求1或2所述的半导体器件，其中，沟道部和源/漏部包括单晶半导体材料。
15.根据权利要求1或2所述的半导体器件，还包括：上端的源/漏部上的接触部，其中，接触部具有与所述C形结构的外侧壁实质上共面的侧壁。
16.根据权利要求1或2所述的半导体器件，其中，衬底上存在多个所述半导体器件，其中至少一对半导体器件的所述C形结构彼此相对。
17.根据权利要求16所述的半导体器件，其中，所述一对半导体器件各自的上端源/漏部实质上共面，各自的栅堆叠实质上共面，各自的下端源/漏部实质上共面。
18.根据权利要求16所述的半导体器件，其中，所述一对半导体器件中的第一半导体器件包括的栅堆叠中的栅导体包括被相应的C形结构围绕的第一部分以及从第一部分沿着与沟道部的纵向延伸方向平行的第一方向相对于所述衬底横向延伸的第二部分，所述一对半导体器件中的第二半导体器件包括的栅堆叠中的栅导体包括被相应的C形结构围绕的第三部分以及从第三部分沿着与沟道部的纵向延伸方向平行且与第一方向相反的第二方向相对于所述衬底横向延伸的第四部分。
19.一种制造半导体器件的方法，包括：
在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；
将所述堆叠构图为沿第一方向延伸的条形；
在构图为条形的所述堆叠的侧壁上形成第一有源层；
在构图为条形的所述堆叠中形成按第一方向延伸的条形开口，从而将所述堆叠分为开口相对两侧的两部分；
通过开口，将第二材料层替换为假栅；
在第一材料层和第三材料层中形成源/漏部；
通过开口，去除假栅；以及
形成栅堆叠，所述栅堆叠具有嵌入到由于假栅的去除而留下的空间中的部分。
20.根据权利要求19所述的方法，其中，第一材料层是衬底的上部，或者是衬底上的外延层。
21.根据权利要求19所述的方法，其中，第二材料层相对于第一材料层、第三材料层具有刻蚀选择性。
22.根据权利要求19所述的方法，其中，将所述堆叠构图为条形包括：
在第三材料层上形成沿第一方向延伸的条形芯模层；
在芯模层的相对两侧形成隔墙；以及
以芯模层和隔墙为掩模，对所述堆叠进行刻蚀。
23.根据权利要求22所述的方法，其中，形成第一有源层包括：
回蚀所述堆叠，使所述堆叠的侧壁相对于隔墙的侧壁相对凹进；以及
通过外沿生长，在所述堆叠的侧壁上形成第一有源层。
24.根据权利要求23所述的方法，其中，第一有源层包括在衬底上横向延伸的部分，所述方法还包括：
在所述横向延伸的部分中形成接触区。
25.根据权利要求22所述的方法，还包括：
在衬底上形成隔离层；以及
对隔离层进行平坦化处理，以露出芯模层。
26.根据权利要求25所述的方法，其中，形成开口包括：
去除芯模层；以及
以隔墙为掩模，对所述堆叠进行刻蚀。
27.根据权利要求19所述的方法，其中，形成源/漏部包括：
在所述开口内形成掺杂剂源层；以及
将掺杂剂源层中的掺杂剂驱入第一材料层和第三材料层以及第一有源层的上下两端中。
28.根据权利要求19所述的方法，其中，形成源/漏部包括：
至少部分地去除第一材料层和第三材料层；
在假栅的上下两侧生长第二有源层。
29.根据权利要求28所述的方法，还包括：
在生长第二有源层时对其原位掺杂；以及
将第二有源层中的掺杂剂驱入第一有源层的上下两端中。
30.根据权利要求19所述的方法，还包括：
在所述堆叠在第一方向上的相对两侧形成沿与第一方向相交的第二方向延伸的隔离部，所述堆叠介于隔离部之间。
31.根据权利要求30所述的方法，其中，条形芯模层延伸到隔离部上，
去除假栅包括：
在开口内填充电介质材料；
去除隔墙位于隔离部上靠近开口一侧的一部分；
回蚀隔墙内侧露出的隔离部和电介质材料，以露出假栅的侧壁的一部分，以去除假栅。
32.根据权利要求31所述的方法，其中，形成栅堆叠包括：
在隔墙内侧的空间以大致共形的方式形成栅介质层；
向隔墙内侧的剩余空间中填充栅导体层；
在栅导体层上形成遮蔽层，以分别遮蔽栅导体层在所述相对两侧的隔离部上的一部分；
利用遮蔽层和隔墙为掩模，对栅导体层构图，使其分为两部分。
33.一种电子设备，包括如权利要求1至18中任一项所述的半导体器件。
34.根据权利要求33所述的电子设备，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
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