CN114093949A - 抑制gidl的mosfet及其制造方法及包括mosfet的电子设备 - Google Patents

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Abstract

公开了一种能够抑制栅致漏极泄漏(GIDL)的金属氧化物半导体场效应晶体管(MOSFET)及其制造方法及包括这种MOSFET的电子设备。根据实施例，MOSFET可以包括：衬底上的竖直沟道部；相对于衬底分别处于沟道部的上下两端的源/漏部；以及与沟道部相对的栅堆叠。沟道部具有掺杂浓度分布，使得在MOSFET为n型MOSFET(nMOSFET)时，沟道部中靠近源/漏部之一的第一部分的阈值电压低于与第一部分相邻的第二部分的阈值电压；或在MOSFET为p型MOSFET(pMOSFET)时，沟道部中靠近源/漏部之一的第一部分的阈值电压高于与第一部分相邻的第二部分的阈值电压。

Description

抑制GIDL的MOSFET及其制造方法及包括MOSFET的电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及能够抑制栅致漏极泄漏(GIDL)的金属氧化物半导体场效应晶体管(MOSFET)及其制造方法及包括这种MOSFET的电子设备。
背景技术
随着金属氧化物半导体场效应晶体管(MOSFET)的不断小型化，提出了各种不同的配置，例如鳍式场效应晶体管(FinFET)、多桥沟道场效应晶体管(MBCFET)等。但是，这些器件在增加集成密度和增强器件性能方面由于结构限制而改进的空间仍然不能满足要求。
另外，难以降低栅致漏极泄漏(GIDL)。例如，为了降低n型MOSFET(nMOSFET)源漏之间的漏电流，可以在栅源之间施加负的偏置电压Vgs(＜0)。然而，如果该偏置电压的幅度(|Vgs|)太大，则可能导致GIDL。因此，GIDL成为降低泄漏的限制因素。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种能够抑制栅致漏极泄漏(GIDL)的金属氧化物半导体场效应晶体管(MOSFET)及其制造方法及包括这种MOSFET的电子设备。
根据本公开的一个方面，提供了一种MOSFET，包括：衬底上的竖直沟道部；相对于衬底分别处于沟道部的上下两端的源/漏部；以及与沟道部相对的栅堆叠。沟道部具有掺杂浓度分布，使得在MOSFET为n型MOSFET(nMOSFET)时，沟道部中靠近源/漏部之一的第一部分的阈值电压低于与第一部分相邻的第二部分的阈值电压；或在MOSFET为p型MOSFET(pMOSFET)时，沟道部中靠近源/漏部之一的第一部分的阈值电压高于与第一部分相邻的第二部分的阈值电压。
根据本公开的另一方面，提供了一种制造MOSFET的方法，包括：在衬底上设置第一材料层、第二材料层和第三材料层的堆叠，其中第二材料层包括第一子层和相对于第一子层高掺杂的第二子层，所述堆叠具有在第一方向上彼此相对的第一侧和第二侧以及在与第一方向相交的第二方向上彼此相对的第三侧和第四侧；在第三侧和第四侧，使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁在第二方向上凹入，从而限定第一凹入部；在第一凹入部中形成第一位置保持层；在第一侧和第二侧，使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁在第一方向上凹入，从而限定第二凹入部；在第二凹入部中形成沟道层；在形成有沟道层的第二凹入部中形成第二位置保持层；将第二子层中的掺杂剂在第一方向上驱入沟道层中；在第一材料层和第三材料层中形成源/漏部；在所述堆叠中形成沿第二方向延伸的条形开口，从而将所述堆叠分为分别处于第一侧和第二侧的两部分；通过开口，将第二材料层替换为第三位置保持层；在衬底上形成隔离层，隔离层的顶面不低于第一材料层的顶面且不高于第三材料层的底面；去除第二位置保持层和第三位置保持层；以及在隔离层上形成栅堆叠，栅堆叠具有嵌入到由于第二位置保持层和第三位置保持层的去除而留下的空间中的部分。
根据本公开的另一方面，提供了一种电子设备，包括上述MOSFET。
根据本公开的实施例，提出了一种沟道部中具有非均匀掺杂的MOSFET，能够抑制GIDL。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至22示意性示出了根据本公开实施例的制造金属氧化物半导体场效应晶体管(MOSFET)的流程中的一些阶段；
图23(a)和23(b)分别示出了根据比较例的n型MOSFET(nMOSFET)的能带图与根据本发明实施例的nMOSFET的能带图；
图24和25示意性示出了根据本公开另一实施例的制造MOSFET的流程中的一些阶段；
图26示出了根据本公开另一实施例的nMOSFET的能带图，
在这些附图中：
图5(a)、6(a)、18(a)、19、20(a)、21(a)、22是俯视图，其中，图5(a)中示出了AA′线、CC′线的位置，图6(a)中示出了BB′线的位置，图16(a)中示出了DD′线的位置；
图1至4、5(b)、6(b)、7至9、10(a)、10(b)、11至13、14(a)、14(b)、15、16(a)、17、18(b)、20(b)、21(b)、24、25是沿AA′线的截面图；
图6(c)是沿BB′线的截面图；
图5(c)、6(d)是沿CC′线的截面图；
图16(b)、18(c)、20(c)是沿DD′线截取的剖面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将-层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种竖直型金属氧化物半导体场效应晶体管(MOSFET)，具有在衬底上竖直(例如，沿大致垂直于衬底表面的方向)设置的有源区。沟道部可以是竖直纳米片或纳米线，例如截面(例如，垂直于衬底表面的截面)呈C形的弯曲纳米片或纳米线，并可以具有非均匀掺杂，因此这种MOSFET可以称作非均匀FET(或者，Non-Uniform Doping FET，即NUDFET)。如下所述，纳米片或纳米线可以通过外延生长形成，因此可以是一体的单片，且可以具有实质上均匀的厚度。
该MOSFET还可以包括分别设置在沟道部上下两端的源/漏部。源/漏部可以具有一定的掺杂。例如，对于p型MOSFET(pMOSFET)，源/漏部可以具有p型掺杂；对于n型MOSFET(nMOSFET)，源/漏部可以具有n型掺杂。
如上所述，沟道部可以具有非均匀掺杂(在竖直方向上)，以调整器件的阈值电压。更具体地，对于nMOSFET，沟道部中靠近源/漏部之一(可以充当漏极)的第一部分的阈值电压可以低于与第一部分相邻的第二部分的阈值电压；对于pMOSFET，第一部分的阈值电压可以高于第二部分的阈值电压。这可以通过使第一部分具有相对低的掺杂(包括未有意掺杂即实质上零掺杂的情况)而第二部分具有相对高的掺杂来实现。掺杂的导电类型可以与器件的导电类型(或者说，源/漏部的导电类型)相反。这有助于抑制栅致漏极泄漏(GIDL)。
沟道部的第二部分可以是沟道部(在竖直方向上)的大致中部。沟道部靠近另一源/漏部(可以充当源极)的第三部分可以与第一部分具有基本相同或类似的掺杂，并因此具有基本相同或类似的阈值电压。于是，沟道部在竖直方向上可以呈现低-高-低的掺杂浓度分布。在竖直方向上，第二部分介于第一部分与第三部分之间，且第一部分和第三部分可以关于第二部分实质上对称设置。
沟道部的第二部分可以延伸为与另一源/漏部(可以充当源极)邻接。于是，沟道部在竖直方向上可以呈现低-高或高-低的掺杂浓度分布(取决于上、下源/漏部中哪一源/漏部用作漏极，低掺杂浓度部分可以靠近漏极)。
源/漏部可以设置在相应的半导体层中。例如，源/漏部可以是相应半导体层中的掺杂区。源/漏部可以是相应半导体层的一部分或者全部。在源/漏部是相应半导体层的一部分的情况下，源/漏部与相应半导体层中的其余部分之间可以存在掺杂浓度界面。如下所述，源/漏部可以通过扩散掺杂形成。这种情况下，掺杂浓度界面可以大致沿着相对于衬底的竖直方向。
沟道部可以包括单晶半导体材料。当然，源/漏部或者它们所形成于的半导体层也可以包括单晶半导体材料。例如，它们都可以通过外延生长来形成。
该MOSFET还可以包括设置在沟道部上与沟道部相对的栅堆叠。例如，栅堆叠可以设置在沟道部的相对两侧(得到双栅配置)，或者可以围绕沟道部的外周(得到环栅配置)。根据本公开的实施例，栅堆叠可以自对准于沟道部。例如，栅堆叠的至少靠近沟道部一侧的部分可以与沟道部实质上共面，例如栅堆叠的所述部分与沟道部的上表面和/或下表面彼此实质上共面。
这种MOSFET例如可以如下制造。
根据实施例，可以在衬底上设置第一材料层、第二材料层和第三材料层的堆叠。第一材料层可以限定下端源/漏部的位置，第二材料层可以限定栅堆叠的位置，第三材料层可以限定上端源/漏部的位置。可以通过衬底例如衬底的上部来提供第一材料层，并可以通过例如外延生长来在第一材料层上依次形成第二材料层和第三材料层。或者，可以在衬底上通过例如外延生长，依次形成第一材料层、第二材料层和第三材料层。
第二材料层可以包括基于掺杂浓度而划分的第一子层和第二子层。例如，第二子层可以相对于第一子层高掺杂。第二材料层中(在竖直方向上)的掺杂浓度分布可以限定随后形成的沟道部中(在竖直方向上)的掺杂浓度分布。例如，这种掺杂浓度分布可以通过在外延生长时以不同浓度进行原位掺杂来实现。根据所要实现的沟道部中的掺杂浓度分布(例如，上述的低-高-低的掺杂浓度分布)，第二材料层还可以包括其他的子层。
可以基于该堆叠来制作MOSFET。该堆叠可以包括在第一方向上彼此相对的第一侧和第二侧以及在与第一方向相交(例如，垂直)的第二方向上彼此相对的第三侧和第四侧。例如，该堆叠在俯视图中可以呈四边形如矩形或方形。可以在该堆叠的一对相对侧壁(例如，第一侧和第二侧)上形成沟道部。
可以在该堆叠的第三侧和第四侧使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁(在第二方向上)横向凹入，从而限定第一凹入部。该第一凹入部可以限定用于栅堆叠的空间(例如，在环栅配置的情况下)。第一凹入部可以具有向该堆叠的内侧凹入的弯曲表面。可以在第一凹入部中形成第一位置保持层。
同样地，可以在该堆叠的第一侧和第二侧使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁(在第一方向上)横向凹入，从而限定第二凹入部。该第二凹入部可以限定用于栅堆叠的空间。第二凹入部可以具有向该堆叠的内侧凹入的弯曲表面。在第二凹入部的表面上可以形成沟道部。例如，可以通过在该堆叠的暴露表面上进行外延生长，来形成第一有源层，第一有源层位于第二凹入部的表面上的部分可以用作沟道部(也可以称作“沟道层”)。可以基于该堆叠的第一侧和第二侧的侧壁上的第一有源层，分别形成一个器件。于是，基于单个堆叠，可以形成彼此相对的两个器件。可以在表面上形成有沟道层的第二凹入部中形成第二位置保持层。
在限定第二凹入部之后且在形成第一有源层之前，还可以将该堆叠的外露表面回蚀一定的量，例如大致为将要形成的第一有源层的厚度。这有助于确保随后形成的栅堆叠在沟道部的相对两侧具有基本相等的栅长。
可以通过例如退火，将第二材料层中的掺杂剂(在第一方向上)横向驱入第一有源层中，从而在第一有源层与第二材料层相对应的部分(即，沟道部)中形成相应的掺杂浓度分布。例如，在第一有源层与第二材料层的第二子层相对应的部分中，可以具有相对高的掺杂浓度，而在第一有源层与第二材料层的第一子层相对应的部分中，可以具有相对低(甚至为零)的掺杂浓度分布。
可以在第一材料层和第三材料层中形成源/漏部。例如，可以通过掺杂第一材料层和第三材料层来形成源/漏部。掺杂可以包括在外延生长第一材料层和第三材料层时进行的原位掺杂，或者在生长第一材料层和第三材料层之后另外进行的掺杂。这种另外进行的掺杂可以通过固相掺杂剂源层来实现。例如，可以通过退火，将固相掺杂剂源层中的掺杂剂(在横向上)驱入第一材料层和第三材料层中，以形成源/漏部。该退火与上述将掺杂剂从第二材料层驱入第一有源层的退火可以通过单个退火工艺实现。
可以在该堆叠中形成开口，以分离两个器件的有源区。开口可以沿第二方向延伸，从而使该堆叠分为分别处于第一侧和第二侧的两部分，这两部分分别具有各自的沟道层。可以通过该开口，将第二材料层替换为第三位置保持层。第三位置保持层可以限定用于栅堆叠的空间。
可以通过替代栅工艺，将第二位置保持层和第三位置保持层(以及可选地，第一位置保持层)替换为栅堆叠，从而形成栅堆叠。
根据本公开的实施例，用作沟道部的纳米片或纳米线的厚度以及栅长主要由外延生长确定，而不是通过刻蚀或光刻来确定，因此可以具有良好的沟道尺寸/厚度和栅长控制。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至22示意性示出了根据本公开实施例的制造MOSFET的流程中的一些阶段。
如图1所示，提供衬底1001(其上部可以构成上述的第一材料层)。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
在衬底1001中，可以形成阱区。如果要形成p型MOSFET(pMOSFET)，则阱区可以是n型阱；如果要形成n型MOSFET(nMOSFET)，则阱区可以是p型阱。阱区例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成。本领域存在多种方式来设置这种阱区，在此不再赘述。
在衬底1001上，可以通过例如外延生长，形成第二材料层1003和第三材料层1005。第二材料层1003可以用来限定栅堆叠的位置。第三材料层1005可以用来限定上端源/漏部的位置，厚度例如为约20nm-200nm。
衬底1001以及之上形成的第二材料层1003和第三材料层1005中相邻的层相对于彼此可以具有刻蚀选择性。例如，在衬底1001为硅晶片的情况下，第二材料层1003可以包括SiGe(例如，Ge原子百分比为约10％-30％)，第三材料层1005可以包括Si。
为了在随后形成的沟道部中形成一定的掺杂浓度分布从而实现非均匀掺杂的沟道部，第二材料层1003可以包括在竖直方向(z方向)上的浓度分布。例如，第二材料层1003可以根据掺杂浓度而分为在z方向上依次叠置的第一子层1003a、第二子层1003b和第三子层1003c，其中第二子层1003b中的掺杂浓度高于第一子层1003a和第三子层1003c中的掺杂浓度。例如，第一子层1003a和第三子层1003c可以未有意掺杂或相对低掺杂，而第二子层1003b可以相对高掺杂，掺杂浓度例如为约1018cm-3至1021cm-3。这可以通过在外延生长同时以不同浓度进行原位掺杂来实现。掺杂导电类型可以为p型(对于nMOSFET)或者n型(对于pMOSFET)。
第二材料层1003(或者，第一子层1003a、第二子层1003b和第三子层1003c各自)的厚度可以根据沟道部的尺寸来确定。例如，第一子层1003a的厚度可以为约10nm-30nm，第二子层1003b的厚度可以为约20nm-50nm，第三子层1003c的厚度可以为约10nm-30nm。
图1中示意性示出了横向方向x、y和竖直方向z。x、y方向可以平行于衬底1001的顶面，并且可以彼此相交例如垂直；z方向可以基本上垂直于衬底1001的顶面。x方向可以对应于上述第一方向，y方向可以对应于上述第二方向。
根据实施例，在以下构图中使用了隔墙(spacer)图形转移技术。为形成隔墙，可以形成芯模图案(mandrel)。例如，如图2所示，可以在第三材料层1005上，通过例如淀积，形成用于芯模图案的层1011。例如，用于芯模图案的层1011可以包括非晶硅或多晶硅，厚度为约50nm-150nm。另外，为了更好的刻蚀控制，可以通过例如淀积，先形成刻蚀停止层1009。例如，刻蚀停止层1009可以包括氧化物(例如，氧化硅)，厚度为约1nm-10nm。
在用于芯模图案的层1011上，可以通过例如淀积，形成硬掩模层1013。例如，硬掩模层1013可以包括氮化物(例如，氮化硅)，厚度为约30nm-100nm。
可以将用于芯模图案的层1011构图为芯模图案。
例如，如图3所示，可以在硬掩模层1013上形成光刻胶1007，并通过光刻将其构图为沿y方向延伸的条状。可以光刻胶1007作为刻蚀掩模，通过例如反应离子刻蚀(RIE)依次对硬掩模层1013和用于芯模图案的层1011进行选择性刻蚀，将光刻胶的图案转移到硬掩模层1013和用于芯模图案的层1011中。RIE可以沿z方向进行，并可以停止于刻蚀停止层1009。之后，可以去除光刻胶1007。
如图4所示，可以在芯模图案1011在x方向上相对两侧的侧壁上，形成隔墙1017。例如，可以以大致共形的方式淀积一层厚度为约10nm-100nm的氮化物，然后沿z方向对淀积的氮化物层进行各向异性刻蚀如RIE(可以停止于刻蚀停止层1009)，以去除其横向延伸部分而留下其竖直延伸部分，从而得到隔墙1017。隔墙1017随后可以用来限定器件有源区的位置。
如上所述形成的芯模图案及其侧壁上形成的侧墙1017在y方向上延伸。可以限定它们在y方向上的范围，并因此限定器件有源区在y方向上的范围。
如图5(a)至5(c)所示，可以在图4所示的结构上形成光刻胶1015，并通过光刻将其构图为在y方向上占据一定范围，例如沿着x方向延伸的条状。可以光刻胶1015作为刻蚀掩模，通过例如z方向上的RIE依次对下方的层进行选择性刻蚀。刻蚀可以进行到衬底1001特别是其中的阱区中，从而在衬底1001中形成凹槽。形成的凹槽中随后可以形成隔离，例如浅沟槽隔离(STI)。之后，可以去除光刻胶1015。
如图5(c)所示，第二材料层1003在y方向上的侧壁当前暴露于外。
根据本公开的实施例，为了形成环绕沟道部的栅堆叠，可以在第二材料层1003在y方向上的两端留出用于栅堆叠的空间。
为此，如图6(a)至6(d)所示，可以对第二材料层1003进行选择性刻蚀，以使其在y方向上的侧壁相对凹入，以形成凹入部。为更好地控制刻蚀的量，可以采用原子层刻蚀(ALE)。例如，刻蚀的量可以是约5nm-20nm。取决于刻蚀的特性，例如第二材料层1003相对于衬底1001和第三材料层1005的刻蚀选择性，刻蚀后第二材料层1003的侧壁可以呈现不同的形状。在图6(d)中示出了刻蚀后第二材料层1003的侧壁为向内侧凹入的C形。但是，本公开不限于此。例如，在刻蚀选择性好时，刻蚀后第二材料层1003的侧壁可以接近竖直。在此，刻蚀可以是各向同性的，特别是在需要较大刻蚀量时。在如此形成的凹入部中，可以填充电介质材料，以限定栅堆叠的空间。这种填充可以通过淀积然后回蚀的方式来进行。例如，可以在衬底上淀积足以填满凹入部的电介质材料如SiC，然后对淀积的电介质材料进行回蚀如z方向上的RIE。这样，电介质材料可以留于凹入部中而形成第一位置保持层1019。
根据本公开的实施例，还可以在衬底1001上形成保护层1021。例如，可以通过淀积，在衬底1001上形成氧化物层，并对淀积的氧化物层进行平坦化处理如化学机械抛光(CMP)(CMP可以停止于硬掩模层1013)后进一步回蚀，来形成保护层1021。在此，保护层1021可以处于衬底1001的凹槽中，其顶面低于衬底1001的顶面。另外，在回蚀的过程中，刻蚀停止层1009(在该示例中，也是氧化物)暴露于外的部分也可以被刻蚀。根据其他实施例，形成保护层1021的操作可以在形成第一位置保持层1019的操作(包括凹入和填充)之前执行。
保护层1021可以在以下处理中保护衬底1001的表面。例如，在该示例中，先限定了有源区在y方向上的范围。随后，将限定有源区在x方向上的范围。保护层1021可以避免在限定x方向上的范围时对衬底目前在凹槽中暴露于外的表面(参见图5(c))造成影响。另外，在衬底1001中形成不同类型的阱区的情况下，保护层1021可以保护不同类型阱区之间的pn结不被刻蚀破坏。
如图7所示，可以利用硬掩模层1013和隔墙1017，将第三材料层1005、第二材料层1003和衬底1001的上部(第一材料层)构图为脊状结构(事实上，该脊状结构在y方向上的范围已通过上述处理而限定)。例如，可以硬掩模层1013和隔墙1017作为刻蚀掩模，通过例如z方向上的RIE依次对各层进行选择性刻蚀，将图案转移到下方的层中。于是，衬底1001的上部、第二材料层1003和第三材料层1005可以形成脊状结构。如上所述，由于保护层1021的存在，刻蚀可以不影响衬底1001在脊状结构在y方向上两侧的部分。
在此，刻蚀可以进入衬底1001的阱区中。刻蚀进入衬底1001中的程度可以与以上结合图5(a)至5(c)描述的刻蚀接入衬底1001中的程度基本相同或者相似。同样地，在衬底1001中形成凹槽。并且也可以在这些凹槽中形成保护层(参见图8中的1023)。该保护层1023与之前的保护层1021一起围绕脊状结构的外周。这样，在脊状结构周围可以具有相似的处理条件，即，都是衬底1001中形成有凹槽，凹槽中形成有保护层1021、1023。
同样地，为了形成环绕沟道部的栅堆叠，可以在第二材料层1003在x方向上的两端留出用于栅堆叠的空间。例如，如图8所示，可以对第二材料层1003进行选择性刻蚀，以使其在x方向上的侧壁相对凹入，以形成凹入部(可以限定用于栅堆叠的空间)。为更好地控制刻蚀的量，可以采用ALE。例如，刻蚀的量可以为约10nm-40nm。如上所述，刻蚀后第二材料层1003的侧壁可以呈现向内侧凹入的C形。在此，刻蚀可以是各向同性的，特别是在需要较大刻蚀量时。通常，第二材料层1003的C形侧壁在上下两端处曲率较大，而在腰部或中部处曲率较小。
可以在脊状结构的侧壁上形成第一有源层，以便随后限定沟道部。为使后续在沟道部左右两侧形成栅堆叠时它们的栅长(例如，在z方向上)可以保持基本相等，如图9所示，可以对脊状结构(具体地，第一材料层、第二材料层和第三材料层的外露表面)进行回蚀。为控制刻蚀深度，可以采用ALE。刻蚀深度可以基本等于随后要生长的第一有源层的厚度，例如为约5nm-15nm。
然后，如图10(a)所示，可以通过例如选择性外延生长，在脊状结构的侧壁上形成第一有源层1025。由于选择性外延生长，第一位置保持层1019的表面上可以没有形成第一有源层1025。第一有源层1025随后可以限定沟道部，厚度为例如约3nm-15nm。由于沟道部(尽管可以呈C形)基本上在竖直方向上延伸，从而第一有源层1025(特别是其在第二材料层1003的侧壁上的部分)也可以称作(竖直)沟道层。根据本公开的实施例，第一有源层1025(随后用作沟道部)的厚度可以通过外延生长工艺决定，因此可以更好地控制沟道部的厚度。
在图10(a)中，将第一有源层1025在第一材料层和第三材料层的侧壁上的部分的侧壁示出为与隔墙1017的侧壁基本齐平。这可以通过控制回蚀量和外延生长厚度基本相同来实现。但是，本公开不限于此。例如，第一有源层1025在第一材料层和第三材料层的侧壁上的部分的侧壁可以相对于隔墙1017的侧壁凹入，或者甚至可能突出。
在此，上述对脊状结构的回蚀可以将凹入部的上端和下端分别向上和向下刻蚀，使得生长第一有源层1025之后，凹入部的高度t1与第二材料层1003的厚度t2可基本相同。这样，随后在第一有源层1025左右两侧形成的栅堆叠可以具有基本相等的栅长。但是，本公开不限于此。根据本公开的实施例，也可通过调节回蚀量来改变第一有源层1025外侧的栅长，从而改变两侧栅长的比例，以优化由于C形沟道部左右两侧形貌不同对器件性能的影响。
可以选择刻蚀配方，使凹入部的上端和下端被向上和向下刻蚀的量基本相同。因此，高度增大的凹入部可以自对准于第二材料层1003，从而随后分别在第一有源层1025左右两侧形成的栅堆叠可以彼此自对准。
可以根据设计对器件的性能要求，适当选择第一有源层1025的材料。例如，第一有源层1025可以包括各种半导体材料，例如元素半导体材料如Si、Ge等，或者化合物半导体材料如SiGe、InP、GaAs、InGaAs等。在该示例中，第一有源层1025可以包括Si，与第一材料层和第三材料层相同。
在图10(a)的示例中，脊状结构在x方向上相对两侧的第一有源层1025可以具有实质上相同的特征(例如，材料、尺寸、掺杂特性等)，且彼此可以对称设置在第二材料层的相对两侧。但是，本公开不限于此。如下所述，通过单个脊状结构，可以形成彼此相对的两个器件。根据设计对这两个器件的性能要求，脊状结构相对两侧的第一有源层1025可以具有不同的特征，例如在厚度、材料和掺杂特性等至少一个方面不同。这可以通过在一个器件区域中生长第一有源层时遮蔽另一个器件区域来实现。
在一个示例中，如图10(b)所示，可以通过例如选择性外延生长，在脊状结构的侧壁上依次形成刻蚀停止层1025a和第一有源层1025b。刻蚀停止层1025a可以在随后刻蚀第二材料层1003时限定刻蚀停止位置(这是因为在该示例中第一有源层1025b和第二材料层1003均包括SiGe，如果不设置刻蚀停止层1025a，则在刻蚀第二材料层1003时可能影响第一有源层1025b)，厚度为例如约1nm-5nm。第一有源层1025b如上所述随后可以限定沟道部，厚度为例如约3nm-15nm。第一有源层1025b的材料在无应变时的晶格常数可以不同于第二材料层1003的材料在无应变时的晶格常数，以在沟道部中产生应力以增强器件性能。在该示例中，刻蚀停止层1025a可以包括Si，第一有源层1025b可以包括SiGe。例如，为实现压应力，第一有源层1025b中Ge的原子百分比可以大于第二材料层1003中Ge的原子百分比。
当然，可以生长其他不同的半导体材料，例如III-V族化合物半导体材料，以实现希望的应变或应力。
以下，为方便起见，仍以图10(a)的情形为例进行描述。
在凹入部中，随后可以形成栅堆叠。为防止后继处理在该空隙中留下不必要的材料或者影响第一有源层1025，如图11所示，可以在该凹入中形成第二位置保持层1027。同样地，第二位置保持层1027可以通过淀积然后回蚀的方式形成，且可以包括电介质材料如SiC。在该示例中，第一位置保持层1019与第二位置保持层1027包括相同的材料，从而它们随后可以被相同的刻蚀配方一起去除。但是本公开不限于此，例如它们可以包括不同的材料。
在图11及后继附图中，为了图示方便起见，将第一有源层1025与第三材料层1005相邻的部分示出为与第三材料层1005一体。
之后，可以进行源/漏掺杂。
如图12所示，可以通过例如淀积，在图11所示的结构上形成固相掺杂剂源层1029。固相掺杂剂源层1029可以大致共形的方式形成。例如，固相掺杂剂源层1029可以是包含掺杂剂的氧化物，厚度为约1nm-5nm。固相掺杂剂源层1029中包含的掺杂剂可以用于掺杂源/漏部(以及可选地，衬底1001的露出表面)，因此可以具有与所需形成的源/漏部相同的导电类型。例如，对于pMOSFET，固相掺杂剂源层1029可以包含p型掺杂剂如B或In；对于nMOSFET，固相掺杂剂源层1029可以包含n型掺杂剂如P或As。固相掺杂剂源层1029的掺杂剂的浓度可以为约0.1％-5％。
在该示例中，在形成固相掺杂剂源层1029之前，可以通过例如RIE，选择性刻蚀保护层1021、1023，以露出衬底1001的表面。这样，衬底1001的露出表面也可被掺杂从而形成两个器件下端的源/漏部S/D各自的接触区。
可以通过退火处理，将固相掺杂剂源层1029中的掺杂剂驱入第一材料层和第三材料层中以形成源/漏部S/D(以及可选地，可以驱入衬底1001的露出表面中以形成两个器件下端的源/漏部S/D各自的接触区)，如图13所示。之后，可以去除固相掺杂剂源层1029。
可以控制退火工艺的条件(例如，时间)，使得掺杂剂向第一材料层和第三材料层中的驱入主要发生在横向上。由于第一材料层和第三材料层可以具有相同的材料，且固相掺杂剂源层1029可以大致共形的方式形成在它们的表面上，因此掺杂剂从固相掺杂剂源层1029向第一材料层和第三材料层中的驱入程度可以大致相同。因此，源/漏部S/D(与第一材料层、第三材料层的内侧部分之间)的(掺杂浓度)界面可以大致平行于第一材料层和第三材料层的表面，也即，可以在竖直方向上，且可以彼此对准。
第一有源层1025在第一材料层的侧壁上的部分目前与其周围的第一材料层的部分具有基本相同的掺杂(形成下端的源/漏部S/D)，因此在以下附图中为图示方便起见不再示出它们之间的界面。
在该示例中，第一材料层通过衬底1001的上部提供。但是，本公开不限于此。例如，第一材料层也可以是衬底1001上的外延层。在这种情况下，第一材料层和第三材料层可以在外延时原位掺杂，而不是利用固相掺杂剂源层进行掺杂。
另外，在退火处理时，第二材料层1003中的掺杂剂也可以被驱入第一有源层1025中，从而在第一有源层1025(在第二材料层1003的侧壁上的部分)中形成相应的掺杂分布。在该示例中，在第一有源层1025与第二子层1003b相对应的部分1025c中，可以形成相对高的掺杂浓度(例如，约1018cm-3至1021cm-3)，而在第一有源层1025与第一子层1003a、第三子层1003c相对应的部分中，可以未有意掺杂或相对低掺杂。可以通过设置第二材料层1003中子层的数量、排布和掺杂浓度等，来在第一有源层1025中实现所需的掺杂浓度分布。
在脊状结构周围的凹槽中，可以形成隔离层1031例如浅沟槽隔离(STI)，如图14(a)所示。形成隔离层的方法可以与如上所述形成保护层1021、1023的方法相似，在此不再赘述。
为降低栅与源/漏之间的电容，可以进一步降低栅与源/漏之间的交迭。例如，如图14(b)所示，在去除固相掺杂剂源层1029之后，可以通过选择性刻蚀，使第一材料层和第三材料层的暴露表面进一步凹进，从而第一材料层和第三材料层中形成的源/漏部S/D与第一位置保持层1019、第二位置保持层1027(随后限定栅堆叠的位置)之间的交迭减少。在由于第一材料层和第三材料层的表面凹进而在硬掩模层1013和隔墙1017下方所形成的空隙中，可以填充电介质1031′如氮氧化物或氧化物。填充可以通过淀积(且平坦化)然后回蚀来实现。回蚀时留下一定厚度的电介质1031′在衬底1001的表面上从而形成隔离部。
在以下，为方便起见，仍以图14(a)所示的情形为例进行描述。
接下来，可以利用隔墙1017来完成有源区的限定。
如图15所示，可以通过选择性刻蚀如RIE或者平坦化处理如CMP，去除硬掩模层1013以露出芯模图案1011。在去除硬掩模层1013的过程中，在该示例中同为氮化物的隔墙1017的高度可能降低。然后，可以通过选择性刻蚀如采用TMAH溶液的湿法刻蚀或采用RIE的干法刻蚀，去除芯模图案1011。这样，在脊状结构上留下了彼此相对延伸的一对隔墙1017(高度降低，顶端形貌也可能有所改变)。
可以利用隔墙1017作为刻蚀掩模，通过例如z方向上的RIE，依次选择性刻蚀刻蚀停止层1009、第三材料层1005、第二材料层1003以及衬底1001的上部。刻蚀可以进行到衬底1001的阱区中。这样，在隔离层1031围绕的空间内，第三材料层1005、第二材料层1003以及衬底1001的上部形成了与隔墙1017相对应的一对堆叠，用以限定有源区。
当然，形成用于限定有源区的堆叠不限于隔墙图形转移技术，也可以利用光刻胶等通过光刻来进行。
在此，出于外延生长的目的，用于限定栅堆叠位置的第二材料层1003包括半导体材料。为便于后继的替代栅工艺，可以将第二材料层1003替换为电介质材料，以形成第三位置保持层。
例如，如图16(a)和16(b)所示，可以相对于第一有源层1025、衬底1001和第三材料层1005(在该示例中均为Si)，通过选择性刻蚀，去除第二材料层1003(在该示例中为SiGe)。然后，可以在隔墙1017下方由于第二材料层1003的去除而留下的空隙中形成第三位置保持层1033。同样地，第三位置保持层1033可以通过淀积然后回蚀的方法来形成。在该示例中，第三位置保持层1033可以与第一位置保持层1019、第二位置保持层1027包括相同的材料，以便随后在替代栅工艺中可以被相同的刻蚀配方一起去除。
如图16(b)所示，第一位置保持层1019、第二位置保持层1027与第三位置保持层1033(它们可以一起限定栅堆叠的位置)围绕第一有源层1025的一部分。第一有源层1025的该部分可以用作沟道部。可以看出，沟道部是呈C形的弯曲纳米片(当纳米片较窄时，例如，图16(b)中纸面内竖直方向也即y方向的尺寸较小时，可以变成纳米线)。由于刻蚀第二材料层1003(SiGe)时相对于第一有源层1025(Si)的高刻蚀选择性，因此沟道部的厚度(纳米线的情况下，为粗细，或者是直径)基本上由第一有源层1025的选择性生长工艺来确定。这相对于仅使用刻蚀方法或光刻方法来确定厚度的技术具有巨大优势，因为相比于刻蚀或光刻，外延生长工艺具有好得多的工艺控制。
为了减少栅堆叠与源/漏部特别是下方的源/漏部之间的交迭，可以提升隔离层1031的高度。例如，可以通过淀积(且平坦化)然后回蚀的方式，形成隔离层1035。例如，隔离层1035可以包括氧化物，且因此与之前的隔离层1031示出为一体。隔离层1035的顶面可以接近例如不低于(优选地，略高于)第一材料层的顶面(即，衬底1001的顶面)或者第二材料层的底面(即，第一位置保持层1019、第二位置保持层1027和第三位置保持层1033的底面)，且不高于第二材料层的顶面(即，第一位置保持层1019、第二位置保持层1027和第三位置保持层1033的顶面)或者第三材料层的底面。
根据本公开的另一实施例，为降低电容，可以进一步降低栅与第一材料层和第三材料层(其中形成有源/漏部)之间的交迭。例如，如图17所示，在如上所述形成第三位置保持层1033之后，可以通过选择性刻蚀，使第一材料层和第三材料层的暴露表面进一步凹进。从而第一材料层和第三材料层与第三位置保持层1033(随后限定栅堆叠的位置)之间的交迭减少。之后，可以类似地形成隔离层1035′。在形成隔离层1035′的过程中，隔离层1035′的电介质材料也会填充隔墙1017下方由于第三材料层的凹入而形成的空隙中。
在图17的示例中，示出了在参考图14(b)描述的缩减交迭的处理工艺之外再进行参考图17描述的缩减交迭的工艺而得到的结构。于是，源/漏部S/D的外周被电介质材料所围绕。但是，本公开不限于此。例如，参考图14(b)描述的缩减交迭的处理工艺与参考图17描述的缩减交迭的处理工艺可以择一进行，或者可以都进行。
在以下的描述中，仍然以图16(a)和16(b)所示的情形为例进行描述。
接下来，可以进行替代栅工艺，以形成栅堆叠。
如图18(a)至18(c)所示，可以通过选择性刻蚀，去除第一位置保持层1019、第二位置保持层1027和第三位置保持层1033，并在隔离层1035上形成栅堆叠。例如，可以通过淀积，以大致共形的方式形成栅介质层1037，并在栅介质层1037上形成栅导体层1039。栅导体层1039可以填充有源区之间的空间。可以对栅导体层1039进行平坦化处理如CMP，CMP可以停止于隔墙1017。然后，可以回蚀栅导体层1039，以使其顶面低于原先第一位置保持层1019、第二位置保持层1027和第三位置保持层1033的顶面(或者，第二材料层的顶面或第三材料层的底面)，以降低源/漏部与栅堆叠之间的电容。通过这种方式，所形成的栅堆叠的端部嵌入到先前第一位置保持层1019、第二位置保持层1027和第三位置保持层1033所在的空间中，围绕沟道部。
例如，栅介质层1037可以包括高k栅介质如HfO2，厚度例如为约1nm-5nm。在形成高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如原子层淀积(ALD)形成的氧化物，厚度为约0.3nm-1.5nm。栅导体层1039可以包括功函数调节金属如TiN、TaN、TiAlC等和栅导电金属如W等。
当前，两个器件各自的栅堆叠彼此连接成一体。可以根据器件设计，通过例如光刻，将栅导体层1039在两个器件之间断开，同时也可以构图栅接触部的着落焊盘(landingpad)。
如图19所示，可以形成光刻胶1041，并将其构图为遮蔽要形成栅接触部的着落焊盘的区域，而露出其他区域。然后，如图20(a)至20(c)所示，可以光刻胶1041(以及隔墙1017)作为掩模，选择性刻蚀如在z方向上RIE栅导体层1039，RIE可以停止于栅介质层1037。之后，可以去除光刻胶1041。
于是，栅导体层1039基本留于且自对准于隔墙1017下方，除了在隔墙1017的一侧(图20(a)中的上侧)突出一部分以用作着落焊盘之外。栅导体层1039在分别处于相对隔墙1017下方的两个相对器件之间分离，从而与栅介质层1037相结合而限定分别用于两个器件的栅堆叠。
在该示例中，两个器件各自的着落焊盘位于隔墙1017的相同侧。但是，本公开不限于此。例如，两个器件各自的着落焊盘可以位于隔墙1017的不同侧。
至此，已基本完成了器件的制造。如图所示，该器件包括竖直沟道部，该竖直沟道部可以呈弯曲形状如C形。沟道部可以在竖直方向上具有掺杂浓度分布，使得靠近一侧源/漏部(例如，用作漏极的源/漏部)的部分同与之相邻的部分相比，阈值电压可以不同。更具体地，对于nMOSFET，靠近一侧源/漏部的部分(例如，与第一子层1003a或第三子层1003c相对应的部分)的阈值电压可以低于相邻部分(例如，与第二子层1003b相对应的部分)的阈值电压；而对于pMOSFET，靠近一侧源/漏部的部分(例如，与第一子层1003a或第三子层1003c相对应的部分)的阈值电压可以高于相邻部分(例如，与第二子层1003b相对应的部分)的阈值电压。如下面进一步所述，这种配置可以抑制GIDL。
在该示例中，形成了围绕沟道部的栅堆叠(环栅配置)。但是，本公开不限于此。例如，可以在沟道部在x方向上的相对两侧(图中左右两侧)形成栅堆叠，从而得到双栅配置。例如，这可以通过在以上示例中以相对于第二位置保持层和第三位置保持层具有刻蚀选择性的材料形成第一位置保持层，且在替代栅工艺中选择性地去除第二位置保持层和第三位置保持层，而留下第一位置保持层来实现。如上所述，即便在双栅配置的情况下，相对两侧的栅堆叠也可以彼此自对准。
随后，可以制作各种接触部、互连结构等。
例如，如图21(a)和21(b)所示，可以通过例如淀积然后平坦化的方式，在衬底上形成电介质层1043。然后，可以形成接触孔，并在接触孔中填充导电材料如金属，形成接触部1045。接触部1045可以包括穿透隔墙1017和刻蚀停止层1009连接到上端源/漏部的接触部，穿透电介质层1043和隔离层1035连接到下端源/漏部的接触区的接触部，以及穿透电介质层1043连接到栅导体层的着落焊盘的接触部。如图21(a)和21(b)所示，到两个器件各自的下端源/漏部的接触区的接触部可以分处于有源区的相对两侧(图中的左侧和右侧)。
根据本公开的其他实施例，到下端源/漏部的接触区的接触部可以与到相应器件的栅导体层的着落焊盘的接触部分处于相应器件有源区的相对两侧，如图22所示。
图23(a)和23(b)分别示出了根据比较例的nMOSFET的能带图与根据本发明实施例的nMOSFET的能带图。
如图23(a)所示，在根据比较例的nMOSFET中，在有源区中可以通过n型掺杂限定源区S和漏区D(源区S和漏区D可互换，因此它们可统称为源/漏区)。沟道区CH可以形成于源区S和漏区D之间。沟道区CH可以具有实质上均匀的掺杂(例如，未有意掺杂，或者轻掺杂以调整阈值电压)。该nMOSFET具有双栅配置。具体地，在沟道区CH的一侧可以形成第一栅堆叠G1，且在另一侧可以形成第二栅堆叠G2。通常，第一栅堆叠G1和第二栅堆叠G2可以具有相同的栅长并在沟道区CH的相对两侧实质上对准。由于这种设置，在漏区D一侧，带隙(如图中的双向箭头所示)可以变小，且因此电子易于隧穿，从而导致GIDL。
如图23(b)所示，在根据本公开实施例的nMOSFET中，沟道区CH可以具有掺杂浓度分布，使得沟道区中靠近漏区D一侧的部分CH_low具有相对低的阈值电压(例如，由于上述的低掺杂)，而与之相邻的部分CH_high可以具有相对高的阈值电压(例如，由于上述的高掺杂)。由于这种阈值电压的差异，在漏区D一侧，可以相对于图23(a)所示的情形增大带隙，电子相对难以隧穿，并因此可以抑制GIDL。
在该示例中，沟道区的高阈值电压部分可以处于沟道区的中部，且沟道区靠近源区S一侧的部分也可以具有相对低的阈值电压。沟道区中分别靠近源区S和漏区D的低阈值电压部分可以关于中部的高阈值电压部分实质上对称(可以通过第一子层1003a、第二子层1003b和第三子层1003c的排布来实现)。
图23(a)和23(b)以nMOSFET为例说明了抑制GIDL的原理。对于pMOSFET，同样如此。具体地，在pMOSFET中，沟道区靠近漏区D一侧的部分具有相对高的阈值电压，而与之相邻的部分(例如，沟道区的中部)可以具有相对低的阈值电压。
尽管在此以双栅配置为例来说明抑制GIDL的原理，这些说明同样适用于环栅配置。
在以上实施例中，器件在源区一侧和漏区一侧具有基本相同或类似的配置。但是，本公开不限于此。从抑制GIDL的角度，本发明的构思可以应用于漏区一侧。
图24和25示意性示出了根据本公开另一实施例的制造MOSFET的流程中的一些阶段。以下主要描述该实施例与上述实施例的不同之处。
如图24所示，类似于以上结合图1所述，可以在衬底1001上形成第二材料层1003′和第三材料层1005。与上述实施例不同，第二材料层1003′可以根据掺杂浓度而分为在z方向上依次叠置的第一子层1003a′和第二子层1003b′。例如，第二子层1003b′可以未有意掺杂或相对低掺杂，而第一子层1003a′可以相对高掺杂，掺杂浓度例如为约1018cm-3至1021cm-3。
之后，工艺可以按照上述实施例进行。在退火处理中，第二材料层1003′中的掺杂剂可以被驱入第一有源层中，从而在其中形成相应的掺杂分布。如图25所示，沟道部可以形成下部(与第一子层1003a′相对应的部分)相对高掺杂，而上部(与第二子层1003b′相对应的部分)未有意掺杂或相对低掺杂的分布。在该示例中，上端的源/漏部可以成为漏极。
图26示出了根据该实施例的nMOSFET的能带图。如图26所示，在漏区D一侧，仍然可以保持带隙增大从而抑制GIDL的益处。
根据本公开实施例的MOSFET可以应用于各种电子设备。例如，可以基于这样的MOSFET形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述MOSFET的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (23)

1.一种金属氧化物半导体场效应晶体管即MOSFET，包括：
衬底上的竖直沟道部；
相对于所述衬底分别处于所述沟道部的上下两端的源/漏部；以及
与所述沟道部相对的栅堆叠，
其中，所述沟道部具有掺杂浓度分布，使得在所述MOSFET为n型MOSFET即nMOSFET时，所述沟道部中靠近所述源/漏部之一的第一部分的阈值电压低于与所述第一部分相邻的第二部分的阈值电压；或在所述MOSFET为p型MOSFET即pMOSFET时，所述沟道部中靠近所述源/漏部之一的第一部分的阈值电压高于与所述第一部分相邻的第二部分的阈值电压。
2.根据权利要求1所述的MOSFET，其中，所述沟道部还包括靠近所述源/漏部中另一个的第三部分，
其中，在所述MOSFET为nMOSFET时，所述第三部分的阈值电压低于所述第二部分的阈值电压；或在所述MOSFET为pMOSFET时，所述第三部分的阈值电压高于所述第二部分的阈值电压。
3.根据权利要求2所述的MOSFET，其中，所述沟道部在竖直方向上呈现低-高-低的掺杂浓度分布。
4.根据权利要求2或3所述的MOSFET，其中，所述第二部分中的掺杂浓度在约1018cm-3到约1021cm-3的范围内。
5.根据权利要求2所述的MOSFET，其中，所述第二部分位于所述沟道部在竖直方向上的中部。
6.根据权利要求2所述的MOSFET，其中，所述沟道部的所述第一部分和所述第三部分在竖直方向上相对于所述第二部分实质上对称设置。
7.根据权利要求1所述的MOSFET，其中，所述沟道部的所述第二部分与所述源/漏部中另一个相邻接。
8.根据权利要求7所述的MOSFET，其中，所述沟道部在竖直方向上呈现低-高或高-低的掺杂浓度分布。
9.根据权利要求8所述的MOSFET，其中，所述高的掺杂浓度在约1018cm-3到约1020cm-3的范围内。
10.根据权利要求1至9中任一项所述的MOSFET，其中，所述沟道部包括截面呈C形的弯曲纳米片或纳米线。
11.根据权利要求10所述的MOSFET，其中，所述弯曲纳米片或纳米线具有实质上均匀的厚度。
12.根据权利要求1至9中任一项所述的MOSFET，其中，所述沟道部包括单晶半导体材料。
13.根据权利要求1至9中任一项所述的MOSFET，其中，所述栅堆叠自对准于所述沟道部。
14.根据权利要求1至9中任一项所述的MOSFET，其中，在所述沟道部的相对两侧，所述栅堆叠的栅长基本相等。
15.根据权利要求1至9中任一项所述的MOSFET，其中，所述栅堆叠设置在所述沟道部的相对两侧，或者围绕所述沟道部的外周。
16.一种制造金属氧化物半导体场效应晶体管即MOSFET的方法，包括：
在衬底上设置第一材料层、第二材料层和第三材料层的堆叠，其中所述第二材料层包括第一子层和相对于所述第一子层高掺杂的第二子层，所述堆叠具有在第一方向上彼此相对的第一侧和第二侧以及在与第一方向相交的第二方向上彼此相对的第三侧和第四侧；
在第三侧和第四侧，使所述第二材料层的侧壁相对于所述第一材料层和所述第三材料层的侧壁在第二方向上凹入，从而限定第一凹入部；
在所述第一凹入部中形成第一位置保持层；
在第一侧和第二侧，使所述第二材料层的侧壁相对于所述第一材料层和所述第三材料层的侧壁在第一方向上凹入，从而限定第二凹入部；
在所述第二凹入部中形成沟道层；
在形成有所述沟道层的所述第二凹入部中形成第二位置保持层；
将所述第二子层中的掺杂剂在第一方向上驱入所述沟道层中；
在所述第一材料层和所述第三材料层中形成源/漏部；
在所述堆叠中形成沿第二方向延伸的条形开口，从而将所述堆叠分为分别处于所述第一侧和第二侧的两部分；
通过所述开口，将所述第二材料层替换为第三位置保持层；
在所述衬底上形成隔离层，所述隔离层的顶面不低于所述第一材料层的顶面且不高于所述第三材料层的底面；
去除所述第二位置保持层和所述第三位置保持层；以及
在所述隔离层上形成栅堆叠，所述栅堆叠具有嵌入到由于所述第二位置保持层和所述第三位置保持层的去除而留下的空间中的部分。
17.根据权利要求16所述的方法，其中，去除所述第二位置保持层和所述第三位置保持层的操作还包括：
去除所述第一位置保持层，
其中，所述栅堆叠还具有嵌入到由于所述第一位置保持层的去除而留下的空间中的部分。
18.根据权利要求16所述的方法，其中，所述第二材料层还包括第三子层，所述第二子层介于所述第一子层与所述第三子层之间，且相对于所述第一子层和所述第三子层高掺杂。
19.根据权利要求16至18中任一项所述的方法，其中，形成源/漏部包括：
在所述堆叠的侧壁上形成掺杂剂源层；以及
将所述掺杂剂源层中的掺杂剂驱入所述第一材料层和所述第三材料层中，
其中，所述掺杂剂源层中的掺杂剂向述第一材料层和所述第三材料层中的驱入以及所述第二子层中的掺杂剂向所述沟道层中的驱入通过相同的退火步骤来实现。
20.根据权利要求16至18中任一项所述的方法，其中，形成沟道层包括选择性外延生长。
21.根据权利要求16至18中任一项所述的方法，其中，使所述第二材料层的侧壁凹入包括各向同性刻蚀。
22.一种电子设备，包括如权利要求1至15中任一项所述的半导体器件。
23.根据权利要求22所述的电子设备，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
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