CN213212171U - 带铁电或负电容材料的器件及包括该器件的电子设备 - Google Patents

Abstract

公开了一种栅电极侧壁上具有铁电或负电容材料层的半导体器件及其制造方法及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：衬底；在衬底上形成的栅电极；在栅电极的侧壁上形成的铁电或负电容材料层；以及衬底上位于栅电极相对两侧的源区和漏区。通过调节铁电或负电容材料层的材料，可以容易地调节器件特性，如阈值电压(Vt)、漏致势垒降低(DIBL)、亚阈值摆幅(SS)等。

Description

带铁电或负电容材料的器件及包括该器件的电子设备

技术领域

本公开涉及半导体领域，更具体地，涉及栅电极侧壁上具有铁电或负电容材料层的半导体器件及包括这种半导体器件的电子设备。

背景技术

随着集成电路(IC)中器件密度的不断增加，部件间的间隔越来越小。这使得IC中各部件之间例如栅电极和源/漏之间的交迭电容在器件总电容中的占比增加，并因此使IC的交流(AC)性能劣化。另一方面，即便对于性能要求不高的器件，也期望获得低功耗，并因此希望降低电容。

实用新型内容

有鉴于此，本公开的目的至少部分地在于提供一种栅电极侧壁上具有铁电或负电容材料层的半导体器件及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在衬底上形成的栅电极；在栅电极的侧壁上形成的铁电或负电容材料层；以及衬底上位于栅电极相对两侧的源区和漏区。

根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件。

根据本公开的实施例，在栅电极的侧壁上设置有铁电或负电容材料层。这种铁电或负电容材料层可以呈侧墙形式，且因此可以称作性能提升(PE)侧墙。通过调节铁电或负电容材料层的材料，可以容易地调节器件特性，如阈值电压(Vt)、漏致势垒降低(DIBL)、亚阈值摆幅(SS)等。例如，由于铁电或负电容材料层的引入，栅电极与源/漏(或者，到源/漏的接触部)之间的交迭电容可以降低。于是，可以增加器件的导通电流，降低亚阈值摆幅(SS)，从而增强器件性能并降低功耗。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至12(c)示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段；

图13至25示意性示出了根据本公开另一实施例的制造半导体器件的流程中的一些阶段。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开的实施例，在半导体器件的栅电极的侧壁上可以设置有铁电或负电容材料层。铁电材料一般处在两种极化状态中的一种，例如向上极化或向下极化之中的一种。但在一些特殊条件下(电容的特殊匹配)，铁电材料可以稳定在两种极化状态之间，即所谓的负电容状态。根据铁电或负电容材料所处的状态不同，器件可以表现出不同的性能，例如阈值电压(Vt)、漏致势垒降低(DIBL)、亚阈值摆幅(SS)等。在铁电或负电容材料处于负电容状态时，在栅电极与源/漏之间(或者，到源/漏的接触部)可以引入负电容(可以导致半导体器件的总体电容的下降)，甚至可以导致栅与源/漏之间的总电容小于零(可以导致在300K下小于60mV/dec的SS)。本公开的技术可以应用于各种半导体器件，例如金属氧化物半导体场效应晶体管(MOSFET)，如平面型MOSFET、鳍式场效应晶体管(FinFET)、纳米线或纳米片FET等。

这种铁电或负电容材料层可以呈侧墙的形式。例如，这种侧墙可以是在伪栅上形成的侧墙，从而在去除伪栅之后限定了用于形成栅电极的栅槽，在栅槽中可以形成栅介质层以及栅电极层。另外，在栅槽中还可以在栅电极的侧壁上形成其他铁电或负电容材料层。或者，这种侧墙可以并非是在伪栅上形成的侧墙，而是在伪栅去除之后所限定的栅槽中另外形成的侧墙。在伪栅上形成的侧墙也可以包括铁电或负电容材料。

也即，侧墙形式的铁电或负电容材料层可以是器件的栅侧墙，并且可以沿着栅电极的侧壁的实质上整个高度延伸。在本文中，所谓“实质上整个高度”或者“高度的主要部分”，可以是指除了由于工艺波动而需要考虑的余量或者其他步骤中的一些残留占据一小部分高度之外，其余部分的高度均被栅侧墙占据。

或者，这种铁电或负电容材料层可以在栅电极的侧壁和底面上连续延伸。这种情况下，铁电或负电容材料材料层可以形成在伪栅(侧壁上也可以形成包括铁电或负电容材料的侧墙)去除之后所限定的栅槽中。例如，铁电或负电容材料层可以形成在栅介质层与栅电极之间，或者可以形成在栅槽的内壁与栅介质层之间。

另外，可以引入电势均衡层，以均衡栅电极表面上的电势。例如，电势均衡层可以设置在栅介质层与铁电或负电容材料层之间。

这种半导体器件例如可以如下制造。可以在衬底上形成伪栅，并可以在伪栅的侧壁上形成伪栅侧墙。伪栅侧墙可以是单层或多层配置，其中至少一层可以是铁电或负电容材料层。可以去除伪栅，从而在伪栅侧墙内侧形成栅槽。在栅槽中，可以形成铁电或负电容材料层(在伪栅侧墙包括铁电或负电容材料层的情况下，可以省略)以及栅电极层。栅槽中形成的铁电或负电容材料层可以形成为栅槽的侧壁上的侧墙，或者沿栅槽的侧壁和底面连续延伸。另外，在栅槽中形成铁电或负电容材料层之前，可以在栅槽的侧壁和底面上形成界面层。

本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。

图1至12(c)示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段。

如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在此，提供硅晶片作为衬底1001。

在衬底1001上，可以形成浅沟槽隔离(STI)1003，以限定有源区。例如，可以通过在衬底1001中开槽，并在槽中填充电介质如氧化物(例如，氧化硅)，来形成STI 1003。器件可以形成在有源区上。

如图2所示，可以在衬底1001上形成伪栅介质层1005和伪栅电极层1007。例如，伪栅介质层1005可以包括氧化物，例如通过氧化或淀积形成；伪栅电极层1007可以包括多晶硅，例如通过淀积形成，厚度为约30nm-60nm。另外，在伪栅电极层1007上，为便于构图，可以设置硬掩模层1011。例如，硬掩模层1011可以包括氮化物(例如，氮化硅)，厚度为约20nm-50nm。在伪栅电极层1007与硬掩模层1011之间，还可以设置例如氧化物的垫层1009，厚度可以为约10nm-20nm。

接下来，可以构图伪栅。例如，如图3所示，可以在硬掩模层1011上形成光刻胶1013，并通过光刻将其构图为所要形成的栅图案，例如沿进入图中纸面的方向延伸的条形。然后，以光刻胶1013为掩模，依次对硬掩模层1011、垫层1009、伪栅电极层1007进行选择性刻蚀如反应离子刻蚀(RIE)，以形成伪栅。在此，RIE可以在竖直方向(大致垂直于衬底表面的方向)上进行，且可以停止于伪栅介质层1005。或者，也可以对伪栅介质层1005进行RIE，并停止于衬底1001的表面。之后，可以去除光刻胶1013。

如图4(a)所示，可以伪栅为掩模，对衬底1001进行离子注入，以在其中形成延伸区(extension)1015。例如，如果要形成n型器件，则可以注入n型杂质如As或P；如果要形成p型器件，则可以注入p型杂质如B或BF₂。可以在例如约1000℃-1080℃下进行退火处理(例如，尖峰退火)，以激活注入的杂质。由于注入时的倾斜角度或散射、退火时的扩散等因素，延伸区1015的边沿相对于伪栅的侧壁可以向内侧伸出。

在伪栅的侧壁上，可以形成侧墙(spacer)1017。例如，可以在形成有伪栅的衬底1001上以大致共形的方式通过例如原子层淀积(ALD)或化学气相淀积(CVD)淀积一侧墙材料层，并对淀积的侧墙材料层进行各向异性刻蚀如沿竖直方向的RIE，去除该侧墙材料层的横向延伸部分，而(至少部分地)留下其竖直延伸部分，以形成侧墙。

根据本公开的实施例，侧墙1017可以由铁电或负电容材料形成，厚度例如为约1nm-50nm。例如，铁电或负电容材料可以包括含Hf、Zr、Si和/或Al的氧化物如HfZrO。

铁电材料一般处在两种极化状态中的一种，例如向上极化或向下极化之中的一种。但在一些特殊条件下(电容的特殊匹配)，铁电材料可以稳定在两种极化状态之间，即所谓的负电容状态(因此也可称作“负电容材料”)。根据铁电或负电容材料所处的状态不同，器件可以表现出不同的性能，例如阈值电压(Vt)、漏感势垒降低(DIBL)、亚阈值摆幅(SS)等。在铁电或负电容材料处于负电容状态时，可以在栅电极与源/漏之间可以引入负电容。于是，可以导致半导体器件的总体电容的下降。

当铁电材料在不同极化状态中相互转换时，可以依据不同极化状态而导致的不同器件状态如Vt来存储数据，例如，栅电极与源区或漏区之间的电容值小于零时或稳定状态只能是极化状态之一，因此半导体器件可以用在存储器件中。另外，当把铁电材料稳定在两种极化状态之间时(呈稳定的负电容)，由此导致的负电容值可以减小器件中的交迭电容，并因此可以改善器件性能，半导体器件于是可以用在逻辑器件中。特别是，由铁电或负电容材料导致的负电容值在其绝对值大于栅电极与源极之间的电容以及栅电极与漏极之间的电容值之和时，甚至可以导致在300K的温度下低于60mV/dec的SS。

在图4(a)的示例中，示出了单层侧墙配置。但是，本公开不限于此。例如，侧墙可以具有多层配置，其中一层或多层可以由铁电或负电容材料形成。

例如，如图4(b)所示，可以通过CVD或ALD等以大致共形的方式淀积约1nm-3nm的氧化物层以及约1nm-50nm的铁电或负电容材料层。对铁电或负电容材料层进行各向异性刻蚀如RIE，得到侧墙1017b。并可以侧墙1017b为掩模，对氧化物层1017a进行选择性刻蚀如RIE，得到侧墙1017a。侧墙1017a可以呈L形。然后，可以通过CVD或ALD等以大致共形的方式淀积约1nm-5nm的氮化物层，并对其进行各向异性刻蚀如RIE，得到侧墙1017c。侧墙1017c可以保护铁电或负电容材料的侧墙1017b。通过多层配置，可以调节侧墙导致的电容。

本领域技术人员知道各种方式来形成各种配置的侧墙，以上仅为示例。在以下的描述中，为方便起见，主要以图4(a)所示的配置为例进行描述。但是，以下描述的示例同样适用于图4(b)所示的侧墙配置或者其他侧墙配置。

在形成侧墙1017之后，可以通过以伪栅和侧墙1017为掩模对衬底1001进行离子注入来形成源/漏区。根据实施例，为进一步提升性能，可以采用应变源/漏技术。例如，如图5所示，可以伪栅和侧墙1017为掩模，对(伪栅介质层1005和)衬底1001进行选择性刻蚀如RIE，从而在伪栅两侧在衬底1001中形成槽。在衬底1001的槽中，可以通过例如外延生长，形成源/漏层1019。源/漏层1019可以包括晶格常数不同于衬底1001的半导体材料，从而产生应变以向衬底1001中的沟道区(伪栅之下的部分)施加应力，以提升载流子迁移率。例如，对于p型器件，源/漏层1019可以包括晶格常数大于衬底1001(在该示例中为Si)的半导体材料如SiGe(Ge的原子百分比为约20％-70％)，以产生压应力；对于n型器件，源/漏层1019可以包括晶格常数小于衬底1001(在该示例中为Si)的半导体材料如Si：C(C的原子百分比为约0.01％-2％)，以产生拉应力。源/漏层1019在生长时可以被原位掺杂为与所要形成的器件相同的导电类型，以在其中形成源/漏区。另外，源/漏层1019的表面可以高于衬底1001的表面，以提升应力施加效果。

接下来，可以进行替代栅工艺，以将伪栅替换为最终的栅堆叠。

如图6所示，为应力增强等目的，可以通过例如淀积形成衬层1021。例如，衬层1021可以包括氮化物，厚度为约10nm-20nm。在衬层1021上，可以通过例如淀积，形成例如氧化物的层间电介质层1023。例如，可以淀积约100nm-150nm的氧化物，并对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)，CMP可以停止于衬层1021。另外，可以回蚀平坦化后的氧化物，以便随后可以更好地露出伪栅以进行替代栅处理。

如图7所示，可以对衬层1021进行选择性刻蚀如RIE。在该示例中，由于硬掩膜层1011与衬层1021同为氮化物，因此硬掩膜层1011也可以被刻蚀。于是，可以露出伪栅。另外，在刻蚀过程中，侧墙1017的高度可以降低。

如图8所示，可以依次对垫层1009、伪栅电极层1007和伪栅介质层1005进行选择性刻蚀如RIE，在侧墙1017内侧形成栅槽。在栅槽中，可以形成栅堆叠。例如，如图9(a)所示，可以依次淀积栅介质层1025和栅电极层1027，并可以对淀积的栅介质层1025和栅电极层1027进行回蚀，使它们留于栅槽之内。例如，栅介质层1025可以包括高k栅介质如HfO₂，厚度为约2nm-10nm；栅电极层1027可以包括功函数调节层如TiN、TiAlN、TaN等以及栅导体层如W、Co、Ru等。在形成高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如ALD形成的氧化物，厚度为约0.3nm-2nm。这样，由铁电或负电容材料形成的侧墙1017设置在栅堆叠(1205/1027)的侧壁上。

根据本公开的另一实施例，如图9(b)所示，在栅介质层1025与栅电极层1027之间，可以设置铁电或负电容材料层1029。例如，可以在栅槽(表面上可以形成有界面层)中依次淀积栅介质层1025、铁电或负电容材料层1029和栅电极层1027，并通过回蚀使其留于栅槽内。铁电或负电容材料层1029可以包括与侧墙1017相同或不同的材料，厚度例如为约2nm-20nm。通过铁电或负电容材料层1029，可以进一步调节电容，例如使得负电容的绝对值更大。

另外，在栅槽内另外形成铁电或负电容材料层的情况下，侧墙1017可以如上所述由铁电或负电容材料构成，或者也可以如常规侧墙那样由电介质材料构成

另外，在设置铁电或负电容材料层1029的情况下，如图9(c)所示，还可以在栅介质层1025与铁电或负电容材料层1029之间设置电势均衡层1031。例如，电势均衡层1031可以包括含元素Ti、Ru、Co和Ta中至少之一的导电材料如TiN，厚度为约0.5nm-3nm，用以均衡栅介质层1025与铁电或负电容材料层1029之间界面上的电势。

在图9(a)和9(b)的示例中，铁电或负电容材料层1029沿着栅电极层1027的侧壁和底面形成，并因此存在于栅电极层1027的底面与衬底1001之间。电即，栅电极层1027介由铁电或负电容材料层1027和栅介质层1025(以及界面层)控制衬底1001中的沟道区。但是，本公开不限于此。铁电或负电容材料层1029也可以形成侧墙的形式。

例如，如图9(d)所示，在侧墙的侧壁上，可以通过侧墙形成工艺，形成铁电或负电容材料的侧墙1029′，厚度例如为约2nm-20nm。另外，在形成侧墙1029′之前，还可以通过淀积形成例如氧化物、厚度为约0.3nm-2nm的界面层1032。在形成有侧墙1029′的栅槽中，可以形成栅堆叠1025/1027。在这种情况下，先前形成的侧墙可以如上所述由铁电或负电容材料构成，或者也可以如常规侧墙那样由电介质材料构成，在此标示为1017′。在该示例中，铁电或负电材料的侧墙在形成栅槽之后形成，这有利于保护铁电或负电容材料的侧墙免受前端工艺中高温处理例如源/漏层生长和退火工艺的影响。在这种情况下，栅电极层1027介由栅介质层1025(以及界面层1032)控制衬底1001中的沟道区，类似于常规栅堆叠的情形。另外，由于设置了侧墙1029′，延伸区1015可以向内侧延伸超出侧墙1029′。

另外，在设置铁电或负电容材料侧墙1029′的情况下，类似地，如图9(e)所示，还可以在栅电极层1027的侧壁与底面上设置电势均衡层1031。例如，电势均衡层1031可以包括导电材料如TiN，厚度为约0.5nm-3nm，用以均衡栅电极层1027的侧壁与底面上的电势。

至此，器件已基本完成。可以制作接触部和互连。

例如，如图10所示，可以淀积电介质如SiC，并对其平坦化如CMP，形成电介质层1033。然后，可以在源/漏层上的各电介质层中开孔，并在其中填充导电材料如金属来形成接触部。可以存在多种开孔方式。例如，如图11(a)所示，可以在电介质层1033上形成光刻胶(未示出)并将其构图为露出需要形成接触部的区域。以构图的光刻胶为掩模，对电介质层1033、层间电介质层1023和衬层1021进行选择性刻蚀如RIE，以形成接触孔从而露出下方的源/漏层1019。在该示例中，接触孔呈从上向下渐缩的形状，且与侧墙1017相分离。根据另一实施例，如图11(b)所示，在形成如图11(a)所示的接触孔之后，可以对衬层1021进一步选择性刻蚀，且该选择性刻蚀可以停止于侧墙1017以露出侧墙1017。于是，随后在接触孔中填充的导电材料可以直接接触侧墙1017，以更好地控制栅堆叠与接触部之间的电容。根据另一实施例，如图11(c)所示，将光刻胶构图为与侧墙1017之间存在交迭，使得以光刻胶为掩模得到的接触孔的至少部分边界由侧墙1017来限定(也可以称作接触孔自对准于侧墙1017)。这种情况下，可以控制刻蚀参数，使得刻蚀可以得到基本竖直的特征。同样地，随后在接触孔中填充的导电材料可以直接接触侧墙1017，以更好地控制栅堆叠与接触部之间的电容。

之后，分别如图12(a)、12(b)和12(c)所示，在图11(a)、11(b)和11(c)所示的接触孔中填充导电材料如金属W或Co，来形成接触部1035、1035′和1035″。可以看到，由铁电或负电容材料形成的侧墙1017(和/或铁电或负电容材料层1029、铁电或负电容材料的侧墙1029′)可以介于栅堆叠与接触部之间，从而导致栅与源/漏之间的负电容。这可以增加器件的导通电流，降低亚阈值摆幅(SS)，从而增强器件性能并降低功耗。

以上描述了平面MOSFET的示例。本公开的技术也可以应用于其他器件例如FinFET。

图13至25示意性示出了根据本公开另一实施例的制造半导体器件的流程中的一些阶段。

如图13所示，可以提供衬底2001如硅晶片，并在衬底2001上形成鳍F。在该示例中，可以通过对衬底2001进行刻蚀来形成鳍F。但是，本公开不限于此。例如，可以在衬底2001上外延生长鳍材料层，并对鳍材料层进行刻蚀来形成鳍F。

为隔离随后形成的栅堆叠与衬底2001，如图14所示，可以在衬底2001上鳍F周围形成隔离层2006。例如，隔离层2006可以包括氧化物，围绕鳍F的底部。另外，为了抑制源漏之间通过鳍F的底部(被隔离层2006围绕的部分)的泄漏，可以形成穿通阻止部(PTS)。根据本公开的实施例，可以通过扩散的方法来形成PTS。为此，可以在鳍F的底部形成固相掺杂剂源层2002。例如，固相掺杂剂源层2002可以是包含掺杂剂的氧化物，厚度为约1nm-5nm。固相掺杂剂源层2002中包含的掺杂剂可以具有与所需形成的器件相反的导电类型。另外，在固相掺杂剂源层2002上，可以形成扩散阻挡层2004，以抑制不必要的扩散。例如，扩散阻挡层2004可以包括氮化物。例如，可以通过例如淀积，以大致共形的方式依次形成固相掺杂剂源材料层和扩散阻挡材料层，并可以淀积隔离材料层。可以对隔离材料层进行平坦化如CMP并回蚀，得到隔离层2006。可以隔离层2006为掩模，对扩散阻挡材料层和固相掺杂剂源材料层进行选择性刻蚀如RIE，得到扩散阻挡层2004和固相掺杂剂源层2002。

固相掺杂剂源层2002的形成不限于淀积另外的材料层。例如，可以通过离子注入在鳍F的表面上形成共形掺杂层。另外，在形成隔离层2006之后，可以对鳍F进行回蚀，以去除鳍F在隔离层2006顶面上方的部分中表面上形成的掺杂层。

可以通过退火处理，使固相掺杂剂源层2002中包含的掺杂剂驱入鳍F的底部，以形成PTS 2008，如图15所示。

在隔离层2006上，可以形成栅堆叠。栅堆叠的形成可以类似于上述实施例中进行。例如，可以采用替代栅工艺，先形成伪栅以及伪栅侧壁上的侧墙(可以由铁电或负电容材料形成)，然后去除伪栅而代之以栅堆叠。在去除伪栅而在侧墙内侧，还可以形成铁电或负电容材料层或铁电或负电容材料的侧墙。总而言之，在栅堆叠的侧壁上形成铁电或负电容材料，这种铁电或负电容材料可以由伪栅侧壁上形成的侧墙、该侧墙内侧形成的另外侧墙或者铁电或负电容材料层中至少之一来提供。

例如，如图16所示，可以在隔离层2006上形成伪栅介质层2010和伪栅电极层2012。例如，伪栅介质层2010可以包括氧化物或氮化物，例如通过氧化或淀积形成；伪栅电极层2012可以包括多晶硅，例如通过淀积然后就平坦化如CMP形成。在伪栅电极层2012上，可设置例如氮化物的硬掩模层2014。

接下来，可以构图伪栅。例如，如图17(a)、17(b)和17(c)(图17(a)是俯视图，其中示出了截面的截取位置AA′、BB′、CC′和DD′，图17(b)是沿BB′线的截面图，图17(c)是沿CC′线的截面图)所示，通过对硬掩模层2014和伪栅电极层2012进行选择性刻蚀如RIE，将它们构图为与鳍F相交(例如，垂直)的伪栅。

如图18(a)、18(b)和18(c)(图18(a)是俯视图，图18(b)是沿BB′线的截面图，图18(c)是沿CC′线的截面图)所示，在伪栅的侧壁上，可以形成侧墙2016。通过调整鳍F露于隔离层2006顶面上方的部分的高度以及伪栅的高度中至少之一，可以使得侧墙2016可以形成在伪栅的侧壁上，而不形成在鳍F的侧壁上。侧墙2016可以由铁电或负电容材料形成，厚度例如为约2nm-20nm。

类似地，也可以形成多层侧墙配置。例如，如图19(a)、19(b)和19(c)(图19(a)是俯视图，图19(b)是沿BB′线的截面图，图19(c)是沿CC′线的截面图)所示，可以在伪栅的侧壁上形成侧墙2018、2016′和2020。关于多层侧墙配置，可以参见以上结合图4(b)的描述，在此不再赘述。另外，在该示例中，如果侧墙2020为氮化物，则在形成侧墙2020时同为氮化物的硬掩模层2014的厚度减小。

在以下的描述中，主要以图18(a)、18(b)和18(c)所示的配置为例进行描述。但是，以下描述的示例同样适用于图19(a)、19(b)和19(c)所示的侧墙配置或者其他侧墙配置。

类似地，可以采用应变源/漏技术。例如，如图20(a)、20(b)和20(c)(图20(a)是俯视图，图20(b)是沿BB′线的截面图，图20(c)是沿DD′线的截面图)所示，可以伪栅和侧墙2016为掩模，对(伪栅介质层2010和)鳍F进行选择性刻蚀如RIE，刻蚀可以进入PTS 2008中。可以鳍F的露出表面为种子，通过例如外延生长，形成源/漏层2020。关于源/漏层2020的详情，可以参见以上结合图5的描述。

接下来，可以进行替代栅工艺，以将伪栅替换为最终的栅堆叠。

如图21(a)和21(b)(分别是沿BB′线和CC′线的截面图)所示，可以在隔离层2006上形成例如氧化物的层间电介质层2022。可以对层间电介质层2022进行平坦化处理如CMP，CMP可以停止于硬掩模层2014。然后，如图22(a)和22(b)(分别是沿BB′线和CC′线的截面图)所示，可以通过选择性刻蚀如RIE，去除硬掩模层2014、伪栅电极层2012和伪栅介质层2010，并在由此得到的栅槽中形成栅介质层2024和栅电极层2026。关于栅介质层2024和栅电极层2026，可以参见以上结合图8的描述。另外，可以回蚀栅介质层2024和栅电极层2026，并在它们顶部形成例如氮化物的帽层2028。

类似地，在栅槽中也可以形成铁电或负电容材料层或铁电或负电容材料的侧墙。

例如，如图23(a)和23(b)(分别是沿BB′线和CC′线的截面图)所示，可以在栅槽中以大致共形的方式形成铁电或负电容材料层2032，然后在铁电或负电容材料层2032上形成栅堆叠。于是，铁电或负电容材料层2032可以沿着栅介质层2024的侧壁和底面延伸。另外，在形成铁电或负电容材料层2032之前，可以形成例如氧化物的界面层2030。另外，铁电或负电容材料层2032′也可以形成为侧墙形式，如图24(a)和24(b)(分别是沿BB′线和CC′线的截面图)所示。以上结合图9(a)至9(e)描述的各种配置同样适用于此。

然后，如图25所示，可以形成接触部2034。关于接触部的形成，可以参见以上结合图11(a)至12(c)的描述。

根据本公开实施例的半导体器件可以应用于各种电子设备。例如，可以基于这样的半导体器件形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。

根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (22)

1.一种半导体器件，包括：

衬底；

在所述衬底上形成的栅电极；

在所述栅电极的侧壁上形成的铁电或负电容材料层；以及

所述衬底上位于所述栅电极相对两侧的源区和漏区，

其特征在于，所述栅电极和所述源区或所述漏区之间的电容值小于零。

2.根据权利要求1所述的半导体器件，其特征在于，所述铁电或负电容材料层是所述半导体器件的栅侧墙。

3.根据权利要求2所述的半导体器件，其特征在于，所述铁电或负电容材料层沿着所述栅电极的侧壁的实质上整个高度延伸。

4.根据权利要求2所述的半导体器件，其特征在于，还包括：

在所述栅电极的侧壁和底面上形成的栅介质层，

其中，所述栅介质层介于所述栅电极层与所述铁电或负电容材料层之间，所述铁电或负电容材料层沿着所述栅介质层的侧壁的高度的主要部分延伸。

5.根据权利要求2所述的半导体器件，其特征在于，在所述栅电极的侧壁上形成有多层侧墙，所述铁电或负电容材料层是所述多层侧墙之一。

6.根据权利要求5所述的半导体器件，其特征在于，所述多层侧墙包括：

在所述栅电极的侧壁上形成的L形的第一电介质侧墙；

在所述L形的第一电介质侧墙上形成的所述铁电或负电容材料层；以及

在所述铁电或负电容材料层的侧壁上形成的第二电介质侧墙。

7.根据权利要求6所述的半导体器件，其特征在于，所述铁电或负电容材料层沿着所述L形的第一电介质侧墙的侧壁的实质上整个高度延伸。

8.根据权利要求2所述的半导体器件，其特征在于，还包括：

在所述铁电或负电容材料层的侧壁和底面以及所述栅电极的底面上形成的界面层。

9.根据权利要求2或8所述的半导体器件，其特征在于，还包括：

在所述铁电或负电容材料层背对所述栅电极的侧壁上形成的另一侧墙。

10.根据权利要求9所述的半导体器件，其特征在于，还包括：

在所述栅电极的侧壁和底面上形成的栅介质层，

其中，所述铁电或负电容材料层形成在所述栅介质层背对所述栅电极的侧壁上，沿着所述栅介质层的侧壁的实质上整个高度延伸。

11.根据权利要求10所述的半导体器件，其特征在于，还包括：

在所述栅介质层的侧壁和底面上形成的电势均衡层，其中所述电势均衡层介于所述栅介质层与所述铁电或负电容材料层之间。

12.根据权利要求1所述的半导体器件，其特征在于，所述铁电或负电容材料层在所述栅电极的侧壁和底面上连续延伸。

13.根据权利要求12所述的半导体器件，其特征在于，还包括：

在所述栅电极的侧壁和底面上形成的栅介质层，

其中，所述铁电或负电容材料层介于所述栅介质层与所述栅电极之间。

14.根据权利要求13所述的半导体器件，其特征在于，还包括：

在所述铁电或负电容材料层的底面和侧壁上形成的电势均衡层，其中，所述电势均衡层介于所述铁电或负电容材料层与所述栅介质层之间。

15.根据权利要求12所述的半导体器件，其特征在于，还包括：

在所述栅电极的侧壁和底面上形成的栅介质层，

其中，所述栅介质层介于所述铁电或负电容材料层与所述栅电极之间。

16.根据权利要求12至15中任一项所述的半导体器件，其特征在于，还包括：

在所述铁电或负电容材料层背对所述栅电极的侧壁上形成的另一侧墙。

17.根据权利要求1所述的半导体器件，其特征在于，还包括：

分别到源区和漏区的接触部，

其中，所述铁电或负电容材料层介于所述接触部与所述栅堆叠之间。

18.根据权利要求17所述的半导体器件，其特征在于，所述接触部至少部分地由所述铁电或负电容材料层的侧壁限定边界。

19.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件是金属氧化物半导体场效应晶体管MOSFET。

20.根据权利要求1、2、3或19所述的半导体器件，其特征在于，所述半导体器件依据所述铁电或负电容材料层的状态而表现出不同的阈值电压。

21.一种电子设备，其特征在于，包括如权利要求1至20中任一项所述的半导体器件。

22.根据权利要求21所述的电子设备，其特征在于，所述电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。

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