CN112018184B - 带铁电或负电容材料的器件及其制造方法及电子设备 - Google Patents

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Abstract

公开了一种具有铁电或负电容材料的纳米线/片器件及其制造方法及包括这种纳米线/片器件的电子设备。根据实施例，半导体器件可以包括：衬底；衬底上与衬底的表面间隔开的纳米线/片；围绕纳米线/片的栅电极；在栅电极的侧壁上形成的铁电或负电容材料层；以及位于纳米线/片的相对两端且与纳米线/片相接的源/漏层。

Description

带铁电或负电容材料的器件及其制造方法及电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及具有铁电或负电容材料的纳米线/片器件及其制造方法及包括这种纳米线/片器件的电子设备。
背景技术
纳米线或纳米片(以下简称为“纳米线/片”)器件，特别是基于纳米线/片的全环绕栅(GAA)金属氧化物半导体场效应晶体管(MOSFET)，能很好地控制短沟道效应，并实现器件的进一步微缩。然而，随着不断小型化，部件间的间隔越来越小，这使得各部件之间的交迭电容在器件总电容中的占比增加。希望降低这些交迭电容，特别是纳米线/片之下的栅与底部衬底之间的电容。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有铁电或负电容材料的纳米线/片器件及其制造方法及包括这种纳米线/片器件的电子设备。
根据本公开的一个方面，提供了一种纳米线/片器件，包括：衬底；衬底上与衬底的表面间隔开的纳米线/片；围绕纳米线/片的栅电极；在栅电极的侧壁上形成的铁电或负电容材料层；以及位于纳米线/片的相对两端且与纳米线/片相接的源/漏层。
根据本公开的另一方面，提供了一种制造纳米线/片器件的方法，包括：在衬底上设置与衬底的表面间隔开的纳米线/片；在衬底上形成围绕纳米线/片的伪栅；在伪栅的侧壁上利用铁电或负电容材料形成侧墙；以及去除伪栅，并在侧墙内侧由于伪栅的去除而形成的栅槽中形成栅电极。
根据本公开的另一方面，提供了一种制造纳米线/片器件的方法，包括：在衬底上设置与衬底的表面间隔开的纳米线/片；在衬底上形成围绕纳米线/片的伪栅；在伪栅的侧壁上形成侧墙；以及去除伪栅，并在侧墙内侧由于伪栅的去除而形成的栅槽中形成铁电或负电容材料层；以及在形成有铁电或负电容材料层的栅槽中形成栅电极。
根据本公开的另一方面，提供了一种电子设备，包括上述纳米线/片器件。
根据本公开的实施例，在栅电极的侧壁上设置有铁电或负电容材料层。这种铁电或负电容材料层可以呈侧墙形式。通过调节铁电或负电容材料层的材料，可以容易地调节器件特性，如阈值电压(Vt)、漏致势垒降低(DIBL)、亚阈值摆幅(SS)等。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至18(b)示意性示出了根据本公开实施例的制造纳米线/片器件器件的流程中的一些阶段，
其中，图1、3(a)、4(a)、5(b)、6、7(a)、7(b)、8(a)、9(a)、9(b)、10、11(a)、12(a)、13(a)、14(a)、15(a)、16(a)、17(a)、18(a)是沿AA′线的截面图，
图3(b)、4(b)、8(b)、11(b)、12(b)、13(b)、14(b)、15(b)、16(b)、17(b)、18(b)是沿BB′线的截面图，
图2(a)、2(b)、5(a)、9(c)是俯视图，图2(a)中示出了AA′线和BB′线的位置。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种纳米线/片器件。具体地，器件可以包括一个或多个纳米线或纳米片(简称为“纳米线/片”)，以用作沟道。纳米线/片可以相对于衬底悬空，且可以实质上平行于衬底的表面延伸。各纳米线/片在竖直方向(例如，实质上垂直于衬底表面的方向)上可以对准。纳米线/片可以在第一方向上延伸，且在第一方向上的相对两端可以连接到源/漏层。源/漏层可以包括与纳米线/片不同的半导体材料，以便实现应力工程。另外，栅电极可以沿与第一方向相交(例如，垂直)的第二方向与各纳米线/片相交，并因此可以围绕各纳米线/片的外周，从而形成全环绕栅(GAA)结构。
根据本公开的实施例，在栅电极的侧壁上可以设置有铁电或负电容材料层。铁电材料一般处在两种极化状态中的一种，例如向上极化或向下极化之中的一种。但在一些特殊条件下(电容的特殊匹配)，铁电材料可以稳定在两种极化状态之间，即所谓的负电容状态。根据铁电或负电容材料所处的状态不同，器件可以表现出不同的性能，例如阈值电压(Vt)、漏致势垒降低(DIBL)、亚阈值摆幅(SS)等。在铁电或负电容材料处于负电容状态时，可以在栅电极与源/漏之间可以引入负电容，甚至可以导致栅与源/漏之间的总电容小于零(可以导致在300K下小于60mV/dec的SS)。于是，可以导致半导体器件的总体电容的下降。
这种铁电或负电容材料层可以呈侧墙的形式。例如，这种侧墙可以是在伪栅上形成的侧墙，从而在去除伪栅之后限定了用于形成栅电极的栅槽，在栅槽中可以形成栅介质层以及栅电极。
也即，侧墙形式的铁电或负电容材料层可以是器件的栅侧墙，并且可以沿着栅电极的侧壁的实质上整个高度延伸。在本文中，所谓“实质上整个高度”或者“高度的主要部分”，可以是指除了由于工艺波动而需要考虑的余量或者其他步骤中的一些残留占据一小部分高度之外，其余部分的高度均被栅侧墙占据。
或者，这种铁电或负电容材料层可以在栅电极的侧壁和底面上连续延伸。这种情况下，铁电或负电容材料材料层可以形成在伪栅(侧壁上也可以形成包括铁电或负电容材料的侧墙)去除之后所限定的栅槽中。例如，铁电或负电容材料层可以形成在栅介质层与栅电极之间，或者可以形成在栅槽的内壁与栅介质层之间。
另外，可以引入电势均衡层，以均衡栅电极表面上的电势。例如，电势均衡层可以设置在栅介质层与铁电或负电容材料层之间。
这种半导体器件例如可以如下制造。可以在衬底上设置与衬底的表面间隔开的纳米线/片，并形成围绕纳米线/片的伪栅。可以在伪栅的侧壁上形成伪栅侧墙。伪栅侧墙可以是单层或多层配置，其中至少一层可以是铁电或负电容材料层。可以去除伪栅，从而在伪栅侧墙内侧形成栅槽。在栅槽中，可以形成铁电或负电容材料层(在伪栅侧墙包括铁电或负电容材料层的情况下，可以省略)以及栅电极。另外，在栅槽中，还可以在栅介质层与铁电或负电容材料层之间形成电势均衡层。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至18(b)示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
在衬底1001上，可以形成隔离部限定层1003，用于限定随后将要形成的隔离部的位置。在隔离部限定层1003上，可以形成刻蚀停止层1005。刻蚀停止层1005可以在随后对隔离部限定层1003进行刻蚀时设定停止位置，特别是在隔离部限定层1003与之后形成的栅限定层(例如，1007)之间不具备刻蚀选择性或刻蚀选择性较低的情况下。或者，在隔离部限定层1003与之后形成的栅限定层之间具备刻蚀选择性的情况下，可以省略刻蚀停止层1005。
在刻蚀停止层1005上，可以形成栅限定层1007、1011、1015和纳米线/片限定层1009、1013交替设置的堆叠。栅限定层1007、1011、1015可以限定随后将要形成的栅堆叠的位置，纳米线/片限定层1009、1013可以限定随后将要形成的纳米线/片的位置。在该堆叠中，最上层可以是栅限定层1015，从而各纳米线/片限定层1009、1013在上下方均被栅限定层覆盖，以便随后形成全围绕栅配置。在该示例中，形成了两个纳米线/片限定层1009、1013，并因此在最终的器件中形成两个纳米线/片。但是，本公开不限于此，可以根据最终要形成的纳米线/片的数目(可以为一个或多个)，确定要形成的纳米线/片限定层的数目以及相应地确定要形成的栅限定层的数目。
隔离部限定层1003、刻蚀停止层1005以及栅限定层1007、1011、1015和纳米线/片限定层1009、1013可以是通过例如外延生长而在衬底1001上形成的半导体层。于是，纳米线/片限定层1009、1013可以具有良好的晶体质量，并可以是单晶结构，以便随后提供单晶的纳米线/片以用作沟道。这些半导体层之中相邻的半导体层之间可以具有刻蚀选择性，以便随后能够被不同地处理。例如，刻蚀停止层1005以及纳米线/片限定层1009、1013可以包括Si，而隔离部限定层1003以及栅限定层1007、1011、1015可以包括SiGe(Ge的原子百分比例如为约10％至40％，且可以逐渐变化以降低缺陷)。各半导体层可以具有实质上均匀的厚度，从而与衬底1001的表面大致平行延伸。例如，隔离部限定层1003的厚度可以为约30nm至80nm，刻蚀停止层1005的厚度可以为约3nm至15nm，栅限定层1007、1011、1015的厚度可以为约20nm至40nm，纳米线/片限定层1009、1013的厚度可以为约5nm至15nm。
接下来，可以构图纳米线/片。例如，如图2(a)和2(b)所示，可以在上述堆叠上形成掩模如光刻胶1017a或1017b，通过光刻将光刻胶1017a或1017b构图为纳米线(图2(a))或纳米片(图2(b))的形式。在纳米片的情况下，纳米片的宽度W可以确定器件提供电流的器件宽度。在以下描述中，主要以纳米线的情形为例，但是这些描述同样适用于纳米片的情形。然后，如图3(a)和3(b)所示，可以光刻胶1017a或1017b为掩模，通过例如反应离子刻蚀(RIE)，依次选择性刻蚀衬底1001上的各层，刻蚀可以停止于衬底1001。这样，衬底1001上的各层被构图为与光刻胶1017a或1017b相应的预备纳米线或纳米片。在此，预备纳米线/片的长度(纵向尺度，也即，在图3(a)的取向下水平方向上的长度)可以小于需要形成的用作沟道的纳米线/片的长度，这是为了随后得到与伪栅(栅堆叠)自对准的纳米线/片以用作沟道。之后，可以去除光刻胶1017a或1017b。
为电隔离的目的，如图4(a)和4(b)所示，可以在衬底1001上形成隔离部1019，例如浅沟槽隔离(STI)。例如，STI 1019可以通过在衬底上淀积氧化物(例如，氧化硅)，对淀积的氧化物进行平坦化处理例如化学机械抛光(CMP)，并对平坦化后的氧化物例如通过湿法刻蚀或者气相或干法刻蚀等进行回蚀来形成。另外，在衬底1001上已构图为纳米线/片形式的半导体层的表面上，可以通过例如淀积，形成一薄刻蚀停止层1019′(例如，厚度为约1nm至5nm)。在此，刻蚀停止层1019′可以同样包括氧化物，且因此被示出为与STI 1019一体的薄层。
如上所述，栅限定层1007、1011、1015位于纳米线/片限定层1009、1013上、下两侧，为形成全环绕栅，还可以在图4(b)所示取向下的左右两侧形成另一栅限定层。例如，如图5(a)和5(b)所示，可以在STI 1019以及刻蚀停止层1019′上形成栅限定层1021。例如，栅限定层1021可以通过淀积与之前的栅限定层1007、1011、1015基本上相同或类似的材料(从而具有基本上相同或相似的刻蚀选择性，以便一起处理)，并对淀积的材料进行平坦化处理如CMP来形成。在该示例中，栅限定层1021可以包括Ge原子百分比与栅限定层1007、1011、1015基本上相同或类似的SiGe。
在栅限定层1021上，可以通过例如淀积，形成硬掩模层1023，以便于构图。例如，硬掩模层1023可以包括氮化物(例如，氮化硅)。
可以将栅限定层1007、1011、1015、1021构图为沿与预备纳米线/片的延伸方向(例如，图5(a)和图5(b)中的水平方向)相交例如垂直的方向(例如，图5(a)中的竖直方向，图5(b)中垂直于纸面的方向)延伸的伪栅。例如，可以在硬掩模层1023上形成光刻胶1025，并通过光刻将光刻胶1025构图为沿该方向延伸的条形。然后，可以光刻胶1025为掩模，通过例如RIE，依次对衬底1001上STI 1019之间的各层进行选择性刻蚀，刻蚀可以停止于衬底1001。结果，纳米线/片限定层1009、1013形成为随后可以用来提供沟道的纳米线或纳米片(在下面，将纳米线/片限定层1009、1013称作纳米线/片1009、1013)，且被栅限定层1007、1011、1015、1021(可以一起称作“伪栅”)所围绕。纳米线/片1009、1013可以自对准于伪栅。之后，可以去除光刻胶1025。
另外，如图5(b)所示，在伪栅两侧，露出了衬底1001的表面，这些露出的表面可以有助于随后生长源/漏层。另外，在隔离部限定层1003在伪栅延伸方向(图中垂直于纸面的方向)上的相对两侧，STI 1019可以与隔离部限定层1003相接，且可以自对准于伪栅而延伸(参见图8(b))。
考虑栅空间的限定以及栅与源/漏之间的隔离，可以在伪栅的侧壁上形成侧墙。为保证各纳米线/片1009、1013上下的栅长相同，在此可以利用自对准技术来形成侧墙。例如，如图6所示，可以相对于纳米线/片1009、1013(在该示例中，Si)，选择性刻蚀栅限定层1007、1011、1015、1021(在该示例中，SiGe)，使其侧壁相对于硬掩模层1023的侧壁或者纳米线/片1009、1013的侧壁向内凹入一定深度，例如约3nm至25纳米。优选地，栅限定层1007、1011、1015、1021各自的凹入深度实质上相同，且在左右两侧的凹入深度实质上相同。例如，可以使用原子层刻蚀(ALE)来实现良好的刻蚀控制。在该示例中，隔离部限定层1003同样为SiGe，因此也可以凹入实质上相同的深度。于是，刻蚀后栅限定层1007、1011、1015、1021(以及隔离部限定层1003)相应的侧壁可以实质上共面。
在如此形成的凹入中，可以形成侧墙。根据实施例，为了优化器件性能，可以采用铁电材料或负电容材料来形成侧墙。铁电材料一般处在两种极化状态中的一种，例如向上极化或向下极化之中的一种。但在一些特殊条件下(电容的特殊匹配)，铁电材料可以稳定在两种极化状态之间，即所谓的负电容状态。铁电材料包括例如含Zr、Si和/或Al的Hf氧化物如HfZrO。
根据一个实施例，如图7(a)所示，可以通过例如淀积，在衬底1001上形成一定厚度的铁电或负电容材料层1027。淀积的铁电或负电容材料层1027的厚度足以填满上述凹入，例如为约3nm至30nm。根据另一实施例，如图7(b)所示，在形成铁电或负电容材料层1027之前，可以先以大致共形的方式形成一电介质层1029。例如，电介质层1029可以包括氧化物或高k电介质如HfO2。
之后，如图8(a)和8(b)所示，可以通过例如竖直方向的RIE，去除电介质材料层1027的横向延伸部分，留下其竖直延伸部分(包括硬掩模层1023下方的部分)，从而形成侧墙1027。侧墙1027的侧壁可以与硬掩模层1023的侧壁(以及纳米线/片1009、1013的侧壁)实质上共面。
另外，图9(a)示出了在图7(b)所示的情形下形成侧墙的示例。可以看到，电介质层1029介于铁电或负电容材料的侧墙1027与伪栅之间。通过电介质层1029的材料选择以及厚度设定，可以调整栅与源漏之间的总电容。这种情况下，电介质层1029也称为伪栅的侧墙。备选地，电介质层1029可以替换为铁电或负电容材料层，而侧墙1027可以替换为常规电介质侧墙。或者，侧墙可以形成为多层配置，其中的一层或若干层为铁电或负电容材料，而其余层为常规电介质材料。
另外，图9(b)示出了在侧墙1027与电介质层1029之间进一步形成电势均衡层1031的示例。电势均衡层1031可以使电势在侧墙1027的表面上大致均衡分布。例如，电势均衡层1031可以包括导电层如金属或合金，金属或合金中可以含元素Ti、Ru、Co和Ta中至少之一，例如TiN、Co、Ru、TaN等，厚度为约0.5nm至2nm。在结合图9(a)描述的其他侧墙配置的情形下，也可以使用电势均衡层。
另外，在伪栅的外周侧壁上形成导电层例如电势均衡层的情况下，如图9(c)所示，可以在伪栅的延伸方向(例如，图9(c)中的竖直方向)切断伪栅，以避免如图9(c)中的虚线所示的由于导电层的存在而可能导致的源漏间短路。
以下，主要以图8(a)和8(b)所示的情形为例进行描述。
如图8(a)和8(b)所示，在与伪栅的延伸方向(图8(a)中垂直于纸面的方向)相交(例如，垂直)的方向(图8(a)中的水平方向)上，各纳米线/片的侧壁暴露于外(且可以与硬掩模层的侧壁实质上共面)。如图10所示，可以暴露的纳米线/片的侧壁以及暴露的衬底1001的表面为种子，通过例如选择性外延生长，形成源/漏层1033。源/漏层1033可以形成为与所有纳米线/片的暴露侧壁相接。源/漏层1033可以包括各种合适的半导体材料。为增强器件性能，源/漏层1033可以包含晶格常数与纳米线/片不同的半导体材料，以向其中将形成沟道区的纳米线/片施加应力。例如，对于n型器件，源/漏层1033可以包括Si:C(C原子百分比例如为约0.1％至3％)，以施加拉应力；对于p型器件，源/漏层1033可以包括SiGe(Ge原子百分比例如为约20％至80％)，以施加压应力。另外，源/漏层1033可以通过例如原位掺杂或离子注入，被掺杂为所需的导电类型(对于n型器件为n型掺杂，对于p型器件为p型掺杂)。
在图10所示的实施例中，从纳米线/片的侧壁生长的源/漏层与从衬底1001的表面生长的源/漏层相接。这有助于散热或增强沟道中的应力，进而提高器件性能。另外，在本公开的其他实施例中，从纳米线/片的侧壁生长的源/漏层与从衬底1001的表面生长的源/漏层彼此间隔开。
接下来，可以进行替代栅工艺。
例如，如图11(a)和11(b)所示，可以在衬底1001上形成层间电介质层1035。例如，可以通过淀积氧化物，对淀积的氧化物进行平坦化处理如CMP，并回蚀平坦化后的氧化物，来形成层间电介质层1035。层间电介质层1035可以露出硬掩模层1023，但覆盖源/漏层1033。之后，可以通过选择性刻蚀，去除硬掩模层1023，以露出栅限定层1021。
为进行替代栅工艺，应该将伪栅即所有的栅限定层都去除，并替换为栅堆叠。在此，考虑到最下方的栅限定层1007下方的隔离部的形成，可以先对隔离部限定层1003进行处理，具体地，替换为隔离部。为此，可以形成到隔离部限定层1003的加工通道。
例如，可以通过选择性刻蚀，使栅限定层1021的高度降低至顶面低于隔离部限定层1003的顶面，但仍然保持有一定厚度，以便随后形成的掩模层(参见图12(a)和12(b)中的1037)能遮蔽隔离部限定层1003顶面上方的所有栅限定层1007、1011、1015，同时将隔离部限定层1003露出。例如，可以使用ALE，以便很好地控制刻蚀深度。在此，由于刻蚀停止层1019′的存在，其他栅限定层1007、1011、1015可以不受影响。
然后，如图12(a)和12(b)所示，可以在栅限定层1021上形成掩模层例如光刻胶1037。可以通过光刻，将光刻胶1037构图为沿着纳米线/片的延伸方向延伸的条形，并可以遮蔽纳米线/片以及栅限定层1007、1011、1015的外表面(之间夹有刻蚀停止层1019′)。由于栅限定层1021的存在，隔离部限定层1003的一部分表面未被光刻胶1037遮蔽。之后，可以通过选择性刻蚀，依次去除栅限定层1021，去除由于栅限定层1021的去除而露出的刻蚀停止层1019′的部分，去除由于刻蚀停止层1019′的该部分的去除而露出的隔离部限定层1003。于是，在刻蚀停止层1005下方形成了空隙。由于隔离部限定层1003与上方的各纳米线/片、栅限定层通过相同的硬掩模层来限定，故而隔离部限定层1003与上方的各纳米线/片、栅限定层在竖直方向上对准，且因此由于隔离部限定层1003的去除而导致的空隙可以自对准于上方的各纳米线/片、栅限定层。之后，可以去除光刻胶1037。
在该示例中，刻蚀停止层1005也为半导体材料且连接在相对的源/漏层之间，这会导致漏电路径。为此，如图13(a)和13(b)所示，可以通过选择性刻蚀，例如使用TMAH溶液的湿法腐蚀，在相对的源/漏层之间切断刻蚀停止层1005。可以保留刻蚀停止层1005的端部，以免影响两侧的源/漏层。另一方面，留下的刻蚀停止层1005的端部可以没有伸出到侧墙内侧，以免与侧墙内侧的栅限定层(随后被替换为栅堆叠)相接触。也即，留下的刻蚀停止层1005的内侧壁相对于侧墙的内侧壁可以凹入。由于从中部开始刻蚀，因此留下的刻蚀停止层1005的相对端部可以基本上对称。另外，在该示例中，刻蚀停止层1005和衬底1001均包括硅，于是衬底1001也可以刻蚀掉一部分。于是，最下方的栅限定层1007与衬底1001之间的空隙可以增大，但仍然可以保持与上方的各纳米线/片、栅限定层实质上对准。
如图14(a)和14(b)所示，可以在如此形成的空隙中填充电介质材料例如低k电介质材料，以形成隔离部1039。隔离部1039的材料可以相对于STI 1019具备刻蚀选择性，例如氮氧化物(例如，氮氧化硅)。例如，可以通过在衬底1001上淀积足够的氮氧化物，并回蚀如RIE所淀积的氮氧化物，来形成隔离部1039。如此形成的隔离部1039可以自对准于上方的各纳米线/片、栅限定层。
根据另一实施例，如图15(a)和15(b)所示，在淀积电介质材料时，由于上述空隙的空间受限，隔离部1039′可以形成中空结构。这种情况下，可以进一步降低隔离部1039′的介电常数。
接下来，如图16(a)和16(b)所示，可以通过选择性刻蚀，去除薄的刻蚀停止层1019′，以露出栅限定层，并进一步通过选择性刻蚀，去除栅限定层。于是，在侧墙1027内侧，STI 1019和隔离部1039上方，形成了栅槽(对应于各栅限定层原先所占据的空间)。在如此形成的栅槽中，可以依次形成栅介质层1041和栅电极1043，得到最终的栅堆叠。例如，栅介质层1041可以包括高k栅介质如HfO2，厚度为约2nm-10nm；栅电极1043可以包括功函数调节层如TiN、TiAlN、TaN等以及栅导体层如W、Co、Ru等。在形成高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如原子层淀积(ALD)形成的氧化物，厚度为约0.3nm-2nm。
如图16(a)和16(b)所示，根据实施例的纳米线/片器件可以包括与衬底1001间隔开的纳米线/片1009、1013(数目可以更少或更多)以及围绕纳米线/片1009、1013的栅电极1043。栅电极1043介由栅介质层1041与纳米线/片1009、1013相对。由铁电或负电容材料形成的侧墙1027形成在栅电极1043的侧壁上(可以称为“栅侧墙”)。如上所述，铁电或负电容材料可以在两种极化状态之间转换或者处于负电容状态。根据铁电或负电容材料所处的状态不同，器件可以表现出不同的性能，例如阈值电压(Vt)、漏致势垒降低(DIBL)、亚阈值摆幅(SS)等。在铁电或负电容材料处于负电容状态时，栅电极1043与源/漏层之间的电容值可以小于零。
当铁电材料在不同极化状态中相互转换时，可以依据不同极化状态而导致的不同器件状态如Vt来存储数据，因此器件可以用在存储器件中。另外，当把铁电材料稳定在两种极化状态之间时(呈负电容)，由此导致的负电容值可以减小器件中的交迭电容，并因此可以改善器件性能，器件于是可以用在逻辑器件中。因此，根据本公开的的纳米线/片器件既可以用于存储器件也可以用于逻辑器件。
该纳米线/片器件还可以包括隔离部1039。如上所述，隔离部1039可以自对准于纳米线/片1009、1013或者栅电极。铁电或负电容材料的侧墙1027也可以形成在隔离部1039的侧壁上。于是，可以降低栅电极1043与衬底1001之间的电容。具体地，在最下方的栅电极1043与衬底1001之间，存在由隔离部1039形成的(正)电容与由侧墙1027形成的(负)电容的并联，由此它们的总电容相对于最下方的栅电极1043与衬底1001之间全部是常规电介质的情况减小。
侧墙1027的内侧壁在竖直方向上可以实质上共面，从而可以提供相同的栅长。另外，栅侧墙1027的外侧壁在竖直方向上也可以共面，且可以与纳米线/片1009、1013的侧壁共面。
根据本公开的另一实施例，如图17(a)和17(b)所示，在栅介质层1041与栅电极1043之间，还可以插入铁电或负电容材料层1045，以调节电容值及器件性能。例如，铁电或负电容材料层1045可以包括HfZrO，厚度为约2nm至15nm。或者，可以先形成铁电或负电容材料层1045，再形成栅介质层1041与栅电极1043，于是栅介质层1041介于铁电或负电容材料层1045与栅电极1043之间。这种情况下，侧墙1027不限于采用铁电材料或负电容材料，也可以采用常规电介质材料如氮化物。
根据本公开的另实施例，如图18(a)和18(b)所示，可以在铁电或负电容材料层1045的表面上形成电势均衡层1047，用以均衡电势。在该示例中，电势均衡层1047介于栅介质层1041与铁电或负电容材料层1045之间。例如，电势均衡层1047可以把包括导电层如金属或合金，金属或合金中可以含元素Ti、Ru、Co和Ta中至少之一，例如TiN、Co、Ru、TaN等，厚度为约0.5nm至2nm。或者，在栅介质层1041介于铁电或负电容材料层1045与栅电极1043之间的情况下，电势均衡层1047可以介于铁电或负电容材料层1045与栅介质层1041之间。
以上结合图16(a)至18(b)的描述同样适用于参考图9(a)至9(c)描述的配置。
根据本公开实施例的纳米线/片器件可以应用于各种电子设备。例如，可以基于这样的纳米线/片器件形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述纳米线/片器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (27)

1.一种纳米线/片器件，包括：
衬底；
所述衬底上与所述衬底的表面间隔开的多个纳米线/片，所述多个纳米线/片彼此实质上平行延伸，且在竖直方向上实质上对准；
围绕所述多个纳米线/片的栅电极；
在所述栅电极的侧壁上形成的栅侧墙，所述栅侧墙包括铁电或负电容材料层，所述栅侧墙在所述多个纳米线/片中在竖直方向上相邻的纳米线/片之间以及位于所述多个纳米线/片中最下的纳米线/片与所述衬底之间的第一部分与所述第一部分之外的第二部分在竖直方向上自对准，从而所述栅侧墙面向所述栅电极的侧壁在竖直方向上实质上共面，并且所述栅侧墙背对所述栅电极的侧壁与所述纳米线/片的侧壁在竖直方向上实质上共面；以及
位于所述多个纳米线/片的相对两端且与所述多个纳米线/片相接的源/漏层。
2.根据权利要求1所述的纳米线/片器件，其中，所述纳米线/片器件依据所述铁电或负电容材料层的状态而表现出不同的阈值电压。
3.根据权利要求1或2所述的纳米线/片器件，其中，所述栅电极与所述源/漏层之间的电容值小于零。
4.根据权利要求1所述的纳米线/片器件，其中，所述铁电或负电容材料层沿着所述栅电极的侧壁的实质上整个高度延伸。
5.根据权利要求1所述的纳米线/片器件，还包括：
介于所述栅电极与所述纳米线/片之间以及介于所述栅电极与所述铁电或负电容材料层之间的栅介质层，
其中，所述铁电或负电容材料层沿着所述栅介质层的侧壁的实质上整个高度延伸。
6.根据权利要求1所述的纳米线/片器件，还包括：
在所述铁电或负电容材料层面对所述栅电极的侧壁以及上、下表面上形成的电势均衡层。
7.根据权利要求6所述的纳米线/片器件，还包括：
在所述铁电或负电容材料层面对所述栅电极的侧壁以及上、下表面上形成的电介质层，所述电势均衡层介于所述电介质层与所述铁电或负电容材料层之间。
8.根据权利要求1所述的纳米线/片器件，还包括：
所述栅电极位于所述最下的纳米线下方的部分与所述衬底之间的隔离部，其中所述隔离部自对准于所述纳米线/片。
9.根据权利要求8所述的纳米线/片器件，其中，所述栅侧墙还形成在所述隔离部的侧壁上，其中所述隔离部还延伸到所述栅侧墙在所述隔离部的侧壁上的部分的顶面上。
10.根据权利要求9所述的纳米线/片器件，其中，所述栅侧墙在所述隔离部的侧壁上的部分与所述栅侧墙中与之最接近的另一部分之间在竖直方向上间隔开的距离是实质上均匀的。
11.根据权利要求9所述的纳米线/片器件，还包括：所述栅侧墙在所述隔离部的侧壁上的部分与所述栅侧墙中与之最接近的另一部分之间的半导体材料层，其中所述半导体材料层在所述隔离部的外侧。
12.根据权利要求8所述的纳米线/片器件，其中，所述隔离部具有中空结构。
13.根据权利要求6所述的纳米线/片器件，其中，所述电势均衡层是金属或合金。
14.根据权利要求13所述的纳米线/片器件，其中，所述金属或合金中含元素Ti、Ru、Co和Ta中至少之一。
15.根据权利要求1所述的纳米线/片器件，所述铁电或负电容材料包括含Zr、Si和/或Al的Hf氧化物。
16.一种制造纳米线/片器件的方法，包括：
在衬底上设置与所述衬底的表面间隔开的多个纳米线/片，所述多个纳米线/片彼此实质上平行延伸，且在竖直方向上实质上对准；
在衬底上形成围绕所述多个纳米线/片的伪栅；
通过选择性刻蚀，使所述伪栅相对于所述纳米线/片的侧壁在横向上向内凹入，并在如此形成的凹入中以自对准的方式在所述伪栅的侧壁上利用铁电或负电容材料形成侧墙，其中，所述侧墙背对所述伪栅的侧壁与所述纳米线/片的侧壁在竖直方向上实质上共面；以及
去除伪栅，并在侧墙内侧由于伪栅的去除而形成的栅槽中形成栅电极。
17.根据权利要求16所述的方法，还包括：
在所述栅槽中形成铁电或负电容材料层。
18.根据权利要求17所述的方法，其中，沿所述栅槽的内表面连续形成所述铁电或负电容材料层。
19.根据权利要求18所述的方法，还包括：
沿所述栅槽的内表面形成栅介质层，其中所述铁电或负电容材料层介于所述栅介质层与所述栅电极之间，或者所述栅介质层介于所述铁电或负电容材料层与所述栅电极之间。
20.根据权利要求19所述的方法，还包括：
形成介于所述栅介质层与所述铁电或负电容材料层之间的电势均衡层。
21.根据权利要求16所述的方法，其中，设置所述多个纳米线/片包括：
在衬底上形成隔离部限定层；
在隔离部限定层上形成多个栅限定层以及多个纳米线/片限定层交替设置的堆叠；
将所述堆叠和所述隔离部限定层构图为沿第一方向延伸的预备纳米线/片；
在所述衬底上形成另一栅限定层以覆盖所述堆叠和所述隔离部限定层；
将所述另一栅限定层构图为沿与第一方向相交的第二方向延伸的条形；以及
以条形的所述另一栅限定层为掩模，将所述堆叠和所述隔离部限定层构图为线状或片状，
其中，被构图为线状或片状的所述纳米线/片限定层形成所述纳米线/片。
22.根据权利要求21所述的方法，其中，
使所述伪栅相对于所述纳米线/片的侧壁在横向上向内凹入包括：选择性刻蚀所述隔离部限定层和所述栅限定层，其中所述栅限定层形成所述伪栅。
23.根据权利要求22所述的方法，还包括：
沿所述凹入的内表面形成电介质层；
在所述电介质层上形成电势均衡层，
其中，所述侧墙形成在所述电势均衡层上。
24.根据权利要求22所述的方法，还包括：
在隔离部限定层上形成刻蚀停止层，其中所述堆叠形成在所述刻蚀停止层上，
其中，在形成侧墙之后，该方法还包括：
在所述纳米线/片在所述第一方向上的相对两侧形成与所述纳米线/片相接的源/漏层；
从所述纳米线/片在所述第二方向上的相对两侧，通过选择性刻蚀，去除所述隔离部限定层；
通过选择性刻蚀，去除所述刻蚀停止层的中部；以及
在由于所述隔离部限定层和所述刻蚀停止层的中部的去除而导致的空间中填充电介质材料，形成隔离部。
25.根据权利要求24所述的方法，其中，所述隔离部具有中空结构。
26.一种电子设备，包括如权利要求1至15中任一项所述的纳米线/片器件。
27.根据权利要求26所述的电子设备，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
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