CN114256337A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本申请提供一种半导体器件及其制造方法，提供衬底，衬底上具有依次层叠的第一源漏层、沟道层和第二源漏层，沟道层外围具有在水平方向上包围沟道层的栅介质层和栅极结构，在栅极结构的外侧壁形成间隔层，对栅极结构进行刻蚀，以减少栅极结构的厚度，形成覆盖栅极结构的牺牲结构，以及覆盖第二源漏层、牺牲结构和间隔层的覆盖层，这样牺牲结构位于第二源漏层外围，且位于间隔层内侧，之后对覆盖层进行刻蚀，得到贯穿牺牲结构的第一接触孔，去除第一接触孔底部的牺牲结构，形成位于第一接触孔下方的间隙，在第一接触孔和间隙中形成第一接触结构，实现第一接触结构的底部和栅极结构自对准，提高器件的可靠性。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
垂直晶体管是将源极、沟道和漏极在纵向上堆叠的晶体管，这种晶体管具有良好的器件特性，例如具有良好的静电特性、短沟道效应的良好控制和小的亚阈值波导以降低功耗等，能够进一步扩展器件或增加集成电路的集成密度。然而目前垂直晶体管的制造工艺使垂直晶体管存在可靠性问题。
发明内容
有鉴于此，本申请的目的在于提供一种半导体器件及其制造方法，实现栅极接触和栅极的自对准，提高器件的可靠性。
本申请实施例提供了一种半导体器件的制造方法，包括：
提供衬底；所述衬底上具有依次层叠的第一源漏层、沟道层和第二源漏层；所述沟道层外围具有在水平方向上包围所述沟道层的栅介质层和栅极结构，所述栅极结构具有在水平方向延伸的第一部分和所述第一部分外围向上延伸的第二部分，所述第二部分在所述第二源漏层的外围；
在所述栅极结构的外侧壁形成间隔层；
对所述栅极结构进行刻蚀，以减少所述栅极结构的纵向尺寸；
形成覆盖所述栅极结构的牺牲结构，以及覆盖所述第二源漏层、所述牺牲结构和所述间隔层的覆盖层；
对所述覆盖层进行刻蚀，得到贯穿至所述牺牲结构的第一接触孔，去除所述第一接触孔底部的牺牲结构，形成位于所述第一接触孔下方的间隙；
在所述第一接触孔和所述间隙中形成第一接触结构。
可选的，所述第一源漏层侧壁形成有包围所述第一源漏层的第一介质层，所述第二源漏层侧壁形成有包围所述第二源漏层的第二介质层；所述沟道层的侧壁相对于所述第一介质层和所述第二介质层具有第一凹陷区域；所述第一凹陷区域中形成有栅介质层和栅极结构，在所述栅极结构的外侧壁形成间隔层之前，所述第二部分向上延伸至所述第二介质层的侧壁。
可选的，所述栅极结构还包括向下延伸的第三部分，所述第三部分延伸至所述第一介质层的侧壁。
可选的，所述第一介质层和所述第二介质层通过以下步骤形成：
对依次层叠的第一源漏层、沟道层和第二源漏层进行刻蚀以实现图案化之后，从所述沟道层的侧壁对所述沟道层进行刻蚀，使所述沟道层的侧壁相对于所述第一源漏层和所述第二源漏层存在第三凹陷区域；
在所述第一凹陷区域中形成假栅结构；
从所述第一源漏层的侧壁和所述第二源漏层的侧壁，对所述第一源漏层和所述第二源漏层进行刻蚀，使所述第一源漏层的侧壁相对于所述假栅结构存在第四凹陷区域，所述第二源漏层的侧壁相对于所述假栅结构存在第五凹陷区域；
在所述第四凹陷区域中形成第一介质层，在所述第五凹陷区域中形成第二介质层。
可选的，所述沟道层的侧壁相对于所述第一源漏层和所述第二源漏层具有第二凹陷区域，所述第二凹陷区域中形成有栅介质层和栅极结构，在所述栅极结构的外侧壁形成间隔层之前，所述栅极结构延伸至所述第二源漏层的侧壁，且所述栅极结构的底面高于所述第一源漏层的顶面；在形成覆盖所述栅极结构的牺牲结构之前，所述方法还包括：在所述第二源漏层的侧壁形成隔离层。
可选的，所述方法还包括：
对所述覆盖层进行刻蚀，得到贯穿至所述第二源漏层的第二接触孔；
在所述第二接触孔中形成第二接触结构。
可选的，所述牺牲结构利用湿法腐蚀去除。
本申请实施例提供了一种半导体器件，包括：
衬底上依次层叠的第一源漏层、沟道层和第二源漏层；
横向上包围所述沟道层的栅介质层和栅极结构；所述栅极结构在水平方向上延伸；
与所述栅极结构连接的第一接触结构；所述第一接触结构在纵向上包括与所述栅极结构连接的第四部分和与所述第四部分连接的第五部分，所述第四部分的横向尺寸和所述第五部分的横向尺寸不同；
位于所述栅极结构外侧壁和所述第四部分外侧壁的间隔层。
可选的，所述第一源漏层侧壁形成有包围所述第一源漏层的第一介质层，所述第二源漏层侧壁形成有包围所述第二源漏层的第二介质层；所述沟道层的侧壁相对于所述第一介质层和所述第二介质层具有第一凹陷区域；所述第一凹陷区域中形成有栅介质层和栅极结构，所述第四部分位于所述第二介质层的侧壁。
可选的，所述沟道层的侧壁相对于所述第一源漏层和所述第二源漏层具有第二凹陷区域，所述第二凹陷区域中形成有栅介质层和栅极结构，所述第四部分位于所述第二介质层的侧壁，且所述栅极结构的底面高于所述第一源漏层的顶面；所述第二源漏层和所述第四部分之间形成隔离层。
本申请实施例提供了一种半导体器件及其制造方法，提供衬底，衬底上具有依次层叠的第一源漏层、沟道层和第二源漏层，沟道层外围具有在水平方向上包围沟道层的栅介质层和栅极结构，栅极结构具有在水平方向延伸的第一部分和第一部分外围向上延伸的第二部分，第二部分在第二源漏层的外围，在栅极结构的外侧壁形成间隔层，对栅极结构进行刻蚀，以减少栅极结构的厚度，形成覆盖栅极结构的牺牲结构，以及覆盖第二源漏层、牺牲结构和间隔层的覆盖层，这样牺牲结构位于第二源漏层外围，且位于间隔层内侧，之后对覆盖层进行刻蚀，得到贯穿牺牲结构的第一接触孔，去除第一接触孔底部的牺牲结构，形成位于第一接触孔下方的间隙，在第一接触孔和间隙中形成第一接触结构。在形成第一接触结构的过程中，间隔层可以限制第一接触结构的位置，使第一接触结构的底部和栅极结构自对准，提高第一接触结构和栅极结构之间的接触质量，提高器件的可靠性，降低制造工艺所需的精确度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请实施例提供的一种半导体器件的制造方法的流程图；
图2A-图33为该制造方法中半导体器件的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
垂直晶体管是将源极、沟道和漏极在纵向上堆叠的晶体管，这种晶体管具有良好的器件特性，例如具有良好的静电特性、短沟道效应的良好控制和小的亚阈值波导以降低功耗等，能够进一步扩展器件或增加集成电路的集成密度。然而目前垂直晶体管的制造工艺使垂直晶体管存在可靠性问题，实际上，目前的栅极接触存在和栅极结构的对准问题，如何实现栅极接触和栅极结构的自对准，在降低成本的同时保证晶体管的可靠性，是本领域一项重要的问题。
基于此，本申请实施例提供了一种半导体器件及其制造方法，提供衬底，衬底上具有依次层叠的第一源漏层、沟道层和第二源漏层，沟道层外围具有在水平方向上包围沟道层的栅介质层和栅极结构，栅极结构具有在水平方向延伸的第一部分和第一部分外围向上延伸的第二部分，第二部分在第二源漏层的外围，在栅极结构的外侧壁形成间隔层，对栅极结构进行刻蚀，以减少栅极结构的厚度，形成覆盖栅极结构的牺牲结构，以及覆盖第二源漏层、牺牲结构和间隔层的覆盖层，这样牺牲结构位于第二源漏层外围，且位于间隔层内侧，之后对覆盖层进行刻蚀，得到贯穿牺牲结构的第一接触孔，去除第一接触孔底部的牺牲结构，形成位于第一接触孔下方的间隙，在第一接触孔和间隙中形成第一接触结构。在形成第一接触结构的过程中，间隔层可以限制第一接触结构的位置，使第一接触结构的底部和栅极结构自对准，提高第一接触结构和栅极结构之间的接触质量，提高器件的可靠性，降低制造工艺所需的精确度。
为了更好地理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图1所示，为本申请实施例提供的一种半导体器件的制造方法的流程图，参考图2A-图33为该制造方法中半导体器件的结构示意图，具体的，该制造方法包括：
S101，提供衬底100，参考图2A-图12B、图21-图24所示。
本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，衬底100为硅衬底，用于支撑在其上的器件结构。
参考图2A和图2B所示，其中图2A为半导体器件的俯视图，图2B为半导体器件沿AA向的剖视图，在衬底100中，可以具有阱区101，阱区101通过对衬底100进行掺杂得到。在N型FET中，阱区101可以具有P型掺杂元素，例如阱区101掺有B或In等，掺杂浓度可以为1e17-2e19/cm3；在P型FET中，阱区101可以具有N型掺杂元素，例如阱区101掺有As或P等，掺杂浓度可以为1e17-2e19/cm3。阱区101可以通过离子注入和热退火形成所需的形状。阱区101可以隔离衬底100和其上的半导体器件，防止半导体器件通过衬底100漏电。
在衬底100上具有依次层叠的第一源漏层110、沟道层120和第二源漏层130，第一源漏层110和第二源漏层130中的一个作为源极，另一个作为漏极。具体的，可以先在衬底100上形成覆盖衬底100的第一源漏层110、覆盖第一源漏层110的沟道层120、覆盖沟道层120的第二源漏层130，参考图3所示，为半导体结构沿AA向的剖视图，而后对第二源漏层130、沟道层120和第一源漏层110进行刻蚀，使第一源漏层110、沟道层120和第二源漏层130形成所需的形状，实现对第一源漏层110、沟道层120和第二源漏层130的图案化，参考图4A、图4B和图5所示，图4A为本申请实施例提供的另一种半导体器件的俯视图，图4B为图4A的半导体器件沿AA向的剖视图。
具体实施时，可以利用外延(epitaxy，EPI)技术在衬底100上形成覆盖衬底100的第一半导体层，对第一半导体进行掺杂得到第一源漏层110，其中，第一半导体层的材料可以为硅，掺杂方式可以为原位掺杂。在P型FET中，掺杂元素可以为P型元素，例如B或In等，掺杂浓度范围为1e18-2e20/cm3；在N型FET中，掺杂元素可以为N型元素，例如As或P等，掺杂浓度范围为1e18-1e21/cm3。第一源漏层110的厚度范围为10nm-50nm。
具体实施时，可以利用外延技术形成覆盖第一源漏层110的沟道层120，沟道层120可以经过掺杂，也可以不经过掺杂。其中，沟道层120的材料为硅锗，其中锗的分子数占总分子数的10-40％，沟道层120的厚度限定纵向的沟道长度，也在一定程度上限制栅极的长度，用于控制器件的电特性，例如短沟道效应(short channel effect)等，沟道层120的厚度范围为10-100nm。
具体实施时，可以利用外延技术形成覆盖沟道层120的第二半导体层，对第二半导体层进行掺杂得到第二源漏层130，其中，第二半导体层的材料为硅，掺杂方式可以为原位掺杂。在P型FET中，掺杂元素可以为P型掺杂元素，例如B或In等，掺杂浓度范围为1e18-2e20/cm3；在N型FET中，掺杂元素可以为N型元素，例如As或P等，掺杂浓度范围为1e18-1e21/cm3。第一源漏层110的厚度范围为10nm-50nm。
需要说明的是，在MOS器件中第一源漏层110和第二源漏层130可以掺杂有相同类型的掺杂元素，而在隧穿场效应晶体管(TFET)中，第一源漏层110和第二源漏层130可以掺杂有相反类型的掺杂元素。
本申请实施例中，在第二源漏层130上还可以形成介质层，介质层可以保护第二源漏层130，也可以作为后续对第二源漏层130、沟道层120和第一源漏层110进行刻蚀的硬掩模。具体的，介质层可以包括保护层141和保护层141上的硬掩模层142，其中保护层141用于保护第二源漏层130，同时可以作为硬掩模层142的刻蚀停止层。其中，保护层141的材料可以为氧化物，例如可以为热氧化物，其厚度范围可以为2-5nm，通过对第二源漏层130的表面进行热氧化得到。硬掩模层142的材料可以为氮化物或低介电常数(低k)材料，低k材料例如碳化硅基材料等，硬掩模层142的厚度范围可以为10nm-100nm。
参考图4A和图4B所示，在介质层上可以形成图案化的光阻层143，光阻层143的横向尺寸可以小于阱区101的横向尺寸，使形成的功能膜层限定在阱区101范围之内，以保证器件的可靠性。在图4B的基础上，将光阻层143的图案转移到介质层，并以图案化的介质层为掩蔽，对第二源漏层130、沟道层120和第一源漏层110进行刻蚀，以得到第二源漏层130、沟道层120和第一源漏层110的所需的形状，参考图5所示。当然，还可以对阱区101内的衬底100进行刻蚀，以进一步提高器件的可靠性。
在对第二源漏层130、沟道层120和第一源漏层110进行刻蚀之后，可以去除光阻层143，在衬底100上形成浅槽隔离结构(shallow trench isolation，STI)102，用于隔离不同的器件。在阱区101内的衬底100被刻蚀的情况下，浅槽隔离结构102可以包围第一源漏层110下的阱区101的侧壁，用于隔离不同的阱区101，浅槽隔离结构102可以覆盖阱区101的全部侧壁，也可以覆盖阱区101的下半部分侧壁，参考图6A、图6B和图6C所示，其中图6A为半导体器件的三维结构图，图6B为图6A中的半导体器件沿AA向的剖视图，图6C为图6A中的半导体器件沿BB向的剖视图。
在一些场景下，浅槽隔离结构102也可以覆盖第一源漏层110的侧壁，用于对第一源漏层110的保护，且用于隔离第一源漏层110和其他膜层，其他膜层例如半导体层或导体层。
浅槽隔离结构102可以通过沉积工艺和刻蚀工艺得到，具体的，可以沉积隔离材料，而后刻蚀去除位于介质层表面的隔离材料，刻蚀去除位于第二源漏层130、沟道层120和第一源漏层110的侧壁的隔离材料，平坦化衬底100上的隔离材料，在需要保留第一源漏层110的侧壁的隔离材料时，可以不刻蚀第一源漏层110的侧壁的隔离材料。刻蚀去除隔离材料的方式可以包括湿法、蒸汽蚀刻、蒸汽HF等。
在形成浅槽隔离结构102后，可以进行沟道层120外围的栅介质层151和栅极结构150的形成，形成的栅介质层151和栅极结构150在水平方向上包围沟道层120，栅极结构150可以具有在水平方向延伸的第一部分和第一部分外围向上延伸的第二部分，第二部分可以位于第二源漏层130的外围。
本申请实施例提供两种结构：在第一种结构中，第一源漏层110侧壁形成有包围第一源漏层110的第一介质层111，第二源漏层130侧壁形成有包围第二源漏层130的第二介质层131，沟道层120的侧壁相对于第一介质层111和第二介质层131具有第一凹陷区域，第一凹陷区域中形成有栅介质层151和栅极结构150；在第二种结构中，沟道层120的侧壁相对于第一源漏层110和第二源漏层130具有第二凹陷区域，第二凹陷区域中形成有栅介质层151和栅极结构150。下面分别针对这两种结构进行详细说明。
在第一种结构中，第二源漏层130的外围形成有第二介质层131，则栅极结构150的第二部分可以延伸至第二介质层131的侧壁，第二介质层131隔离第二部分后的第二源漏层130。由于第一源漏层110的外围设置有第一介质层111，则浅槽隔离结构102可以不覆盖第一源漏层110的侧壁，且由于第一介质层111覆盖第一源漏层110，则栅极结构150还可以具有向下延伸的第三部分，第三部分延伸至第一介质层111的侧壁，第一介质层111隔离第三部分和第一源漏层110。
在第一种结构的形成工艺中，可以先形成第一源漏层110外围的第一介质层111，以及第二源漏层130外围的第二介质层131，而后在沟道层120相对于第一介质层111和第二介质层131的第一凹陷区域中形成栅介质层151和栅极结构150。
其中，第一介质层111和第二介质层131可以通过以下步骤形成：
在对依次层叠的第一源漏层110、沟道层120和第二源漏层130进行刻蚀以实现图案化之后，从沟道层120的侧壁对沟道层120进行刻蚀，使沟道层120的侧壁相对于第一源漏层110和第二源漏层130存在第三凹陷区域，参考图7A、图7B和图7C所示，其中图7A为本申请实施例提供的另一种半导体结构的三维结构示意图，图7B为图7A中的半导体结构沿AA向的剖视图，图7C为图7A中的半导体结构沿BB向的剖视图。
具体的，在对依次层叠的第一源漏层110、沟道层120和第二源漏层130进行刻蚀以实现图案化之后，由于第一源漏层110、沟道层120和第二源漏层130利用同一硬掩模层142进行刻蚀，因此得到的第一源漏层110、第二源漏层130和沟道层120的侧壁大致齐平，之后从沟道层120的侧壁对沟道层120进行刻蚀，使沟道层120的横向尺寸缩小，对沟道层120的刻蚀尺寸主要用于定义器件的横向尺寸和电流量，保留的沟道层120的横向尺寸越大，沟道层120中形成的纵向的沟道中的电流量越大，相应的器件横向尺寸也越大。对沟道层120的刻蚀可以利用原子层刻蚀，以对沟道形状进行良好的刻蚀控制。
之后，在第三凹陷区域中形成假栅结构121，参考图8A和图8B所示，其中图8A为半导体结构沿AA向的剖视图，图8B为半导体结构沿BB向的剖视图。假栅结构121填充第三凹陷区域，假栅结构121的外侧壁可以与第一源漏层110的侧壁、第二源漏层130的侧壁均齐平，从而利用假栅结构121保护被假栅结构121包围的沟道层120。假栅结构121可以为氮氧化物或碳化硅等，假栅结构121的材料与硬掩模层142的材料不同，使其可以分别被去除。
之后，从第一源漏层110的侧壁和第二源漏层130的侧壁，对第一源漏层110和第二源漏层130进行刻蚀，使第一源漏层110的侧壁相对于假栅结构121具有第四凹陷区域，第二源漏层130的侧壁相对于假栅结构121存在第五凹陷区域，参考图9A和图9B所示，其中图9A为半导体结构沿AA向的剖视图，图9B为半导体结构沿BB向的剖视图。在对第一源漏层110和第二源漏层130的刻蚀过程中，若未暴露沟道层120，则不会对沟道层120造成损伤。在对第一源漏层110和第二源漏层130进行横向刻蚀后，第一源漏层110的侧壁可以和沟道层120的侧壁齐平，第二源漏层130的侧壁也可以和沟道层120的侧壁齐平，当然，沟道层120的侧壁相对于第一源漏层110可以依然存在凹陷区域，沟道层120的侧壁相对于第二源漏层130也可以依然存在凹陷区域。对第一源漏层110和第二源漏层130的横向刻蚀可以减少源漏和栅极之间的过电容，刻蚀后，第一源漏层110和第二源漏层130的横向尺寸变小。在对第一源漏层110进行刻蚀时，可以同时对第一源漏层110下的阱区101进行刻蚀，以使阱区101顶部的横向尺寸得到减小。
之后，在第四凹陷区域中形成第一介质层111，在第五凹陷区域中形成第二介质层131，参考图10A和图10B所示，其中图10A为半导体结构沿AA向的剖视图，图10B为半导体结构沿BB向的剖视图。第一介质层111和第二介质层131可以均为氧化物层，第一介质层111和第二介质层131可以通过同一工艺形成，由于其不同位置而有不同名称，具体的，可以沉积氧化物，而后对氧化物进行回刻，以暴露假栅结构121，得到第一介质层111和第二介质层131，第一介质层111可以横向延伸至浅槽隔离结构102上，第一介质层111的上表面低于假栅结构121的底表面，在第四凹陷区域之外的第一介质层111的上表面可以低于在第四凹陷区域之内的第一介质层111的上表面，第二介质层131形成于第五凹陷区域中。其中，第一介质层111的材料和浅槽隔离结构102的材料可以相同，由于其在不同时间形成，为了区分二者，在图中利用虚线隔开；第二介质层131的材料和保护层141的材料可以相同，由于其在不同时间形成，为了区分二者，在图中利用虚线隔开。
其中，在形成第一介质层111和第二介质层131之后，在第一凹陷区域中形成栅介质层151和栅极结构150可以通过以下步骤实现：
去除第一凹陷区域中的假栅结构121，在去除假栅结构121时，可以不对硬掩模层142进行刻蚀。之后在第一凹陷区域中形成覆盖第一凹陷区域表面的栅介质层151，栅介质层151覆盖第一凹陷区域中第一源漏层110的上表面、沟道层120的侧壁、第二源漏层130的下表面。具体的，可以沉积栅介质材料层，而后对栅介质材料层进行刻蚀，只保留第一凹陷区域中的栅介质材料层作为栅介质层151。栅介质层151的材料为高k介质层。
之后，形成栅极结构150，具体的，可以沉积栅极材料150’，形成的栅极材料150’位于第一凹陷区域中，也位于第一凹陷区域外，参考图11A和图11B，其中图11A为半导体结构沿AA向的剖视图，图11B为半导体结构沿BB向的剖视图。对栅极材料150’进行刻蚀得到栅极结构150，栅介质层151设置于沟道层120和栅极结构150之间，形成的栅极结构150在水平方向上包围沟道层120，栅极结构150可以具有在水平方向延伸的第一部分和第一部分外围向上延伸的第二部分，第二部分可以位于第二源漏层130的外围，参考图12A和图12B所示，其中图12A为半导体结构沿AA向的剖视图，图12B为半导体结构沿BB向的剖视图。栅极结构150还可以具有向下延伸的第三部分，第三部分延伸至第一介质层111的侧壁，第一介质层111隔离第三部分和第一源漏层110。此外，栅极结构150的第二部分还可以延伸至硬掩模层142的侧壁，即第二部分的上表面可以高于第二源漏层130的上表面。
在第二种结构中，沟道层120的侧壁相对于第一源漏层110和第二源漏层130具有第二凹陷区域，在第一源漏层110侧壁未设置有介质层的情况下，栅极结构150未延伸到第一源漏层110的侧壁，则栅极结构150的底面高于第一源漏层110的顶面，以使栅极结构150和第一源漏层110隔离。本申请实施例中，在对依次层叠的第一源漏层110、沟道层120和第二源漏层130进行刻蚀以实现图案化之后，可以形成浅槽隔离结构102，浅槽隔离结构102可以覆盖第一源漏层110的侧壁，避免后续形成的栅极结构150与第一源漏层110的侧壁接触，参考图21所示，图21为半导体结构沿AA向的剖视图。
之后，可以从沟道层120的侧壁对沟道层120进行刻蚀，使沟道层120的侧壁相对于第一源漏层110和第二源漏层130存在第二凹陷区域，参考图22A和图22B所示，图22A为半导体结构沿AA向的剖视图，图22B为半导体结构沿BB向的剖视图。对沟道层120刻蚀参考前述说明，在此不做赘述。在对沟道层120进行刻蚀得到第二凹陷区域后，可以在第二凹陷区域中形成栅介质层151，栅介质层151的形成参考前述说明，在此不做赘述。
之后，可以形成栅极结构150。具体的可以先沉积栅极材料150’，形成的栅极材料150’位于第一凹陷区域中，也位于第一凹陷区域外，参考图23A和图23B所示，图23A为半导体结构沿AA向的剖视图，图23B为半导体结构沿BB向的剖视图。由于浅槽隔离结构102可以覆盖第一源漏层110的侧壁，因此栅极材料150’不设置于第一源漏层110的侧壁。对栅极材料150’进行刻蚀得到栅极结构150，栅介质层151设置于沟道层120和栅极结构150之间，形成的栅极结构150在水平方向上包围沟道层120，栅极结构150可以具有在水平方向延伸的第一部分和第一部分外围向上延伸的第二部分，第二部分可以位于第二源漏层130的外围，参考图24所示，其中图24为半导体结构沿AA向的剖视图。栅极结构150延伸至所述第二源漏层130的侧壁，且栅极结构150的底面高于所述第一源漏层110的顶面，此外，栅极结构150的第二部分还可以延伸至硬掩模层142的侧壁，即第二部分的上表面可以高于第二源漏层130的上表面。
S102，在栅极结构150的外侧壁形成间隔层152，参考图13A、图13B和图25所示。
本申请实施例中，形成栅极结构150之后，可以在栅极结构150的外侧壁形成间隔层152，间隔层152可以通过沉积和刻蚀工艺形成。在栅极结构150包围沟道层120设置时，间隔层152可以包围栅极结构150设置，在水平方向上构成环状。间隔层152的材料可以为氮氧化物，间隔层152的横向尺寸范围可以为5nm-50nm。间隔层152沿着栅极结构150的外侧壁形成，栅极结构150限定了间隔层152的位置和内侧壁，间隔层152的纵向尺寸可以和栅极结构150的纵向尺寸一致，也可以略小于栅极结构150的纵向尺寸。
在第一种结构中，形成间隔层152之后的半导体结构可以参考图13A和图13B所示，其中图13A为半导体结构沿AA向的剖视图，图13B为半导体结构沿BB向的剖视图；在第二种结构中，形成间隔层152之后的半导体结构可以参考图25所示，其中图25为半导体结构沿AA向的剖视图。
S103，对栅极结构150进行刻蚀，以减少栅极结构150的纵向尺寸，参考图14和图26所示。
在形成间隔层152之后，可以对栅极结构150进行刻蚀，以减少栅极结构150的纵向尺寸，经过刻蚀后的栅极结构150的顶面高于第一源漏层110上的栅介质层151的上表面，以使栅极结构150保持整体结构。
在第一种结构中，栅极结构150的顶面可以低于第二源漏层130下的栅介质层151的下表面，对栅极结构150进行刻蚀之后的半导体结构可以参考图14所示，其中图14为半导体结构沿AA向的剖视图。栅极结构150的顶面也可以高于第二源漏层130的下表面，由于第二源漏层130的侧壁形成有第二介质层131，栅极结构150高于第二源漏层130的下表面的部分，与第二源漏层130之间通过第二介质层131隔开。
在第二种结构中，栅极结构150的顶面低于第二源漏层130下的栅介质层151的下表面，对栅极结构150进行刻蚀之后的半导体结构可以参考图26所示，其中图26为半导体结构沿AA向的剖视图。栅极结构150的顶面也可以高于第二源漏层130下的栅介质层151的下表面，且低于第二源漏层130下的栅介质层151的上表面，这是因为第二源漏层130的侧壁还未设置有介质层，栅极结构150和第二源漏层130之间不能直接接触。
S104，形成覆盖栅极结构150的牺牲结构154，以及覆盖第二源漏层130、牺牲结构154和间隔层152的覆盖层160，参考图15、图16、图27、图28和图29所示。
本申请实施例中，在对栅极结构150进行刻蚀之后，可以形成覆盖栅极结构150的牺牲结构154，牺牲结构154设置于栅极结构150上方，且位于第二源漏层130和间隔层152之间。在水平方向上，牺牲结构154可以构成环状。牺牲结构154的材料可以为氮化物，牺牲结构154可以通过沉积工艺和刻蚀工艺形成，在形成牺牲结构154的同时，还可以在间隔层152之外的区域形成与牺牲结构154材料相同的第三介质层153。在牺牲结构154的材料和硬掩模层142的材料一致时，在形成牺牲结构154的过程中，可以同时去除硬掩模层142。
在第一种结构中，形成牺牲结构154后的半导体器件可以参考图15所示，图15为半导体结构沿AA向的剖视图，牺牲结构154形成于栅极结构150上方，牺牲结构154位于第二介质层131和间隔层152之间，与牺牲结构154的材料相同的第三介质层153位于第一介质层111上。
在第二种结构中，在形成牺牲层之前，还可以在第二源漏层130的侧壁形成隔离层156，位于第二源漏层130的侧壁的隔离层156用于隔离第二源漏层130和后续形成的第一接触结构163，隔离层156的材料为可以高k介质材料，例如氧化物等。隔离层156的横向尺寸范围为3nm-15nm。形成隔离层156之后的半导体器件可以参考图27所示，图27为半导体结构沿AA向的剖视图，其中隔离层156可以设置于第二源漏层130的侧壁，以及硬掩模层142的侧壁。当然，形成隔离层156的过程中，也可以使隔离层156设置于检测层的侧壁。在形成隔离层156后，可以在栅极结构150上形成牺牲结构154，形成牺牲结构154后的半导体器件可以参考图28所示，图28为半导体结构沿AA向的剖视图，其中牺牲结构154形成于栅极结构150上方，牺牲结构154位于两个隔离层156之间。
本申请实施例中，在形成牺牲结构154之后，还可以形成覆盖第二源漏层130、牺牲结构154和间隔层152的覆盖层160，覆盖层160的材料可以为氧化物，例如可以为氧化硅。覆盖层160可以通过沉积工艺和刻蚀工艺形成，覆盖层160的上表面可以为平整表面。
在第一种结构中，形成覆盖层160后的半导体器件可以参考图16所示，图16为半导体结构沿AA向的剖视图，覆盖层160覆盖保护层141、牺牲层、间隔层152和第三介质层153。
在第二种结构中，形成覆盖层160后的半导体器件可以参考图29所示，图29为半导体结构沿AA向的剖视图，覆盖层160覆盖保护层141、牺牲层、间隔层152、隔离层156和第三介质层153。
S105，对覆盖层160进行刻蚀，得到贯穿至牺牲结构154的第一接触孔161，去除第一接触孔161底部的牺牲结构154，形成位于第一接触孔161下方的间隙162，参考图17、图18、图30和图31所示。
本申请实施例中，在形成覆盖层160后，可以对覆盖层160进行刻蚀，得到贯穿至牺牲结构154的第一接触孔161，第一接触孔161底部为牺牲结构154的顶部。第一接触孔161的刻蚀可以以牺牲结构154为刻蚀停止层，也可以过刻蚀部分牺牲结构154。第一接触孔161可以利用各向异性的干法刻蚀形成。
在第一种结构中，形成第一接触孔161后的半导体器件可以参考图17所示，图17为半导体结构沿AA向的剖视图。在第二种结构中，形成第一接触孔161后的半导体器件可以参考图30所示，图30为半导体结构沿AA向的剖视图。
本申请实施例中，在形成第一接触孔161后，可以去除第一接触孔161底部的牺牲结构154，形成位于第一接触孔161下方的间隙162，该间隙162暴露牺牲结构154下的栅极结构150。在牺牲结构154在水平方向为环状结构时，可以去除全部的牺牲结构154，则形成的间隙162在水平方向为环状结构，此时间隙162的横向尺寸大于第一接触孔161的横向尺寸；在牺牲结构154在水平方向为环状结构时，也可以仅去除位于第一接触孔161下方的牺牲结构154，而保留其他位置的牺牲结构154，则形成间隙162为空心柱状，此时间隙162的横向尺寸可以大于第一接触孔161的横向尺寸，也可以小于第一接触孔161的横向尺寸。其中，牺牲结构154可以利用湿法腐蚀去除，湿法腐蚀对牺牲结构154下的栅极结构150的损伤较小，利于提高器件质量。相比于干法刻蚀得到贯穿至栅极结构150的第一接触孔161而言，这种方式对栅极结构150的损伤更小。
在第一种结构中，去除牺牲结构154形成间隙162后的半导体器件可以参考图18所示，图18为半导体结构沿AA向的剖视图，其中间隙162的横向尺寸大于第一接触孔161的横向尺寸。在第二种结构中，去除牺牲结构154形成间隙162后的半导体器件可以参考图31所示，图31为半导体结构沿AA向的剖视图，其中间隙162的横向尺寸大于第一接触孔161的横向尺寸。
S106，在第一接触孔161和间隙162中形成第一接触结构163，参考图19、图20、图32和图33所示。
在去除第一接触孔161下的牺牲结构154形成第一接触孔161下的间隙162后，可以在第一接触孔161和间隙162中形成第一接触结构163，由于间隙162暴露栅极结构150，则在第一接触孔161和间隙162中形成的第一接触结构163和栅极结构150电连接，可以将栅极结构150引出至覆盖层160顶部，第一接触结构163作为栅极接触结构。第一接触结构163可以通过导体材料的沉积和刻蚀得到。
其中，可以将间隙162中的第一接触结构163作为第四部分，将第一接触孔161中的第一接触结构163作为第五部分，即第一接触结构163在纵向上可以包括第四部分和第五部分，其中第四部分位于下方，且与栅极结构150接触，而第五部分位于第四部分的上方，且与第四部分接触。在间隙162在水平方向为环状结构时，第四部分在水平方向为环状结构，此时第四部分的横向尺寸大于第五部分的横向尺寸；在间隙162为空心柱状时，第四部分的横向尺寸可以大于第五部分的横向尺寸，也可以小于第五部分的横向尺寸。
在第一种结构中，形成第一接触结构163后的半导体器件可以参考图19所示，图19为半导体结构沿AA向的剖视图，其中第一接触结构163的下部分的横向尺寸大于第一接触结构163的上部分的横向尺寸。在第二种结构中，形成第一接触结构163后的半导体器件可以参考图32所示，图32为半导体结构沿AA向的剖视图，其中第一接触结构163的下部分的横向尺寸大于第一接触结构163的上部分的横向尺寸。
本申请实施例中，还可以对覆盖层160进行刻蚀，得到贯穿至第二源漏层130的第二接触孔，并在第二接触孔中形成第二接触结构164，在第二源漏层130作为漏极时，第二接触结构164作为漏极接触结构。第二接触结构164可以通过导体材料的沉积和刻蚀得到。第一接触结构163可以在第二接触结构164之前形成，也可以在第二接触结构164之后形成。
在第一种结构中，形成第二接触结构164后的半导体器件可以参考图20所示，图20为半导体结构沿AA向的剖视图。在第二种结构中，形成第二接触结构164后的半导体器件可以参考图33所示，图33为半导体结构沿AA向的剖视图。
本申请实施例提供了一种半导体器件的制造方法，提供衬底，衬底上具有依次层叠的第一源漏层、沟道层和第二源漏层，沟道层外围具有在水平方向上包围沟道层的栅介质层和栅极结构，栅极结构具有在水平方向延伸的第一部分和第一部分外围向上延伸的第二部分，第二部分在第二源漏层的外围，在栅极结构的外侧壁形成间隔层，对栅极结构进行刻蚀，以减少栅极结构的厚度，形成覆盖栅极结构的牺牲结构，以及覆盖第二源漏层、牺牲结构和间隔层的覆盖层，这样牺牲结构位于第二源漏层外围，且位于间隔层内侧，之后对覆盖层进行刻蚀，得到贯穿牺牲结构的第一接触孔，去除第一接触孔底部的牺牲结构，形成位于第一接触孔下方的间隙，在第一接触孔和间隙中形成第一接触结构。在形成第一接触结构的过程中，间隔层可以限制第一接触结构的位置，使第一接触结构的底部和栅极结构自对准，提高第一接触结构和栅极结构之间的接触质量，提高器件的可靠性。
基于本申请实施例提供的一种半导体器件的制造方法，本申请实施例还提供了一种半导体结构，参考图20和图33所示，为本申请实施例提供的半导体器件的结构示意图，半导体结构包括：
衬底上依次层叠的第一源漏层、沟道层和第二源漏层；
横向上包围所述沟道层的栅介质层和栅极结构；所述栅极结构在水平方向上延伸；
与所述栅极结构连接的第一接触结构；所述第一接触结构在纵向上包括与所述栅极结构连接的第四部分和与所述第四部分连接的第五部分，所述第四部分的横向尺寸和所述第五部分的横向尺寸不同；
位于所述栅极结构外侧壁和所述第四部分外侧壁的间隔层。
可选的，所述第一源漏层侧壁形成有包围所述第一源漏层的第一介质层，所述第二源漏层侧壁形成有包围所述第二源漏层的第二介质层；所述沟道层的侧壁相对于所述第一介质层和所述第二介质层具有第一凹陷区域；所述第一凹陷区域中形成有栅介质层和栅极结构，所述第四部分位于所述第二介质层的侧壁。
可选的，所述沟道层的侧壁相对于所述第一源漏层和所述第二源漏层具有第二凹陷区域，所述第二凹陷区域中形成有栅介质层和栅极结构，所述第四部分位于所述第二介质层的侧壁，且所述栅极结构的底面高于所述第一源漏层的顶面；所述第二源漏层和所述第四部分之间形成隔离层。
本申请实施例提供了一种半导体器件，包括衬底上具有依次层叠的第一源漏层、沟道层和第二源漏层，沟道层外围具有在水平方向上包围沟道层的栅介质层和栅极结构，栅极结构具有在水平方向延伸的第一部分和第一部分外围向上延伸的第二部分，第二部分在第二源漏层的外围，横向上包围沟道层的栅介质层和栅极结构；栅极结构在水平方向上延伸；与栅极结构连接的第一接触结构；第一接触结构在纵向上包括与栅极结构连接的第四部分和与第四部分连接的第五部分，第四部分的横向尺寸和第五部分的横向尺寸不同；位于所述栅极结构外侧壁和所述第四部分外侧壁的间隔层。在形成第一接触结构的过程中，间隔层可以限制第一接触结构的位置，使第一接触结构的底部和栅极结构自对准，提高第一接触结构和栅极结构之间的接触质量，提高器件的可靠性，降低制造工艺所需的精确度。
当介绍本申请的各种实施例的元件时，冠词“一”、“一个”、“这个”和“所述”都意图表示有一个或多个元件。词语“包括”、“包含”和“具有”都是包括性的并意味着除了列出的元件之外，还可以有其它元件。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底；所述衬底上具有依次层叠的第一源漏层、沟道层和第二源漏层；所述沟道层外围具有在水平方向上包围所述沟道层的栅介质层和栅极结构，所述栅极结构具有在水平方向延伸的第一部分和所述第一部分外围向上延伸的第二部分，所述第二部分在所述第二源漏层的外围；
在所述栅极结构的外侧壁形成间隔层；
对所述栅极结构进行刻蚀，以减少所述栅极结构的纵向尺寸；
形成覆盖所述栅极结构的牺牲结构，以及覆盖所述第二源漏层、所述牺牲结构和所述间隔层的覆盖层；
对所述覆盖层进行刻蚀，得到贯穿至所述牺牲结构的第一接触孔，去除所述第一接触孔底部的牺牲结构，形成位于所述第一接触孔下方的间隙；
在所述第一接触孔和所述间隙中形成第一接触结构。
2.根据权利要求1所述的方法，其特征在于，所述第一源漏层侧壁形成有包围所述第一源漏层的第一介质层，所述第二源漏层侧壁形成有包围所述第二源漏层的第二介质层；所述沟道层的侧壁相对于所述第一介质层和所述第二介质层具有第一凹陷区域；所述第一凹陷区域中形成有栅介质层和栅极结构，在所述栅极结构的外侧壁形成间隔层之前，所述第二部分向上延伸至所述第二介质层的侧壁。
3.根据权利要求2所述的方法，其特征在于，所述栅极结构还包括向下延伸的第三部分，所述第三部分延伸至所述第一介质层的侧壁。
4.根据权利要求2所述的方法，其特征在于，所述第一介质层和所述第二介质层通过以下步骤形成：
对依次层叠的第一源漏层、沟道层和第二源漏层进行刻蚀以实现图案化之后，从所述沟道层的侧壁对所述沟道层进行刻蚀，使所述沟道层的侧壁相对于所述第一源漏层和所述第二源漏层存在第三凹陷区域；
在所述第一凹陷区域中形成假栅结构；
从所述第一源漏层的侧壁和所述第二源漏层的侧壁，对所述第一源漏层和所述第二源漏层进行刻蚀，使所述第一源漏层的侧壁相对于所述假栅结构存在第四凹陷区域，所述第二源漏层的侧壁相对于所述假栅结构存在第五凹陷区域；
在所述第四凹陷区域中形成第一介质层，在所述第五凹陷区域中形成第二介质层。
5.根据权利要求1所述的方法，其特征在于，所述沟道层的侧壁相对于所述第一源漏层和所述第二源漏层具有第二凹陷区域，所述第二凹陷区域中形成有栅介质层和栅极结构，在所述栅极结构的外侧壁形成间隔层之前，所述栅极结构延伸至所述第二源漏层的侧壁，且所述栅极结构的底面高于所述第一源漏层的顶面；在形成覆盖所述栅极结构的牺牲结构之前，所述方法还包括：在所述第二源漏层的侧壁形成隔离层。
6.根据权利要求1-5任一项所述的方法，其特征在于，所述方法还包括：
对所述覆盖层进行刻蚀，得到贯穿至所述第二源漏层的第二接触孔；
在所述第二接触孔中形成第二接触结构。
7.根据权利要求1-5任一项所述的方法，其特征在于，所述牺牲结构利用湿法腐蚀去除。
8.一种半导体器件，其特征在于，包括：
衬底上依次层叠的第一源漏层、沟道层和第二源漏层；
横向上包围所述沟道层的栅介质层和栅极结构；所述栅极结构在水平方向上延伸；
与所述栅极结构连接的第一接触结构；所述第一接触结构在纵向上包括与所述栅极结构连接的第四部分和与所述第四部分连接的第五部分，所述第四部分的横向尺寸和所述第五部分的横向尺寸不同；
位于所述栅极结构外侧壁和所述第四部分外侧壁的间隔层。
9.根据权利要求8所述的半导体器件，其特征在于，所述第一源漏层侧壁形成有包围所述第一源漏层的第一介质层，所述第二源漏层侧壁形成有包围所述第二源漏层的第二介质层；所述沟道层的侧壁相对于所述第一介质层和所述第二介质层具有第一凹陷区域；所述第一凹陷区域中形成有栅介质层和栅极结构，所述第四部分位于所述第二介质层的侧壁。
10.根据权利要求8所述的半导体器件，其特征在于，所述沟道层的侧壁相对于所述第一源漏层和所述第二源漏层具有第二凹陷区域，所述第二凹陷区域中形成有栅介质层和栅极结构，所述第四部分位于所述第二介质层的侧壁，且所述栅极结构的底面高于所述第一源漏层的顶面；所述第二源漏层和所述第四部分之间形成隔离层。
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CN108110059B (zh) * 2017-12-27 2023-03-14 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
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CN109768087B (zh) * 2018-12-20 2021-04-27 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备
US11664420B2 (en) * 2019-12-26 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
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