CN113394276A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制造方法。半导体元件包括：第一外延层；第二外延层，设置于第一外延层上；第一半导体层，由第二外延层的上方往下延伸而接触第二外延层，其中第一半导体层的纵向延伸区域具有主体部以及在主体部下方且自主体部延伸至第二外延层的延伸部，且主体部的宽度大于延伸部的宽度；以及第二半导体层，设置于第二外延层上并侧向环绕第一半导体层的纵向延伸区域，其中第二半导体层的一部分延伸于第一半导体层的主体部与第二外延层之间，且交叠于第一半导体层的主体部与第二外延层。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法，且特别是涉及一种异质双极性结晶体管(异质结双极晶体管heterojunction bipolar transistor，HBT)元件及其制造方法。
背景技术
双极性结晶体管(双极晶体管bipolar junction transistor，BJT)为一种具有三端点的半导体元件。与单极性晶体管(例如是场效应晶体管)不同，BJT的运作涉及电子与空穴两种载流子的流动，故具有双极性。BJT能够作为信号放大器，且具有功率控制能力佳、高速运作及高耐久性等优点。
异质双极性结晶体管(heterojunction bipolar transistor，HBT)为一种BJT。HBT的射极与基极采用不同的材料，而使得射极与基极形成异质结(heterojunction)。相较于具有均质结的BJT而言，HBT能够处理更高频的信号。因此，HBT能够被运用于通讯元件、高速电路等应用中。
发明内容
本发明提供一种HBT及其制造方法，能够提高HBT元件的操作频率。
本发明的一个实施例提供一种半导体元件。所述半导体元件包括：第一外延层，具有第一导电型；第二外延层，设置于所述第一外延层上，且具有与所述第一导电型相反的第二导电型；第一半导体层，由所述第二外延层的上方往下延伸而接触所述第二外延层，且具有所述第一导电型，其中所述第一半导体层的纵向延伸区域具有主体部以及在所述主体部下方且自所述主体部的底端延伸至所述第二外延层的延伸部，且所述主体部的宽度大于所述延伸部的宽度；以及第二半导体层，设置于所述第二外延层上并侧向环绕所述第一半导体层的所述纵向延伸区域，其中所述第二半导体层的一部分延伸于所述第一半导体层的所述主体部与所述第二外延层之间，且在垂直方向上交叠于所述第一半导体层的所述主体部与所述第二外延层。
在一些实施例中，所述第二半导体层的所述部分与所述第一半导体层的所述延伸部侧向间隔开。
在一些实施例中，所述第二半导体层的所述部分通过衬垫图案而侧向连接于所述第一半导体层的所述延伸部。
在一些实施例中，所述半导体元件还包括绝缘层，延伸于所述第一半导体层的所述主体部与所述第二半导体层之间以及所述第一半导体层的所述主体部与所述衬垫图案之间。
在一些实施例中，所述第一半导体层还具有横向延伸区域，其中所述纵向延伸部分位于所述横向延伸区域下方并由所述横向延伸区域的底端往下延伸，且所述横向延伸区域在所述垂直方向上与所述第二半导体层隔开。
在一些实施例中，所述第一半导体层的所述横向延伸部分通过介电层而连接于所述第二半导体层。
本发明的另一个实施例提供一种半导体元件的制造方法。所述方法包括：在基底上依序形成第一外延层与第二外延层；在所述第二外延层上形成衬垫图案与掩模图案，其中所述衬垫图案位于所述第二外延层与所述掩模图案之间，且所述衬垫图案的侧壁相对于所述掩模图案的侧壁而内缩；在所述第二外延层上形成第一半导体层，其中所述第一半导体层覆盖所述掩模图案的侧壁且延伸至所述掩模图案与所述第二外延层之间，且所述第一半导体层的最顶端低于所述掩模图案的顶面；移除所述掩模图案，以暴露出所述第一半导体层的内壁以及所述衬垫图案的顶面；移除所述衬垫图案的中心部分，以暴露出所述第二外延层的一部分；以及在所述第二外延层的暴露部分上形成第二半导体层。
在一些实施例中，形成所述第一半导体层的方法包括：在所述第二外延层上形成覆盖所述掩模图案的半导体材料层；以及对所述半导体材料层进行回蚀刻，以形成所述第一半导体层。
在一些实施例中，在移除所述掩模图案之后且在移除所述衬垫图案的所述中心部分之前，还包括：形成覆盖所述第一半导体层的所述内壁以及所述衬垫图案的所述顶面的绝缘层；在所述绝缘层上形成覆盖所述第一半导体层的所述内壁以及所述衬垫图案的边缘部分的间隙壁；以所述间隙壁为掩模移除所述绝缘层的一部分，以暴露出所述衬垫图案的所述中心部分；以及移除所述间隙壁。
在一些实施例中，通过各向同性蚀刻制作工艺移除所述衬垫图案的所述中心部分。
基于上述，本发明的半导体元件可为一种HBT元件，且包括作为基极的外延层、作为基极接触层的半导体层以及作为射极的另一半导体层。射极由基极的上方往下延伸而接触基极，且射极的纵向延伸区域具有主体部以及由主体部的底端往下延伸而接触基极的延伸部。主体部的宽度大于延伸部的宽度。基极接触层侧向环绕射极的纵向延伸区域，且还延伸至射极的主体部与基极之间。如此一来，可增加基极接触层与基极的接触面积，进而降低基极接触层与基极之间的接触电阻。此接触电阻反比于半导体元件的操作频率。因此，降低上述接触电阻可使半导体元件能够操作于更高的频率。
附图说明
图1是本发明一些实施例的半导体元件的制造方法的流程图；
图2A至图2P是在图1的制造流程中各阶段的结构的剖视示意图。
符号说明
10:半导体元件
100:基底
102:阱区
104、114:外延层
106、108:隔离结构
106a:上部
106b:下部
110、112:重掺杂区
114p、114m：部分
116:衬垫层
116’:衬垫图案
118:掩模层
118’:掩模图案
120、128:半导体层
120a:延伸部分
122:介电层
124:绝缘层
126:间隙壁
128b:本体部
128e:延伸部
130:金属硅化物层
RS、RS’:凹陷
S100、S102、S104、S106、S108、S110、S112、S114、S116、S118、S120、S122、S124、S126、S128、S130:步骤
具体实施方式
图1是依照本发明一些实施例的半导体元件的制造方法的流程图。图2A至图2P是在图1的制造流程中各阶段的结构的剖视示意图。
根据本发明一些实施例，上述半导体元件(如图2P所示的半导体元件10)为一种双极性结晶体管(bipolar junction transistor，BJT)元件，例如是一种异质双极性结晶体管(heterojunction bipolar transistor，HBT)元件。在一些实施例中，上述半导体元件的制造方法包括下述步骤。
请参照图1与图2A，进行步骤S100，以在基底100中形成阱区102。在一些实施例中，基底100为半导体基底或半导体上覆绝缘体(semiconductor-on-insulator，SOI)基底。半导体基底或SOI基底中的半导体材料可包括元素半导体(例如Si、Ge等)、合金半导体(例如SiGe等)、化合物半导体(例如III-V族半导体等)等，且上述半导体材料可经掺杂为第一导电型或与第一导电型互补或相反的第二导电型。举例而言，第一导电型可为N型，而第二导电型可为P型。阱区102由基底100的表面往基底100的内部延伸。在一些实施例中，阱区102的导电型不同于基底100的导电型。举例而言，基底100可为第一导电型，而阱区102可为第二导电型。由于在后续步骤中阱区102将会被其他构件覆盖，故阱区102也可称作为埋入式阱区(buried well)。此外，在一些实施例中，可通过对基底100进行离子植入制作工艺而形成阱区102。
请参照图1与图2B，进行步骤S102，以在阱区102上形成外延层104。在一些实施例中，外延层104可作为最终形成的HBT元件的集极(collector)，而阱区102可作为集极的接触区(contact region)的一部分。在此些实施例中，外延层104与阱区102具有相同的导电型(例如是第一导电型)。此外，外延层104的掺杂浓度可低于阱区102的掺杂浓度。作为替代地，外延层104的掺杂浓度也可约等于或高于阱区102的掺杂浓度。在一些实施例中，外延层104的材料相异于基底100的材料。举例而言，基底100的材料可包括Si，而外延层104的材料可包括SiC。然而，所属领域中具有通常知识者可依据制作工艺需求选择基底100与外延层104的材料，基底100与外延层104并非必然由不同的材料构成。
请参照图1与图2C，进行步骤S104，以在目前的结构中形成隔离结构106与隔离结构108。隔离结构106与隔离结构108定义出最终形成的HBT元件的主动(有源)区(亦即隔离结构106与隔离结构108之间的区域)。需注意的是，由剖视图(图2C)来看，隔离结构106与隔离结构108可显示为分离的结构。尽管如此，隔离结构106与隔离结构108的上视图案(未绘示)可彼此相连，而围绕上述的主动区。在一些实施例中，隔离结构106由外延层104的表面穿过阱区102而延伸至基底100中。在此些实施例中，隔离结构106可具有上部106a与下部106b。上部106a由外延层104的顶面延伸至外延层104中。在一些实施例中，上部106a可不贯穿外延层104，而使得上部106a的底端高于外延层104的底端。下部106b则可由上部106a的底端向下穿过阱区102而延伸至基底100中。在一些实施例中，上部106a的宽度大于下部106a的宽度。另一方面，隔离结构108在结构上可相似于隔离结构106的上部106a，而由外延层104的顶面往下延伸至外延层104中。隔离结构106与隔离结构108可由绝缘材料构成。在特定实施例中，还可在隔离结构106的下部106b中填入导电材料或半导体材料(未绘示)。在此些特定实施例中，导电材料或半导体材料可被绝缘材料围绕，以使导电材料或半导体材料的底面与侧壁被绝缘材料覆盖。
请参照图1与图2D，选择性地进行步骤S106，而在外延层104中形成重掺杂区110重掺杂区112。重掺杂区110与重掺杂区112由外延层104的顶面往下延伸贯穿外延层104，而接触下伏的阱区102。在一些实施例中，重掺杂区110与重掺杂区112还可延伸至阱区102中。重掺杂区110位于隔离结构106与隔离结构108所定义出的主动区内，而重掺杂区112可位于主动区外。换言之，重掺杂区110可位于隔离结构106与隔离结构108之间，而重掺杂区112则可位于隔离结构106与隔离结构108的外侧。重掺杂区110、重掺杂区112、外延层104以及阱区102都具有第一导电型，且重掺杂区110与重掺杂区112的掺杂浓度可高于外延层104的掺杂浓度。阱区102与重掺杂区112可共同地作为最终形成的HBT元件的集极的接触区。另外，通过设置重掺杂区110，可调整集极与后续形成的基极(base)之间的空乏区的轮廓。在HBT应用于低电压操作时，可设置重掺杂区110。作为替代地，当HBT元件应用于其他电压范围时，可省略设置重掺杂区110。在一些实施例中，可通过离子植入制作工艺形成重掺杂区110与重掺杂区112。
请参照图1与图2E，进行步骤S108，以依序形成外延层114、衬垫层116与掩模层118。外延层114、衬垫层116与掩模层118可覆盖图2D所示的结构，而上覆于外延层104、隔离结构106、隔离结构108、重掺杂区110与重掺杂区112上。外延层114可具有第二导电型，且可作为最终形成的HBT元件的基极。在一些实施例中，外延层114的材料包括SiGe。在设置有隔离结构106与隔离结构108的实施例中，外延层114的交叠于隔离结构106与隔离结构108的部分114p可具有多晶相，而外延层114的交叠于外延层104、重掺杂区110与重掺杂区112的其他部分114m则可具有单晶相。在特定情形下，多晶部分114p与单晶部分114m之间的交界(如图2E的虚线所示)可斜向地延伸，但本发明并不以此为限。另一方面，衬垫层116与掩模层118形成于外延层114上，且衬垫层116位于外延层114与掩模层118之间。衬垫层116可相对于掩模层118而具有足够的蚀刻选择比，而可避免蚀刻衬垫层116与掩模层118的其中一者时影响另外一者。在一些实施例中，衬垫层116的材料包括氧化硅，而掩模层118的材料包括氮化硅。此外，在一些实施例中，掩模层118的厚度大于衬垫层116的厚度。举例而言，掩模层118的厚度对于衬垫层116的厚度之比值可大于7。
请参照图1与图2F，进行步骤S110，以图案化衬垫层116与掩模层118。经图案化的衬垫层116(以下称衬垫图案116’)与经图案化的掩模层118(以下称掩模图案118’)可交叠于形成在外延层104中的重掺杂区110。在一些实施例中，先图案化掩模层118再图案化衬垫层116。在此些实施例中，可先在掩模层118上形成光致抗蚀剂图案(未绘示)，接着以此光致抗蚀剂图案为掩模而通过非各向同性蚀刻制作工艺移除掩模层118的一些部分，以形成掩模图案118’。随后，以掩模图案118’为掩模而移除衬垫层116的一些部分，以形成衬垫图案116’。在图案化衬垫层116的过程中，可使用各向同性蚀刻制作工艺，而使得蚀刻剂可侧向地蚀刻衬垫层116的位于掩模图案118’的边缘部分下方的部分。如此一来，所形成的衬垫图案116’可相对于掩模图案118’的侧壁而内缩。换言之，掩模图案118’的边缘部分可不交叠于衬垫图案116’。据此，后续所形成的半导体层120(如图2G所示)可延伸至掩模图案118’的边缘部分下方。
请参照图1与图2G，进行步骤S112，以形成半导体层120。此时，半导体层120可共形地且实质上全面地覆盖图2F所示的结构。换言之，半导体层120此时可覆盖外延层114与掩模图案118’。此外，半导体层120的延伸部分120a更可延伸至掩模图案118’的边缘部分的下方。在一些实施例中，半导体层120侧向连接于衬垫图案116’。在替代实施例中，半导体层120并未接触衬垫图案116’。半导体层120可由半导体材料构成，并具有第二导电型。在一些实施例中，半导体层120的掺杂浓度高于基极(亦即外延层114)的掺杂浓度，且可作为基极(亦即外延层114)的接触层。在一些实施例中，半导体层120的材料包括多晶硅。如上所述，由于半导体层120可横向地延伸至掩模图案118’的边缘部分的下方，故可增加半导体层120与外延层114的接触面积，而可降低半导体层120与外延层114的接触电阻。
请参照图1与图2H，进行步骤S114，对半导体层120进行回蚀刻(etch back)。在一些实施中，上述回蚀刻制作工艺可进行至半导体层120的最顶端低于掩模图案118’的顶面。此时，掩模图案118’的顶面以及一部分的侧壁暴露出来，且相较于半导体层120的最顶部而凸出。另外，半导体层120的厚度可在此回蚀刻制作工艺中被减薄。所属领域中具有通常知识者可依据制作工艺需求调整回蚀刻制作工艺的处理时间以调整半导体层120的形貌。本发明并不以半导体层120的特定形貌为限，只要半导体层120的最顶端低于掩模图案118’的顶面。
请参照图1与图2I，进行步骤S116，以在目前结构上形成介电层122。在一些实施例中，介电层122全面地覆盖图2H所示的结构。换言之，介电层122可覆盖半导体层120的顶面、掩模图案118’的顶面以及掩模图案118’的一部分侧壁。介电层122的材料可包括氧化硅、氮化硅、氮氧化硅、其类似者或其组合。
请参照图1与图2J，进行步骤S118，以对介电层122进行平坦化制作工艺。在此平坦化制作工艺期间，可移除介电层122的顶部，而暴露出掩模图案118’的顶面。然而，经平坦化的介电层122仍覆盖半导体层120以及掩模图案118’的一部分侧壁。在一些实施例中，经平坦化的介电层122的顶面实质上共面于掩模图案118’的顶面。举例而言，平坦化制作工艺可包括化学机械研磨制作工艺、蚀刻制作工艺或其组合。由于半导体层120经回蚀刻而低于掩模图案118’且被介电层122覆盖，故可避免半导体层120在纵向上直接接触后续形成的射极(emitter)。
请参照图1与图2K，进行步骤S120，以移除掩模图案118’。如此一来，在目前结构上形成凹陷RS，而暴露出衬垫图案116’的顶面、半导体层120的延伸部分120a的顶面、半导体层120的另一部分的内壁以及介电层122的一部分的内壁。后续步骤中所形成的射极可填充此凹陷RS。在一些实施例中，可通过蚀刻制成移除掩模图案118’。举例而言，此蚀刻制作工艺可为各向同性蚀刻制作工艺或各向异性蚀刻制作工艺。
请参照图1与图2L，进行步骤S122，以在目前的结构上依序形成绝缘层124以及间隙壁126。绝缘层124共形地且全面地毯覆于图2K所示的结构上，且可由绝缘材料(例如是氮化硅)构成。在最终形成的HBT元件中(如图2P所示)，半导体层120可通过绝缘层124而侧向地与后续所形成的射极电性隔离。另一方面，间隙壁126形成于凹陷RS中，且覆盖凹陷RS的侧壁。尽管图2L仅示出间隙壁126的两相对的部分，间隙壁126实际上可环绕于凹陷RS的内侧。间隙壁126可作为后续步骤中的蚀刻掩模，且间隙壁126的底部所环绕的开口定义出绝缘层124与衬垫图案116’即将被移除的部分。在一些实施例中，间隙壁126覆盖凹陷RS的一部分底面，但至少暴露出衬垫图案116’的一部分。如图2L所示，间隙壁126覆盖半导体层120的延伸部分120a以及衬垫图案116’的边缘部分，但并未覆盖衬垫图案116’的中心部分。在一些实施例中，间隙壁126可由半导体材料(例如是多晶硅)构成。此外，在一些实施例中，间隙壁126的形成方法包括先全面地在绝缘层124上形成间隙壁材料层(未绘示)。随后，以例如是非各向同性蚀刻的方法移除间隙壁材料层的位于介电层122的顶面上以及凹陷RS的中心区域的部分，而形成图2L所示的间隙壁126。
请参照图1与图2M，进行步骤S124，而以间隙壁126作为掩模移除绝缘层124的暴露部分。如图2L与图2M所示，绝缘层124的位于介电层122顶面上的部分以及被间隙壁126围绕的部分被移除，而暴露出介电层122的顶面以及衬垫图案116’的中心部分。此时，以剖视示意图(即图2M)来看，绝缘层124的残留部分可为彼此相对的两个「L」形结构。此外，间隙壁126的顶端可能凸出于介电层122的顶面以及残留的绝缘层124的最顶端。在一些实施例中，可使用蚀刻制作工艺(例如是非各向同性蚀刻制作工艺)来移除绝缘层124的上述部分。
请参照图1与图2N，进行步骤S126，以移除间隙壁126以及衬垫图案116’的暴露部分。移除间隙壁126可使绝缘层124的残留部分被暴露出来。在一些实施例中，可通过蚀刻制作工艺(例如是各向同性蚀刻制作工艺)来完成间隙壁126的移除。在移除间隙壁126之后，可通过另一蚀刻制作工艺移除衬垫图案116’的未被绝缘层124遮蔽的部分，而暴露出下伏的外延层114。如此一来，随后形成的射极可接触基极(亦即外延层114)。在一些实施例中，用于移除衬垫图案116’的上述部分的蚀刻制作工艺为各向同性蚀刻制作工艺(例如是湿式蚀刻制作工艺)。在此些实施例中，由于衬垫图案116’可相对于外延层114而具有足够的蚀刻选择比，故可避免外延层114在蚀刻衬垫图案116’期间受到损害。在特定实施例中，外延层114的暴露部分具有实质上为平坦的顶面。
请参照图1与图2O，进行步骤S128，以形成半导体层128。在一些实施例中，半导体层128可全面地形成于图2N的结构上，且填充凹陷RS。换言之，半导体层128可覆盖介电层122的顶面、绝缘层124的表面与衬垫图案116’的侧壁，并接触于外延层114的一部分。在一些实施例中，半导体层128的顶面具有对应于凹陷RS(如图2M所示)的凹陷RS’。半导体层128可由半导体材料构成并具有第一导电型，且可作为最终形成的HBT元件的射极。构成射极(半导体层128)的半导体材料可相异于构成基极(外延层114)的半导体材料，故射极与基极可形成异质结(heterojunction)。举例而言，半导体层128的材料可包括多晶硅，而外延层114的材料可包括SiGe。此外，在纵向上，半导体层128可通过介电层122而与半导体层120相互电性隔离。另一方面，在横向上，可通过绝缘层124与衬垫图案116’而使半导体层128与半导体层120相互电性隔离。
请参照图1与图2P，进行步骤S130，而图案化外延层114、半导体层120、介电层122与半导体层128。经图案化的外延层114、半导体层120、介电层122与半导体层128可交叠于隔离结构106、隔离结构108所定义出的主动区，且暴露出在主动区外侧的重掺杂区112。在一些实施例中，可通过一次光刻制作工艺与一或多次蚀刻制作工艺来图案化半导体层128与介电层122。随后，可通过另一次光刻制作工艺与至少一次蚀刻制作工艺来图案化半导体层120与外延层114。在此些实施例中，经图案化的半导体层128与介电层122可具有实质上相同的第一面积(footprint area)，且延伸于隔离结构106与隔离结构108所定义出的主动区的范围内。另一方面，经图案化的半导体层120与外延层114可具有实质上相同的第二面积。第二面积可大于第一面积，而使半导体层120的一部分的表面暴露出来。此外，经图案化的半导体层120与外延层114可至少部分地交叠于隔离结构106与隔离结构108。作为替代地，经图案化的半导体层120与外延层114可不交叠于隔离结构106与隔离结构108。
在一些实施例中，随后可在半导体层128、半导体层120与外延层104的暴露出来的表面上形成金属硅化物层130。举例而言，金属硅化物层130的材料可包括CoSi、TiSi、NiSi、其类似者或其组合。在半导体层128、半导体层120与外延层104含硅的实施例中，半导体层128、半导体层120与外延层104的暴露部分的表层可在热处理期间与金属元素反应，而形成金属硅化物。然而，所属领域中具有通常知识者可依据制作工艺需求而选择其他适合的方法形成金属硅化物层130，本发明并不以此为限。
至此，已形成HBT元件10。如图2P所示，HBT元件10可为平台式(mesa)的HBT元件。换言之，HBT元件10的至少一些部分可形成在基底100上方，且此些部分可经形成为具有平台部分的堆叠结构。阱区102与外延层104(或阱区102、外延层104与重掺杂区110)可共同地作为HBT元件10的集极，且具有第一导电型。形成于外延层104中的重掺杂区112可作为集极的接触区，且也具有第一导电型。另外，外延层114可作为HBT元件10的基极，并具有第二导电型。形成于外延层114上的半导体层120可同样具有第二导电型，且可作为基极(亦即外延层114)的接触层。再者，延伸穿过半导体层120而接触外延层114(基极)的半导体层128可作为HBT元件10的射极，且具有第一导电型。半导体层128的被半导体层120环绕的纵向延伸区域可视为具有本体部128b与自本体部128b向下延伸而接触外延层114的延伸部128e。半导体层128的本体部128b较延伸部128e宽，且半导体层120的一部分(亦即延伸部分120a)延伸于半导体层128的本体部128b与外延层114之间，而可增加半导体层120与外延层114的接触面积，进而降低半导体层120与外延层114之间的接触电阻。此接触电阻反比于HBT元件10的操作频率。换言之，降低此接触电阻可使HBT元件10能够操作于更高的频率。另一方面，半导体层120的延伸部分120a可通过绝缘层124与衬垫图案116’而与半导体层128相互电性隔离。
尽管未绘示出，但更可在基底100中与基底100上形成其他半导体元件，且在HBT元件10与此些半导体元件上形成内连线结构。举例而言，此些半导体元件可包括均质的(homogeneous)BJT元件、金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管元件、其类似者或其组合。
综上所述，本发明的半导体元件可为一种HBT元件，且包括作为基极的外延层、作为基极接触层的半导体层以及作为射极的另一半导体层。射极由基极的上方往下延伸而接触基极，且射极的纵向延伸区域具有主体部以及由主体部的底端往下延伸而接触基极的延伸部。基极接触层侧向环绕射极的纵向延伸区域，且更延伸至射极的主体部与基极之间。如此一来，可增加基极接触层与基极的接触面积，进而降低基极接触层与基极之间的接触电阻。此接触电阻反比于半导体元件的操作频率。因此，降低上述接触电阻可使半导体元件能够操作于更高的频率。

Claims (10)

1.一种半导体元件，其特征在于，包括：
第一外延层，具有第一导电型；
第二外延层，设置于所述第一外延层上，且具有与所述第一导电型相反的第二导电型；
第一半导体层，由所述第二外延层的上方往下延伸而接触所述第二外延层，且具有所述第一导电型，其中所述第一半导体层的纵向延伸区域具有主体部以及在所述主体部下方且自所述主体部的底端延伸至所述第二外延层的延伸部，且所述主体部的宽度大于所述延伸部的宽度；以及
第二半导体层，设置于所述第二外延层上并侧向环绕所述第一半导体层的所述纵向延伸区域，其中所述第二半导体层的一部分延伸于所述第一半导体层的所述主体部与所述第二外延层之间，且在垂直方向上交叠于所述第一半导体层的所述主体部与所述第二外延层。
2.如权利要求1所述的半导体元件，其中所述第二半导体层的所述部分与所述第一半导体层的所述延伸部侧向间隔开。
3.如权利要求2所述的半导体元件，其中所述第二半导体层的所述部分通过衬垫图案而侧向连接于所述第一半导体层的所述延伸部。
4.如权利要求3所述的半导体元件，还包括绝缘层，延伸于所述第一半导体层的所述主体部与所述第二半导体层之间以及所述第一半导体层的所述主体部与所述衬垫图案之间。
5.如权利要求1所述的半导体元件，其中所述第一半导体层还具有横向延伸区域，其中所述纵向延伸部分位于所述横向延伸区域下方并由所述横向延伸区域的底端往下延伸，且所述横向延伸区域在所述垂直方向上与所述第二半导体层隔开。
6.如权利要求5所述的半导体元件，其中所述第一半导体层的所述横向延伸部分通过介电层而连接于所述第二半导体层。
7.一种半导体元件的制造方法，包括：
在基底上依序形成第一外延层与第二外延层；
在所述第二外延层上形成衬垫图案与掩模图案，其中所述衬垫图案位于所述第二外延层与所述掩模图案之间，且所述衬垫图案的侧壁相对于所述掩模图案的侧壁而内缩；
在所述第二外延层上形成第一半导体层，其中所述第一半导体层覆盖所述掩模图案的侧壁且延伸至所述掩模图案与所述第二外延层之间，且所述第一半导体层的最顶端低于所述掩模图案的顶面；
移除所述掩模图案，以暴露出所述第一半导体层的内壁以及所述衬垫图案的顶面；
移除所述衬垫图案的中心部分，以暴露出所述第二外延层的一部分；以及
在所述第二外延层的暴露部分上形成第二半导体层。
8.如权利要求7所述的半导体元件的制造方法，其中形成所述第一半导体层的方法包括：
在所述第二外延层上形成覆盖所述掩模图案的半导体材料层；以及
对所述半导体材料层进行回蚀刻，以形成所述第一半导体层。
9.如权利要求7所述的半导体元件的制造方法，在移除所述掩模图案之后且在移除所述衬垫图案的所述中心部分之前，还包括：
形成覆盖所述第一半导体层的所述内壁以及所述衬垫图案的所述顶面的绝缘层；
在所述绝缘层上形成覆盖所述第一半导体层的所述内壁以及所述衬垫图案的边缘部分的间隙壁；
以所述间隙壁为掩模移除所述绝缘层的一部分，以暴露出所述衬垫图案的所述中心部分；以及
移除所述间隙壁。
10.如权利要求7所述的半导体元件的制造方法，其中通过各向同性蚀刻制作工艺移除所述衬垫图案的所述中心部分。
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