CN113903806B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，包括：衬底，衬底包括隔离区、第一器件区和第二器件区；位于衬底上的若干第一鳍部和若干第二鳍部，所述第一鳍部自第一器件区上横跨隔离区并延伸至第二器件区上，所述第二鳍部位于第一器件区上和第二器件区上；位于第一器件区上的栅极结构；位于栅极结构的两侧的第一源漏掺杂层和第二源漏掺杂层。通过位于衬底上的若干第一鳍部，第一鳍部自第一器件区上横跨隔离区并延伸至第二器件区上，使得部分由所述第二器件区到第一器件区的电流可直接通过第一鳍部导通，在较少降低击穿电压的同时，提升横向双扩散场效应管的高频特性，进而提升最终形成的半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度和更高性能的方向发展。
LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)是一种双扩散结构的功率器件。这项技术是通过对衬底进行两次离子注入，一次注入浓度较大的砷(As)，另一次注入浓度较小的硼(B)。注入之后再进行一个高温退火过程，由于硼扩散比砷快，所以在栅极边界下会沿着横向扩散更远，形成一个有浓度梯度的沟道，它的沟道长度由这两次横向扩散的距离之差决定。为了增加击穿电压，在源区和漏区之间有一个漂移区。
LDMOS中的漂移区是该类器件设计的关键，漂移区的杂质浓度比较低，因此，当LDMOS接高压时，漂移区由于是高阻，能够承受更高的电压。此外，LDMOS具有增益高、可靠性好的特点，且能够与CMOS具有很好的工艺兼容性，因此，LDMOS正被广泛应用。
然而，现有的LDMOS的性能仍有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底包括沿第一方向排布的隔离区、第一器件区和第二器件区，所述隔离区位于所述第一器件区和所述第二器件区之间；位于衬底上的若干第一鳍部和若干第二鳍部，所述第一鳍部和第二鳍部沿第二方向平行排布，所述第一方向与所述第二方向垂直，所述第一鳍部自所述第一器件区上横跨所述隔离区并延伸至所述第二器件区上，所述第二鳍部位于所述第一器件区上和所述第二器件区上；位于所述第一器件区上的栅极结构，所述栅极结构横跨于所述第一鳍部上和所述第二鳍部上；位于所述栅极结构的两侧的第一源漏掺杂层和第二源漏掺杂层，所述第一源漏掺杂层位于所述第一器件区上，所述第二源漏掺杂层位于所述第二器件区上。
可选的，还包括：位于第二鳍部之间的所述隔离区上的隔离开口，所述隔离开口沿第二方向贯穿所述第二鳍部；位于所述隔离开口内的隔离结构，所述隔离结构覆盖所述隔离开口暴露出的所述第二鳍部的侧壁。
可选的，还包括：位于所述衬底上的隔离层，所述隔离层覆盖所述第一鳍部和所述第二鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部和所述第二鳍部的顶部表面。
可选的，所述隔离层和所述隔离结构的材料相同。
可选的，所述隔离结构和所述隔离层的材料包括：氧化硅。
可选的，还包括：位于所述第一器件区内、第一器件区上的第一鳍部内以及第一器件区上的第二鳍部内的第一阱区；位于所述隔离区、所述第二器件区内、隔离区和所述第二器件区上的第一鳍部内、以及所述第二器件区上的第二鳍部内的第二阱区，所述第一阱区和第二阱区接触。
相应的，本发明还提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底包括沿第一方向排布的隔离区、第一器件区和第二器件区，所述隔离区位于所述第一器件区和所述第二器件区之间；在所述衬底上形成若干第一鳍部和若干第二初始鳍部，所述第一鳍部和所述第二初始鳍部沿第二方向排布，所述第一方向与所述第二方向垂直，所述第一鳍部和所述第二初始鳍部自所述第一器件区上横跨所述隔离区并延伸至所述第二器件区上；去除位于所述隔离区上的所述第二初始鳍部，在所述第一器件区上和所述第二器件区上形成第二鳍部；在所述第一器件区上形成栅极结构，所述栅极结构横跨于所述第一鳍部上和所述第二鳍部上；在所述栅极结构两侧形成第一源漏掺杂层和第二源漏掺杂层，所述第一源漏掺杂层位于所述第一器件区上，所述第二源漏掺杂层位于所述第二器件区上。
可选的，在所述第二鳍部之间的所述隔离区上形成隔离开口，且所述隔离开口沿所述第二方向贯穿所述第二鳍部，在形成所述栅极结构之前，还包括：在所述隔离开口内形成隔离结构，所述隔离结构覆盖所述隔离开口暴露出的所述第二鳍部的侧壁。
可选的，在形成所述栅极结构之前，还包括：在所述衬底上形成隔离层，所述隔离层构覆盖所述第一鳍部和所述第二鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部和所述第二鳍部的顶部表面。
可选的，所述隔离层和所述隔离结构同时形成。
可选的，所述隔离层和所述隔离结构不同时形成。
可选的，所述隔离层和所述隔离结构的材料相同。
可选的，所述隔离结构和所述隔离层的材料包括：氧化硅。
可选的，所述栅极结构、第一源漏掺杂层、第二源漏掺杂层的形成方法包括：在所述第一器件区上形成横跨所述第一鳍部和所述第二鳍部的第一伪栅结构和第二伪栅结构；在所述第二器件区上形成横跨所述第一鳍部和所述第二鳍部的第三伪栅结构和第四伪栅结构；以所述第一伪栅结构和所述第二伪栅结构为掩膜刻蚀所述第一鳍部和所述第二鳍部，在所述第一器件区上形成第一源漏开口；以所述第三伪栅结构和所述第四伪栅结构为掩膜刻蚀所述第一鳍部和所述第二鳍部，在所述第二器件区上形成第二源漏开口；在所述第一源漏开口内形成所述第一源漏掺杂层；在所述第二源漏开口内形成所述第二源漏掺杂层；去除所述第二伪栅结构，形成栅极开口；在所述栅极开口内形成所述栅极结构。
可选的，若干所述第二鳍部相邻。
可选的，若干所述第二鳍部不相邻。
可选的，在形成所述隔离结构之前，还包括：在所述第一器件区内、位于所述第一器件区上的第一鳍部内、以及位于所述第一器件区上的第二鳍部内形成第一阱区；在所述隔离区内、所述第二器件区内、位于所述隔离区和所述第二器件区上的第一鳍部内、以及位于所述第二器件区上的第二鳍部内形成第二阱区，所述第一阱区和第二阱区接触。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明技术方案的结构中，通过位于所述衬底上的若干所述第一鳍部，所述第一鳍部自所述第一器件区上横跨所述隔离区并延伸至所述第二器件区上，使得部分由所述第二器件区到所述第一器件区的电流可直接通过所述第一鳍部导通，在较少降低击穿电压的同时，提升横向双扩散场效应管的高频特性，进而提升最终形成的半导体结构的性能。
在本发明技术方案的形成方法中，通过在所述衬底上形成若干所述第一鳍部，所述第一鳍部自所述第一器件区上横跨所述隔离区并延伸至所述第二器件区上，使得部分由所述第二器件区到所述第一器件区的电流可直接通过所述第一鳍部导通，在较少降低击穿电压的同时，提升横向双扩散场效应管的高频特性，进而提升最终形成的半导体结构的性能。
附图说明
图1和图2是一种半导体结构的结构示意图；
图3至图13是本发明半导体结构的形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有的LDMOS的性能仍有待提升。以下将结合附图进行具体说明。
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
请参考图1和图2，图2是图1中A-A线剖面示意图，提供衬底100，所述衬底100包括沿第一方向X延伸的隔离区A1、第一器件区B1和第二器件区B2，所述隔离区A1位于所述第一器件区B1和所述第二器件区B2之间；在所述衬底100上形成若干沿第二方向Y平行排布的初始鳍部(未图示)，所述第一方向X与所述第二方向Y垂直，所述初始鳍部横跨所述隔离区A1、第一器件区B1和第二器件区B2；去除位于所述隔离区A1上的所述初始鳍部，形成隔离开口(未标示)与鳍部101，所述隔离开口位于所述隔离区A1上，所述鳍部101位于所述第一器件区B1和所述第二器件区B2上；在所述隔离开口内形成隔离结构102，所述隔离结构102覆盖所述隔离开口侧壁暴露出的所述鳍部101的侧壁；在所述第一器件区B1上形成栅极结构103，所述栅极结构103覆盖位于所述第一器件区B1上的所述鳍部101的部分侧壁和顶部表面；形成第一源漏掺杂层104和第二源漏掺杂层105，所述第一源漏掺杂层104和所述第二源漏掺杂层105位于所述栅极结构103的两侧，且所述第一源漏掺杂层104位于所述第一器件区B1上，所述第二源漏掺杂层105位于所述第二器件区B2上。
在上述实施例中，通过在所述隔离开口内形成所述隔离结构102，所述隔离结构102用于增长横向双扩散场效应管导通的路径，同时也增大漂移区的电阻，进而增大最终形成的横向双扩散场效应管的击穿电压。然而，由于所述隔离开口通过去除位于所述隔离区A1上的所有初始鳍部形成，切断了所有从初始鳍部导通的电流路径，虽然在所述隔离开口内形成所述隔离结构之后能够有效增大击穿电压，但是会使得所述横向双扩散场效应管的高频特性变差，导致最终形成的半导体结构的性能下降。
在此基础上，本发明提供一种半导体结构及其形成方法，通过在所述衬底上形成若干所述第一鳍部，所述第一鳍部横跨所述隔离区、第一器件区和第二器件区，使得部分由所述第二器件区到所述第一器件区的电流可直接通过所述第一鳍部导通，在较少降低击穿电压的同时，提升横向双扩散场效应管的高频特性，进而提升最终形成的半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图3至图13是本发明实施例的一种半导体结构形成过程的结构示意图。
请参考图3和图4，图4是图3中B-B线剖面示意图，提供衬底200，所述衬底200包括沿第一方向X排布的隔离区A1、第一器件区B1和第二器件区B2，所述隔离区A1位于所述第一器件区B1和所述第二器件区B2之间。
在本实施例中，所述第一器件区B1上在后续用于形成LDMOS的栅极结构和第一源漏掺杂层；所述第二器件区B2上在后续用于形成LMOS的第二源漏掺杂层。所述隔离区A1上在后续用于形成隔离结构，以此用于增加第一器件区B1和第二器件区B2之间的电阻。
在本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底的材料还可以为锗或硅锗。
请继续参考图3和图4，在所述衬底200上形成若干第一鳍部201和若干第二初始鳍部202，所述第一鳍部201和所述第二初始鳍部202沿第二方向Y排布，所述第一方向X与所述第二方向Y垂直，所述第一鳍部201和所述第二初始鳍部202自所述第一器件区B1上横跨所述隔离区A1并延伸至所述第二器件区B2上。
在本实施例中，若干所述第二初始鳍部202相邻；在其他实施例中，若干所述第二初始鳍部还可以不相邻。
在本实施例中，所述衬底200、第一鳍部201和第二初始鳍部202的形成方法包括：提供初始衬底(未图示)，对所述初始衬底进行图形化刻蚀，形成所述衬底200和位于所述衬底200上的若干所述第一鳍部201和若干所述第二初始鳍部202。
在本实施例中，所述第一鳍部201和所述第二初始鳍部202的材料为硅。在其他实施例中，所述第一鳍部和所述第二初始鳍部的材料还可以为锗或硅锗。
在本实施例中，在提供初始衬底之后，对所述初始衬底进行图形化之前，还包括：在所述初始衬底的第一器件区B1内形成第一阱区203；在所述初始衬底的隔离区A1和第二器件区B2内形成第二阱区204，所述第一阱区203和所述第二阱区204接触。
在本实施例中，所述第一阱区203和第二阱区204的类型不同，所述第一阱区203中具有第一掺杂离子，所述第二阱区204中具有第二掺杂离子；所述第一掺杂离子为P型离子，所述P型离子包括磷离子或砷离子；所述第二掺杂离子为N型离子，所述N型离子包括硼离子。
在其他实施例中，还可以在形成所述衬底、第一鳍部和第二初始鳍部之后，形成所述第一阱区和所述第二阱区。
请参考图5和图6，图6是图5中C-C线剖面示意图，去除位于所述隔离区A1上的所述第二初始鳍部202，在所述第一器件区B1上和所述第二器件区B2上形成第二鳍部205。
通过在所述衬底200上形成若干所述第一鳍部201，所述第一鳍部201自所述第一器件区B1上横跨所述隔离区A1并延伸至所述第二器件区B2上，使得部分由所述第二器件区B2到所述第一器件区B1的电流可直接通过所述第一鳍部201导通，在较少降低击穿电压的同时，提升横向双扩散场效应管的高频特性，进而提升最终形成的半导体结构的性能。
在本实施例中，在所述第二鳍部205之间的所述隔离区A1上形成隔离开口206，且所述隔离开口206沿所述第二方向Y贯穿所述第二鳍部205。
在本实施例中，形成所述隔离开口206的目的在于：在后续的制程中，在所述隔离开口206内形成隔离结构，通过所述隔离结构增长横向双扩散场效应管导通的路径，同时也增大漂移区的电阻，进而增大最终形成的横向双扩散场效应管的击穿电压。
在本实施例中，去除位于所述隔离区A1上的所述第二初始鳍部202的方法包括：在所述衬底200、第一鳍部201和第二初始鳍部202上形成掩膜层(未图示)，所述掩膜层暴露出位于所述隔离区A1上的第二初始鳍部202；以所述掩膜层为掩膜对所述第二初始鳍部202进行刻蚀，直至暴露出所述衬底200的顶部表面为止，形成所述第二鳍部205与所述隔离开口206。
在本实施例中，刻蚀所述第二初始鳍部202的工艺采用湿法刻蚀工艺；在其他实施例中，刻蚀所述第二初始鳍部的工艺采用干法刻蚀工艺。
在形成所述第一鳍部201和所述第二初始鳍部202之后，在所述衬底200上形成隔离层，所述隔离层构覆盖所述第一鳍部201和所述第二鳍部205的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部201和所述第二鳍部205的顶部表面；在所述隔离开口206内形成隔离结构，所述隔离结构覆盖所述隔离开口206暴露出的所述第二鳍部205的侧壁。所述隔离结构和所述隔离层的具体形成过程请参考图7至图9。
请参考图7和图8，图8是图7中D-D线剖面示意图，在所述衬底200上形成隔离材料层207，所述隔离材料层207覆盖所述第一鳍部201和所述第二鳍部205；对所述隔离材料层207进行平坦化处理，直至暴露出所述第一鳍部201和所述第二鳍部205的顶部表面为止。
在本实施例中，所述隔离材料层207的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述隔离材料层207的材料采用氧化硅。
在本实施例中，所述平坦化处理的工艺采用化学机械打磨工艺(CMP)；在其他实施例中，所述平坦化处理的工艺还可以采用湿法刻蚀工艺或干法刻蚀工艺。
本实施例中，形成所述隔离材料层207的工艺包括流体化学气相沉积工艺。流体化学气相沉积工艺形成的所述隔离材料层的间隙填充能力强，因此形成的隔离层和隔离结构的隔离性能好。
请参考图9，图9和图8的视图方向一致，在所述隔离材料层207、第一鳍部201和第二鳍部205上形成图形层208，所述图形层208暴露出部分所述隔离材料层207，以所述图形层208为掩膜刻蚀所述隔离材料层207，形成所述隔离层209和所述隔离结构210。
在本实施例中，所述隔离层209和所述隔离结构210同时形成；在其他实施例中，所述隔离层和所述隔离结构不同时形成。
在本实施例中，所述图形层208的材料为氮化硅。在其他实施例中，所述图形层的材料还可以为氮氧化硅。
本实施例中，形成所述图形层208的形成方法包括：在所述隔离材料层207、第一鳍部201和第二鳍部205上形成初始图形层(未图示)；对所述初始图形层进行图形化，形成所述图形层208。
在形成所述隔离层209和所述隔离结构210之后，在所述第一器件区B1上形成栅极结构，所述栅极结构横跨于所述第一鳍部201上和所述第二鳍部205上；在所述栅极结构两侧形成第一源漏掺杂层和第二源漏掺杂层，所述第一源漏掺杂层位于所述第一器件区B1上，所述第二源漏掺杂层位于所述第二器件区B2上。具体形成过程请参考图10至图13。
请参考图10，图10和图7的视图方向一致，在所述第一器件区B1上形成横跨所述第一鳍部201和所述第二鳍部205的第一伪栅结构211和第二伪栅结构212；在所述第二器件区B2上形成横跨所述第一鳍部201和所述第二鳍部205的第三伪栅结构213和第四伪栅结构214。
在本实施例中，所述第一伪栅结构211、第二伪栅结构212、第三伪栅结构213以及第四伪栅结构214的作用在于定义后续栅极结构、第一源漏掺杂层以及第二源漏掺杂层的位置与尺寸。
在本实施例中，所述第一伪栅结构211、第二伪栅结构212、第三伪栅结构213以及第四伪栅结构214均包括：伪栅介质层、位于所述伪栅介质层上的伪栅层、位于所述伪栅层上的第一保护层、以及位于所述伪栅介质层、伪栅层和第一保护层侧壁的侧墙。
请参考图11，以所述第一伪栅结构211和所述第二伪栅结构212为掩膜刻蚀所述第一鳍部201和所述第二鳍部205，在所述第一器件区B1上形成第一源漏开口(未标示)；以所述第三伪栅结构213和所述第四伪栅结构214为掩膜刻蚀所述第一鳍部201和所述第二鳍部205，在所述第二器件区B2上形成第二源漏开口(未标示)；在所述第一源漏开口内形成所述第一源漏掺杂层215；在所述第二源漏开口内形成所述第二源漏掺杂层216。
在本实施例中，所述第一源漏掺杂层215和所述第二源漏掺杂层216的形成方法包括：采用外延生长工艺在所述第一源漏开口内形成第一外延层(未图示)，在所述第二源漏开口内形成第二外延层(未图示)；在所述外延生长过程中对所述外延层进行原位掺杂，在所述第一外延层层和所述第二外延层中掺入源漏离子，形成所述第一源漏掺杂层215和所述第二源漏掺杂层216。
本实施例中，所述源漏离子为磷离子或砷离子，在其他实施例中，所述源漏离子还可以为硼离子。
请参考图12和图13，图13是图12中E-E线剖面示意图，去除所述第二伪栅结构212，形成栅极开口(未标示)；在所述栅极开口内形成所述栅极结构217。
在本实施例中，具体去除所述第二伪栅结构212中的伪栅介质层、伪栅层以及第一保护层。
在本实施例中，所述栅极结构217包括：栅介质层、位于所述栅介质层上的栅极层、以及位于所述栅极层上的第二保护层。
在本实施例中，所述栅介质层的材料包括高K介质材料。
所述栅极层的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述栅极层的材料采用钨。
在本实施例中，所述第二保护层的材料采用氮化硅。
在本实施例中，在形成所述栅极结构217之后，去除所述第一伪栅结构211、第三伪栅结构213以及第四伪栅结构214。
相应的，本发明的实施例中，还提供了一种半导体结构，请继续参考图12和图13，包括：衬底200，所述衬底200包括沿第一方向X排布的隔离区A1、第一器件区B1和第二器件区B2，所述隔离区A1位于所述第一器件区B1和所述第二器件区B2之间；位于所述衬底200上的若干第一鳍部201和若干第二鳍部205，所述第一鳍部201和第二鳍部205沿第二方向Y平行排布，所述第一方向X与所述第二方向Y垂直，所述第一鳍部201自所述第一器件区B1上横跨所述隔离区A1并延伸至所述第二器件区B2上，所述第二鳍部205位于所述第一器件区B1上和所述第二器件区B2上；位于所述第一器件区B1上的栅极结构217，所述栅极结构217横跨于所述第一鳍部201上和所述第二鳍部205上；位于所述栅极结构217的两侧的第一源漏掺杂层215和第二源漏掺杂层216，所述第一源漏掺杂层215位于所述第一器件区B1上，所述第二源漏掺杂层216位于所述第二器件区B2上。
通过位于所述衬底200上的若干所述第一鳍部201，所述第一鳍部201自所述第一器件区B1上横跨所述隔离区A1并延伸至所述第二器件区B2上，使得部分由所述第二器件区B2到所述第一器件区B1的电流可直接通过所述第一鳍部201导通，在较少降低击穿电压的同时，提升横向双扩散场效应管的高频特性，进而提升最终形成的半导体结构的性能。
在本实施例中，还包括：位于第二鳍部205之间的所述隔离区A1上的隔离开口206，所述隔离开口206沿所述第二方向Y贯穿所述第二鳍部205；位于所述隔离开口206内的隔离结构210，所述隔离结构210覆盖所述隔离开口206暴露出的所述第二鳍部205的侧壁。
在本实施例中，还包括：位于所述衬底上200的隔离层209，所述隔离层209覆盖所述第一鳍部201和所述第二鳍部205的部分侧壁，且所述隔离层209的顶部表面低于所述第一鳍部201和所述第二鳍部205的顶部表面。
在本实施例中，所述隔离层209和所述隔离结构210的材料相同。
在本实施例中，所述隔离结构210和所述隔离层209的材料包括：氧化硅。
在本实施例中，还包括：位于所述第一器件区B1内、第一器件区B1上的第一鳍部201内以及第一器件区B1上的第二鳍部205内的第一阱区203；位于所述隔离区A1、所述第二器件区B2内、所述隔离区A1和所述第二器件区B2上的第一鳍部201内、以及所述第二器件区B2上的第二鳍部205内的第二阱区204，所述第一阱区203和第二阱区204接触。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括沿第一方向排布的隔离区、第一器件区和第二器件区，所述隔离区位于所述第一器件区和所述第二器件区之间；
位于所述衬底上的若干第一鳍部和若干第二鳍部，所述第一鳍部和第二鳍部沿第二方向平行排布，所述第一方向与所述第二方向垂直，所述第一鳍部自所述第一器件区上横跨所述隔离区并延伸至所述第二器件区上，所述第二鳍部位于所述第一器件区上和所述第二器件区上；
位于所述第一器件区上的栅极结构，所述栅极结构横跨于所述第一鳍部上和所述第二鳍部上；
位于所述栅极结构的两侧的第一源漏掺杂层和第二源漏掺杂层，所述第一源漏掺杂层位于所述第一器件区上，所述第二源漏掺杂层位于所述第二器件区上；
位于所述第二鳍部之间的所述隔离区上的隔离开口，所述隔离开口沿所述第二方向贯穿所述第二鳍部；
位于所述隔离开口内的隔离结构，所述隔离结构覆盖所述隔离开口暴露出的所述第二鳍部的侧壁。
2.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的隔离层，所述隔离层覆盖所述第一鳍部和所述第二鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部和所述第二鳍部的顶部表面。
3.如权利要求2所述的半导体结构，其特征在于，所述隔离层和所述隔离结构的材料相同。
4.如权利要求3所述的半导体结构，其特征在于，所述隔离结构和所述隔离层的材料包括：氧化硅。
5.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一器件区内、第一器件区上的第一鳍部内以及第一器件区上的第二鳍部内的第一阱区；位于所述隔离区、所述第二器件区内、隔离区和所述第二器件区上的第一鳍部内、以及所述第二器件区上的第二鳍部内的第二阱区，所述第一阱区和第二阱区接触。
6.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括沿第一方向排布的隔离区、第一器件区和第二器件区，所述隔离区位于所述第一器件区和所述第二器件区之间；
在所述衬底上形成若干第一鳍部和若干第二初始鳍部，所述第一鳍部和所述第二初始鳍部沿第二方向排布，所述第一方向与所述第二方向垂直，所述第一鳍部和所述第二初始鳍部自所述第一器件区上横跨所述隔离区并延伸至所述第二器件区上；
去除位于所述隔离区上的所述第二初始鳍部，在所述第一器件区上和所述第二器件区上形成第二鳍部；
在所述第一器件区上形成栅极结构，所述栅极结构横跨于所述第一鳍部上和所述第二鳍部上；
在所述栅极结构两侧形成第一源漏掺杂层和第二源漏掺杂层，所述第一源漏掺杂层位于所述第一器件区上，所述第二源漏掺杂层位于所述第二器件区上。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述第二鳍部之间的所述隔离区上形成隔离开口，且所述隔离开口沿所述第二方向贯穿所述第二鳍部，在形成所述栅极结构之前，还包括：在所述隔离开口内形成隔离结构，所述隔离结构覆盖所述隔离开口暴露出的所述第二鳍部的侧壁。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述栅极结构之前，还包括：在所述衬底上形成隔离层，所述隔离层构覆盖所述第一鳍部和所述第二鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部和所述第二鳍部的顶部表面。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述隔离层和所述隔离结构同时形成。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述隔离层和所述隔离结构不同时形成。
11.如权利要求8所述的半导体结构的形成方法，其特征在于，所述隔离层和所述隔离结构的材料相同。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述隔离结构和所述隔离层的材料包括：氧化硅。
13.如权利要求6所述的半导体结构的形成方法，其特征在于，所述栅极结构、第一源漏掺杂层、第二源漏掺杂层的形成方法包括：在所述第一器件区上形成横跨所述第一鳍部和所述第二鳍部的第一伪栅结构和第二伪栅结构；在所述第二器件区上形成横跨所述第一鳍部和所述第二鳍部的第三伪栅结构和第四伪栅结构；以所述第一伪栅结构和所述第二伪栅结构为掩膜刻蚀所述第一鳍部和所述第二鳍部，在所述第一器件区上形成第一源漏开口；以所述第三伪栅结构和所述第四伪栅结构为掩膜刻蚀所述第一鳍部和所述第二鳍部，在所述第二器件区上形成第二源漏开口；在所述第一源漏开口内形成所述第一源漏掺杂层；在所述第二源漏开口内形成所述第二源漏掺杂层；去除所述第二伪栅结构，形成栅极开口；在所述栅极开口内形成所述栅极结构。
14.如权利要求6所述的半导体结构的形成方法，其特征在于，若干所述第二鳍部相邻。
15.如权利要求6所述的半导体结构的形成方法，其特征在于，若干所述第二鳍部不相邻。
16.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述隔离结构之前，还包括：在所述第一器件区内、位于所述第一器件区上的第一鳍部内、以及位于所述第一器件区上的第二鳍部内形成第一阱区；在所述隔离区内、所述第二器件区内、位于所述隔离区和所述第二器件区上的第一鳍部内、以及位于所述第二器件区上的第二鳍部内形成第二阱区，所述第一阱区和第二阱区接触。
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